JPH07106514A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07106514A JPH07106514A JP25088593A JP25088593A JPH07106514A JP H07106514 A JPH07106514 A JP H07106514A JP 25088593 A JP25088593 A JP 25088593A JP 25088593 A JP25088593 A JP 25088593A JP H07106514 A JPH07106514 A JP H07106514A
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Abstract
(57)【要約】
【目的】 良好な特性を有するインダクタが形成された
半導体集積回路装置を提供する。 【構成】 インダクタ１０を半導体基板１１の上方に絶
縁膜１２及び第１、第２の層間絶縁膜１４，１７を介し
て複数層に成層した第１、第２の螺旋状金属配線層１
６，２０によって構成されており、半導体基板１１に対
向する第１、第２の螺旋状金属配線層１６，２０を微細
なものとして静電容量による損失を少なくしても、第
１、第２の螺旋状金属配線層１６，２０が複数層である
ため電気抵抗は大きくならない。このため静電容量によ
る損失が減少でき、電気抵抗によるＱファクタの低下等
もなく、良好な特性を有するインダクタ１０が形成され
る。
半導体集積回路装置を提供する。 【構成】 インダクタ１０を半導体基板１１の上方に絶
縁膜１２及び第１、第２の層間絶縁膜１４，１７を介し
て複数層に成層した第１、第２の螺旋状金属配線層１
６，２０によって構成されており、半導体基板１１に対
向する第１、第２の螺旋状金属配線層１６，２０を微細
なものとして静電容量による損失を少なくしても、第
１、第２の螺旋状金属配線層１６，２０が複数層である
ため電気抵抗は大きくならない。このため静電容量によ
る損失が減少でき、電気抵抗によるＱファクタの低下等
もなく、良好な特性を有するインダクタ１０が形成され
る。
Description
【０００１】
【産業上の利用分野】本発明は、同一の半導体基板上に
トランジスタとインダクタ等の回路素子を形成してな
る、特に高Ｑファクタのインダクタが得られる半導体集
積回路装置に関する。
トランジスタとインダクタ等の回路素子を形成してな
る、特に高Ｑファクタのインダクタが得られる半導体集
積回路装置に関する。
【０００２】
【従来の技術】従来、同一のセラミック基板やガリウム
−ひ素基板等の上に、板面に平行な螺旋状の金属配線層
パターンによってプレーナ型インダクタを形成すること
が行われてきたが、最近、このようなインダクタ等の回
路素子をトランジスタと共に同一の半導体基板上に設け
て構成する半導体集積回路装置の開発検討が成されてい
る。
−ひ素基板等の上に、板面に平行な螺旋状の金属配線層
パターンによってプレーナ型インダクタを形成すること
が行われてきたが、最近、このようなインダクタ等の回
路素子をトランジスタと共に同一の半導体基板上に設け
て構成する半導体集積回路装置の開発検討が成されてい
る。
【０００３】以下、従来例について図５及び図６を参照
して説明する。図５は要部平面図であり、図６は図５に
おけるＡ−Ａ矢方向視の部分拡大断面図である。
して説明する。図５は要部平面図であり、図６は図５に
おけるＡ−Ａ矢方向視の部分拡大断面図である。
【０００４】図において、１はシリコン（Ｓｉ）で形成
された半導体基板で、この半導体基板１上に図示しない
トランジスタや回路素子が、それぞれ同じ製造工程の中
で形成される。２は半導体基板１上に形成された絶縁膜
であり、３は絶縁膜２上に形成された金属配線層でなる
片方側の引出線であり、４は絶縁膜２及び片方側の引出
線３上に形成された層間絶縁膜である。
された半導体基板で、この半導体基板１上に図示しない
トランジスタや回路素子が、それぞれ同じ製造工程の中
で形成される。２は半導体基板１上に形成された絶縁膜
であり、３は絶縁膜２上に形成された金属配線層でなる
片方側の引出線であり、４は絶縁膜２及び片方側の引出
線３上に形成された層間絶縁膜である。
【０００５】また、５は層間絶縁膜４上に形成された螺
旋状金属配線層で、これによってインダクタが構成され
る。６は螺旋状金属配線層５の最外端部に連設する他方
側の引出線であり、７は螺旋状金属配線層５の中心側端
部と片方側の引出線３とを接続するヴィアホールであ
る。
旋状金属配線層で、これによってインダクタが構成され
る。６は螺旋状金属配線層５の最外端部に連設する他方
側の引出線であり、７は螺旋状金属配線層５の中心側端
部と片方側の引出線３とを接続するヴィアホールであ
る。
【０００６】このように構成されたものでは、半導体基
板１上に絶縁膜２を介して螺旋状金属配線層５が形成さ
れているため、半導体基板１に対向する螺旋状金属配線
層５の対向面の面積に伴う静電容量成分が、螺旋状金属
配線層５によって形成されるインダクタの損失として大
きく作用する。特に、周波数が数ＧＨｚの高周波で使用
するものにおいては無視できないものとなっている。
板１上に絶縁膜２を介して螺旋状金属配線層５が形成さ
れているため、半導体基板１に対向する螺旋状金属配線
層５の対向面の面積に伴う静電容量成分が、螺旋状金属
配線層５によって形成されるインダクタの損失として大
きく作用する。特に、周波数が数ＧＨｚの高周波で使用
するものにおいては無視できないものとなっている。
【０００７】このため、静電容量成分による損失を少な
くして十分なインダクタンスが得られるよう、螺旋状金
属配線層５のパターンを微細化して半導体基板１に対向
する螺旋状金属配線層５の対向面の面積を少ないものと
する必要がある。
くして十分なインダクタンスが得られるよう、螺旋状金
属配線層５のパターンを微細化して半導体基板１に対向
する螺旋状金属配線層５の対向面の面積を少ないものと
する必要がある。
【０００８】しかしながら、上記の各金属配線層３，５
は、同じ半導体基板１上に形成されるトランジスタや他
の回路素子と同じ工程で形成されるので、層厚が１μｍ
以下程度であり、微細化した場合には螺旋状金属配線層
５は大きな電気抵抗を持つようになり、インダクタのＱ
ファクタが小さいものとなってしまう。
は、同じ半導体基板１上に形成されるトランジスタや他
の回路素子と同じ工程で形成されるので、層厚が１μｍ
以下程度であり、微細化した場合には螺旋状金属配線層
５は大きな電気抵抗を持つようになり、インダクタのＱ
ファクタが小さいものとなってしまう。
【０００９】
【発明が解決しようとする課題】上記のように、半導体
基板上にトランジスタ等と共にインダクタを形成する場
合、半導体基板と螺旋状金属配線層との間の静電容量に
よる損失や、この損失を少なくするための螺旋状金属配
線の微細化では電気抵抗によるＱファクタの低下等の問
題がある。このような状況に鑑みて本発明はなされたも
ので、その目的とするところは静電容量による損失が減
少でき、電気抵抗によるＱファクタの低下等もなく、良
好な特性を有するインダクタが形成された半導体集積回
路装置を提供することにある。
基板上にトランジスタ等と共にインダクタを形成する場
合、半導体基板と螺旋状金属配線層との間の静電容量に
よる損失や、この損失を少なくするための螺旋状金属配
線の微細化では電気抵抗によるＱファクタの低下等の問
題がある。このような状況に鑑みて本発明はなされたも
ので、その目的とするところは静電容量による損失が減
少でき、電気抵抗によるＱファクタの低下等もなく、良
好な特性を有するインダクタが形成された半導体集積回
路装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板上に絶縁膜を介して螺旋状金属配線
層でなるインダクタを設けた半導体集積回路装置におい
て、インダクタが螺旋状金属配線層を複数層に成層して
なるものであることを特徴とするものであり、また、複
数層の螺旋状金属配線層が各々同一の形状を有するもの
であり且つ半導体基板の同位置の垂直上方に成層されて
いるものであることを特徴とするものである。
装置は、半導体基板上に絶縁膜を介して螺旋状金属配線
層でなるインダクタを設けた半導体集積回路装置におい
て、インダクタが螺旋状金属配線層を複数層に成層して
なるものであることを特徴とするものであり、また、複
数層の螺旋状金属配線層が各々同一の形状を有するもの
であり且つ半導体基板の同位置の垂直上方に成層されて
いるものであることを特徴とするものである。
【００１１】
【作用】上記のように構成された半導体集積回路装置
は、インダクタを半導体基板の上法に絶縁膜を介して複
数層に成層した螺旋状金属配線層によって構成されてお
り、半導体基板に対向する螺旋状金属配線層を微細なも
のとして静電容量による損失を少なくしても、螺旋状金
属配線層が複数層であるため電気抵抗は大きくならな
い。このため静電容量による損失が減少でき、電気抵抗
によるＱファクタの低下等もなく、良好な特性を有する
インダクタが形成される。
は、インダクタを半導体基板の上法に絶縁膜を介して複
数層に成層した螺旋状金属配線層によって構成されてお
り、半導体基板に対向する螺旋状金属配線層を微細なも
のとして静電容量による損失を少なくしても、螺旋状金
属配線層が複数層であるため電気抵抗は大きくならな
い。このため静電容量による損失が減少でき、電気抵抗
によるＱファクタの低下等もなく、良好な特性を有する
インダクタが形成される。
【００１２】
【実施例】以下、本発明の実施例を図面を参照して説明
する。各実施例はプレーナ型のインダクタを有する半導
体集積回路装置で、要部であるインダクタについて図面
を参照して説明する。
する。各実施例はプレーナ型のインダクタを有する半導
体集積回路装置で、要部であるインダクタについて図面
を参照して説明する。
【００１３】先ず、第１の実施例を図１乃至図２により
説明する。図１は要部平面図であり、図２は部分拡大断
面図で、図２（ａ）は図１のＢ−Ｂ矢方向視の部分拡大
断面図であり、図２（ｂ）は図１のＣ−Ｃ矢方向視の部
分拡大断面図である。
説明する。図１は要部平面図であり、図２は部分拡大断
面図で、図２（ａ）は図１のＢ−Ｂ矢方向視の部分拡大
断面図であり、図２（ｂ）は図１のＣ−Ｃ矢方向視の部
分拡大断面図である。
【００１４】図において、１０はインダクタで、シリコ
ン（Ｓｉ）で形成された半導体基板１１上に図示しない
トランジスタや他の回路素子と共に、それぞれ同じ形成
工程の中で構成され半導体集積回路装置は形成される。
すなわち、平坦化された半導体基板１１の上面を高温の
酸化雰囲気中で酸化し、酸化シリコン（ＳｉＯ2 ）の絶
縁膜１２を形成する。
ン（Ｓｉ）で形成された半導体基板１１上に図示しない
トランジスタや他の回路素子と共に、それぞれ同じ形成
工程の中で構成され半導体集積回路装置は形成される。
すなわち、平坦化された半導体基板１１の上面を高温の
酸化雰囲気中で酸化し、酸化シリコン（ＳｉＯ2 ）の絶
縁膜１２を形成する。
【００１５】次ぎに、絶縁膜１２の上面に、例えばアル
ミニウム（Ａｌ）の単体層、あるいはアルミニウムとシ
リコンの合金層等でなる金属層をスパッタ法によって形
成する。そして形成した金属層をフォトリソグラフィ技
術及びＲＩＥ（反応性イオンエッチング）により所定の
パターンとなるように加工して片方側の引出線１３を形
成する。
ミニウム（Ａｌ）の単体層、あるいはアルミニウムとシ
リコンの合金層等でなる金属層をスパッタ法によって形
成する。そして形成した金属層をフォトリソグラフィ技
術及びＲＩＥ（反応性イオンエッチング）により所定の
パターンとなるように加工して片方側の引出線１３を形
成する。
【００１６】続いて絶縁膜１２の上面及び引出線１３の
上に、酸化シリコン膜をＣＶＤ（ｃｈｅｍｉｃａｌ ｖ
ａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法によって堆積さ
せ第１の層間絶縁膜１４を形成する。そして引出線１３
の片端部が露出するように、フォトリソグラフィ技術及
びＲＩＥによって加工し第１の層間絶縁膜１４に開口部
分を形成する。
上に、酸化シリコン膜をＣＶＤ（ｃｈｅｍｉｃａｌ ｖ
ａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法によって堆積さ
せ第１の層間絶縁膜１４を形成する。そして引出線１３
の片端部が露出するように、フォトリソグラフィ技術及
びＲＩＥによって加工し第１の層間絶縁膜１４に開口部
分を形成する。
【００１７】さらに、六ふっ化タングステン（ＷＦ6 ）
ガスとシラン（ＳｉＨ4 ）ガスとの還元反応によるＣＶ
Ｄ法によって、露出した引出線１３の上面にタングステ
ン層を選択的に成長させ、第１の層間絶縁膜１４の開口
部分を埋めることによってヴィアホール１５を形成す
る。
ガスとシラン（ＳｉＨ4 ）ガスとの還元反応によるＣＶ
Ｄ法によって、露出した引出線１３の上面にタングステ
ン層を選択的に成長させ、第１の層間絶縁膜１４の開口
部分を埋めることによってヴィアホール１５を形成す
る。
【００１８】次ぎに、第１の層間絶縁膜１４の上面に、
引出線１３と同様にしてアルミニウムの単体層、あるい
はアルミニウムとシリコンの合金層等でなる金属層をス
パッタ法によって形成する。そして形成した金属層をフ
ォトリソグラフィ技術及びＲＩＥにより所定の略方形螺
旋状のパターンとなるように加工し、第１の螺旋状金属
配線層１６を形成する。このとき第１の螺旋状金属配線
層１６は、螺旋の中心がヴィアホール１５と導通するよ
うに設けられる。
引出線１３と同様にしてアルミニウムの単体層、あるい
はアルミニウムとシリコンの合金層等でなる金属層をス
パッタ法によって形成する。そして形成した金属層をフ
ォトリソグラフィ技術及びＲＩＥにより所定の略方形螺
旋状のパターンとなるように加工し、第１の螺旋状金属
配線層１６を形成する。このとき第１の螺旋状金属配線
層１６は、螺旋の中心がヴィアホール１５と導通するよ
うに設けられる。
【００１９】続いて、第１の層間絶縁膜１４及び第１の
螺旋状金属配線層１６の上に、酸化シリコン膜をＣＶＤ
法によって堆積させ第２の層間絶縁膜１７を形成する。
そして第１の螺旋状金属配線層１６の上面が、螺旋の中
心部位から螺旋の終端部位１８まで連続して露出するよ
うに、フォトリソグラフィ技術及びＲＩＥによって加工
する。これによって第１の螺旋状金属配線層１６の幅よ
り狭幅の開口部分が第２の層間絶縁膜１７に形成され
る。
螺旋状金属配線層１６の上に、酸化シリコン膜をＣＶＤ
法によって堆積させ第２の層間絶縁膜１７を形成する。
そして第１の螺旋状金属配線層１６の上面が、螺旋の中
心部位から螺旋の終端部位１８まで連続して露出するよ
うに、フォトリソグラフィ技術及びＲＩＥによって加工
する。これによって第１の螺旋状金属配線層１６の幅よ
り狭幅の開口部分が第２の層間絶縁膜１７に形成され
る。
【００２０】そして再び、六ふっ化タングステンガスと
シランガスとの還元反応によるＣＶＤ法によって露出し
た第１の螺旋状金属配線層１６の上面にタングステン層
を選択的に成長させ、第２の層間絶縁膜１７の開口部分
を埋めて螺旋状の金属埋め込み層１９を形成する。
シランガスとの還元反応によるＣＶＤ法によって露出し
た第１の螺旋状金属配線層１６の上面にタングステン層
を選択的に成長させ、第２の層間絶縁膜１７の開口部分
を埋めて螺旋状の金属埋め込み層１９を形成する。
【００２１】次ぎに、第２の層間絶縁膜１７の上面に、
第１の螺旋状金属配線層１６と同様のアルミニウムの単
体層、あるいはアルミニウムとシリコンの合金層等でな
る金属層をスパッタ法によって形成する。そして形成し
た金属層をフォトリソグラフィ技術及びＲＩＥにより所
定の角形螺旋状のパターンとなるように加工し、第１の
螺旋状金属配線層１６と同形状で、螺旋の中心が同一位
置にある第２の螺旋状金属配線層２０を形成する。この
とき第２の螺旋状金属配線層２０は、螺旋状の金属埋め
込み層１９に沿って導通するように沿って設けられ、最
外端部に他方側の引出線２１が設けられる。
第１の螺旋状金属配線層１６と同様のアルミニウムの単
体層、あるいはアルミニウムとシリコンの合金層等でな
る金属層をスパッタ法によって形成する。そして形成し
た金属層をフォトリソグラフィ技術及びＲＩＥにより所
定の角形螺旋状のパターンとなるように加工し、第１の
螺旋状金属配線層１６と同形状で、螺旋の中心が同一位
置にある第２の螺旋状金属配線層２０を形成する。この
とき第２の螺旋状金属配線層２０は、螺旋状の金属埋め
込み層１９に沿って導通するように沿って設けられ、最
外端部に他方側の引出線２１が設けられる。
【００２２】以上のように本実施例は構成されているた
め、インダクタ１０は、両螺旋状金属配線層１６，２０
とこれらを接続する金属埋め込み層１９とで構成され、
また半導体基板１１との第１の層間絶縁膜１４を介して
の対向面が第１の螺旋状金属配線層１６の下面だけであ
るので、第１の螺旋状金属配線層１６のパターンを微細
化し静電容量を小さなものとしても、その電気抵抗は高
くならない。このため静電容量成分による損失や、電気
抵抗によってインダクタ１０のＱファクタが低下するこ
とがなく、高周波領域でも良好な特性を有するインダク
タ１０が形成される。
め、インダクタ１０は、両螺旋状金属配線層１６，２０
とこれらを接続する金属埋め込み層１９とで構成され、
また半導体基板１１との第１の層間絶縁膜１４を介して
の対向面が第１の螺旋状金属配線層１６の下面だけであ
るので、第１の螺旋状金属配線層１６のパターンを微細
化し静電容量を小さなものとしても、その電気抵抗は高
くならない。このため静電容量成分による損失や、電気
抵抗によってインダクタ１０のＱファクタが低下するこ
とがなく、高周波領域でも良好な特性を有するインダク
タ１０が形成される。
【００２３】そしてインダクタ１０は、半導体基板１１
上に形成される図示しないトランジスタや他の回路素子
と共に同じ形成工程の中で、第１の螺旋状金属配線層１
６と第２の螺旋状金属配線層２０の複数層の構成を持っ
て製造され、別途の加工工程によって形成するものでは
ないため、半導体集積回路装置を製造する上で製造の煩
雑さを招くものではない。
上に形成される図示しないトランジスタや他の回路素子
と共に同じ形成工程の中で、第１の螺旋状金属配線層１
６と第２の螺旋状金属配線層２０の複数層の構成を持っ
て製造され、別途の加工工程によって形成するものでは
ないため、半導体集積回路装置を製造する上で製造の煩
雑さを招くものではない。
【００２４】次ぎに、第２の実施例を図３乃至図４によ
り説明する。図３は要部平面図であり、図４は部分拡大
断面図で、図４（ａ）は図３のＤ−Ｄ矢方向視の部分拡
大断面図であり、図４（ｂ）は図３のＥ−Ｅ矢方向視の
部分拡大断面図である。
り説明する。図３は要部平面図であり、図４は部分拡大
断面図で、図４（ａ）は図３のＤ−Ｄ矢方向視の部分拡
大断面図であり、図４（ｂ）は図３のＥ−Ｅ矢方向視の
部分拡大断面図である。
【００２５】図において、２２はインダクタで、第１の
実施例と同様にして半導体基板１１上面に、絶縁膜１２
と片方側の引出線１３、及び第１の層間絶縁膜１４、さ
らにヴィアホール１５を形成し第１の螺旋状金属配線層
１６までが成層される。
実施例と同様にして半導体基板１１上面に、絶縁膜１２
と片方側の引出線１３、及び第１の層間絶縁膜１４、さ
らにヴィアホール１５を形成し第１の螺旋状金属配線層
１６までが成層される。
【００２６】そして、第１の層間絶縁膜１４及び第１の
螺旋状金属配線層１６の上に、酸化シリコン膜をＣＶＤ
法によって堆積させ第２の層間絶縁膜２３を形成する。
そして第１の螺旋状金属配線層１６の螺旋の中心部位２
４と、螺旋の終端部位２５の上面が露出するように、フ
ォトリソグラフィ技術及びＲＩＥによって加工して開口
部分を形成する。
螺旋状金属配線層１６の上に、酸化シリコン膜をＣＶＤ
法によって堆積させ第２の層間絶縁膜２３を形成する。
そして第１の螺旋状金属配線層１６の螺旋の中心部位２
４と、螺旋の終端部位２５の上面が露出するように、フ
ォトリソグラフィ技術及びＲＩＥによって加工して開口
部分を形成する。
【００２７】続いて、六ふっ化タングステンガスとシラ
ンガスとの還元反応によるＣＶＤ法によって露出した第
１の螺旋状金属配線層１６の螺旋の中心部位２４と、終
端部位２５の上面にタングステン層を選択的に成長さ
せ、第２の層間絶縁膜２３の開口部分を埋めてヴィアホ
ール２６，２７を形成する。
ンガスとの還元反応によるＣＶＤ法によって露出した第
１の螺旋状金属配線層１６の螺旋の中心部位２４と、終
端部位２５の上面にタングステン層を選択的に成長さ
せ、第２の層間絶縁膜２３の開口部分を埋めてヴィアホ
ール２６，２７を形成する。
【００２８】次ぎに、第２の層間絶縁膜２３の上面に、
第１の螺旋状金属配線層１６と同様のアルミニウムの単
体層、あるいはアルミニウムとシリコンの合金層等でな
る金属層をスパッタ法によって形成する。そして形成し
た金属層をフォトリソグラフィ技術及びＲＩＥにより所
定の角形螺旋状のパターンとなるように加工し、第１の
螺旋状金属配線層１６と同形状で、螺旋の中心が同一位
置にある第２の螺旋状金属配線層２８を形成する。これ
によって第１の螺旋状金属配線層１６と第２の螺旋状金
属配線層２８とがヴィアホール２６，２７によって導通
する。
第１の螺旋状金属配線層１６と同様のアルミニウムの単
体層、あるいはアルミニウムとシリコンの合金層等でな
る金属層をスパッタ法によって形成する。そして形成し
た金属層をフォトリソグラフィ技術及びＲＩＥにより所
定の角形螺旋状のパターンとなるように加工し、第１の
螺旋状金属配線層１６と同形状で、螺旋の中心が同一位
置にある第２の螺旋状金属配線層２８を形成する。これ
によって第１の螺旋状金属配線層１６と第２の螺旋状金
属配線層２８とがヴィアホール２６，２７によって導通
する。
【００２９】以上のように本実施例は構成されているた
め、インダクタ２２は半導体基板１１との対向面が第１
の螺旋状金属配線層１６の下面だけとなり、微細化して
静電容量を小さなものとしても、その電気抵抗は高くな
らず、第１の実施例と同様の作用・効果が得られる。
め、インダクタ２２は半導体基板１１との対向面が第１
の螺旋状金属配線層１６の下面だけとなり、微細化して
静電容量を小さなものとしても、その電気抵抗は高くな
らず、第１の実施例と同様の作用・効果が得られる。
【００３０】尚、上記の各実施例においては、略方形の
螺旋状金属配線層をそれぞれ２層に形成しているがこれ
に限るものではなく、形状や複数層に設ける層数等は所
要とする特性に応じ適宜決定する等、要旨を逸脱しない
範囲内で本発明は変更して実施し得るものである。
螺旋状金属配線層をそれぞれ２層に形成しているがこれ
に限るものではなく、形状や複数層に設ける層数等は所
要とする特性に応じ適宜決定する等、要旨を逸脱しない
範囲内で本発明は変更して実施し得るものである。
【００３１】
【発明の効果】以上の説明から明らかなように、本発明
は、インダクタを複数層に成層した螺旋状金属配線層に
よって構成としたことにより、静電容量による損失が減
少でき、電気抵抗によるＱファクタの低下等もなく、良
好な特性を有するインダクタが形成された半導体集積回
路装置を提供することができる等の効果が得られる。
は、インダクタを複数層に成層した螺旋状金属配線層に
よって構成としたことにより、静電容量による損失が減
少でき、電気抵抗によるＱファクタの低下等もなく、良
好な特性を有するインダクタが形成された半導体集積回
路装置を提供することができる等の効果が得られる。
【図１】本発明の第１の実施例に係るインダクタの要部
平面図である。
平面図である。
【図２】同上における部分拡大断面図で、図２（ａ）は
図１のＢ−Ｂ矢方向視の部分拡大断面図であり、図２
（ｂ）は図１のＣ−Ｃ矢方向視の部分拡大断面図であ
る。
図１のＢ−Ｂ矢方向視の部分拡大断面図であり、図２
（ｂ）は図１のＣ−Ｃ矢方向視の部分拡大断面図であ
る。
【図３】本発明の第２の実施例に係るインダクタの要部
平面図である。
平面図である。
【図４】同上における部分拡大断面図で、図４（ａ）は
図３のＤ−Ｄ矢方向視の部分拡大断面図であり、図４
（ｂ）は図３のＥ−Ｅ矢方向視の部分拡大断面図であ
る。
図３のＤ−Ｄ矢方向視の部分拡大断面図であり、図４
（ｂ）は図３のＥ−Ｅ矢方向視の部分拡大断面図であ
る。
【図５】従来例に係るインダクタの要部平面図である。
【図６】同上における部分拡大断面図である。
１０…インダクタ １１…半導体基板 １２…絶縁膜 １４…第１の層間絶縁膜 １６…第１の螺旋状金属配線層 １７…第２の層間絶縁膜 １９…金属埋め込み層 ２０…第２の螺旋状金属配線層
Claims (2)
- 【請求項１】 半導体基板上に絶縁膜を介して螺旋状金
属配線層でなるインダクタを設けた半導体集積回路装置
において、前記インダクタが前記螺旋状金属配線層を複
数層に成層してなるものであることを特徴とする半導体
集積回路装置。 - 【請求項２】 複数層の螺旋状金属配線層が各々同一の
形状を有するものであり且つ半導体基板の同位置の垂直
上方に成層されているものであることを特徴とする請求
項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25088593A JPH07106514A (ja) | 1993-10-07 | 1993-10-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25088593A JPH07106514A (ja) | 1993-10-07 | 1993-10-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106514A true JPH07106514A (ja) | 1995-04-21 |
Family
ID=17214472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25088593A Pending JPH07106514A (ja) | 1993-10-07 | 1993-10-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106514A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09181264A (ja) * | 1995-12-27 | 1997-07-11 | Nec Corp | 半導体装置およびその製造方法 |
| FR2780551A1 (fr) * | 1998-06-29 | 1999-12-31 | Inside Technologies | Micromodule electronique integre et procede de fabrication d'un tel micromodule |
| KR100348247B1 (ko) * | 1999-09-21 | 2002-08-09 | 엘지전자 주식회사 | 마이크로 수동소자 및 제조 방법 |
| JP2004104129A (ja) * | 2002-09-04 | 2004-04-02 | Chartered Semiconductor Mfg Ltd | ３−ｄスパイラル積層インダクタおよび３−ｄスパイラル積層インダクタを形成する方法 |
-
1993
- 1993-10-07 JP JP25088593A patent/JPH07106514A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2000001013A1 (fr) * | 1998-06-29 | 2000-01-06 | Inside Technologies | Micromodule electronique integre et procede de fabrication d'un tel micromodule |
| US6319827B1 (en) | 1998-06-29 | 2001-11-20 | Inside Technologies | Integrated electronic micromodule and method for making same |
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| JP2004104129A (ja) * | 2002-09-04 | 2004-04-02 | Chartered Semiconductor Mfg Ltd | ３−ｄスパイラル積層インダクタおよび３−ｄスパイラル積層インダクタを形成する方法 |
| JP4505201B2 (ja) * | 2002-09-04 | 2010-07-21 | チャータード・セミコンダクター・マニュファクチャリング・リミテッド | ３−ｄスパイラル積層インダクタおよび３−ｄスパイラル積層インダクタを形成する方法 |
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