CN114203668A - 电感模块及电感模块的制作方法 - Google Patents

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Abstract

本发明公开一种电感模块及电感模块的制作方法，电感模块具有基底、第一层间介电层、多个第二层间介电层、沟槽以及第一金属层。在基底上形成第一层间介电层以及多个第二层间介电层的层状结构后，再形成贯穿至少两个第二层间介电层的沟槽，尔后，沉积形成具有大厚度的第一金属层于沟槽中，从而获得电感模块，第一金属层两侧面分别连接最顶侧的第二层间介电层的上表面以及沟槽所贯穿的第二层间介电层中位于最底侧的第二层间介电层的下表面。

Description

电感模块及电感模块的制作方法
技术领域
本发明涉及一种电感模块及电感模块的制作方法。
背景技术
电子电路的缩小化一直是现今各应用领域的目标，不但可达到轻薄短小的目的，更可降低制造成本。现今许多数字或模拟电路都可成功地以硅基底的集成电路来构成，且可以超大型集成电路(Very Large Scale Integrated，VLSI)的技术量产。
然而，目前仍有一部分应用领域的电子电路缩小化技术仍有待开发，如应用于移动电话等通讯设备的射频(Radio Frequency,RF)电路，RF电路缩小化主要困难点在于如何生产适合RF电路的高品质电感元件(inductor)。电感元件设计者通常期望电感元件具有较低的电阻值和较佳品质因子(Q factor)。因此，如何在微型电子元件的前提下，获得较低的电阻值和较佳品质因子的电感元件为目前业界所极力追求的。
发明内容
本发明提供了一种电感模块及电感模块的制作方法，电感模块具有低电阻值以及高品质因子。
本发明所提供的电感模块，包括基底；第一层间介电层，配置于基底之上；多个第二层间介电层，依序堆叠于第一层间介电层之上；沟槽，贯穿配置于至少两个第二层间介电层；以及第一金属层，配置于沟槽内，其相对两侧面分别与沟槽所贯穿的第二层间介电层中位于最顶侧的第二层间介电层的上表面以及沟槽所贯穿的第二层间介电层中位于最底侧的第二层间介电层的下表面相接。
在本发明的一实施例中，上述的电感模块还包括蚀刻停止层，蚀刻停止层配置于沟槽的底部，连接第一金属层。
在本发明的一实施例中，上述的电感模块还包括：半导体元件，配置于基底之上并被第一层间介电层覆盖，且位于沟槽以及第一金属层的一侧；以及第二金属层，配置于第二层间介电层中位于最顶侧的第二层间介电层且与半导体元件电连接。
在本发明的一实施例中，第二金属层的厚度小于第一金属层的厚度，且第一金属层的宽度大于第二金属层的宽度。
在本发明的一实施例中，上述的电感模块还包括蚀刻停止层以及第一内连接金属层，蚀刻停止层配置于沟槽的底部且位于第一层间介电层，第一内连接金属层配置于第一层间介电层且电连接第二金属层至半导体元件。
在本发明的一实施例中，上述的电感模块还包括至少一第二内连接金属层以及多个插塞，第二内连接金属层以及插塞配置于第二层间介电层，第二内连接金属层经由插塞电连接第二金属层至第一内连接金属层。
在本发明的一实施例中，上述的电感模块还包括蚀刻停止层、第一内连接金属层以及至少一第二内连接金属层，蚀刻停止层配置于沟槽的底部，第一内连接金属层配置于第一层间介电层且与半导体元件电连接，第二内连接金属层电连接第二金属层至第一内连接金属层，且蚀刻停止层与其中一第二内连接金属层配置于同一第二层间介电层。
在本发明的一实施例中，上述的第一金属层于上表面呈螺旋状。
在本发明的一实施例中，上述的电感模块还包括两接垫，两接垫分别设置于第一金属层的螺旋状的两端。
在本发明的一实施例中，上述的电感模块还包括螺旋状接垫，螺旋状接垫沿第一金属层的螺旋状设置。
本发明所提供的电感模块的制作方法，包括：提供基底；形成第一层间介电层以及多个第二层间介电层于基底之上，其中第一层间介电层配置于基底之上，第二层间介电层依序堆叠于第一层间介电层之上；形成贯穿至少两个第二层间介电层的沟槽；以及，形成第一金属层于沟槽内，其中，第一金属层的相对两侧面分别与第二层间介电层中位于最顶侧的第二层间介电层的上表面以及沟槽所贯穿的第二层间介电层中位于最底侧的第二层间介电层的下表面相接。
在本发明的一实施例中，上述形成第一层间介电层以及多个第二层间介电层于基底之上的步骤包括：形成第一层间介电层、多个第二层间介电层以及蚀刻停止层于基底之上。上述形成贯穿至少两个第二层间介电层的沟槽的步骤包括：贯穿至少两个第二层间介电层至蚀刻停止层以形成沟槽，其中沟槽的底部连接蚀刻停止层。并且，在上述形成第一金属层于沟槽内的步骤中，第一金属层连接于蚀刻停止层。
在本发明的一实施例中，上述形成贯穿至少两个第二层间介电层的沟槽的步骤包括：以等离子体蚀刻贯穿至少两个第二层间介电层形成沟槽。
本发明所提供的电感模块的制作方法，包括：提供基底；形成半导体元件于基底之上；形成第一层间介电层以及多个第二层间介电层于基底以及半导体元件之上，其中第一层间介电层配置于基底以及半导体元件之上，第二层间介电层依序堆叠于第一层间介电层之上；形成贯穿至少两个第二层间介电层的沟槽以及贯穿第二层间介电层中位于最顶侧的第二层间介电层的凹槽，其中沟槽与凹槽相间隔；以及，形成第一金属层于沟槽内以及形成第二金属层于凹槽内，其中，第一金属层的相对两侧面分别与多个第二层间介电层中位于最顶侧的第二层间介电层的上表面以及沟槽所贯穿的第二层间介电层中位于最底侧的第二层间介电层的下表面相接，第二金属层与第二层间介电层中位于最顶侧的第二层间介电层的上表面连接且与半导体元件电连接。
在本发明的一实施例中，在上述形成第一金属层于沟槽内以及形成第二金属层于凹槽内的步骤中，第二金属层的厚度小于第一金属层的厚度，第一金属层的宽度大于第二金属层的宽度。
在本发明的一实施例中，上述形成第一层间介电层以及多个第二层间介电层于基底以及半导体元件之上的步骤包括：形成第一层间介电层于基底以及半导体元件之上；形成蚀刻停止层以及第一内连接金属层于第一层间介电层，其中蚀刻停止层与第一内连接金属层相间隔；以及，形成第二层间介电层于第一层间介电层、蚀刻停止层以及第一内连接金属层之上。在上述形成贯穿至少两个第二层间介电层的沟槽以及贯穿多个第二层间介电层中位于最顶侧的第二层间介电层的凹槽的步骤中，沟槽的底部连接蚀刻停止层。并且，在上述形成第一金属层于沟槽内以及形成第二金属层于凹槽内的步骤中，第一金属层经由蚀刻停止层与第一层间介电层连接，第二金属层经由第一内连接金属电连接半导体元件。
在本发明的一实施例中，上述形成第二层间介电层于第一层间介电层、蚀刻停止层以及第一内连接金属层之上的步骤包括：形成第二层间介电层于第一层间介电层、蚀刻停止层以及第一内连接金属层之上并形成至少一第二内连接金属层与多个插塞于第二层间介电层，其中，插塞电连接第二内连接金属层至第一内连接金属层。在上述形成贯穿至少两个第二层间介电层的沟槽以及贯穿所述多个第二层间介电层中位于最顶侧的第二层间介电层的凹槽的步骤中，凹槽与插塞连接。并且，在上述形成第一金属层于沟槽内以及形成第二金属层于凹槽内的步骤中，第二金属层经由插塞以及第二内连接金属层电连接第一内连接金属层。
在本发明的一实施例中，上述形成第一层间介电层以及多个第二层间介电层于基底以及半导体元件之上的步骤包括：形成第一层间介电层于基底以及半导体元件之上；形成第一内连接金属层于第一层间介电层；以及，形成第二层间介电层于第一层间介电层以及第一内连接金属层之上，并形成至少一第二内连接金属层以及蚀刻停止层于第二层间介电层，其中，蚀刻停止层与其中一第二内连接金属层配置于同一第二层间介电层。在上述形成贯穿至少两个第二层间介电层的沟槽以及贯穿第二层间介电层中位于最顶侧的第二层间介电层的凹槽的步骤中，沟槽的底部连接蚀刻停止层。并且，在上述形成第一金属层于沟槽内以及形成第二金属层于凹槽内的步骤中，第一金属层的底部连接蚀刻停止层，第二金属层经由第二内连接金属层以及第一内连接金属电连接半导体元件。
本发明通过在基底上形成第一层间介电层以及多个第二层间介电层后，再形成贯穿至少两个第二层间介电层的沟槽并设置第一金属层于沟槽中，第一金属层两侧面分别连接最顶侧的第二层间介电层的上表面以及沟槽所贯穿的第二层间介电层中位于最底侧的第二层间介电层的下表面，使得第一金属层可具有相当于至少两个第二层间介电层的厚度，从而达到降低电感的电阻并提高品质因子的特点。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举优选实施例，并配合附图,详细说明如下。
附图说明
图1是本发明一实施例的电感模块的剖面示意图；
图2是本发明另一实施例的电感模块的剖面示意图；
图3是图1中所示的电感模块的局部上视示意图，其中仅示出第一金属层、接垫以及最顶侧的第二层间介电层；
图4为本发明一实施例的电感模块的局部上视示意图，其中仅示出第一金属层、接垫以及最顶侧的第二层间介电层；
图5为本发明一实施例的电感模块的制作方法的流程图；
图6A至图6D为本发明一实施例的电感模块的制作方法的流程示意图；
图7为本发明一实施例的电感模块的制作方法的步骤S2的细部流程图；以及
图8为本发明另一实施例的电感模块的制作方法的步骤S2的细部流程图。
具体实施方式
图1是本发明一实施例的电感模块的剖面示意图。如图1所示，电感模块100包括基底110、第一层间介电层120、多个第二层间介电层131、132、133、134、沟槽140以及第一金属层150。第一层间介电层120配置于基底110之上。第二层间介电层131、132、133、134依序堆叠于第一层间介电层120之上。沟槽140贯穿配置于至少两个第二层间介电层131、132、133、134。第一金属层150配置于沟槽140内，第一金属层150具有相对的两侧面，例如是顶侧面151以及底侧面152，顶侧面151与沟槽140所贯穿的第二层间介电层131、132、133、134中位于最顶侧的第二层间介电层134的上表面135相接，底侧面152与沟槽140所贯穿的第二层间介电层131、132、133、134中位于最底侧的第二层间介电层131的下表面136相接。第一金属层150的材料种类为低电阻材料，例如但不限于铜、铝、金。此外，在本实施例中，第二层间介电层131、132、133、134的数量是以四个作为例示，但不以此为限。
接续说明，电感模块100还可包括蚀刻停止层160，蚀刻停止层160配置沟槽140的底部且连接第一金属层150；进一步来说，第一金属层150的底侧面152与蚀刻停止层160相接。在本实施例中，沟槽140贯穿全部第二层间介电层131、132、133、134，即贯穿四个第二层间介电层131、132、133、134，底侧面152与第一层间介电层120以及全部第二层间介电层131、132、133、134中位于最底侧的第二层间介电层131的下表面136连接，蚀刻停止层160配置于第一层间介电层120，从而沟槽140的深度，即第一金属层150的厚度T1，可相当于四个第二层间介电层131、132、133、134的厚度。在另一实施例中，如图2所示，沟槽140A可仅贯穿部分数量的第二层间介电层131A、132A、133A、134A，例如贯穿三个第二层间介电层132A、133A、134A，在此情况下，蚀刻停止层160A配置于全部第二层间介电层131A、132A、133A、134A中位于最底侧的第二层间介电层131A，并且沟槽140A的深度，即第一金属层150A的厚度T1A，即相当于三个第二层间介电层132A、133A、134A的厚度。换言之，本发明中，沟槽140、140A的深度，即第一金属层150、150A的厚度T1、T1A，可借由控制蚀刻停止层160、160A的配置位置来准确调整。应可理解，蚀刻停止层160、160A有助于准确调整沟槽140、140A的深度避免第一金属层150、150A过厚，但在蚀刻制作工艺控制得宜或可容许较低蚀刻深度(或厚度)准确度的情况下，也可不需设置蚀刻停止层160、160A。
接续说明，电感模块100还可包括半导体元件170以及第二金属层180，半导体元件170配置基底110之上，第一层间介电层120覆盖于半导体元件170上，并且半导体元件170位于沟槽140以及第一金属层150的一侧，第二金属层180配置于第二层间介电层131、132、133、134中位于最顶侧的第二层间介电层134且与半导体元件170电连接。半导体元件170例如是但不限于晶体管。在本实施例中，基底110与第一层间介电层120之间可设置有绝缘层111以及隔离层112，进一步来说，绝缘层111形成于基底110之上，隔离层112配置于绝缘层111之上，半导体元件170配置于绝缘层111以及隔离层112，绝缘层111例如是但不限于埋入式氧化层(buried oxide layer)，隔离层112例如是但不限于浅槽隔离层(shallow trenchisolation layer)。
此外，第二金属层180的厚度T2小于第一金属层150的厚度T1，且第一金属层150的宽度W1大于第二金属层180的宽度W2；进一步来说，第一金属层150的宽度W1可为第二金属层180的宽度W2的两倍以上。举例来说，第二金属层180的宽度W2可为但不限于3微米至20微米，且第二金属层180的厚度T2可为但不限于7微米。第二金属层180的材料种类可为低电阻材料，低电阻材料例如是但不限于铜、铝、金，且第二金属层180的材料可与第一金属层150的材料相同。
另外，第一金属层150的厚度T1可依需求增加，从而在不增加第一金属层150的宽度W1的前提下，降低电感模块100的电阻值并提高品质因子。另一方面，第一金属层150的宽度W1也可依需求增加，从而在不增加第一金属层150的厚度T1的前提下，降低电感模块100的电阻值并提高品质因子。也就是说，可在不过度增加电感模块100的体积的前提下，提高品质因子。因此，电感模块100可符合微小化射频电路对于高品质因子的需求。
接续说明，电感模块100还可包括第一内连接金属层172、第二内连接金属层174、176以及多个插塞178，第一内连接金属层172配置于第一层间介电层120，第二内连接金属层174、176以及插塞178配置于第二层间介电层131、132、133、134，第二内连接金属层174、176经由插塞178电连接第二金属层180至第一内连接金属层172，第一内连接金属层172经由插塞178电连接第二内连接金属层174、176至半导体元件170。在本实施例中，电感模块100具有多个第二内连接金属层174、176，每一第二内连接金属层174、176配置于其中一第二层间介电层131、132，且相邻的第二内连接金属层174、176经由插塞178电连接，第一内连接金属层172与蚀刻停止层160同样配置于第一层间介电层120。在另一实施例中，如图2所示，蚀刻停止层160A与其中一第二内连接金属层174A配置于同一第二层间介电层131A。蚀刻停止层160与第一内连接金属层172同样配置于第一层间介电层120的设计(图1)，以及蚀刻停止层160A与其中一第二内连接金属层174A配置于同一第二层间介电层131A的设计(图2)，使得蚀刻停止层160、160A可以与第一内连接金属层172或第二内连接金属层174A、176A于光刻与沉积工艺中同时形成，从而有利于缩短整体制作工艺步骤及时间。另外，蚀刻停止层160、160A的材料可与第一内连接金属层172、172A的材料或/及第二内连接金属层174、176、174A、176A的材料相同或不同。此外，图2是以蚀刻停止层160A与第二内连接金属层174A配置一同于第二层间介电层131A为例，但应可理解，蚀刻停止层160A也可以与第二内连接金属层176A一同配置于第二层间介电层132A。
接续说明，电感模块100还可包括第三层间介电层190、接垫192、194以及钝化层196。第三层间介电层190覆盖于位于最顶侧的第二层间介电层134上。接垫192、194穿设于第三层间介电层190上并且连接于第一金属层150以及第二金属层180；进一步来说，接垫192、194包括连接于第一金属层150的第一接垫192以及连接于第二金属层180的第二接垫194。钝化层196覆盖于第三层间介电层190上且暴露出接垫192、194。
图3是图1中所示的电感模块的局部上视示意图。如图1及3所示，第一金属层150于最顶侧的第二层间介电层134的上表面135呈螺旋状分布，也就是说，第一金属层150的顶侧面151呈螺旋状分布。此外，接垫192配置于所述螺旋状的两端。
图4为本发明一实施例的电感模块的局部上视示意图。如图4所示，第一金属层150B于最顶侧的第二层间介电层134B的上表面135B呈螺旋状分布，接垫192B呈螺旋状，接垫192B沿第一金属层150B的螺旋状设置。
图5为本发明一实施例的电感模块的制作方法的流程图。图6A至图6D为本发明一实施例的电感模块的制作方法的步骤流程图。
如图5所示，电感模块100的制作方法包括：步骤S1：提供基底110；步骤S2：形成第一层间介电层120以及多个第二层间介电层131、132、133、134于基底110之上；步骤S3：形成贯穿至少两个第二层间介电层131、132、133、134的沟槽140；以及步骤S4：形成第一金属层150于沟槽140内。
在步骤S1中，如图6A所示，基底110被提供，基底110可以例如是但不限于硅基底(silicon substrate)、外延硅基底(epitaxial silicon substrate)、硅锗半导体基底(silicon germanium substrate)、碳化硅基底(silicon carbide substrate)或硅覆绝缘(silicon on insulation，SOI)基底。
在步骤S2中，如图6B所示，第一层间介电层120配置于基底110之上，第二层间介电层131、132、133、134依序堆叠于第一层间介电层120之上。在本实施例中，第一层间介电层120与第二层间介电层131、132、133、134以例如但不限于化学气相沉积工艺形成。关于步骤S2的详细流程于图7说明。
在步骤S3中，如图6C所示，至少两个第二层间介电层131、132、133、134被贯穿而形成沟槽140。在本实施例中，以等离子体蚀刻工艺蚀刻至少两个第二层间介电层131、132、133、134而形成贯穿第二层间介电层131、132、133、134的沟槽140。
在步骤S4中，如图6D所示，第一金属层150形成于沟槽140内，第一金属层150的相对两侧面151、152分别与全部第二层间介电层131、132、133、134中位于最顶侧的第二层间介电层134的上表面135以及沟槽140所贯穿的第二层间介电层131、132、133、134中位于最底侧的第二层间介电层131的下表面136相接。在本实施例中，第一金属层150以沉积工艺形成于沟槽140内，沉积工艺例如但不限于共形沉积(conformal deposition)。
接续说明，如图6B所示，步骤S2还可包括：形成蚀刻停止层160于基底110之上，蚀刻停止层160以例如但不限于光刻工艺搭配沉积工艺形成。在步骤S3中，如图6C所示，至少两个第二层间介电层131、132、133、134被贯穿直到蚀刻停止层160而形成沟槽140，沟槽140的底部与蚀刻停止层160连接。在步骤S4中，如图6D所示，第一金属层150形成于沟槽140内并且连接蚀刻停止层160。
如图5所示，在电感模块100的制作方法的步骤S1与步骤S2之间还可包括：步骤S5：形成半导体元件170于基底110之上。
在步骤S5中，如图6A所示，半导体元件170经由半导体工艺形成在基底110上。在步骤S2中，如图6B所示，第一层间介电层120以及第二层间介电层131、132、133、134配置于基底110以及半导体元件170之上，第一层间介电层120覆盖于基底110以及半导体元件170上，第二层间介电层131、132、133、134依序堆叠于第一层间介电层120上。在步骤S3中，如图6C所示，还可包括形成凹槽145；第二层间介电层131、132、133、134中位于最顶侧的第二层间介电层134被贯穿而形成凹槽145，凹槽145的位置与沟槽140的位置相间隔。在步骤S4中，如图6D所示，还可包括形成第二金属层180；第二金属层180形成于凹槽145内，第二金属层180与第二层间介电层131、132、133、134中位于最顶侧的第二层间介电层134的上表面135连接且与半导体元件170电连接。
接续说明，如图5所示，电感模块100的制作方法还可包括：步骤S6：形成第三层间介电层190、接垫192、194以及钝化层196于第二层间介电层131、132、133、134上。
如图1及图6D所示，在步骤S6中，先在位于最顶侧的第二层间介电层134上形成第三层间介电层190；然后，将接垫192、194穿设于在第三层间介电层190上，并且与第一金属层150及第二金属层180连接；之后，在第三层间介电层190形成暴露出接垫192、194的钝化层196。在本实施例中，第三层间介电层190以例如但不限于化学气相沉积工艺形成，接垫192、194于第三层间介电层190上的设置位置可以例如光刻工艺先定义出来。
图7为本发明一实施例的电感模块的制作方法的步骤S2的细部流程图。如图7所示，步骤S2可包括：步骤S21：形成第一层间介电层于基底以及半导体元件之上；步骤S22：形成蚀刻停止层以及第一内连接金属层于第一层间介电层；以及步骤S23：形成第二层间介电层于第一层间介电层、蚀刻停止层以及第一内连接金属层之上。以下将配合图6B说明图7所示的步骤S2的细部流程。
如图6B所示，在步骤S21中，第一层间介电层120覆盖于基底110以及半导体元件170上。在步骤S22中，蚀刻停止层160与第一内连接金属层172形成第一层间介电层120上的不同位置，即蚀刻停止层160与第一内连接金属层172相间隔配置于第一层间介电层120，蚀刻停止层160与第一内连接金属层172以例如但不限于光刻工艺搭配沉积工艺形成。在步骤S23中，第二层间介电层131、132、133、134形成于第一层间介电层120、蚀刻停止层160以及第一内连接金属层172之上，进一步来说，位于最底侧的第二层间介电层131覆盖于第一层间介电层120、蚀刻停止层160以及第一内连接金属层172上，其余第二层间介电层132、133、134依序堆叠于最底侧的第二层间介电层131上。此外，在步骤S3以及S4中，如图6C及6D所示，沟槽140的底部连接蚀刻停止层160，第一金属层150经由蚀刻停止层160与第一层间介电层120连接，第二金属层180经由第一内连接金属层172电连接半导体元件170。
接续说明，如图6B所示，步骤S23还可包括：在第二层间介电层131、132、133、134形成第二内连接金属层174、176与多个插塞178，插塞178电连接第二内连接金属层174、176至第一内连接金属层172。在步骤S3中，如图6C所示，凹槽145与插塞178连接。在步骤S4中，如图6D所示，第二金属层180形成于凹槽145内并且与插塞178连接，第二金属层180经由插塞178以及第二内连接金属层174、176电连接第一内连接金属层172。
此外，在本实施例中，在步骤S3中，沟槽140的深度大于凹槽145的深度，且沟槽140的径长大于凹槽145的径长。在步骤S4中，第二金属层180的厚度T2小于第一金属层150的厚度T1，第一金属层150的宽度W1大于第二金属层180的宽度W2。另外，在本实施例中，沟槽140贯穿全部第二层间介电层131、132、133、134，即贯穿四个第二层间介电层131、132、133、134，第一金属层150的底侧面152与第一层间介电层120以及全部第二层间介电层131、132、133、134中位于最底侧的第二层间介电层131的下表面136连接，蚀刻停止层160配置于第一层间介电层120，从而沟槽140的深度，即第一金属层150的厚度T1，可相当于四个第二层间介电层131、132、133、134的厚度。凹槽145贯穿最顶侧的第二层间介电层134，即贯穿一个第二层间介电层134，从而凹槽145的深度，即第二金属层180的厚度T2，可相当于一个第二层间介电层134的厚度。
另外，在本实施例中，在步骤S3中，等离子体蚀刻工艺在第二层间介电层131、132、133、134上蚀刻的位置及范围以光刻工艺预定，从而决定沟槽140、凹槽145、第一金属层150以及第二金属层180的宽度。
图8为本发明一实施例的电感模块的制作方法的步骤S2的细部流程图。如图8所示，步骤S2可包括：步骤S21A：形成第一层间介电层于基底以及半导体元件之上；步骤S22A：形成第一内连接金属层于第一层间介电层；以及步骤S23A：形成第二层间介电层于第一层间介电层以及第一内连接金属层之上，并形成第二内连接金属层、多个插塞以及蚀刻停止层于第二层间介电层。以下将配合图2所示的电感模块100A说明图8所示的步骤S2的细部流程。
如图2所示，在步骤S22A中，第一内连接金属层172A形成第一层间介电层120A上，第一内连接金属层172A以例如是但不限于光刻工艺搭配沉积工艺形成。在步骤S23A中，第二层间介电层131A、132A、133A、134A形成于第一层间介电层120A以及第一内连接金属层172A之上，并且，第二层间介电层131A上设置第二内连接金属层174A、插塞178A及蚀刻停止层160A，在其余除了最顶侧的第二层间介电层134A以外的第二层间介电层132A、133A上设置第二内连接金属层176A及插塞178A或者插塞178A；进一步来说，蚀刻停止层160A与第二内连接金属层174A、176A中的一者间隔配置于同一第二层间介电层131A、132A，插塞178A视需求设置以与第二内连接金属层174A、176A及第一内连接金属层172A达成半导体元件170A与第二金属层180A之间的电连接。此外，在步骤S3以及S4中，沟槽140A的底部连接蚀刻停止层160A，第二金属层180A经由插塞178A以及第二内连接金属层174A、176A电连接第一内连接金属层172A，进而与半导体元件170A电连接。
在本发明实施例的电感模块以及电感模块的制作方法中，借由在基底上形成第一层间介电层以及多个第二层间介电层后，再形成贯穿至少两个第二层间介电层的沟槽，并设置第一金属层于沟槽中，第一金属层两侧面分别连接最顶侧的第二层间介电层的上表面以及沟槽所贯穿的第二层间介电层中位于最底侧的第二层间介电层的下表面，使得第一金属层可具有相当于至少两个第二层间介电层的厚度，从而降低电感的电阻并提高品质因子。另外，本发明可在不过度增加电感模块的体积的前提下提高品质因子，因此，本发明的电感模块可符合微小化射频电路对于高品质因子的需求。
以上所述，仅是本发明的优选实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以优选实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属本发明技术方案的范围内。

Claims (18)

1.一种电感模块，其特征在于，包括：
基底；
第一层间介电层，配置于该基底之上；
多个第二层间介电层，依序堆叠于该第一层间介电层之上；
沟槽，贯穿配置于至少两个所述第二层间介电层；以及
第一金属层，配置于该沟槽内，其相对两侧面分别与该沟槽所贯穿的所述第二层间介电层中位于最顶侧的第二层间介电层的上表面以及该沟槽所贯穿的第二层间介电层中位于最底侧的第二层间介电层的下表面相接。
2.如权利要求1所述的电感模块，其特征在于，所述电感模块还包括蚀刻停止层，该蚀刻停止层配置于该沟槽的底部，连接该第一金属层。
3.如权利要求1所述的电感模块，其特征在于，所述电感模块还包括：
半导体元件，配置于该基底之上并被该第一层间介电层覆盖，且位于该沟槽以及该第一金属层的一侧；以及
第二金属层，配置于所述多个第二层间介电层中位于最顶侧的第二层间介电层且与该半导体元件电连接。
4.如权利要求3所述的电感模块，其特征在于，该第二金属层的厚度小于该第一金属层的厚度，且该第一金属层的宽度大于该第二金属层的宽度。
5.如权利要求3所述的电感模块，其特征在于，所述电感模块还包括蚀刻停止层以及第一内连接金属层，该蚀刻停止层配置于该沟槽的底部且位于该第一层间介电层，该第一内连接金属层配置于该第一层间介电层且电连接该第二金属层至该半导体元件。
6.如权利要求5所述的电感模块，其特征在于，所述电感模块还包括至少一第二内连接金属层以及多个插塞，所述至少一第二内连接金属层以及所述多个插塞配置于所述多个第二层间介电层，所述至少一第二内连接金属层经由所述多个插塞电连接该第二金属层至该第一内连接金属层。
7.如权利要求3所述的电感模块，其特征在于，所述电感模块还包括蚀刻停止层、第一内连接金属层以及至少一第二内连接金属层，该蚀刻停止层配置于该沟槽的底部，该第一内连接金属层配置于该第一层间介电层且与该半导体元件电连接，所述至少一第二内连接金属层电连接该第二金属层至该第一内连接金属层，且该蚀刻停止层与其中一所述第二内连接金属层配置于同一所述第二层间介电层。
8.如权利要求1所述的电感模块，其特征在于，该第一金属层于该上表面呈螺旋状。
9.如权利要求8所述的电感模块，其特征在于，所述电感模块还包括两接垫，该两接垫分别设置于该第一金属层的该螺旋状的两端。
10.如权利要求8所述的电感模块，其特征在于，所述电感模块还包括螺旋状接垫，该螺旋状接垫沿该第一金属层的该螺旋状设置。
11.一种电感模块的制作方法，其特征在于，包括：
提供基底；
形成第一层间介电层以及多个第二层间介电层于该基底之上，其中该第一层间介电层配置于该基底之上，所述多个第二层间介电层依序堆叠于该第一层间介电层之上；
形成贯穿至少两个所述第二层间介电层的沟槽；以及
形成第一金属层于该沟槽内，其中，该第一金属层的相对两侧面分别与所述多个第二层间介电层中位于最顶侧的第二层间介电层的上表面以及该沟槽所贯穿的第二层间介电层中位于最底侧的第二层间介电层的下表面相接。
12.如权利要求11所述的电感模块的制作方法，其特征在于，
所述形成该第一层间介电层以及所述多个第二层间介电层于该基底之上的步骤包括：形成该第一层间介电层、所述多个第二层间介电层以及蚀刻停止层于该基底之上；
所述形成贯穿至少两个所述第二层间介电层的该沟槽的步骤包括：贯穿至少两个所述第二层间介电层至该蚀刻停止层以形成该沟槽，其中该沟槽的底部连接该蚀刻停止层；以及
在所述形成该第一金属层于该沟槽内的步骤中，该第一金属层连接于该蚀刻停止层。
13.如权利要求11所述的电感模块的制作方法，其特征在于，所述形成贯穿至少两个所述第二层间介电层的该沟槽的步骤包括以等离子体蚀刻形成贯穿至少两个所述第二层间介电层的该沟槽。
14.一种电感模块的制作方法，其特征在于，包括：
提供基底；
形成半导体元件于该基底之上；
形成第一层间介电层以及多个第二层间介电层于该基底以及该半导体元件之上，其中该第一层间介电层配置于该基底以及该半导体元件之上，所述多个第二层间介电层依序堆叠于该第一层间介电层之上；
形成贯穿至少两个所述第二层间介电层的沟槽以及贯穿所述多个第二层间介电层中位于最顶侧的第二层间介电层的凹槽，其中该沟槽与该凹槽相间隔；以及
形成第一金属层于该沟槽内以及形成第二金属层于该凹槽内，其中，该第一金属层的相对两侧面分别与所述多个第二层间介电层中位于最顶侧的第二层间介电层的上表面以及该沟槽所贯穿的第二层间介电层中位于最底侧的第二层间介电层的下表面相接，该第二金属层与所述多个第二层间介电层中位于最顶侧的第二层间介电层的该上表面连接且与该半导体元件电连接。
15.如权利要求14所述的电感模块的制作方法，其特征在于，在所述形成该第一金属层于该沟槽内以及形成该第二金属层于该凹槽内的步骤中，该第二金属层的厚度小于该第一金属层的厚度，该第一金属层的宽度大于该第二金属层的宽度。
16.如权利要求14所述的电感模块的制作方法，其特征在于，
所述形成该第一层间介电层以及所述多个第二层间介电层于该基底以及该半导体元件之上的步骤包括：
形成该第一层间介电层于该基底以及该半导体元件之上；
形成一蚀刻停止层以及一第一内连接金属层于该第一层间介电层，其中该蚀刻停止层与该第一内连接金属层相间隔；以及
形成所述多个第二层间介电层于该第一层间介电层、该蚀刻停止层以及该第一内连接金属层之上；
在所述形成贯穿至少两个所述第二层间介电层的该沟槽以及贯穿所述多个第二层间介电层中位于最顶侧的第二层间介电层的该凹槽的步骤中，该沟槽的底部连接该蚀刻停止层；以及
在所述形成该第一金属层于该沟槽内以及形成该第二金属层于该凹槽内的步骤中，该第一金属层经由该蚀刻停止层与该第一层间介电层连接，该第二金属层经由该第一内连接金属电连接该半导体元件。
17.如权利要求16所述的电感模块的制作方法，其特征在于，
所述形成所述多个第二层间介电层于该第一层间介电层、该蚀刻停止层以及该第一内连接金属层之上的步骤包括：形成所述多个第二层间介电层于该第一层间介电层、该蚀刻停止层以及该第一内连接金属层之上并形成至少一第二内连接金属层与多个插塞于所述多个第二层间介电层，其中，所述多个插塞电连接所述至少一第二内连接金属层至该第一内连接金属层；
在所述形成贯穿至少两个所述第二层间介电层的该沟槽以及贯穿所述多个第二层间介电层中位于最顶侧的第二层间介电层的该凹槽的步骤中，该凹槽与所述多个插塞连接；以及
在所述形成该第一金属层于该沟槽内以及形成该第二金属层于该凹槽内的步骤中，该第二金属层经由所述多个插塞以及所述至少一第二内连接金属层电连接该第一内连接金属层。
18.如权利要求14所述的电感模块的制作方法，其特征在于，
所述形成该第一层间介电层以及所述多个第二层间介电层于该基底以及该半导体元件之上的步骤包括：
形成该第一层间介电层于该基底以及该半导体元件之上；
形成第一内连接金属层于该第一层间介电层；以及
形成所述多个第二层间介电层于该第一层间介电层以及该第一内连接金属层之上，并形成至少一第二内连接金属层以及蚀刻停止层于所述多个第二层间介电层，其中，该蚀刻停止层与其中一所述第二内连接金属层配置于同一所述第二层间介电层；
在所述形成贯穿至少两个所述第二层间介电层的该沟槽以及贯穿所述多个第二层间介电层中位于最顶侧的第二层间介电层的该凹槽的步骤中，该沟槽的底部连接该蚀刻停止层；以及
在所述形成该第一金属层于该沟槽内以及形成该第二金属层于该凹槽内的步骤中，该第一金属层的底部连接该蚀刻停止层，该第二金属层经由所述至少一第二内连接金属层以及该第一内连接金属电连接该半导体元件。
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