JP2003051546A - 半導体装置及び半導体の製造方法 - Google Patents
半導体装置及び半導体の製造方法Info
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- JP2003051546A JP2003051546A JP2001236631A JP2001236631A JP2003051546A JP 2003051546 A JP2003051546 A JP 2003051546A JP 2001236631 A JP2001236631 A JP 2001236631A JP 2001236631 A JP2001236631 A JP 2001236631A JP 2003051546 A JP2003051546 A JP 2003051546A
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Abstract
(57)【要約】
【課題】 Ｑ値が高くかつ小型化したインダクタを有す
る半導体装置を得る。 【解決手段】 インダクタ素子を有する半導体装置にお
いて、第１のインダクタ配線８ａと、第１のインダクタ
配線８ａより配線幅が大きく、第１のインダクタ配線８
ａを覆う第２のインダクタ配線９ａとを形成する。また
各インダクタ配線をスパイラル状に形成する。
る半導体装置を得る。 【解決手段】 インダクタ素子を有する半導体装置にお
いて、第１のインダクタ配線８ａと、第１のインダクタ
配線８ａより配線幅が大きく、第１のインダクタ配線８
ａを覆う第２のインダクタ配線９ａとを形成する。また
各インダクタ配線をスパイラル状に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、特にインダクタ素子を有す
る半導体装置及び半導体装置の製造方法に関する。
導体装置の製造方法に関し、特にインダクタ素子を有す
る半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、インターネットの急速な普及によ
り、ＩＴ関連デジタル機器などに使用される半導体装置
に対し、さらなる高集積化、高周波対応化が要求されて
いる。従来、半導体装置において、インダクタ素子は別
個に製造されたものを外付けで後からワイヤーボンド等
で接続してきた。しかし、半導体装置の高周波対応化が
進むに従い、ワイヤーのもつインダクタンスが無視でき
なくなってきている。
り、ＩＴ関連デジタル機器などに使用される半導体装置
に対し、さらなる高集積化、高周波対応化が要求されて
いる。従来、半導体装置において、インダクタ素子は別
個に製造されたものを外付けで後からワイヤーボンド等
で接続してきた。しかし、半導体装置の高周波対応化が
進むに従い、ワイヤーのもつインダクタンスが無視でき
なくなってきている。
【０００３】このため、直接半導体装置上にインダクタ
素子を形成する方法が近年行われてきている。図１５は
従来のインダクタ素子を有する半導体装置の構造を示す
図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線
における断面図である。
素子を形成する方法が近年行われてきている。図１５は
従来のインダクタ素子を有する半導体装置の構造を示す
図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線
における断面図である。
【０００４】図１５（ａ）に示すように、半導体装置は
インダクタ２０、インダクタ素子の内側からの取り出し
のためのアルミニウム配線２１、電極２２とからなる。
また図のようにインダクタ２０は、スパイラル状にして
形成される。またインダクタ２０の材質はアルミニウム
などの低抵抗の配線材料からなる。
インダクタ２０、インダクタ素子の内側からの取り出し
のためのアルミニウム配線２１、電極２２とからなる。
また図のようにインダクタ２０は、スパイラル状にして
形成される。またインダクタ２０の材質はアルミニウム
などの低抵抗の配線材料からなる。
【０００５】また図１５(ｂ)で示すように、インダクタ
２０は半導体基板２３上にフィールド酸化膜２４を形成
し、その上に形成される。インダクタの特性の１つＱ値
を考える。理想的には、Ｑ値は以下の式で与えられる。
２０は半導体基板２３上にフィールド酸化膜２４を形成
し、その上に形成される。インダクタの特性の１つＱ値
を考える。理想的には、Ｑ値は以下の式で与えられる。
【０００６】
【数１】
Ｑ＝ωＬ／Ｒ ・・・・（１）
ここで、ωは角周波数、Ｌはインダクタンス、Ｒはイン
ダクタの配線抵抗である。実際には、基板の抵抗、基板
との寄生容量、配線間容量がこれに加わる。これらの寄
生分の影響をできるだけ小さくすることが、高性能イン
ダクタ素子の形成に要求されている。
ダクタの配線抵抗である。実際には、基板の抵抗、基板
との寄生容量、配線間容量がこれに加わる。これらの寄
生分の影響をできるだけ小さくすることが、高性能イン
ダクタ素子の形成に要求されている。
【０００７】
【発明が解決しようとする課題】高いＱ値を得るには、
インダクタンスＬを大きくし、インダクタの配線抵抗Ｒ
を小さくすればよい。
インダクタンスＬを大きくし、インダクタの配線抵抗Ｒ
を小さくすればよい。
【０００８】配線抵抗Ｒはインダクタ自体の配線抵抗で
あり、これを低減することが重要である。それを実現す
るための方法として、配線膜厚を厚くすることが考えら
れる。
あり、これを低減することが重要である。それを実現す
るための方法として、配線膜厚を厚くすることが考えら
れる。
【０００９】しかし、従来のインダクタ素子を有する半
導体装置においては、単純に配線膜厚を厚くした場合、
次の問題が考えられる。一般的に、配線の加工を行う際
には、配線形成部をレジストなどによるパターンニング
をして覆った後に、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）法により、所望のパターンを形成す
る方法がとられる。ここで、配線膜厚を厚くした場合に
は、ＲＩＥ時に配線形成部がエッチングされないよう
に、配線形成部を覆うレジストの膜厚も厚くする必要が
出てくる。レジストの膜厚を厚くすると、今度は、配線
形成のパターンを微細にすることが困難になってくる。
これは、インダクタの配線−配線間の間隔が広がること
につながり、ある大きさのインダクタにおいて最大の巻
き数が減ることにつながる。巻き数が減ることは、イン
ダクタンスＬが減少することにつながるので、インダク
タンスＬを大きくするには、インダクタ素子の大きさを
大きくしなければならず、素子面積の微小化、つまり半
導体装置の集積化に対応できなくなるという問題があ
る。
導体装置においては、単純に配線膜厚を厚くした場合、
次の問題が考えられる。一般的に、配線の加工を行う際
には、配線形成部をレジストなどによるパターンニング
をして覆った後に、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）法により、所望のパターンを形成す
る方法がとられる。ここで、配線膜厚を厚くした場合に
は、ＲＩＥ時に配線形成部がエッチングされないよう
に、配線形成部を覆うレジストの膜厚も厚くする必要が
出てくる。レジストの膜厚を厚くすると、今度は、配線
形成のパターンを微細にすることが困難になってくる。
これは、インダクタの配線−配線間の間隔が広がること
につながり、ある大きさのインダクタにおいて最大の巻
き数が減ることにつながる。巻き数が減ることは、イン
ダクタンスＬが減少することにつながるので、インダク
タンスＬを大きくするには、インダクタ素子の大きさを
大きくしなければならず、素子面積の微小化、つまり半
導体装置の集積化に対応できなくなるという問題があ
る。
【００１０】本発明の目的は、Ｑ値が高くかつ小型化し
たインダクタ素子を有する半導体装置を提供することで
ある。また、本発明の他の目的はＱ値が高くかつ小型化
したインダクタ素子を有する半導体装置の製造方法を提
供することである。
たインダクタ素子を有する半導体装置を提供することで
ある。また、本発明の他の目的はＱ値が高くかつ小型化
したインダクタ素子を有する半導体装置の製造方法を提
供することである。
【００１１】
【課題を解決するための手段】本発明では上記課題を解
決するために、インダクタ素子を有する半導体装置にお
いて、第１のインダクタ配線と、前記第１のインダクタ
配線より配線幅が大きく、前記第１のインダクタ配線を
覆う第２のインダクタ配線とを有することを特徴とする
半導体装置が提供される。
決するために、インダクタ素子を有する半導体装置にお
いて、第１のインダクタ配線と、前記第１のインダクタ
配線より配線幅が大きく、前記第１のインダクタ配線を
覆う第２のインダクタ配線とを有することを特徴とする
半導体装置が提供される。
【００１２】また少なくとも前記第２のインダクタ配線
より配線幅が大きく、前記第２のインダクタ配線を覆う
第３のインダクタ配線をさらに有することを特徴とする
半導体装置が提供される。
より配線幅が大きく、前記第２のインダクタ配線を覆う
第３のインダクタ配線をさらに有することを特徴とする
半導体装置が提供される。
【００１３】またインダクタ素子を有する半導体装置の
製造方法において、第１の導電膜に第１のインダクタ配
線を形成する工程と、第２の導電膜に前記第１のインダ
クタ配線より配線幅が大きく、前記第１のインダクタ配
線を覆う第２のインダクタ配線を形成する工程と、を有
することを特徴とする半導体装置の製造方法が提供され
る。
製造方法において、第１の導電膜に第１のインダクタ配
線を形成する工程と、第２の導電膜に前記第１のインダ
クタ配線より配線幅が大きく、前記第１のインダクタ配
線を覆う第２のインダクタ配線を形成する工程と、を有
することを特徴とする半導体装置の製造方法が提供され
る。
【００１４】また、少なくとも第３の導電膜に前記第２
のインダクタ配線より配線幅が大きく、前記第２のイン
ダクタ配線を覆う第３のインダクタ配線を形成する工程
と、をさらに有することを特徴とする半導体装置の製造
方法が提供される。
のインダクタ配線より配線幅が大きく、前記第２のイン
ダクタ配線を覆う第３のインダクタ配線を形成する工程
と、をさらに有することを特徴とする半導体装置の製造
方法が提供される。
【００１５】このように、下層のインダクタ配線の形成
後に、上層のインダクタ配線の配線幅を下層のインダク
タ配線の配線幅より大きく形成し、また、下層のインダ
クタ配線を覆うように上層のインダクタ配線を形成する
ことにより、配線加工時に厚いフォトレジストを用いる
必要はなく、インダクタ配線間の間隔を広げずに、配線
膜厚を増加させる。さらに、第３のインダクタ配線を追
加させることにより、配線間隔を増すことなく、配線膜
厚を増加させる。
後に、上層のインダクタ配線の配線幅を下層のインダク
タ配線の配線幅より大きく形成し、また、下層のインダ
クタ配線を覆うように上層のインダクタ配線を形成する
ことにより、配線加工時に厚いフォトレジストを用いる
必要はなく、インダクタ配線間の間隔を広げずに、配線
膜厚を増加させる。さらに、第３のインダクタ配線を追
加させることにより、配線間隔を増すことなく、配線膜
厚を増加させる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図２は本発明の実施の形態に係る
半導体装置の平面図であり、図１は図２のＡ−Ａ線にお
ける断面図である。
を参照して説明する。図２は本発明の実施の形態に係る
半導体装置の平面図であり、図１は図２のＡ−Ａ線にお
ける断面図である。
【００１７】図１に示すように、半導体装置は、ｐ型の
半導体基板１、その上に順に形成したｎ型エピタキシャ
ル層２、フィールド酸化膜３、層間絶縁膜４と、その上
の一部に形成した、インダクタ素子の内側からの取り出
しのためのアルミニウム配線５ａ、その上を覆うように
層間絶縁膜６が形成されており、層間絶縁膜６に、配線
のためのコンタクトホール７がアルミニウム配線５ａ上
に貫通するように形成されており、さらに、その上に第
１のインダクタ配線８ａが層間絶縁膜６上および、コン
タクトホール７上に形成されており、第１のインダクタ
配線８ａを覆うように、第２のインダクタ配線９ａが形
成されている構造からなる。
半導体基板１、その上に順に形成したｎ型エピタキシャ
ル層２、フィールド酸化膜３、層間絶縁膜４と、その上
の一部に形成した、インダクタ素子の内側からの取り出
しのためのアルミニウム配線５ａ、その上を覆うように
層間絶縁膜６が形成されており、層間絶縁膜６に、配線
のためのコンタクトホール７がアルミニウム配線５ａ上
に貫通するように形成されており、さらに、その上に第
１のインダクタ配線８ａが層間絶縁膜６上および、コン
タクトホール７上に形成されており、第１のインダクタ
配線８ａを覆うように、第２のインダクタ配線９ａが形
成されている構造からなる。
【００１８】ここで、第２のインダクタ配線９ａは、第
１のインダクタ配線８ａより、配線幅が大きい。また各
インダクタ配線の導電膜の厚さは０．３μｍから１．５
μｍの間である。
１のインダクタ配線８ａより、配線幅が大きい。また各
インダクタ配線の導電膜の厚さは０．３μｍから１．５
μｍの間である。
【００１９】また図２に示すように、半導体装置の第１
のインダクタ配線８ａおよび、第２のインダクタ配線９
ａは、スパイラル状に形成されている。またインダクタ
素子の内側からの取り出しのためのアルミニウム配線５
ａ上に電極１１が形成されている。
のインダクタ配線８ａおよび、第２のインダクタ配線９
ａは、スパイラル状に形成されている。またインダクタ
素子の内側からの取り出しのためのアルミニウム配線５
ａ上に電極１１が形成されている。
【００２０】このように、第２のインダクタ配線９ａが
第１のインダクタ配線８ａを覆う形にしたため、単層に
くらべ、実効的な配線の膜厚を厚くすることができ、そ
れにともなって配線抵抗を低減することができ、Ｑ値を
大きくすることができる。
第１のインダクタ配線８ａを覆う形にしたため、単層に
くらべ、実効的な配線の膜厚を厚くすることができ、そ
れにともなって配線抵抗を低減することができ、Ｑ値を
大きくすることができる。
【００２１】なお、上記の説明ではｎ型エピタキシャル
層２を形成しているが、本発明はこれに制約されるもの
ではなく、ＣＭＯＳ ＩＣ形成時のプロセスのようにｎ
型エピタキシャル層２を形成しなくともよい。
層２を形成しているが、本発明はこれに制約されるもの
ではなく、ＣＭＯＳ ＩＣ形成時のプロセスのようにｎ
型エピタキシャル層２を形成しなくともよい。
【００２２】図３は第２のインダクタ配線を覆うよう
に、さらに第３のインダクタ配線を形成した３層のイン
ダクタ素子を有する半導体装置の断面図である。ここ
で、第３のインダクタ配線１０ａは、第１のインダクタ
配線８ａおよび第２のインダクタ配線９ａ同様、配線膜
厚は、０．３〜１．５μｍで、スパイラル状に形成され
ている。また、第３のインダクタ配線１０ａの配線幅
は、第２のインダクタ配線９ａの配線幅より大きく、第
２のインダクタ配線９ａを覆っている。
に、さらに第３のインダクタ配線を形成した３層のイン
ダクタ素子を有する半導体装置の断面図である。ここ
で、第３のインダクタ配線１０ａは、第１のインダクタ
配線８ａおよび第２のインダクタ配線９ａ同様、配線膜
厚は、０．３〜１．５μｍで、スパイラル状に形成され
ている。また、第３のインダクタ配線１０ａの配線幅
は、第２のインダクタ配線９ａの配線幅より大きく、第
２のインダクタ配線９ａを覆っている。
【００２３】このようにインダクタ配線を積層構造にし
たため、インダクタ素子の配線膜厚は厚くなり、配線抵
抗を低減することができる。したがって、Ｑ値の高いイ
ンダクタが得られる。
たため、インダクタ素子の配線膜厚は厚くなり、配線抵
抗を低減することができる。したがって、Ｑ値の高いイ
ンダクタが得られる。
【００２４】次に、本形態における半導体装置の製造方
法について図４〜１２を用いて説明する。半導体装置の
製造工程は、例えばｐ型半導体基板上の全面に、順にｎ
型エピタキシャル層、フィールド酸化膜、層間絶縁膜を
形成する工程、配線のためのアルミニウムを成膜する工
程、パターンニングによりアルミニウム配線を形成する
工程、層間絶縁膜を形成する工程、層間絶縁膜をエッチ
ングして、アルミニウム配線上にコンタクトホールを形
成する工程、第１のインダクタ配線形成のためのアルミ
ニウムを成膜する工程、パターンニングにより、第１の
インダクタ配線を形成する工程、第２のインダクタ配線
形成のためのアルミニウムを成膜する工程、パターンニ
ングにより、第２のインダクタ配線を形成する工程、を
有している。
法について図４〜１２を用いて説明する。半導体装置の
製造工程は、例えばｐ型半導体基板上の全面に、順にｎ
型エピタキシャル層、フィールド酸化膜、層間絶縁膜を
形成する工程、配線のためのアルミニウムを成膜する工
程、パターンニングによりアルミニウム配線を形成する
工程、層間絶縁膜を形成する工程、層間絶縁膜をエッチ
ングして、アルミニウム配線上にコンタクトホールを形
成する工程、第１のインダクタ配線形成のためのアルミ
ニウムを成膜する工程、パターンニングにより、第１の
インダクタ配線を形成する工程、第２のインダクタ配線
形成のためのアルミニウムを成膜する工程、パターンニ
ングにより、第２のインダクタ配線を形成する工程、を
有している。
【００２５】以下、これらの各工程について、順次説明
を行っていく。図４は、半導体基板上に、ｎ型エピタキ
シャル層を形成し、その上にフィールド酸化膜、層間絶
縁膜の順に形成する工程を示す半導体装置の断面図であ
る。
を行っていく。図４は、半導体基板上に、ｎ型エピタキ
シャル層を形成し、その上にフィールド酸化膜、層間絶
縁膜の順に形成する工程を示す半導体装置の断面図であ
る。
【００２６】ここでは、濃度１×１０15ｃｍ-3程度のｐ
型の半導体基板１上に、好ましくは、膜厚１μｍで、濃
度５×１０15ｃｍ-3程度のｎ型エピタキシャル層２を形
成する。次にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化法によって、好まし
くは４００〜１５００ｎｍ程度のフィールド酸化膜３を
形成する。その後、層間絶縁膜４を形成する。なお、Ｃ
ＭＯＳ ＩＣ形成のプロセスのように、ｎ型エピタキシ
ャル層２は、形成しなくてもよい。
型の半導体基板１上に、好ましくは、膜厚１μｍで、濃
度５×１０15ｃｍ-3程度のｎ型エピタキシャル層２を形
成する。次にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化法によって、好まし
くは４００〜１５００ｎｍ程度のフィールド酸化膜３を
形成する。その後、層間絶縁膜４を形成する。なお、Ｃ
ＭＯＳ ＩＣ形成のプロセスのように、ｎ型エピタキシ
ャル層２は、形成しなくてもよい。
【００２７】図５は、図４の次の工程を示す断面図であ
る。図５に示すように、層間絶縁膜４上の全面に配線の
ためのアルミニウム５を成膜させる。ここではアルミニ
ウム５の膜厚は１μｍ程度が望ましい。
る。図５に示すように、層間絶縁膜４上の全面に配線の
ためのアルミニウム５を成膜させる。ここではアルミニ
ウム５の膜厚は１μｍ程度が望ましい。
【００２８】図６は、図５の次の工程を示す断面図であ
る。図６に示すように、パターニングによりアルミニウ
ム配線５ａを形成する。ここでは、フォトレジストによ
るパターニング処理をおこない、ＲＩＥ法などにより、
アルミニウム５をエッチングし、インダクタ素子の内側
からの取り出しのためのアルミニウム配線５ａを形成す
る。なお、このアルミニウム配線５ａは、インダクタ素
子専用のものでなく、他の素子間の接続用の配線として
用いてもよい。
る。図６に示すように、パターニングによりアルミニウ
ム配線５ａを形成する。ここでは、フォトレジストによ
るパターニング処理をおこない、ＲＩＥ法などにより、
アルミニウム５をエッチングし、インダクタ素子の内側
からの取り出しのためのアルミニウム配線５ａを形成す
る。なお、このアルミニウム配線５ａは、インダクタ素
子専用のものでなく、他の素子間の接続用の配線として
用いてもよい。
【００２９】図７は、図６の次の工程を示す断面図であ
る。図７に示すように、層間絶縁膜６を形成する。ここ
で、層間絶縁膜６は、層間絶縁膜４上に形成し、アルミ
ニウム配線５ａを覆うように形成する。また層間絶縁膜
６の材料はＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏ
ｓｉｌｉｃａｔｅ）などが好ましい。
る。図７に示すように、層間絶縁膜６を形成する。ここ
で、層間絶縁膜６は、層間絶縁膜４上に形成し、アルミ
ニウム配線５ａを覆うように形成する。また層間絶縁膜
６の材料はＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏ
ｓｉｌｉｃａｔｅ）などが好ましい。
【００３０】図８は図７の次の工程を示す断面図であ
る。図８に示すように、層間絶縁膜６をエッチングし
て、アルミニウム配線５ａ上にコンタクトホール７を形
成する。ここでは、フォトレジストを用いたパターニン
グ処理を行った後、ＲＩＥ法により、層間絶縁膜６をエ
ッチングして、電極形成のためのコンタクトホール７を
形成する。
る。図８に示すように、層間絶縁膜６をエッチングし
て、アルミニウム配線５ａ上にコンタクトホール７を形
成する。ここでは、フォトレジストを用いたパターニン
グ処理を行った後、ＲＩＥ法により、層間絶縁膜６をエ
ッチングして、電極形成のためのコンタクトホール７を
形成する。
【００３１】図９は、図８の次の工程を示す断面図であ
る。図９に示すように第１のインダクタ配線を形成する
ために導電膜８を成膜する。ここでは、層間絶縁膜６上
の全面および、コンタクトホール７中に、アルミニウム
などの導電膜８を成膜する。また、ここでは導電膜８の
膜厚は０．３〜１．５μｍが望ましい。
る。図９に示すように第１のインダクタ配線を形成する
ために導電膜８を成膜する。ここでは、層間絶縁膜６上
の全面および、コンタクトホール７中に、アルミニウム
などの導電膜８を成膜する。また、ここでは導電膜８の
膜厚は０．３〜１．５μｍが望ましい。
【００３２】図１０は、図９の次の工程を示す断面図で
ある。図１０に示すように、パターンニングにより、第
１のインダクタ配線８ａを形成する。ここでは、フォト
レジストを用いたパターニング処理を行った後、導電膜
８をＲＩＥ法などでエッチングし、第１のインダクタ配
線８ａを形成する。また、第１のインダクタ配線８ａ
は、図２で示したように、スパイラル状に形成する。な
お、このインダクタ配線８ａは、インダクタ素子専用で
ある必要はなく、他の素子間接続用の配線として用いて
もよい。
ある。図１０に示すように、パターンニングにより、第
１のインダクタ配線８ａを形成する。ここでは、フォト
レジストを用いたパターニング処理を行った後、導電膜
８をＲＩＥ法などでエッチングし、第１のインダクタ配
線８ａを形成する。また、第１のインダクタ配線８ａ
は、図２で示したように、スパイラル状に形成する。な
お、このインダクタ配線８ａは、インダクタ素子専用で
ある必要はなく、他の素子間接続用の配線として用いて
もよい。
【００３３】図１１は、図１０の次の工程を示す断面図
である。図１１で示すように、第２のインダクタ配線形
成のための導電膜９を成膜する。ここでは、層間絶縁膜
６上の全面および、形成した第１のインダクタ配線８ａ
を覆うように、アルミニウムなどの導電膜９を成膜す
る。なお膜厚は０．３〜１．５μｍが望ましい。
である。図１１で示すように、第２のインダクタ配線形
成のための導電膜９を成膜する。ここでは、層間絶縁膜
６上の全面および、形成した第１のインダクタ配線８ａ
を覆うように、アルミニウムなどの導電膜９を成膜す
る。なお膜厚は０．３〜１．５μｍが望ましい。
【００３４】図１２は、図１１の次の工程を示す断面図
である。図１２に示すように、パターニングにより、第
２のインダクタ配線９ａを形成する。ここでは、フォト
レジストを用いたパターニング処理を行った後、ＲＩＥ
法などにより、導電膜９をエッチングし、第２のインダ
クタ配線９ａを形成する。また第２のインダクタ配線９
ａも第１のインダクタ配線８ａ同様に、図２のようにス
パイラル状に形成する。この際、第２のインダクタ配線
９ａは、第１のインダクタ配線８ａを覆うようにして形
成し、かつ、第１のインダクタ配線８ａの配線幅より太
く形成する。なお、この第２のインダクタ配線９ａも第
１のインダクタ配線８ａと同様に、インダクタ素子専用
である必要はなく、他の素子間接続用の配線として用い
てもよい。
である。図１２に示すように、パターニングにより、第
２のインダクタ配線９ａを形成する。ここでは、フォト
レジストを用いたパターニング処理を行った後、ＲＩＥ
法などにより、導電膜９をエッチングし、第２のインダ
クタ配線９ａを形成する。また第２のインダクタ配線９
ａも第１のインダクタ配線８ａ同様に、図２のようにス
パイラル状に形成する。この際、第２のインダクタ配線
９ａは、第１のインダクタ配線８ａを覆うようにして形
成し、かつ、第１のインダクタ配線８ａの配線幅より太
く形成する。なお、この第２のインダクタ配線９ａも第
１のインダクタ配線８ａと同様に、インダクタ素子専用
である必要はなく、他の素子間接続用の配線として用い
てもよい。
【００３５】３層のインダクタ配線を有するインダクタ
素子を形成する場合、ステップ８、ステップ９をもう一
度繰り返すことにより、形成可能である。図１３は、図
１２の次の工程を示す断面図である。図１３に示すよう
に、第３のインダクタ配線形成用の導電膜１０を成膜す
る。
素子を形成する場合、ステップ８、ステップ９をもう一
度繰り返すことにより、形成可能である。図１３は、図
１２の次の工程を示す断面図である。図１３に示すよう
に、第３のインダクタ配線形成用の導電膜１０を成膜す
る。
【００３６】ここでは、層間絶縁膜６上の全面および、
形成した第２のインダクタ配線９ａを覆うように、アル
ミニウムなどの導電膜１０を成膜する。なお膜厚は０．
３〜１．５μｍが望ましい。
形成した第２のインダクタ配線９ａを覆うように、アル
ミニウムなどの導電膜１０を成膜する。なお膜厚は０．
３〜１．５μｍが望ましい。
【００３７】図１４は、図１３の次の工程を示す断面図
である。図１４に示すように、パターニングにより、第
３のインダクタ配線を形成する。ここでは、フォトレジ
ストを用いたパターニング処理を行った後、ＲＩＥ法な
どにより、導電膜１０をエッチングし、第３のインダク
タ配線１０ａを形成する。また第３のインダクタ配線１
０ａも第１のインダクタ配線８ａ、第２のインダクタ配
線９ａと同様に、図２のようにスパイラル状に形成す
る。この際、第３のインダクタ配線１０ａは、第２のイ
ンダクタ配線９ａを覆うようにして形成し、かつ、第２
のインダクタ配線９ａの配線幅より太く形成する。な
お、この第３のインダクタ配線１０ａも第１のインダク
タ配線８ａ、第２のインダクタ配線９ａと同様に、イン
ダクタ素子専用である必要はなく、他の素子間接続用の
配線として用いてもよい。
である。図１４に示すように、パターニングにより、第
３のインダクタ配線を形成する。ここでは、フォトレジ
ストを用いたパターニング処理を行った後、ＲＩＥ法な
どにより、導電膜１０をエッチングし、第３のインダク
タ配線１０ａを形成する。また第３のインダクタ配線１
０ａも第１のインダクタ配線８ａ、第２のインダクタ配
線９ａと同様に、図２のようにスパイラル状に形成す
る。この際、第３のインダクタ配線１０ａは、第２のイ
ンダクタ配線９ａを覆うようにして形成し、かつ、第２
のインダクタ配線９ａの配線幅より太く形成する。な
お、この第３のインダクタ配線１０ａも第１のインダク
タ配線８ａ、第２のインダクタ配線９ａと同様に、イン
ダクタ素子専用である必要はなく、他の素子間接続用の
配線として用いてもよい。
【００３８】このように、インダクタ配線を積層構造で
形成するため、インダクタ素子の配線膜厚は厚くなる。
このため、大きなＱ値を有するインダクタ素子を有する
半導体装置が形成できる。
形成するため、インダクタ素子の配線膜厚は厚くなる。
このため、大きなＱ値を有するインダクタ素子を有する
半導体装置が形成できる。
【００３９】また、下層のインダクタ配線の配線幅は、
上層のインダクタ配線の配線幅より細く、下層形成後に
上層を、下層を覆うようにして形成する。このため、配
線加工時は、常に１層分を加工するだけでよく、積層さ
れた膜厚の厚い部分を、厚いフォトレジストを用いて加
工する必要はない。したがって、配線形成パターンを微
細にすることもでき、インダクタ配線間の間隔を狭める
ことができるため、インダクタ素子の巻き数を増やすこ
とができる。このことは、あるインダクタンスを得るの
に、小さい面積の素子で実現できることを意味し、半導
体装置の縮小化が可能になる。
上層のインダクタ配線の配線幅より細く、下層形成後に
上層を、下層を覆うようにして形成する。このため、配
線加工時は、常に１層分を加工するだけでよく、積層さ
れた膜厚の厚い部分を、厚いフォトレジストを用いて加
工する必要はない。したがって、配線形成パターンを微
細にすることもでき、インダクタ配線間の間隔を狭める
ことができるため、インダクタ素子の巻き数を増やすこ
とができる。このことは、あるインダクタンスを得るの
に、小さい面積の素子で実現できることを意味し、半導
体装置の縮小化が可能になる。
【００４０】上記の説明では、インダクタ素子を２層あ
るいは３層にすることを述べたが、さらに層の数を増加
してもよい。
るいは３層にすることを述べたが、さらに層の数を増加
してもよい。
【００４１】
【発明の効果】以上説明したように、本発明ではインダ
クタ素子を複数の層で形成するようにしたので、配線幅
を大きくすることなく、配線膜厚を増加することがで
き、Ｑ値が高く、小型化できるインダクタ素子を有する
半導体装置を得ることができる。
クタ素子を複数の層で形成するようにしたので、配線幅
を大きくすることなく、配線膜厚を増加することがで
き、Ｑ値が高く、小型化できるインダクタ素子を有する
半導体装置を得ることができる。
【図１】本発明の実施の形態に係る半導体装置の構成を
例示した断面図である。
例示した断面図である。
【図２】図２は図１で示した本発明の半導体装置の平面
図である。
図である。
【図３】本発明の半導体装置の断面図であり、第２のイ
ンダクタ配線を覆うように、さらに第３のインダクタ配
線を形成した３層のインダクタ素子を有する場合の半導
体装置の断面図である。
ンダクタ配線を覆うように、さらに第３のインダクタ配
線を形成した３層のインダクタ素子を有する場合の半導
体装置の断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方
法における、始めの工程での半導体装置の断面図であ
る。
法における、始めの工程での半導体装置の断面図であ
る。
【図５】本発明の半導体装置の製造方法を示し、図４の
次の工程での半導体装置の断面図である。
次の工程での半導体装置の断面図である。
【図６】本発明の半導体装置の製造方法を示し、図５の
次の工程での半導体装置の断面図である。
次の工程での半導体装置の断面図である。
【図７】本発明の半導体装置の製造方法を示し、図６の
次の工程での半導体装置の断面図である。
次の工程での半導体装置の断面図である。
【図８】本発明の半導体装置の製造方法を示し、図７の
次の工程での半導体装置の断面図である。
次の工程での半導体装置の断面図である。
【図９】本発明の半導体装置の製造方法を示し、図８の
次の工程での半導体装置の断面図である。
次の工程での半導体装置の断面図である。
【図１０】本発明の半導体装置の製造方法を示し、図９
の次の工程での半導体装置の断面図である。
の次の工程での半導体装置の断面図である。
【図１１】本発明の半導体装置の製造方法を示し、図１
０の次の工程での半導体装置の断面図である。
０の次の工程での半導体装置の断面図である。
【図１２】本発明の半導体装置の製造方法を示し、図１
１の次の工程での半導体装置の断面図である。
１の次の工程での半導体装置の断面図である。
【図１３】本発明の半導体装置の製造方法を示し、第３
のインダクタ配線を形成するための導電膜を形成する工
程を示す半導体装置の断面図である。
のインダクタ配線を形成するための導電膜を形成する工
程を示す半導体装置の断面図である。
【図１４】本発明の半導体装置の製造方法を示し、図１
３の次の工程での半導体装置の断面図である。
３の次の工程での半導体装置の断面図である。
【図１５】従来のインダクタ素子を有する半導体装置の
断面図である。
断面図である。
１、２３……半導体基板、２……ｎ型エピタキシャル
層、３、２４……フィールド酸化膜、４、６……層間絶
縁膜、５……アルミニウム、５ａ、２１……アルミニウ
ム配線、７……コンタクトホール、８、９、１０……導
電膜、８ａ……第１のインダクタ配線、９ａ……第２の
インダクタ配線、１０ａ……第３のインダクタ配線、１
１、２２……電極、２０……インダクタ
層、３、２４……フィールド酸化膜、４、６……層間絶
縁膜、５……アルミニウム、５ａ、２１……アルミニウ
ム配線、７……コンタクトホール、８、９、１０……導
電膜、８ａ……第１のインダクタ配線、９ａ……第２の
インダクタ配線、１０ａ……第３のインダクタ配線、１
１、２２……電極、２０……インダクタ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5E070 AA01 AB06 CB12
5F033 HH08 JJ01 JJ08 KK08 MM17
QQ08 QQ13 RR04 SS04 SS11
VV08 XX00 XX08
5F038 AZ05 CD20 DF01 EZ14 EZ15
EZ20
Claims (9)
- 【請求項１】 インダクタ素子を有する半導体装置にお
いて、 第１のインダクタ配線と、 前記第１のインダクタ配線より配線幅が大きく、前記第
１のインダクタ配線を覆う第２のインダクタ配線と、 を有することを特徴とする半導体装置。 - 【請求項２】 少なくとも前記第２のインダクタ配線よ
り配線幅が大きく、前記第２のインダクタ配線を覆う第
３のインダクタ配線と、 をさらに有することを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 インダクタ素子を有する半導体装置にお
いて、 前記第１、第２、第３のインダクタ配線の導電膜の厚さ
が０．３から１．５μｍの間であることを特徴とする請
求項１記載の半導体装置。 - 【請求項４】 前記第１、第２、第３のインダクタ配線
がスパイラル状に形成されていることを特徴とする請求
項１記載の半導体装置。 - 【請求項５】 インダクタ素子を有する半導体装置の製
造方法において、 第１の導電膜に第１のインダクタ配線を形成する工程
と、 第２の導電膜に前記第１のインダクタ配線より配線幅が
大きく、前記第１のインダクタ配線を覆う第２のインダ
クタ配線を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項６】 少なくとも第３の導電膜に前記第２のイ
ンダクタ配線より配線幅が大きく、前記第２のインダク
タ配線を覆う第３のインダクタ配線を形成する工程と、 をさらに有することを特徴とする請求項５記載の半導体
装置の製造方法。 - 【請求項７】 インダクタ素子を有する半導体装置の製
造方法において、 前記第１、第２、第３のインダクタ配線の導電膜の厚さ
を０．３から１．５μｍの間で形成することを特徴とす
る請求項５記載の半導体装置の製造方法。 - 【請求項８】 前記第１、第２、第３のインダクタ配線
をスパイラル状に形成することを特徴とする請求項５記
載の半導体装置の製造方法。 - 【請求項９】 前記第１、第２、第３のインダクタ配線
を他の素子の素子間配線として共用するように形成する
ことを特徴とする請求項５記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001236631A JP2003051546A (ja) | 2001-08-03 | 2001-08-03 | 半導体装置及び半導体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001236631A JP2003051546A (ja) | 2001-08-03 | 2001-08-03 | 半導体装置及び半導体の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003051546A true JP2003051546A (ja) | 2003-02-21 |
Family
ID=19067858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001236631A Pending JP2003051546A (ja) | 2001-08-03 | 2001-08-03 | 半導体装置及び半導体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003051546A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000124403A (ja) * | 1998-10-12 | 2000-04-28 | Nec Corp | 半導体装置 |
-
2001
- 2001-08-03 JP JP2001236631A patent/JP2003051546A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000124403A (ja) * | 1998-10-12 | 2000-04-28 | Nec Corp | 半導体装置 |
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Legal Events
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|
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110922 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111115 |
|
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