JPH08195479A

JPH08195479A - 半導体装置及びその製造方法

Info

Publication number: JPH08195479A
Application number: JP576995A
Authority: JP
Inventors: Tatsuyuki Kamimura; 辰之上村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1995-01-18
Filing date: 1995-01-18
Publication date: 1996-07-30

Abstract

(57)【要約】【目的】チップサイズを拡大することなく、抵抗体の
抵抗値を高抵抗で安定したものとし、これによってコス
トダウンを図る。【構成】所要長さの抵抗体を得ることを可能とすること
により、ＰＮ接合によるプレーナ型ダイオードを構成す
るシリコン基板６上に絶縁膜８を介してポリシリコン抵
抗体２の第１パターン２ａを形成し、この第１抵抗体パ
ターン２ａ上に第１絶縁膜９ａをＣＶＤ法によって形成
し、さらに、前記第１絶縁膜９ａ上に第２抵抗体パター
ン２ｂを形成して、該第２抵抗体パターン２ｂと第１抵
抗体パターン２ａ間を第１絶縁膜９ａに設けた第１スル
ーホール１０ａを通じて電気的に接続し、以下、同様に
して第３抵抗体パターン２ｃを第２絶縁膜９ｂを介して
高さ方向に積層された状態で形成することにより、各抵
抗体パターン２ａ、２ｂ、２ｃの総延長によって抵抗値
を設定したもの。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、抵抗内蔵ダイオードに
代表される半導体装置に係り、特に限られたチップサイ
ズの有効利用を図った半導体装置及びその製造方法に関
するものである。

【０００２】

【従来の技術】この種の半導体装置の一例としての抵抗
内蔵型ダイオードは図４にその回路構成を示すように、
ＰＮ接合ダイオード素子１、抵抗体２、ダイオード素子
１のアノード電極３、カソード電極４及び抵抗体電極５
を備えたチップ部品として構成されている。

【０００３】図５及び図６は上記回路を備えた抵抗内蔵
型ダイオードの従来例を示しており、図５はその断面構
造を、図６は各部の配置をそれぞれ示している。これら
の図に示すように、従来の抵抗内蔵型ダイオードはＮ型
シリコン基板６の一部にＰ型領域７を成長させることに
より、ＰＮ接合によるプレーナ型ダイオード素子１を形
成している。一方、抵抗体２はダイオード素子１を構成
するシリコン基板６の上面に絶縁膜８を介してジグザグ
状に形成されている。

【０００４】すなわち、抵抗体２はシリコン基板６の上
面を酸化して絶縁膜８を形成し、この絶縁膜８を介して
ポリシリコン(Poly-Si)を成長させ、このポリシリコン
層の全面にわたって不純物を拡散した後、レジスト材料
によって所要のジグザグ形状にパターニングし、さらに
フォトエッチングを施して抵抗パターンを形成すること
により構成されている。

【０００５】ダイオード素子１のアノード電極３はＰ型
領域７上の全域と、抵抗体２の一端とを被覆する状態で
アルミニウム材料をスパッタリングあるいは蒸着した
後、このアルミニウム層をレジスト材料によってパッド
状にパターニングし、さらにエッチングを施して形成し
ている。また、抵抗体電極５は抵抗体２の他端におい
て、アノード電極３と同様のプロセスを経てパッド状に
形成される。さらに、カソード電極４はシリコン基板６
の裏面に形成される。

【０００６】このような構成の従来の抵抗内蔵型ダイオ
ードでは、ポリシリコン抵抗体２の抵抗値を設定あるい
は調整するにあたり、主として該抵抗体２の長さを適宜
調整することにより行っていた。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来例のようにポリシリコン抵抗体２をシリコン基板６上
に単層でジグザグ状に形成したものでは、その抵抗体２
の長さ調整の自由度はチップ上面の表面積の大小によっ
て大きく制約されるという問題点があった。この点に関
して、より具体的に説明すると、ポリシリコン抵抗体２
の抵抗値は、周知のように下記の数式(１)によって求め
ることができる。

【０００８】Ｒ＝（ｌ／ｓ）ρ………………………………………………(１) 但し、Ｒ：抵抗体２の抵抗値(Ω) ρ：抵抗体２の比抵抗によって求められる抵抗率(Ωｍ) ｌ：抵抗体２の長さ(ｍ) ｓ：抵抗体２の断面積(ｍ²)

【０００９】上記数式(１)から明らかなように、抵抗内
蔵型ダイオードとして高抵抗を得るためには、抵抗率ρ
を高くすればよいが、周知のように抵抗率ρを高くする
とオーミックコンタクトがとりにくいという不都合が生
じる。また、抵抗体２の断面積ｓを小さくすれば高抵抗
を得ることができるが、これを実現するためにはパター
ニングの精度を高くする必要があり、現在実施されてい
るパターニングにおける設定精度では抵抗体２の断面積
を均等に小さくすることは容易ではない。

【００１０】したがって、ポリシリコン抵抗体２の抵抗
値を増大させるための最終的な手段としては、抵抗体２
の長さｌを長くするしかないのであるが、前述のように
該抵抗体２を基板６上に単層でジグザグ状に形成したも
のでは、パターニング等、製造プロセス上の難度によ
り、精細なパターニングを行うにも自ずから限度があ
る。このため、従来では高抵抗を得るためには、その抵
抗値に見合った大きなチップ面積を要することとなり、
高価なシリコン基板を多く要する分、製造コストがアッ
プするという問題点があった。

【００１１】本発明は、このような問題点を解決するた
めになされたもので、チップサイズを大幅に拡大するこ
となく、必要にして十分な長さの抵抗体を得ることを可
能とすることにより、該抵抗体の抵抗値を高抵抗で安定
したものとするとともに、低コストで製造可能な半導体
装置を提供することを目的とするものである。

【００１２】

【課題を解決するための手段】本発明は、半導体素子を
含む半導体基板上に絶縁膜を介して抵抗体を形成してな
る半導体装置を対象としており、上記目的を達成するた
めに、前記抵抗体を絶縁膜を介して高さ方向に複数層に
積層された状態で形成し、且つ、各層の抵抗体パターン
を電気的に接続するものとしている。

【００１３】より具体的には、ＰＮ接合によるプレーナ
型ダイオードを構成する半導体基板上に絶縁膜を介して
抵抗体の第１パターンを形成し、この抵抗体の第１パタ
ーン上に第１絶縁膜を形成し、さらに、前記第１絶縁膜
上に抵抗体の第２パターンを形成して、該抵抗体の第２
パターンと第１パターン間を前記第１絶縁膜を貫通して
形成したスルーホールを通じて電気的に接続し、以下、
所要数の抵抗体パターンを順次絶縁膜を介して高さ方向
に積層された状態で形成し、これによって高抵抗を得る
ことが可能な抵抗内蔵型ダイオードを実現している。

【００１４】また、上記具体的構成による半導体装置の
製造方法では、ＰＮ接合によるプレーナ型ダイオードを
構成するとともに表層に絶縁膜が形成されたシリコン基
板上のほぼ全面に亙ってポリシリコンをＣＶＤ法で成長
させる工程と、このポリシリコン層形成工程終了後、該
ポリシリコン層にフォトエッチングを施して第１抵抗体
パターンを形成する工程と、この第１抵抗パターン形成
工程終了後、前記抵抗体パターン上に第１絶縁膜をＣＶ
Ｄ法によって成長させる工程と、この第１絶縁膜形成工
程で得られた第１絶縁膜上に前記第１抵抗パターン形成
工程と同様のプロセスを経て第２抵抗体パターンを形成
するとともに、該抵抗体の第２パターンと第１パターン
間を前記第１絶縁膜を貫通して形成したスルーホールを
通じて電気的に接続し、さらに前記第１絶縁膜形成工程
と同様のプロセスを経て第２ＣＶＤ絶縁膜を第２抵抗体
パターン上に形成する積層パターン形成工程とを具備
し、該積層パターン形成工程と同様のプロセスを所要の
抵抗体パターン数に応じて繰り返して前記シリコン基板
上に積層状の抵抗体パターンを形成する。

【００１５】

【作用】上記構成によると、絶縁膜を介して高さ方向に
抵抗体を形成することにより、抵抗体の抵抗率を高くす
る工夫を要することなく、また、抵抗体の断面積を小さ
くするために抵抗パターンのパターニング精度を高くす
る必要もなく、オーミックコンタクトがとりやすく、製
造が容易で、しかも限られたチップ面積の中において、
抵抗体の抵抗値を効率よく設計することができる。

【００１６】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１及び図２は本実施例に係る抵抗内蔵型ダ
イオードを示し、図１は断面構造を、図２はダイオード
素子と抵抗体の配置をそれぞれ示している。なお、本実
施例のダイオードの回路構成は前掲の図４に示したもの
と同じであるので、前記従来例と構成及び作用が共通す
る部分には共通の符号を付すこととする。すなわち、本
実施例の抵抗内蔵型ダイオードは、Ｎ型シリコン基板６
の一部にＰ型領域７を成長させることにより、ＰＮ接合
によるプレーナ型ダイオード素子１を形成している。

【００１７】一方、抵抗体２はダイオード素子１を構成
するシリコン基板６の上面に絶縁膜８を介して高さ方向
に複数層(図では３層)に積層された状態で形成し、且
つ、各層の抵抗体パターン２ａ、２ｂ、２ｃを順次、電
気的に接続したものである。

【００１８】具体的には、シリコン基板６上に形成され
た絶縁膜８上に、ジグザグ状のポリシリコン抵抗体２の
第１パターン２ａを形成し、この抵抗体２の第１パター
ン２ａ上に第１絶縁膜９ａをＣＶＤ法によって形成し、
さらに第１絶縁膜９ａ上にジグザグ状の抵抗体２の第２
パターン２ｂを形成する。そして、抵抗体２の第２パタ
ーン２ｂと第１パターン２ａ間を第１絶縁膜９ａを貫通
して形成された第１スルーホール１０ａを通じて電気的
に接続している。

【００１９】また、ポリシリコン抵抗体２の第２パター
ン２ｂ上には第２絶縁膜９ｂをＣＶＤ法によって形成
し、さらに第２絶縁膜９ｂ上にジグザグ状の抵抗体２の
第３パターン２ｃを形成するとともに、抵抗体２の第３
パターン２ｃと第２パターン２ｂ間を第２絶縁膜９ｂを
貫通して形成された第２スルーホール１０ｂを通じて電
気的に接続している。このように抵抗体パターン２ａ、
２ｂ、２ｃを高さ方向に積層してなるポリシリコン抵抗
体２ではスルーホール１０ａ、１０ｂを通じて導通した
各パターン２ａ、２ｂ、２ｃの総延長によって抵抗体の
抵抗値が設定される。

【００２０】ダイオード素子１のアノード電極３はパッ
ド状のアルミニウム電極からなり、Ｐ型領域７上の全域
と、抵抗体２の一端とを被覆する状態で形成されてい
る。また、ダイオード素子１のカソード電極４はシリコ
ン基板６の裏面のほぼ全面に亙って形成されている。さ
らに、抵抗体電極５はアノード電極３と同様のパッド状
アルミニウム電極からなり、第３抵抗体パターン２ｃの
端部と第２絶縁膜９ｂとに亙る部位に形成されている。

【００２１】図３は上記構成の抵抗内蔵型ダイオードの
製造プロセスを示している。まず、図３(Ａ)に示すよう
に、第１工程として、プレーナ型ダイオード素子１を構
成するシリコン基板６の表層に絶縁膜８をＣＶＤ法、そ
の他任意の手法で形成した後、該絶縁膜８上のほぼ全面
に亙ってポリシリコン層２’をＣＶＤ法で成長させる。

【００２２】第１工程の終了後、第２工程として、フォ
トエッチング等の手法により第１抵抗体パターン２ａを
形成する。すなわち、図３(Ｂ)に示すように、ポリシリ
コン層２’をレジスト材料を用いてパターニングした
後、エッチングを施して第１抵抗体パターン２ａを形成
する。

【００２３】第２工程の終了後、第３工程として、図３
(Ｃ)に示すように、ダイオード素子１のＰ型領域７上の
全域と、抵抗体パターン２ａの一端とを被覆する状態で
アノード電極３を形成する。この場合、電極構成材とし
てのアルミニウム材料を前記シリコン基板６上の部位に
スパッタリングあるいは蒸着した後、このアルミニウム
層をレジスト材料によってパッド状にパターニングし、
さらにエッチングを施して形成する。次いで、第４工程
では、第１抵抗体パターン２ａ上及びアノード電極３上
に亙って、ＣＶＤ法を用いてＮＳＧ絶縁膜等からなる第
１絶縁膜９ａを成長させる。なお、カソード電極４は周
知の手法によりシリコン基板６の裏面に形成するものと
する。

【００２４】さらに、第１絶縁膜９ａをレジスト材料に
よって密閉した後、第４工程で得られた第１絶縁膜９ａ
上に第２工程と同様のプロセスを経て第２抵抗体パター
ン２ｂを形成するとともに、第２抵抗体パターン２ｂと
第１抵抗体パターン２ａ間を第１絶縁膜９ａを貫通して
形成したスルーホール１０ａを通じて電気的に接続し、
さらに第４工程と同様のプロセスを経て第２絶縁膜９ｂ
を第２抵抗体パターン２ｂ上に形成する。

【００２５】また、最上層の第３抵抗体パターン２ｃも
第２絶縁膜９ｂ上に第２工程と同様のプロセスを経て形
成する。そして、最上層の抵抗体パターン２ｃ上に抵抗
体電極５を前記アノード電極３と同様の要領で形成す
る。

【００２６】なお、上記実施例では、ポリシリコン抵抗
体２を３層パターンにより構成しているが、それ以上の
多層パターンとする場合も、前述の要領で所要の抵抗体
パターン数に応じて抵抗体パターン及び絶縁膜形成工程
を繰り返すことにより、任意の高抵抗の抵抗体２を得る
ことができる。また、本発明は上記実施例で示した抵抗
内蔵型ダイオードに限定されるものではなく、抵抗体を
内蔵したその他の半導体装置にも適用可能である。

【００２７】

【発明の効果】以上説明したように本発明によるとき
は、絶縁膜を介して高さ方向に抵抗体を形成することに
より、抵抗体が各層の抵抗体パターンとして構成される
ので、パターンサイズを大きくしなくても、任意の抵抗
値を得ることができる。したがって、製造に際して各半
導体ウェハーから取り出すことができる半導体基板の個
数を増大させることができ、その結果、有効なコストダ
ウンを図ることができる。

【００２８】また、抵抗体の抵抗率を高くしなくてもよ
い、言い換えれば、抵抗材料としてのポリシリコン等の
抵抗率を下げることができるので、アルミニウム等のメ
タルとのオーミックコンタクトがとりやすい。さらに、
絶縁膜を用いて、抵抗体を高さ方向にパターニングした
ことにより、従来不可能であった高抵抗値を得ることが
できるなど、従来に見られない優れた効果を奏するもの
となった。

【図面の簡単な説明】

【図１】本発明の一実施例に係る抵抗内蔵型ダイオー
ドを示す要部断面図。

【図２】ダイオード素子と抵抗体の積層態様を模式的
に示す斜視図。

【図３】抵抗体の形成プロセスを順次的に示す要部断
面図。

【図４】抵抗内蔵型ダイオードの内部配線を示す電気
回路図。

【図５】従来の抵抗内蔵型ダイオードを示す要部断面
図。

【図６】その平面図。

【符号の説明】

１ダイオード素子２抵抗体２ａ第１抵抗体パターン２ｂ第２抵抗体パターン２ｃ第３抵抗体パターン３アノード電極４カソード電極５抵抗体電極６シリコン基板７Ｐ型領域８絶縁膜９ａ第１絶縁膜９ｂ第２絶縁膜１０ａ第１スルーホール１０ｂ第２スルーホール

Claims

【特許請求の範囲】

【請求項１】半導体素子を含む半導体基板上に絶縁膜を
介して抵抗体を形成してなる半導体装置において、前記
抵抗体を絶縁膜を介して高さ方向に複数層に積層された
状態で形成し、且つ、各層の抵抗体パターンを電気的に
接続したことを特徴とする半導体装置。
【請求項２】前記絶縁膜のうち、少なくとも１つにスル
ーホールを形成し、該スルーホールを通じて前記絶縁膜
に隣接する２つの抵抗体パターンを電気的に接続させて
いることを特徴とする請求項１に記載の半導体装置。
【請求項３】ＰＮ接合によるプレーナ型ダイオードを構
成する半導体基板上に絶縁膜を介して抵抗体の第１パタ
ーンを形成し、この抵抗体の第１パターン上に第１絶縁
膜を形成し、さらに、前記第１絶縁膜上に抵抗体の第２
パターンを形成して、該抵抗体の第２パターンと第１パ
ターン間を前記第１絶縁膜を貫通して形成したスルーホ
ールを通じて電気的に接続し、以下、所要数の抵抗体パ
ターンを絶縁膜を介して高さ方向に積層された状態で形
成したことを特徴とする半導体装置。
【請求項４】ＰＮ接合によるプレーナ型ダイオードを構
成するとともに表層に絶縁膜が形成されたシリコン基板
上のほぼ全面に亙ってポリシリコンをＣＶＤ法で成長さ
せる工程と、このポリシリコン層形成工程終了後、該ポ
リシリコン層にフォトエッチングを施して第１抵抗体パ
ターンを形成する工程と、この第１抵抗パターン形成工
程終了後、前記抵抗体パターン上に第１絶縁膜をＣＶＤ
法によって成長させる工程と、この第１絶縁膜形成工程
で得られた第１絶縁膜上に前記第１抵抗パターン形成工
程と同様のプロセスを経て第２抵抗体パターンを形成す
るとともに、該抵抗体の第２パターンと第１パターン間
を前記第１絶縁膜を貫通して形成したスルーホールを通
じて電気的に接続し、さらに前記第１絶縁膜形成工程と
同様のプロセスを経て第２ＣＶＤ絶縁膜を第２抵抗体パ
ターン上に形成する積層パターン形成工程とを具備し、
該積層パターン形成工程と同様のプロセスを所要の抵抗
体パターン数に応じて繰り返して前記シリコン基板上に
積層状の抵抗体パターンを形成することを特徴とする半
導体装置の製造方法。