JP2557154B2 - 半導体素子の接続装置及び其の製造方法 - Google Patents
半導体素子の接続装置及び其の製造方法Info
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- JP2557154B2 JP2557154B2 JP3304325A JP30432591A JP2557154B2 JP 2557154 B2 JP2557154 B2 JP 2557154B2 JP 3304325 A JP3304325 A JP 3304325A JP 30432591 A JP30432591 A JP 30432591A JP 2557154 B2 JP2557154 B2 JP 2557154B2
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は高集積半導体素子の接続
装置及び其の製造方法に関することで、特に、光食刻工
程によって形成可能な最少線幅を有する配線層と上記配
線層を覆っている絶縁層上部で接続しようとする導電層
を上記配線層に互いに正確に電気的に接続するため、上
記配線層の一側部分と重なる位置の絶縁層上にエッチン
グ停止層を形成し、工程上から要求される最少線幅を有
してコンタクトマスクパターン工程を実施して上記エッ
チング停止層の一部と上記配線層の一部に亘って絶縁層
にコンタクトホールを形成し、接続しようとする導電層
を全体構造上部に付着して上記コンタクトホールを通じ
て上記配線層に上記導電層を接続することによって、そ
れにより半導体素子のセルの面積を縮めるための半導体
素子の接続装置及び其の製造方法に関するものである。
装置及び其の製造方法に関することで、特に、光食刻工
程によって形成可能な最少線幅を有する配線層と上記配
線層を覆っている絶縁層上部で接続しようとする導電層
を上記配線層に互いに正確に電気的に接続するため、上
記配線層の一側部分と重なる位置の絶縁層上にエッチン
グ停止層を形成し、工程上から要求される最少線幅を有
してコンタクトマスクパターン工程を実施して上記エッ
チング停止層の一部と上記配線層の一部に亘って絶縁層
にコンタクトホールを形成し、接続しようとする導電層
を全体構造上部に付着して上記コンタクトホールを通じ
て上記配線層に上記導電層を接続することによって、そ
れにより半導体素子のセルの面積を縮めるための半導体
素子の接続装置及び其の製造方法に関するものである。
【０００２】
【従来の技術】一般的に、半導体素子の接続装置を製造
するのにおいて、一つの導電層を絶縁層を通じて其の下
部の配線層に接続させるため、一定部分の絶縁層をエッ
チングしてコンタクトホールを形成する時、下部の配線
層だけが正確に露呈され得るようにコンタクトマスクを
配列して一定な設計規則によってコンタクトホール形成
工程が遂行されねばならない。即ち、導電層がコンタク
トされる下部の配線層の面積はコンタクトマスク配列の
際に考慮される誤配列公差 (Misalignment Torerance)
と写真食刻工程時に考慮される大きさの変動 (Variatio
n)が考慮されて形成されるコンタクトホールの面積より
大きくなけれなばならない。もしも、上記コンタクトホ
ールの面積よりも上記配線層の面積が少ないとか、等し
い場合、コンタクトホールを形成するための絶縁層のエ
ッチング工程時にエッチングされる領域の端が上記配線
層から外れて上記配線層下部にあるまた一つの導電層ま
たは基板の一部が露呈するようになる。したがって、上
記コンタクトホールを通じて導電層が付着されて下部の
配線層にコンタクトさせる際、上記導電層は上記一部が
露呈されたまた一つの導電層または基板にも接続されて
素子が動作できないようになる。
するのにおいて、一つの導電層を絶縁層を通じて其の下
部の配線層に接続させるため、一定部分の絶縁層をエッ
チングしてコンタクトホールを形成する時、下部の配線
層だけが正確に露呈され得るようにコンタクトマスクを
配列して一定な設計規則によってコンタクトホール形成
工程が遂行されねばならない。即ち、導電層がコンタク
トされる下部の配線層の面積はコンタクトマスク配列の
際に考慮される誤配列公差 (Misalignment Torerance)
と写真食刻工程時に考慮される大きさの変動 (Variatio
n)が考慮されて形成されるコンタクトホールの面積より
大きくなけれなばならない。もしも、上記コンタクトホ
ールの面積よりも上記配線層の面積が少ないとか、等し
い場合、コンタクトホールを形成するための絶縁層のエ
ッチング工程時にエッチングされる領域の端が上記配線
層から外れて上記配線層下部にあるまた一つの導電層ま
たは基板の一部が露呈するようになる。したがって、上
記コンタクトホールを通じて導電層が付着されて下部の
配線層にコンタクトさせる際、上記導電層は上記一部が
露呈されたまた一つの導電層または基板にも接続されて
素子が動作できないようになる。
【０００３】
【発明が解決しようとする課題】従って、従来には基板
上に形成された配線層に所定の導電層を各々接続するた
めのコンタクトホールを形成するためには、上記配線層
の幅はコンタクトホールの幅よりも大きくして上記の問
題点を防止した。しかし、上記配線層の幅を大きくする
ことによって半導体素子のセルの面積が増大することを
避け得られなかった。
上に形成された配線層に所定の導電層を各々接続するた
めのコンタクトホールを形成するためには、上記配線層
の幅はコンタクトホールの幅よりも大きくして上記の問
題点を防止した。しかし、上記配線層の幅を大きくする
ことによって半導体素子のセルの面積が増大することを
避け得られなかった。
【０００４】従って、本発明は上記の短所を解消して光
食刻工程によって形成でき得る最少線幅に形成された配
線層の一側面と重なるようにエッチング停止層を形成
し、上記エッチング停止層一部と上記配線層の一部に掛
かる絶縁膜にコンタクトホールを形成した後、接続しよ
うとする導電層を上記配線から外れた部分ではこのエッ
チング停止層によってエッチングがコンタクトホール内
に露呈されエッチング停止層の一部及び上記配線層の一
部と接続されるように構成した半導体素子の接続装置及
び其の製造方法を提供することにその目的がある。
食刻工程によって形成でき得る最少線幅に形成された配
線層の一側面と重なるようにエッチング停止層を形成
し、上記エッチング停止層一部と上記配線層の一部に掛
かる絶縁膜にコンタクトホールを形成した後、接続しよ
うとする導電層を上記配線から外れた部分ではこのエッ
チング停止層によってエッチングがコンタクトホール内
に露呈されエッチング停止層の一部及び上記配線層の一
部と接続されるように構成した半導体素子の接続装置及
び其の製造方法を提供することにその目的がある。
【０００５】
【課題を解決するための手段】本発明によると、コンタ
クトホールのエッチング工程時にコンタクトマスクの線
幅を形成でき得る最少距離で遂行するとかコンタクトマ
スクが誤配列されても上記エッチング停止層によって、
其の下部に在る導電層または基板が望ましからぬように
露呈されることを防止し、接続しようとする導電層を限
定されたコンタクトホールを通じて下部の配線層に正確
に接続するようになって高集積半導体素子のセルの面積
を縮め得る長所がある。
クトホールのエッチング工程時にコンタクトマスクの線
幅を形成でき得る最少距離で遂行するとかコンタクトマ
スクが誤配列されても上記エッチング停止層によって、
其の下部に在る導電層または基板が望ましからぬように
露呈されることを防止し、接続しようとする導電層を限
定されたコンタクトホールを通じて下部の配線層に正確
に接続するようになって高集積半導体素子のセルの面積
を縮め得る長所がある。
【０００６】
【実施例】以下、本発明の製造過程を添付の図面を参照
して詳細に説明すると次のようである。図１は本発明に
よる半導体接続装置を形成するための主要マスク層を配
列した平面図である。基板（図示省略）上部に配線用マ
スク（Ａ）と上記配線用マスク一部に重なった状態のエ
ッチング停止層用マスク（Ｂ）及び上記エッチング停止
層用マスク（Ｂ）の一部と配線用マスク（Ａ）内にコン
タクトマスク（Ｃ）が各々配列されておる。上記の配線
用マスク（Ａ）によって形成される配線層等は光食刻工
程によって形成でき得る最小距離間隔に配列されてい
る。従って、上記コンタクトマスク（Ｃ）を用いてコン
タクトホールを形成するためにはコンタクトマスク
（Ｃ）を上記配線用マスクの一部に重なっている上記エ
ッチング停止層用マスク（Ｂ）と一部分が重なるように
配列すると、コンタクトマスク（Ｃ）が誤配列されると
かエッチング工程時の大きさの変動によって、序頭で言
及したように上記導電層下部の他の導電層または基板が
露呈されるのを防止でき得るようになる。
して詳細に説明すると次のようである。図１は本発明に
よる半導体接続装置を形成するための主要マスク層を配
列した平面図である。基板（図示省略）上部に配線用マ
スク（Ａ）と上記配線用マスク一部に重なった状態のエ
ッチング停止層用マスク（Ｂ）及び上記エッチング停止
層用マスク（Ｂ）の一部と配線用マスク（Ａ）内にコン
タクトマスク（Ｃ）が各々配列されておる。上記の配線
用マスク（Ａ）によって形成される配線層等は光食刻工
程によって形成でき得る最小距離間隔に配列されてい
る。従って、上記コンタクトマスク（Ｃ）を用いてコン
タクトホールを形成するためにはコンタクトマスク
（Ｃ）を上記配線用マスクの一部に重なっている上記エ
ッチング停止層用マスク（Ｂ）と一部分が重なるように
配列すると、コンタクトマスク（Ｃ）が誤配列されると
かエッチング工程時の大きさの変動によって、序頭で言
及したように上記導電層下部の他の導電層または基板が
露呈されるのを防止でき得るようになる。
【０００７】図２の（Ａ）ないし（Ｃ）は図１のＡ−
Ａ′線に沿って切取って本発明の製造過程を示す断面図
である。図２の（Ａ）は基板（１０）上部に第１導電層
（１）を形成し、図１の配線用マスク（Ａ）を用いて上
記第１導電層（１）の一部をエッチングして配線層（１
Ａ）を形成する。その後全体構造上部に第１絶縁層
（２）を形成した後、第２導電層（３）（例えばシリコ
ン層）を全体的に形成する。次に、図１に示されたよう
に上記配線用マスク（Ａ）に一部が重なったエッチング
停止層用マスク（Ｂ）を用いて上記第２導電層（３）を
エッチングしてエッチング停止層（３Ａ）を形成する。
従って、上記のエッチング停止層（３Ａ）は上記配線層
（１Ａ）上部で一部分が重なって形成される。上記のエ
ッチング停止層（３Ａ）は別途の工程で形成することも
出来得る。
Ａ′線に沿って切取って本発明の製造過程を示す断面図
である。図２の（Ａ）は基板（１０）上部に第１導電層
（１）を形成し、図１の配線用マスク（Ａ）を用いて上
記第１導電層（１）の一部をエッチングして配線層（１
Ａ）を形成する。その後全体構造上部に第１絶縁層
（２）を形成した後、第２導電層（３）（例えばシリコ
ン層）を全体的に形成する。次に、図１に示されたよう
に上記配線用マスク（Ａ）に一部が重なったエッチング
停止層用マスク（Ｂ）を用いて上記第２導電層（３）を
エッチングしてエッチング停止層（３Ａ）を形成する。
従って、上記のエッチング停止層（３Ａ）は上記配線層
（１Ａ）上部で一部分が重なって形成される。上記のエ
ッチング停止層（３Ａ）は別途の工程で形成することも
出来得る。
【０００８】図２の（Ｂ）は上記のエッチング停止層
（３Ａ）を包含して全体構造上部に第２絶縁層（４）を
形成した状態の断面図である。この時、図２の（Ａ）の
説明で言及したように上記第２絶縁層（４）はエッチン
グ停止層（３Ａ）を別途の工程によって形成する場合、
この工程段階は省略しても良い。図２の（Ｃ）の図１に
示したように上記エッチング停止層（３Ａ）を形成する
ためエッチング停止層用マスク（Ｂ）と一部の配線（１
Ａ）を形成するための配線用マスク（Ａ）内に位置され
たコンタクトマスク（Ｃ）を利用して上記第２絶縁層
（４）、第１絶縁層（２）の一部をエッチングしてコン
タクトホール（２０）を形成する。従って、上記コンタ
クトホールの上部の幅はコンタクトマスクパターン工程
上から形成可能な最少幅であり、下部の幅はエッチング
停止層（３Ａ）に起因してより小さい幅に形成される。
従って、上記コンタクトホール（２０）は配線層（１
Ａ）の位置で一側面に偏って形成されても、エッチング
停止層（３Ａ）があるために従来の技術のように下部の
配線層（１Ａ）側面がエッチングされ下部の他の導電層
または基板が露呈されるのを防止することができる。
（３Ａ）を包含して全体構造上部に第２絶縁層（４）を
形成した状態の断面図である。この時、図２の（Ａ）の
説明で言及したように上記第２絶縁層（４）はエッチン
グ停止層（３Ａ）を別途の工程によって形成する場合、
この工程段階は省略しても良い。図２の（Ｃ）の図１に
示したように上記エッチング停止層（３Ａ）を形成する
ためエッチング停止層用マスク（Ｂ）と一部の配線（１
Ａ）を形成するための配線用マスク（Ａ）内に位置され
たコンタクトマスク（Ｃ）を利用して上記第２絶縁層
（４）、第１絶縁層（２）の一部をエッチングしてコン
タクトホール（２０）を形成する。従って、上記コンタ
クトホールの上部の幅はコンタクトマスクパターン工程
上から形成可能な最少幅であり、下部の幅はエッチング
停止層（３Ａ）に起因してより小さい幅に形成される。
従って、上記コンタクトホール（２０）は配線層（１
Ａ）の位置で一側面に偏って形成されても、エッチング
停止層（３Ａ）があるために従来の技術のように下部の
配線層（１Ａ）側面がエッチングされ下部の他の導電層
または基板が露呈されるのを防止することができる。
【０００９】図２の（Ｄ）は上記の工程段階後に接続し
ようとする所定目的の第３導電層（５）が上記コンタク
トホール（２０）を通して配線層（１Ａ）にだけ正確に
コンタクトされ接続装置（３０）を形成した状態の断面
図である。
ようとする所定目的の第３導電層（５）が上記コンタク
トホール（２０）を通して配線層（１Ａ）にだけ正確に
コンタクトされ接続装置（３０）を形成した状態の断面
図である。
【００１０】
【発明の効果】上記のように本発明によると光リトグラ
フィ技術等による最少線幅に形成された配線上部に正確
に接続しようとする導電層を接続することができるので
接続領域の面積を最少化させて半導体素子の高集積化に
寄与することができる。
フィ技術等による最少線幅に形成された配線上部に正確
に接続しようとする導電層を接続することができるので
接続領域の面積を最少化させて半導体素子の高集積化に
寄与することができる。
【図１】本発明により半導体接続装置を形成するためマ
スク層を配列したレイアウト(layout) 図である。
スク層を配列したレイアウト(layout) 図である。
【図２】（Ａ）ないし（Ｄ）は本発明の製造方法を示す
断面図である。
断面図である。
Ａ 配線用マスク Ｂ エッチング停止層マスク Ｃ コンタクトマスク １ 第１導電層 ２ 第１絶縁層 ３ 第２導電層 ４ 第２絶縁層 ５ 第３導電層 １０ 基板 ２０ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−313959（ＪＰ，Ａ) 特開 昭62−217635（ＪＰ，Ａ) 特開 昭62−29169（ＪＰ，Ａ) 特開 昭59−172744（ＪＰ，Ａ) 特開 昭61−51972（ＪＰ，Ａ) 特開 昭57−157546（ＪＰ，Ａ) 特開 平１−214046（ＪＰ，Ａ) 特開 平３−91929（ＪＰ，Ａ)
Claims (6)
- 【請求項１】 半導体素子の接続装置において、基板
（１０）上部に形成された最少線幅を有する配線層（１
Ａ）と、上記全体構造の上部に形成された第１絶縁層
（２）と、上記配線層（１Ａ）上部の一部と重なるよう
に上記第１絶縁層（２）上部に形成されたエッチング停
止層（３Ａ）と、上記全体構造の上部に形成された第２
絶縁層（４）と、上記第２絶縁層（４）及び第１絶縁層
（２）を上記配線層（１Ａ）上部の一部と重なった上記
エッチング停止層（３Ａ）の一部と上記配線層一部が露
呈されるようにエッチングして形成されたコンタクトホ
ール（２０）および、上記コンタクトホール（２０）を
包含した全体構造の上部に付着され上記コンタクトホー
ル（２０）を通じて上記配線層（１Ａ）に接続された導
電層（５）で構成された接続装置（３０）を備え、それ
によって上記エッチング停止層（３Ａ）を利用してコン
タクトホール（２０）の面積を縮少させ上記第３導電層
（５）に接続される配線層（１Ａ）の線幅を縮め得るの
を特徴とする半導体素子の接続装置。 - 【請求項２】 上記接続装置（３０）は上記基板上に多
数で形成されることを特徴とする請求項１に記載の半導
体素子の接続装置。 - 【請求項３】 上記エッチング停止層はシリコン層であ
ることを特徴とする請求項１に記載の半導体素子の接続
装置。 - 【請求項４】 半導体素子の接続装置の製造方法におい
て、基板（１０）を提供する段階と、上記基板（１０）
上に第１導電層（１）を付着する段階と、上記第１導電
層（１）上部で配線用マスク（Ａ）を用いて上記第１導
電層（１）をエッチングして基板上に配線層（１Ａ）を
形成する段階と、上記配線層（１Ａ）を包含した全体構
造の上部に第１絶縁層（２）を形成する段階と、上記第
１絶縁層（２）の上部に第２導電層（３）を付着する段
階と、上記第２導電層（３）上部で上記配線用マスク
（Ａ）に一部と重なるように配列したエッチング停止層
用マスク（Ｂ）を用いて上記第２導電層（３）をエッチ
ングして上記配線層（１Ａ）の上部の一部が重なるよう
にしたエッチング停止層（３Ａ）を形成する段階と、上
記エッチング停止層（３Ａ）を包含した全体構造上部に
第２絶縁層（４）を付着する段階と、一側は上記配線用
マスク（Ａ）一部と重なるエッチング停止層用マスク
（Ｂ）の一部と重なるように配列し、他側は上記配線用
マスク（Ａ）内に配列したコンタクトマスク（Ｃ）を用
い、上記エッチング停止層（３Ａ）の一部および上記配
線層（１Ａ）の一部が露呈されるように上記第２絶縁層
（４）および第１絶縁層（２）をエッチングしてコンタ
クトホール（２０）を形成する段階および、上記コンタ
クトホール（２０）を包含した全体構造上部に第２導電
層（５）を付着し、上記第３導電層がコンタクトホール
を通じて上記配線層に接続され接続装置（３０）を形成
する段階でなることを特徴とする半導体素子の接続装置
の製造方法。 - 【請求項５】 上記接続装置（３０）は上記基板上に多
数で形成されることを特徴とする請求項４に記載の半導
体素子の接続装置の製造方法。 - 【請求項６】 上記エッチング停止層はシリコン層で形
成することを特徴とする請求項４に記載の半導体素子の
接続装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR18854/1990 | 1990-11-21 | ||
| KR1019900018854A KR930007752B1 (ko) | 1990-11-21 | 1990-11-21 | 반도체 소자의 접속장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287347A JPH04287347A (ja) | 1992-10-12 |
| JP2557154B2 true JP2557154B2 (ja) | 1996-11-27 |
Family
ID=19306304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3304325A Expired - Fee Related JP2557154B2 (ja) | 1990-11-21 | 1991-11-20 | 半導体素子の接続装置及び其の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5331733A (ja) |
| JP (1) | JP2557154B2 (ja) |
| KR (1) | KR930007752B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5621261B2 (ja) * | 2010-01-08 | 2014-11-12 | ヤマハ株式会社 | 半導体装置および半導体装置の製造方法 |
| JP5707725B2 (ja) * | 2010-04-08 | 2015-04-30 | カシオ計算機株式会社 | 薄膜のパターニング方法及び表示パネルの製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157546A (en) * | 1981-03-24 | 1982-09-29 | Nec Corp | Manufacture of semiconductor device |
| JPS59172744A (ja) * | 1983-03-23 | 1984-09-29 | Nec Corp | 半導体装置の製造方法 |
| JPH0691251B2 (ja) * | 1984-08-22 | 1994-11-14 | 松下電器産業株式会社 | 薄膜トランジスタアレイおよびその製造方法 |
| JPH0740604B2 (ja) * | 1985-07-30 | 1995-05-01 | ソニー株式会社 | Ｍｏｓ半導体装置の製造方法 |
| JPS62217635A (ja) * | 1986-03-19 | 1987-09-25 | Toshiba Corp | 半導体装置 |
| JPH01214046A (ja) * | 1988-02-22 | 1989-08-28 | Nec Corp | 半導体装置の製造方法 |
| JPH0779137B2 (ja) * | 1988-06-13 | 1995-08-23 | 日本電気株式会社 | 半導体装置 |
| US5008216A (en) * | 1988-10-03 | 1991-04-16 | International Business Machines Corporation | Process for improved contact stud structure for semiconductor devices |
| US5010039A (en) * | 1989-05-15 | 1991-04-23 | Ku San Mei | Method of forming contacts to a semiconductor device |
| JPH0391929A (ja) * | 1989-09-04 | 1991-04-17 | Toshiba Micro Electron Kk | 半導体装置の製造方法 |
| US5169802A (en) * | 1991-06-17 | 1992-12-08 | Hewlett-Packard Company | Internal bridging contact |
-
1990
- 1990-11-21 KR KR1019900018854A patent/KR930007752B1/ko not_active IP Right Cessation
-
1991
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