JPH11340418A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH11340418A JPH11340418A JP10142456A JP14245698A JPH11340418A JP H11340418 A JPH11340418 A JP H11340418A JP 10142456 A JP10142456 A JP 10142456A JP 14245698 A JP14245698 A JP 14245698A JP H11340418 A JPH11340418 A JP H11340418A
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Abstract
(57)【要約】
【課題】 容量素子の下部電極に生じる寄生抵抗の低減
を図り、高周波特性の改善を行う事が可能な半導体装置
を提供する。 【解決手段】 基板１上の第１の絶縁膜２と、第１の絶
縁膜１上に形成される第１の導電体を介して形成された
第２の導電体と、第２の絶縁膜１１と、第１のコンタク
トホール６を介して第１の導電体３と接続する第１の配
線８と、第２のコンタクトホール７を介して第２の導電
体５と接続する第２の配線９で構成された半導体装置２
０に於いて、第２の導電体５内に、第２の導電体５を部
分的に除去した開口部領域１０が形成され、開口部領域
１０内の第２の絶縁膜１１を介して第１のコンタクトホ
ール６が設けられ、第１のコンタクトホール６を介して
第１の導電体３と第１の配線８が電気的に接続された半
導体装置２０。
を図り、高周波特性の改善を行う事が可能な半導体装置
を提供する。 【解決手段】 基板１上の第１の絶縁膜２と、第１の絶
縁膜１上に形成される第１の導電体を介して形成された
第２の導電体と、第２の絶縁膜１１と、第１のコンタク
トホール６を介して第１の導電体３と接続する第１の配
線８と、第２のコンタクトホール７を介して第２の導電
体５と接続する第２の配線９で構成された半導体装置２
０に於いて、第２の導電体５内に、第２の導電体５を部
分的に除去した開口部領域１０が形成され、開口部領域
１０内の第２の絶縁膜１１を介して第１のコンタクトホ
ール６が設けられ、第１のコンタクトホール６を介して
第１の導電体３と第１の配線８が電気的に接続された半
導体装置２０。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、導電体からなる電極と誘電体膜から構成され
る容量素子を含む半導体装置に関する。
し、特に、導電体からなる電極と誘電体膜から構成され
る容量素子を含む半導体装置に関する。
【０００２】
【従来の技術】従来より容量素子を含む半導体装置は、
多くの構造が知られており、その一具体例としては、図
４（ｂ）の断面図に示すように、半導体装置に搭載され
る容量素子は、一般的に、第１の導電体からなる下部電
極３と、下部電極３上に形成される誘電体膜４と、誘電
体膜４上に形成される第２の導電体からなる上部電極５
と、下部電極３及び上部電極５上に形成された絶縁膜１
１と、下部電極３と電気的に接続する第１の配線８と、
上部電極５と電気的に接続する第２の配線９で構成され
ている。
多くの構造が知られており、その一具体例としては、図
４（ｂ）の断面図に示すように、半導体装置に搭載され
る容量素子は、一般的に、第１の導電体からなる下部電
極３と、下部電極３上に形成される誘電体膜４と、誘電
体膜４上に形成される第２の導電体からなる上部電極５
と、下部電極３及び上部電極５上に形成された絶縁膜１
１と、下部電極３と電気的に接続する第１の配線８と、
上部電極５と電気的に接続する第２の配線９で構成され
ている。
【０００３】ここで、下部電極３及び上部電極５は、そ
れぞれ絶縁膜１１を部分的に開口した第１のコンタクト
ホール６及び第２のコンタクトホール７を介してそれぞ
れ第１の配線８及び第２の配線９と電気的に接続されて
いる。具体的には、下部電極３や上部電極５には、ヒ素
やボロン等の不純物が１×１０20ｃｍ-3程度添加された
厚さ１５０〜３００ｎｍ程度の多結晶シリコン膜であ
る。
れぞれ絶縁膜１１を部分的に開口した第１のコンタクト
ホール６及び第２のコンタクトホール７を介してそれぞ
れ第１の配線８及び第２の配線９と電気的に接続されて
いる。具体的には、下部電極３や上部電極５には、ヒ素
やボロン等の不純物が１×１０20ｃｍ-3程度添加された
厚さ１５０〜３００ｎｍ程度の多結晶シリコン膜であ
る。
【０００４】又、下部電極及び上部電極のシート抵抗値
は、５０〜１００Ω／□となる。誘電体膜４は１０〜４
０ｎｍ程度の厚さのシリコン酸化膜、上部電極５を一辺
２０μｍの正方形で構成すると、このときの下部電極３
と上部電極５の対向面積は４００μｍ2 、容量値は０．
３〜１．２ｐＦ程度となる。また、上記下部電極３及び
上部電極５を不純物が添加された多結晶シリコンではな
く、タングステンとシリコンの化合物であるタングステ
ンシリサイド膜を用いる場合もある。
は、５０〜１００Ω／□となる。誘電体膜４は１０〜４
０ｎｍ程度の厚さのシリコン酸化膜、上部電極５を一辺
２０μｍの正方形で構成すると、このときの下部電極３
と上部電極５の対向面積は４００μｍ2 、容量値は０．
３〜１．２ｐＦ程度となる。また、上記下部電極３及び
上部電極５を不純物が添加された多結晶シリコンではな
く、タングステンとシリコンの化合物であるタングステ
ンシリサイド膜を用いる場合もある。
【０００５】係る構成の半導体装置に於ける容量値は誘
電体膜４及び下部電極３と上部電極５の対向面積で決定
されるので多結晶シリコン膜の場合と同じであるが、膜
厚が上記多結晶シリコン膜と同程度の場合、下部電極３
と上部電極５のシート抵抗値は、多結晶シリコン膜で形
成した電極のシート抵抗より小さく、１０〜２０Ω／□
程度となる。
電体膜４及び下部電極３と上部電極５の対向面積で決定
されるので多結晶シリコン膜の場合と同じであるが、膜
厚が上記多結晶シリコン膜と同程度の場合、下部電極３
と上部電極５のシート抵抗値は、多結晶シリコン膜で形
成した電極のシート抵抗より小さく、１０〜２０Ω／□
程度となる。
【０００６】当該半導体装置の動作周波数が高くなる
と、下部電極３及び上部電極５の寄生抵抗が大きく影響
するようになり、容量値が周波数によって変動してしま
う。従って、上部電極３及び下部電極５の寄生抵抗を低
減することは、高性能化にとって重要なことである。処
で、上部電極５の寄生抵抗を低減する方法としては、一
般的に下記の如く行われている。
と、下部電極３及び上部電極５の寄生抵抗が大きく影響
するようになり、容量値が周波数によって変動してしま
う。従って、上部電極３及び下部電極５の寄生抵抗を低
減することは、高性能化にとって重要なことである。処
で、上部電極５の寄生抵抗を低減する方法としては、一
般的に下記の如く行われている。
【０００７】つまり、上部電極５と電気的に接続される
第２の配線９及びその接続に用いる第２のコンタクトホ
ール７は上部電極５上に自由に配置できる。したがっ
て、図４（ａ）の平面図のように、第２のコンタクトホ
ール７を上部電極５上に多数配置し、上部電極５と第２
の配線９を電気的に接続することによって、上部電極５
の寄生抵抗を小さくし、容量への影響を低減している。
第２の配線９及びその接続に用いる第２のコンタクトホ
ール７は上部電極５上に自由に配置できる。したがっ
て、図４（ａ）の平面図のように、第２のコンタクトホ
ール７を上部電極５上に多数配置し、上部電極５と第２
の配線９を電気的に接続することによって、上部電極５
の寄生抵抗を小さくし、容量への影響を低減している。
【０００８】一方、下部電極３の接続方法は以下の如く
である。即ち、上部電極５と対向する下部電極３には第
１のコンタクトホール６を配置できないために、下部電
極３と第１の配線８とを電気的に接続する第１のコンタ
クトホール６は、上部電極５の外側に当たる下部電極３
の部分の上にしか形成できない。
である。即ち、上部電極５と対向する下部電極３には第
１のコンタクトホール６を配置できないために、下部電
極３と第１の配線８とを電気的に接続する第１のコンタ
クトホール６は、上部電極５の外側に当たる下部電極３
の部分の上にしか形成できない。
【０００９】下部電極３の寄生抵抗による影響が小さい
場合には、図４（ａ）の平面図のように、上部電極５の
外側の一辺に第１のコンタクトホール６を形成するのが
一般的である。下部電極５の寄生抵抗による影響を低減
するための一つの方法としては、例えば、特開昭５９−
４７７５５号公報に開示されている様な構造のものがあ
る。
場合には、図４（ａ）の平面図のように、上部電極５の
外側の一辺に第１のコンタクトホール６を形成するのが
一般的である。下部電極５の寄生抵抗による影響を低減
するための一つの方法としては、例えば、特開昭５９−
４７７５５号公報に開示されている様な構造のものがあ
る。
【００１０】当該公知例に於ける構造は、図５のよう
に、上部電極５の３方向に下部電極３を張り出させ、当
該上部電極５を取り囲むように下部電極３の周縁に第１
のコンタクトホール６を形成するものである。この例で
は、四方のうち３辺にコンタクトを配置している。この
場合、下部電極３の上部電極５からのオーバーラップ量
は、第１のコンタクトホール６を配置する３辺で３μｍ
（図中、Ｗ２と表示）、その他の１辺で片側１μｍ（図
中、Ｗ３と表示）とし、上部電極５を一辺２０μｍの正
方形とすると、引き出し配線領域を除いた容量素子の寸
法は、下部電極３の寸法で決まり、長辺２６μｍ、短辺
２４μｍの長方形となり、面積は６２４μｍ2 である。
このときの下部電極３と上部電極５の対向面積は４００
μｍ2 、容量値は０．３〜１．２ｐＦ程度となる。
に、上部電極５の３方向に下部電極３を張り出させ、当
該上部電極５を取り囲むように下部電極３の周縁に第１
のコンタクトホール６を形成するものである。この例で
は、四方のうち３辺にコンタクトを配置している。この
場合、下部電極３の上部電極５からのオーバーラップ量
は、第１のコンタクトホール６を配置する３辺で３μｍ
（図中、Ｗ２と表示）、その他の１辺で片側１μｍ（図
中、Ｗ３と表示）とし、上部電極５を一辺２０μｍの正
方形とすると、引き出し配線領域を除いた容量素子の寸
法は、下部電極３の寸法で決まり、長辺２６μｍ、短辺
２４μｍの長方形となり、面積は６２４μｍ2 である。
このときの下部電極３と上部電極５の対向面積は４００
μｍ2 、容量値は０．３〜１．２ｐＦ程度となる。
【００１１】下部電極３と上部電極５の対向部を正方形
あるいは長方形の長辺と短辺の比が１に近い形状で、対
向面積を大きくすると、寄生抵抗は非常に大きくなる。
このような場合には、同じ対向面積でも形状を長辺と短
辺の比が大きい長方形にしなければならず、容量素子の
形状に制約を生じてしまう。
あるいは長方形の長辺と短辺の比が１に近い形状で、対
向面積を大きくすると、寄生抵抗は非常に大きくなる。
このような場合には、同じ対向面積でも形状を長辺と短
辺の比が大きい長方形にしなければならず、容量素子の
形状に制約を生じてしまう。
【００１２】
【発明が解決しようとする課題】以上説明したように、
従来の容量素子では、下部電極の寄生抵抗を低減するこ
とが難しく、高周波動作に適さないという問題がある。
特に、大容量を形成したい場合、対向する電極面積を大
きくしなければならないため、下部電極と引き出し配線
１とを接続するコンタクトホール１から下部電極の容量
構成部の中心までの距離が長くなり、下部電極と寄生抵
抗が大きくなってしまう。
従来の容量素子では、下部電極の寄生抵抗を低減するこ
とが難しく、高周波動作に適さないという問題がある。
特に、大容量を形成したい場合、対向する電極面積を大
きくしなければならないため、下部電極と引き出し配線
１とを接続するコンタクトホール１から下部電極の容量
構成部の中心までの距離が長くなり、下部電極と寄生抵
抗が大きくなってしまう。
【００１３】一方、下部電極の寄生抵抗による影響を低
減するために、容量値の小さい容量を複数並べて所望の
大容量を形成する手法もあるが、容量全体の面積が大き
くなってしまうため結果的に半導体装置の寸法が大きく
なってしまうという問題がある。従って、本発明の目的
は、上記した従来技術の欠点を改良し、面積の増大を著
しく抑制しつつ、下部電極の寄生抵抗を効果的に低減で
きる容量素子の構造を持った半導体装置を提供すること
を目的とする。
減するために、容量値の小さい容量を複数並べて所望の
大容量を形成する手法もあるが、容量全体の面積が大き
くなってしまうため結果的に半導体装置の寸法が大きく
なってしまうという問題がある。従って、本発明の目的
は、上記した従来技術の欠点を改良し、面積の増大を著
しく抑制しつつ、下部電極の寄生抵抗を効果的に低減で
きる容量素子の構造を持った半導体装置を提供すること
を目的とする。
【００１４】
【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、基板の一主面上に形成される第１
の絶縁膜と、当該第１の絶縁膜上に形成される第１の導
電体と、当該第１の導電体上に形成される誘電体と、当
該誘電体上に形成される第２の導電体と、当該第１及び
第２の導電体を被覆して形成された第２の絶縁膜と、当
該第２の絶縁膜に形成された第１のコンタクトホールを
介して当該第１の導電体と電気的に接続する第１の配線
と、当該第２の絶縁膜に形成された第２のコンタクトホ
ールを介して第２の導電体と電気的に接続する第２の配
線で構成された半導体装置に於いて、当該第２の導電体
内に、当該第２の導電体を部分的に除去した開口部領域
が形成され、当該開口部領域内の当該第２の絶縁膜を介
して当該第１のコンタクトホールが設けられ、当該第１
のコンタクトホールを介して該第１の導電体と該第１の
配線が電気的に接続されている半導体装置である。
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、基板の一主面上に形成される第１
の絶縁膜と、当該第１の絶縁膜上に形成される第１の導
電体と、当該第１の導電体上に形成される誘電体と、当
該誘電体上に形成される第２の導電体と、当該第１及び
第２の導電体を被覆して形成された第２の絶縁膜と、当
該第２の絶縁膜に形成された第１のコンタクトホールを
介して当該第１の導電体と電気的に接続する第１の配線
と、当該第２の絶縁膜に形成された第２のコンタクトホ
ールを介して第２の導電体と電気的に接続する第２の配
線で構成された半導体装置に於いて、当該第２の導電体
内に、当該第２の導電体を部分的に除去した開口部領域
が形成され、当該開口部領域内の当該第２の絶縁膜を介
して当該第１のコンタクトホールが設けられ、当該第１
のコンタクトホールを介して該第１の導電体と該第１の
配線が電気的に接続されている半導体装置である。
【００１５】
【発明の実施の形態】本発明に係る半導体装置は、上記
した様な構成を有しており、より具体的には、下部電
極、誘電体膜、上部電極から構成される容量において、
上部電極内に部分的に除去した領域を有し、当該除去し
た領域内に上部電極とは電気的に分離した第１のコンタ
クトホールを有し、当該第１のコンタクトホールを介し
て下部電極と引き出し配線が電気的に接続されている構
成とするものであって、係る構成を採る事によって、下
部電極と引き出し配線とを電気的に接続する第１のコン
タクトホールの配置が、上部電極と引き出し配線とを電
気的に接続する第２のコンタクトホールの配置と同様に
行うことが出来、容量寸法の増大を最小限にし、かつ下
部電極の寄生抵抗を最小限にすることが可能となる。
した様な構成を有しており、より具体的には、下部電
極、誘電体膜、上部電極から構成される容量において、
上部電極内に部分的に除去した領域を有し、当該除去し
た領域内に上部電極とは電気的に分離した第１のコンタ
クトホールを有し、当該第１のコンタクトホールを介し
て下部電極と引き出し配線が電気的に接続されている構
成とするものであって、係る構成を採る事によって、下
部電極と引き出し配線とを電気的に接続する第１のコン
タクトホールの配置が、上部電極と引き出し配線とを電
気的に接続する第２のコンタクトホールの配置と同様に
行うことが出来、容量寸法の増大を最小限にし、かつ下
部電極の寄生抵抗を最小限にすることが可能となる。
【００１６】
【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法の一具体例の構成を図面を参照しながら
詳細に説明する。即ち、図１は、本発明に係る半導体装
置の一具体例の構成を示す図であって、図中、基板１の
一主面上に形成される第１の絶縁膜２と、当該第１の絶
縁膜１上に形成される第１の導電体、つまり第１の電極
３と、当該第１の導電体３上に形成される誘電体４と、
当該誘電体４上に形成される第２の導電体、つまり第２
の電極５と、当該第１及び第２の導電体３、５を被覆し
て形成された層間膜を形成する第２の絶縁膜１１と、当
該第２の絶縁膜１１に形成された第１のコンタクトホー
ル６を介して当該第１の導電体３と電気的に接続する第
１の配線８と、当該第２の絶縁膜１１に形成された第２
のコンタクトホール７を介して第２の導電体５と電気的
に接続する第２の配線９で構成された半導体装置２０に
於いて、当該第２の導電体５内に、当該第２の導電体５
を部分的に除去した開口部領域１０が形成され、当該開
口部領域１０内の当該第２の絶縁膜１１を介して当該第
１のコンタクトホール６が設けられ、当該第１のコンタ
クトホール６を介して該第１の導電体３と該第１の配線
８が電気的に接続される半導体装置２０が示されてい
る。
装置の製造方法の一具体例の構成を図面を参照しながら
詳細に説明する。即ち、図１は、本発明に係る半導体装
置の一具体例の構成を示す図であって、図中、基板１の
一主面上に形成される第１の絶縁膜２と、当該第１の絶
縁膜１上に形成される第１の導電体、つまり第１の電極
３と、当該第１の導電体３上に形成される誘電体４と、
当該誘電体４上に形成される第２の導電体、つまり第２
の電極５と、当該第１及び第２の導電体３、５を被覆し
て形成された層間膜を形成する第２の絶縁膜１１と、当
該第２の絶縁膜１１に形成された第１のコンタクトホー
ル６を介して当該第１の導電体３と電気的に接続する第
１の配線８と、当該第２の絶縁膜１１に形成された第２
のコンタクトホール７を介して第２の導電体５と電気的
に接続する第２の配線９で構成された半導体装置２０に
於いて、当該第２の導電体５内に、当該第２の導電体５
を部分的に除去した開口部領域１０が形成され、当該開
口部領域１０内の当該第２の絶縁膜１１を介して当該第
１のコンタクトホール６が設けられ、当該第１のコンタ
クトホール６を介して該第１の導電体３と該第１の配線
８が電気的に接続される半導体装置２０が示されてい
る。
【００１７】又、本発明に於ける当該半導体装置２０に
於いては、図２（ｂ）に示す様に、第１及び第２の導電
体３、５の平面形状及び寸法が、同一である様に構成さ
れていても良く、又、図１（ｂ）に示す様に、当該第２
の導電体５の平面上の寸法が、当該第１の導電体３の平
面上の寸法に比べ小さい様に構成されていても良い。更
に、本発明に於いては、図３（ｂ）に示す様に、当該第
１の導電体３と当該第１の配線８を電気的に接続する当
該第１のコンタクトホール６が、当該第２の導電体５内
に於ける当該開口部領域１０内を通過する第１のコンタ
クトホール６と、当該第２の導電体５内を貫通しない第
１のコンタクトホール６とで構成されている事も望まし
い。
於いては、図２（ｂ）に示す様に、第１及び第２の導電
体３、５の平面形状及び寸法が、同一である様に構成さ
れていても良く、又、図１（ｂ）に示す様に、当該第２
の導電体５の平面上の寸法が、当該第１の導電体３の平
面上の寸法に比べ小さい様に構成されていても良い。更
に、本発明に於いては、図３（ｂ）に示す様に、当該第
１の導電体３と当該第１の配線８を電気的に接続する当
該第１のコンタクトホール６が、当該第２の導電体５内
に於ける当該開口部領域１０内を通過する第１のコンタ
クトホール６と、当該第２の導電体５内を貫通しない第
１のコンタクトホール６とで構成されている事も望まし
い。
【００１８】本発明に係る半導体装置２０の構成をより
詳細に図１を参照しながら説明する。即ち、図１（ａ）
は本発明の第１の具体例の構成を示す容量素子を含む半
導体装置２０の平面図であり、図１（ｂ）は図１（ａ）
のＡ−Ｂ断面図である。即ち、シリコン基板１上に絶縁
膜としてシリコン酸化膜２を形成した後、多結晶シリコ
ン膜を厚さ１５０〜３００ｎｍ堆積し、シート抵抗５０
〜１００Ω／□となるようにヒ素を１×１０20ｃｍ-3程
度添加し、パターニングすることにより第１の導電体で
ある下部電極３を得る。
詳細に図１を参照しながら説明する。即ち、図１（ａ）
は本発明の第１の具体例の構成を示す容量素子を含む半
導体装置２０の平面図であり、図１（ｂ）は図１（ａ）
のＡ−Ｂ断面図である。即ち、シリコン基板１上に絶縁
膜としてシリコン酸化膜２を形成した後、多結晶シリコ
ン膜を厚さ１５０〜３００ｎｍ堆積し、シート抵抗５０
〜１００Ω／□となるようにヒ素を１×１０20ｃｍ-3程
度添加し、パターニングすることにより第１の導電体で
ある下部電極３を得る。
【００１９】次いで、下部電極３を形成後、シリコン基
板１上の当該下部電極３全面に、容量の誘電体膜４とな
るシリコン酸化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｅｒＤｅｐｏｓｉｔｉｏｎ）技術を用いて、膜厚１０〜
４０ｎｍ成長する。その後、下部電極３と同様に多結晶
シリコン膜層を形成し、シート抵抗５０〜１００Ω／□
の第２の導電体を構成する上部電極５を形成する。
板１上の当該下部電極３全面に、容量の誘電体膜４とな
るシリコン酸化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｅｒＤｅｐｏｓｉｔｉｏｎ）技術を用いて、膜厚１０〜
４０ｎｍ成長する。その後、下部電極３と同様に多結晶
シリコン膜層を形成し、シート抵抗５０〜１００Ω／□
の第２の導電体を構成する上部電極５を形成する。
【００２０】ここで、上部電極５用のレイアウトパター
ンは、予め定められた部分の上部電極５を部分的に除去
した開口部領域１０を得るようにしておく。また、上部
電極５のパターニングの際、上部電極５以外の領域の誘
電体膜４は一緒に除去してもよい。次に上記の工程によ
って形成された容量素子と後工程で形成する配線８、９
とを分離するための層間絶縁膜である第２の絶縁膜１１
を形成する。
ンは、予め定められた部分の上部電極５を部分的に除去
した開口部領域１０を得るようにしておく。また、上部
電極５のパターニングの際、上部電極５以外の領域の誘
電体膜４は一緒に除去してもよい。次に上記の工程によ
って形成された容量素子と後工程で形成する配線８、９
とを分離するための層間絶縁膜である第２の絶縁膜１１
を形成する。
【００２１】この絶縁膜１１の膜厚は、上部電極５と後
工程で形成する配線との縦方向の間隔が５００ｎｍ〜１
０００ｎｍ程度になるように成長させ、ＣＭＰ（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｉｎ
ｇ）技術等を用い平坦化を施すのがよい。前工程で形成
した上部電極５の開口部領域１０の孔にも、この絶縁膜
１１が埋め込まれる。
工程で形成する配線との縦方向の間隔が５００ｎｍ〜１
０００ｎｍ程度になるように成長させ、ＣＭＰ（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｉｎ
ｇ）技術等を用い平坦化を施すのがよい。前工程で形成
した上部電極５の開口部領域１０の孔にも、この絶縁膜
１１が埋め込まれる。
【００２２】次に、下部電極３と接続する第１のコンタ
クトホール６と上部電極５と接続する第２のコンタクト
ホール７を同時に形成する。ここで、第１のコンタクト
ホール６が上部電極５と直接接することが無いようにす
る必要があり、その為に、例えば、上部電極５の開口部
領域１０は、第１のコンタクトホール６より片側０．５
μｍ程度大きくしておく事が望ましい。
クトホール６と上部電極５と接続する第２のコンタクト
ホール７を同時に形成する。ここで、第１のコンタクト
ホール６が上部電極５と直接接することが無いようにす
る必要があり、その為に、例えば、上部電極５の開口部
領域１０は、第１のコンタクトホール６より片側０．５
μｍ程度大きくしておく事が望ましい。
【００２３】次に、第１の配線８と第２の配線９を同時
に形成し、容量素子ができ上がる。当該上部電極５の外
枠を一辺２０μｍの正方形、一辺が１．５μｍの正方形
からなる上部電極の孔１０、一辺が０．５μｍの正方形
からなる第１及び第２のコンタクトホールを１０μｍピ
ッチ（図中Ｗ１と表示）で各々８個づつ配置した場合、
引き出し配線領域を除いた容量素子は一辺が２２μｍの
正方形で、面積は４８４μｍ2 となり、従来の技術で記
載した図５の容量面積より２０％以上も小さくできる。
に形成し、容量素子ができ上がる。当該上部電極５の外
枠を一辺２０μｍの正方形、一辺が１．５μｍの正方形
からなる上部電極の孔１０、一辺が０．５μｍの正方形
からなる第１及び第２のコンタクトホールを１０μｍピ
ッチ（図中Ｗ１と表示）で各々８個づつ配置した場合、
引き出し配線領域を除いた容量素子は一辺が２２μｍの
正方形で、面積は４８４μｍ2 となり、従来の技術で記
載した図５の容量面積より２０％以上も小さくできる。
【００２４】このときの下部電極３と上部電極５の対向
面積は、８個からなる上部電極の孔１０の総面積を差し
引いた３８２μｍ2 となり、従来の技術で記載した図５
の対向面積より５％程度低くなる程度である。従来の技
術で記載した図５の最大コンタクト間隔は２０μｍ以上
であるのに対し、本発明の実施例１の最大コンタクト間
隔は１０μｍと半分以下に小さくでき、寄生抵抗を大き
く低減している。
面積は、８個からなる上部電極の孔１０の総面積を差し
引いた３８２μｍ2 となり、従来の技術で記載した図５
の対向面積より５％程度低くなる程度である。従来の技
術で記載した図５の最大コンタクト間隔は２０μｍ以上
であるのに対し、本発明の実施例１の最大コンタクト間
隔は１０μｍと半分以下に小さくでき、寄生抵抗を大き
く低減している。
【００２５】上記した第１の具体例に於ける当該第１の
配線８と当該第２の配線９は、何れも図１（ａ）に示さ
れている様に、それぞれ櫛歯状に形成され且つ、各々の
配線に於ける櫛歯部分２１、２２が互いに噛み合わされ
る様に形成されている事が好ましい。又、本発明に於け
る当該第１の配線８と当該第２の配線９の配線レイアウ
ト形状は、例えば図３（ｃ）に示される様に、互いにジ
グザク状、或いは千鳥状に配列される様に構成する事も
可能である。
配線８と当該第２の配線９は、何れも図１（ａ）に示さ
れている様に、それぞれ櫛歯状に形成され且つ、各々の
配線に於ける櫛歯部分２１、２２が互いに噛み合わされ
る様に形成されている事が好ましい。又、本発明に於け
る当該第１の配線８と当該第２の配線９の配線レイアウ
ト形状は、例えば図３（ｃ）に示される様に、互いにジ
グザク状、或いは千鳥状に配列される様に構成する事も
可能である。
【００２６】係る場合には、当該両配線部８、９が交差
する部分の構成を工夫する必要がある。次に、本発明に
係る半導体装置２０の第２の具体例を図２を参照して説
明する。即ち、図２（ａ）は本発明の第２の具体例の構
成を示す容量素子を含む半導体装置の平面図であり、図
２（ｂ）は図２（ａ）のＡ−Ｂ断面図である。
する部分の構成を工夫する必要がある。次に、本発明に
係る半導体装置２０の第２の具体例を図２を参照して説
明する。即ち、図２（ａ）は本発明の第２の具体例の構
成を示す容量素子を含む半導体装置の平面図であり、図
２（ｂ）は図２（ａ）のＡ−Ｂ断面図である。
【００２７】本具体例と前記した具体例１との違いは、
上部電極５と下部電極３の大きさを同じにし、引き出し
配線領域を除いた容量寸法を最小にした場合である。こ
れによって、容量素子面積は、第１の具体例に於ける４
８４μｍ2 に比べ１８％程小さい４００μｍ2 にするこ
とが出来る。また、上部電極５を下部電極３より大きく
することも可能である。つまり、図３（ａ）は本発明の
第３の具体例の構成を示す半導体装置２０の平面図であ
り、図３（ｂ）は図３（ａ）のＡ−Ｂ断面図である。
上部電極５と下部電極３の大きさを同じにし、引き出し
配線領域を除いた容量寸法を最小にした場合である。こ
れによって、容量素子面積は、第１の具体例に於ける４
８４μｍ2 に比べ１８％程小さい４００μｍ2 にするこ
とが出来る。また、上部電極５を下部電極３より大きく
することも可能である。つまり、図３（ａ）は本発明の
第３の具体例の構成を示す半導体装置２０の平面図であ
り、図３（ｂ）は図３（ａ）のＡ−Ｂ断面図である。
【００２８】この例では、従来のコンタクトホールのレ
イアウトである上部電極５の外周に配置される第１のコ
ンタクトホール６と、本発明の上部電極５の開口部領域
１０内に形成する第１のコンタクトホール６が共に存在
する場合である。このように、従来の形態と本発明の形
態を併せることも可能である。以上説明した様に、本発
明に於いては、下部電極３と上部電極５の対向形状が正
方形の場合について述べたが、特に形状による制約はな
く、いかなる形状でも寄生抵抗低減が可能である。
イアウトである上部電極５の外周に配置される第１のコ
ンタクトホール６と、本発明の上部電極５の開口部領域
１０内に形成する第１のコンタクトホール６が共に存在
する場合である。このように、従来の形態と本発明の形
態を併せることも可能である。以上説明した様に、本発
明に於いては、下部電極３と上部電極５の対向形状が正
方形の場合について述べたが、特に形状による制約はな
く、いかなる形状でも寄生抵抗低減が可能である。
【００２９】上記した説明より明らかな様に、本発明に
係る半導体装置２０は、例えば以下の様な手順からなる
製造方法で製造する事が可能である。即ち、基板の一主
面上に形成される第１の絶縁膜と、当該第１の絶縁膜上
に形成される第１の導電体と、当該第１の導電体上に形
成される誘電体と、当該誘電体上に形成される第２の導
電体と、当該第１及び第２の導電体を被覆して形成され
た第２の絶縁膜と、当該第２の絶縁膜に形成された第１
のコンタクトホールを介して当該第１の導電体と電気的
に接続する第１の配線と、当該第２の絶縁膜に形成され
た第２のコンタクトホールを介して第２の導電体と電気
的に接続する第２の配線で構成された半導体装置に於い
て、当該第１の配線部を当該第２の導電体と対向する当
該第２の絶縁膜の表面上で且つ当該第２の配線部と隣接
する様に配置形成することを半導体装置の製造方法であ
る。
係る半導体装置２０は、例えば以下の様な手順からなる
製造方法で製造する事が可能である。即ち、基板の一主
面上に形成される第１の絶縁膜と、当該第１の絶縁膜上
に形成される第１の導電体と、当該第１の導電体上に形
成される誘電体と、当該誘電体上に形成される第２の導
電体と、当該第１及び第２の導電体を被覆して形成され
た第２の絶縁膜と、当該第２の絶縁膜に形成された第１
のコンタクトホールを介して当該第１の導電体と電気的
に接続する第１の配線と、当該第２の絶縁膜に形成され
た第２のコンタクトホールを介して第２の導電体と電気
的に接続する第２の配線で構成された半導体装置に於い
て、当該第１の配線部を当該第２の導電体と対向する当
該第２の絶縁膜の表面上で且つ当該第２の配線部と隣接
する様に配置形成することを半導体装置の製造方法であ
る。
【００３０】特に、本発明に於ける一具体例に於いて
は、当該第１の配線は、当該第２の導電体に設けた開口
部を貫通して形成する第１のコンタクトホールを介して
当該第１の導電体と電気的に接続する方法を採用する事
に特徴がある。
は、当該第１の配線は、当該第２の導電体に設けた開口
部を貫通して形成する第１のコンタクトホールを介して
当該第１の導電体と電気的に接続する方法を採用する事
に特徴がある。
【００３１】
【発明の効果】本発明では、容量素子における下部電極
の寄生抵抗を大幅に低減することが可能となり、容量素
子の高周波特性の改善が可能となる。また、下部電極と
上部電極対向部の形状に依らず、低減可能である。特
に、下部電極と上部電極の対向面積が大きくなるに従
い、有効性が高くなる。
の寄生抵抗を大幅に低減することが可能となり、容量素
子の高周波特性の改善が可能となる。また、下部電極と
上部電極対向部の形状に依らず、低減可能である。特
に、下部電極と上部電極の対向面積が大きくなるに従
い、有効性が高くなる。
【図１】図１（ａ）は、本発明の第１の具体例の構成を
説明する平面図であり、図１（ｂ）は、図１（ａ）のＡ
−Ｂ 断面図である。
説明する平面図であり、図１（ｂ）は、図１（ａ）のＡ
−Ｂ 断面図である。
【図２】図２（ａ）は、本発明の第２の具体例の構成を
説明する平面図であり、図２（ｂ）は、図２（ａ）のＡ
−Ｂ 断面図である。
説明する平面図であり、図２（ｂ）は、図２（ａ）のＡ
−Ｂ 断面図である。
【図３】図３（ａ）は、本発明の第３の具体例の構成を
説明する平面図であり、図３（ｂ）は、図３（ａ）のＡ
−Ｂ 断面図である。又図３（ｃ）は、本発明於ける配
線部の他のレイアウトの例を示す図である。
説明する平面図であり、図３（ｂ）は、図３（ａ）のＡ
−Ｂ 断面図である。又図３（ｃ）は、本発明於ける配
線部の他のレイアウトの例を示す図である。
【図４】図４（ａ）は、従来の技術を説明する容量素子
の平面図であり、又図４（ｂ）は、図４（ａ）のＡ−Ｂ
断面図である。
の平面図であり、又図４（ｂ）は、図４（ａ）のＡ−Ｂ
断面図である。
【図５】図５は、従来の技術を説明する容量素子の平面
図である。
図である。
１…シリコン基板 ２…第１の絶縁膜、シリコン酸化膜 ３…第１の導電体、下部電極 ４…誘電体膜 ５…第２の導電体、上部電極 ６…第１のコンタクトホール ７…第２のコンタクトホール ８…第１の配線 ９…第２の配線 １０…開口領域部 １１…第２の絶縁膜 ２０…半導体装置
Claims (10)
- 【請求項１】 基板の一主面上に形成される第１の絶縁
膜と、当該第１の絶縁膜上に形成される第１の導電体
と、当該第１の導電体上に形成される誘電体と、当該誘
電体上に形成される第２の導電体と、当該第１及び第２
の導電体を被覆して形成された第２の絶縁膜と、当該第
２の絶縁膜に形成された第１のコンタクトホールを介し
て当該第１の導電体と電気的に接続する第１の配線と、
当該第２の絶縁膜に形成された第２のコンタクトホール
を介して第２の導電体と電気的に接続する第２の配線で
構成された半導体装置に於いて、当該第２の導電体内
に、当該第２の導電体を部分的に除去した開口部領域が
形成され、当該開口部領域内の当該第２の絶縁膜を介し
て当該第１のコンタクトホールが設けられ、当該第１の
コンタクトホールを介して該第１の導電体と該第１の配
線が電気的に接続されることを特徴とする半導体装置。 - 【請求項２】 第１及び第２の導電体の平面形状及び寸
法が、同一であることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 当該第２の導電体の平面上の寸法が、当
該第１の導電体の平面上の寸法に比べ小さいことを特徴
とする請求項１記載の半導体装置。 - 【請求項４】 当該第１の導電体と当該第１の配線を電
気的に接続する当該第１のコンタクトホールが、当該第
２の導電体内に於ける当該開口部領域内を通過する第１
のコンタクトホールと、当該第２の導電体内を貫通しな
い第１のコンタクトホールとで構成されている事を特徴
とする請求項３記載の半導体装置。 - 【請求項５】 当該第１の配線と当該第２の配線は、何
れも櫛歯状に形成され且つ、各々の配線に於ける櫛歯が
互いに噛み合わされる様に形成されている事を特徴とす
る請求項１乃至４の何れかに記載の半導体装置。 - 【請求項６】 当該第１の配線と当該第２の配線は、当
該第２の絶縁膜表面上に千鳥状に配置されている事を特
徴とする請求項１乃至４の何れかに記載の半導体装置。 - 【請求項７】 基板の一主面上に形成される第１の絶縁
膜と、当該第１の絶縁膜上に形成される第１の導電体
と、当該第１の導電体上に形成される誘電体と、当該誘
電体上に形成される第２の導電体と、当該第１及び第２
の導電体を被覆して形成された第２の絶縁膜と、当該第
２の絶縁膜に形成された第１のコンタクトホールを介し
て当該第１の導電体と電気的に接続する第１の配線と、
当該第２の絶縁膜に形成された第２のコンタクトホール
を介して第２の導電体と電気的に接続する第２の配線で
構成された半導体装置に於いて、当該第１の配線部を当
該第２の導電体と対向する当該第２の絶縁膜の表面上で
且つ当該第２の配線部と隣接する様に配置形成すること
を特徴とする半導体装置の製造方法。 - 【請求項８】 当該第１の配線部は、当該第２の配線部
と交互に配列する様に形成する事を特徴とする請求項７
記載の半導体装置の製造方法。 - 【請求項９】 当該第１の配線部と当該第２の配線部
は、ジグザグ状に配列する様に形成する事を特徴とする
請求項７記載の半導体装置の製造方法。 - 【請求項１０】 当該第１の配線は、当該第２の導電体
に設けた開口部を貫通して形成する第１のコンタクトホ
ールを介して当該第１の導電体と電気的に接続する事を
特徴とする請求項７乃至９の何れかに記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14245698A JP3407020B2 (ja) | 1998-05-25 | 1998-05-25 | 半導体装置 |
| US09/314,582 US6100591A (en) | 1998-05-25 | 1999-05-18 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14245698A JP3407020B2 (ja) | 1998-05-25 | 1998-05-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340418A true JPH11340418A (ja) | 1999-12-10 |
| JP3407020B2 JP3407020B2 (ja) | 2003-05-19 |
Family
ID=15315746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14245698A Expired - Fee Related JP3407020B2 (ja) | 1998-05-25 | 1998-05-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6100591A (ja) |
| JP (1) | JP3407020B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013012730A (ja) * | 2011-06-01 | 2013-01-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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|---|---|---|---|---|
| US6353261B1 (en) * | 1999-05-03 | 2002-03-05 | Vlsi Technology, Inc. | Method and apparatus for reducing interconnect resistance using an interconnect well |
| JP2001189420A (ja) * | 2000-01-05 | 2001-07-10 | Nec Corp | 半導体装置 |
| JP4349742B2 (ja) * | 2000-12-27 | 2009-10-21 | 富士通マイクロエレクトロニクス株式会社 | 回路設計装置、および回路設計方法 |
| DE10217566A1 (de) * | 2002-04-19 | 2003-11-13 | Infineon Technologies Ag | Halbleiterbauelement mit integrierter, eine Mehrzahl an Metallisierungsebenen aufweisende Kapazitätsstruktur |
| TWI248192B (en) * | 2002-10-18 | 2006-01-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit and its manufacturing method |
| US7265448B2 (en) * | 2004-01-26 | 2007-09-04 | Marvell World Trade Ltd. | Interconnect structure for power transistors |
| US7960833B2 (en) * | 2003-10-22 | 2011-06-14 | Marvell World Trade Ltd. | Integrated circuits and interconnect structure for integrated circuits |
| US7851872B2 (en) * | 2003-10-22 | 2010-12-14 | Marvell World Trade Ltd. | Efficient transistor structure |
| US7645675B2 (en) * | 2006-01-13 | 2010-01-12 | International Business Machines Corporation | Integrated parallel plate capacitors |
| JP4997786B2 (ja) * | 2006-02-17 | 2012-08-08 | 富士通セミコンダクター株式会社 | 半導体集積回路装置 |
| US7425910B1 (en) | 2006-02-27 | 2008-09-16 | Marvell International Ltd. | Transmitter digital-to-analog converter with noise shaping |
| US8169081B1 (en) | 2007-12-27 | 2012-05-01 | Volterra Semiconductor Corporation | Conductive routings in integrated circuits using under bump metallization |
| US9177910B2 (en) | 2012-04-18 | 2015-11-03 | Micron Technology, Inc. | Interconnect structures for integrated circuits and their formation |
| CN110168707B (zh) | 2017-07-13 | 2023-08-29 | 富士电机株式会社 | 半导体装置 |
| US11367695B2 (en) * | 2018-07-31 | 2022-06-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interposer with capacitors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5947755A (ja) * | 1982-09-13 | 1984-03-17 | Hitachi Ltd | 半導体装置 |
| JPH0555459A (ja) * | 1991-08-28 | 1993-03-05 | Ricoh Co Ltd | 半導体集積回路装置とその製造方法 |
| JP3432284B2 (ja) * | 1994-07-04 | 2003-08-04 | 三菱電機株式会社 | 半導体装置 |
| JPH08293523A (ja) * | 1995-02-21 | 1996-11-05 | Seiko Epson Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-05-25 JP JP14245698A patent/JP3407020B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-18 US US09/314,582 patent/US6100591A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2013012730A (ja) * | 2011-06-01 | 2013-01-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2017108168A (ja) * | 2011-06-01 | 2017-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10504920B2 (en) | 2011-06-01 | 2019-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6100591A (en) | 2000-08-08 |
| JP3407020B2 (ja) | 2003-05-19 |
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