JP2001189420A - 半導体装置 - Google Patents
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- 238000000034 method Methods 0.000 claims description 5
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- 239000004020 conductor Substances 0.000 description 46
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
-
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Abstract
(57)【要約】 （修正有）
【課題】 ＥＳＤ耐圧を有し、さらに狭い面積内に大き
な容量の容量素子を形成することを可能にした半導体装
置を提供する。 【解決手段】 第１の配線層１には、櫛型状に形成され
た複数の櫛歯部１１（２１）とこの複数の櫛歯部１１
（２１）を接続する接続部１２（２２）とを備えた第１
の電極１０と第２の電極２０とが設けられ、前記第１の
電極１０と第２の電極２０とは、互いに入れ子状になる
ように配置され、第２の配線層２には、櫛型状に形成さ
れた複数の櫛歯部３１（４１）とこの複数の櫛歯部３１
（４１）を接続する接続部３２（４２）とを備えた第３
の電極３０と第４の電極４０とが設けられ、前記第３の
電極３０と第４の電極４０とは、互いに入れ子状になる
ように配置され、前記４つの電極１０〜４０で一つの容
量素子を形成するように構成したことを特徴とする。
な容量の容量素子を形成することを可能にした半導体装
置を提供する。 【解決手段】 第１の配線層１には、櫛型状に形成され
た複数の櫛歯部１１（２１）とこの複数の櫛歯部１１
（２１）を接続する接続部１２（２２）とを備えた第１
の電極１０と第２の電極２０とが設けられ、前記第１の
電極１０と第２の電極２０とは、互いに入れ子状になる
ように配置され、第２の配線層２には、櫛型状に形成さ
れた複数の櫛歯部３１（４１）とこの複数の櫛歯部３１
（４１）を接続する接続部３２（４２）とを備えた第３
の電極３０と第４の電極４０とが設けられ、前記第３の
電極３０と第４の電極４０とは、互いに入れ子状になる
ように配置され、前記４つの電極１０〜４０で一つの容
量素子を形成するように構成したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に、パッドに高電圧の静電気が印加されたときの
耐圧（ＥＳＤ耐圧）を有し、さらに狭い面積内に大きな
容量の容量素子を形成することを可能にした半導体装置
に関する。
り、特に、パッドに高電圧の静電気が印加されたときの
耐圧（ＥＳＤ耐圧）を有し、さらに狭い面積内に大きな
容量の容量素子を形成することを可能にした半導体装置
に関する。
【０００２】
【従来の技術】半導体装置上に形成する容量素子は、狭
い領域内に出来るだけ大きな容量値を確保することが求
められている。この目的のために、通常ＭＯＳトランジ
スタの形成と同時に容量素子を形成するという手法が採
用されている。しかしながら、微細化が進むにつれてゲ
ート酸化膜厚が薄くなってきている現状において、例え
ば、パッドの端子容量を均等にするために付加している
容量素子に、上記した手法で形成された容量を用いる
と、パッドに高電圧の静電気が印加された時の耐圧（Ｅ
ＳＤ耐圧）が不足してしまうという問題があり、このた
め、ある程度のＥＳＤ耐圧を有する容量素子を狭い面積
内に形成することが求められていた。
い領域内に出来るだけ大きな容量値を確保することが求
められている。この目的のために、通常ＭＯＳトランジ
スタの形成と同時に容量素子を形成するという手法が採
用されている。しかしながら、微細化が進むにつれてゲ
ート酸化膜厚が薄くなってきている現状において、例え
ば、パッドの端子容量を均等にするために付加している
容量素子に、上記した手法で形成された容量を用いる
と、パッドに高電圧の静電気が印加された時の耐圧（Ｅ
ＳＤ耐圧）が不足してしまうという問題があり、このた
め、ある程度のＥＳＤ耐圧を有する容量素子を狭い面積
内に形成することが求められていた。
【０００３】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、ＥＳＤ耐圧を有す
る容量素子を狭い面積内に形成することを可能にした新
規な半導体装置を提供することにある。
した従来技術の欠点を改良し、特に、ＥＳＤ耐圧を有す
る容量素子を狭い面積内に形成することを可能にした新
規な半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【０００５】即ち、本発明に係わる半導体装置の第１態
様は、第１の配線層には、櫛型状に形成された複数の櫛
歯部とこの複数の櫛歯部を接続する接続部とを備えた第
１の電極と第２の電極とが設けられ、前記第１の電極と
第２の電極とは、互いに入れ子状になるように配置さ
れ、第２の配線層には、櫛型状に形成された複数の櫛歯
部とこの複数の櫛歯部を接続する接続部とを備えた第３
の電極と第４の電極とが設けられ、前記第３の電極と第
４の電極とは、互いに入れ子状になるように配置され、
前記第１の配線層の第１の電極の櫛歯部は、層間膜を介
して前記第２の配線層の第３の電極の櫛歯部又は第４の
電極の櫛歯部の何れかに重なるように配置され、且つ、
重なる各櫛歯部の電位が異なるように、各電極が接続さ
れ、前記４つの電極で一つの容量素子を形成するように
構成したことを特徴とするものであり、叉、第２態様
は、前記第１の配線層の各電極の接続部と前記第２の配
線層の各電極の接続部とを、前記各電極の接続部に設け
たコンタクトホールで夫々接続したことを特徴とするも
のであり、叉、第３態様は、前記第１の電極又は第２の
電極の櫛歯部の幅と前記第３の電極又は第４の電極の櫛
歯部の幅とは、異なることを特徴とするものであり、
叉、第４態様は、前記第１の電極又は第２の電極の櫛歯
部の幅と前記第３の電極又は第４の電極の櫛歯部の幅と
は、同じであることを特徴とするものである。
様は、第１の配線層には、櫛型状に形成された複数の櫛
歯部とこの複数の櫛歯部を接続する接続部とを備えた第
１の電極と第２の電極とが設けられ、前記第１の電極と
第２の電極とは、互いに入れ子状になるように配置さ
れ、第２の配線層には、櫛型状に形成された複数の櫛歯
部とこの複数の櫛歯部を接続する接続部とを備えた第３
の電極と第４の電極とが設けられ、前記第３の電極と第
４の電極とは、互いに入れ子状になるように配置され、
前記第１の配線層の第１の電極の櫛歯部は、層間膜を介
して前記第２の配線層の第３の電極の櫛歯部又は第４の
電極の櫛歯部の何れかに重なるように配置され、且つ、
重なる各櫛歯部の電位が異なるように、各電極が接続さ
れ、前記４つの電極で一つの容量素子を形成するように
構成したことを特徴とするものであり、叉、第２態様
は、前記第１の配線層の各電極の接続部と前記第２の配
線層の各電極の接続部とを、前記各電極の接続部に設け
たコンタクトホールで夫々接続したことを特徴とするも
のであり、叉、第３態様は、前記第１の電極又は第２の
電極の櫛歯部の幅と前記第３の電極又は第４の電極の櫛
歯部の幅とは、異なることを特徴とするものであり、
叉、第４態様は、前記第１の電極又は第２の電極の櫛歯
部の幅と前記第３の電極又は第４の電極の櫛歯部の幅と
は、同じであることを特徴とするものである。
【０００６】叉、第５態様は、第１の配線層には、櫛型
状に形成された複数の櫛歯部とこの複数の櫛歯部を接続
する接続部とを備えた第１の電極と第２の電極とが設け
られ、前記第１の電極と第２の電極とは、互いに入れ子
状になるように配置され、第２の配線層には、櫛型状に
形成された複数の櫛歯部とこの複数の櫛歯部を接続する
接続部とを備えた第３の電極と第４の電極とが設けら
れ、前記第３の電極と第４の電極とは、互いに入れ子状
になるように配置され、前記第１の配線層の第１の電極
の櫛歯部は、層間膜を介して前記第２の配線層の第３の
電極の櫛歯部又は第４の電極の櫛歯部に重なるように配
置され、且つ、前記第１の配線層の各電極と前記第２の
配線層の各電極とは、前記各電極に設けた複数のコンタ
クトホールを介して接続され、前記４つの電極で一つの
容量素子を形成するように構成したことを特徴とするも
のであり、叉、第６態様は、前記コンタクトホールは、
前記各電極の櫛歯部に設けられていることを特徴とする
ものであり、叉、第７態様は、前記コンタクトホール
は、前記各電極の接続部に設けられていることを特徴と
するものであり、叉、第８態様は、前記第１の電極の櫛
歯部と第２の電極の櫛歯部との間隔が、前記第１の電極
と第３の電極又は第４の電極との間隔より小さいことを
特徴とするものである。
状に形成された複数の櫛歯部とこの複数の櫛歯部を接続
する接続部とを備えた第１の電極と第２の電極とが設け
られ、前記第１の電極と第２の電極とは、互いに入れ子
状になるように配置され、第２の配線層には、櫛型状に
形成された複数の櫛歯部とこの複数の櫛歯部を接続する
接続部とを備えた第３の電極と第４の電極とが設けら
れ、前記第３の電極と第４の電極とは、互いに入れ子状
になるように配置され、前記第１の配線層の第１の電極
の櫛歯部は、層間膜を介して前記第２の配線層の第３の
電極の櫛歯部又は第４の電極の櫛歯部に重なるように配
置され、且つ、前記第１の配線層の各電極と前記第２の
配線層の各電極とは、前記各電極に設けた複数のコンタ
クトホールを介して接続され、前記４つの電極で一つの
容量素子を形成するように構成したことを特徴とするも
のであり、叉、第６態様は、前記コンタクトホールは、
前記各電極の櫛歯部に設けられていることを特徴とする
ものであり、叉、第７態様は、前記コンタクトホール
は、前記各電極の接続部に設けられていることを特徴と
するものであり、叉、第８態様は、前記第１の電極の櫛
歯部と第２の電極の櫛歯部との間隔が、前記第１の電極
と第３の電極又は第４の電極との間隔より小さいことを
特徴とするものである。
【０００７】更に、第９態様は、前記第３の電極の櫛歯
部と第４の電極の櫛歯部との間隔が、前記第１の電極と
第３の電極又は第４の電極との間隔より小さいことを特
徴とするものである。
部と第４の電極の櫛歯部との間隔が、前記第１の電極と
第３の電極又は第４の電極との間隔より小さいことを特
徴とするものである。
【０００８】
【発明の実施の形態】本発明に係わる半導体装置は、第
１の配線層には、櫛型状に形成された複数の櫛歯部とこ
の複数の櫛歯部を接続する接続部とを備えた第１の電極
と第２の電極とが設けられ、前記第１の電極と第２の電
極とは、互いに入れ子状になるように配置され、第２の
配線層には、櫛型状に形成された複数の櫛歯部とこの複
数の櫛歯部を接続する接続部とを備えた第３の電極と第
４の電極とが設けられ、前記第３の電極と第４の電極と
は、互いに入れ子状になるように配置され、且つ、前記
第１の配線層の第１の電極の櫛歯部は、層間膜を介して
前記第２の配線層の第３の電極の櫛歯部又は第４の電極
の櫛歯部の何れかに重なるように配置され、且つ、重な
る各櫛歯部の電位が異なるように、各電極が接続され、
前記４つの電極で一つの容量素子を形成するように構成
したことを特徴とするものである。
１の配線層には、櫛型状に形成された複数の櫛歯部とこ
の複数の櫛歯部を接続する接続部とを備えた第１の電極
と第２の電極とが設けられ、前記第１の電極と第２の電
極とは、互いに入れ子状になるように配置され、第２の
配線層には、櫛型状に形成された複数の櫛歯部とこの複
数の櫛歯部を接続する接続部とを備えた第３の電極と第
４の電極とが設けられ、前記第３の電極と第４の電極と
は、互いに入れ子状になるように配置され、且つ、前記
第１の配線層の第１の電極の櫛歯部は、層間膜を介して
前記第２の配線層の第３の電極の櫛歯部又は第４の電極
の櫛歯部の何れかに重なるように配置され、且つ、重な
る各櫛歯部の電位が異なるように、各電極が接続され、
前記４つの電極で一つの容量素子を形成するように構成
したことを特徴とするものである。
【０００９】
【実施例】以下に、本発明に係わる半導体装置の具体例
を図面を参照しながら詳細に説明する。
を図面を参照しながら詳細に説明する。
【００１０】（第１の具体例）図１は、本発明の半導体
装置の第１の具体例の構造を示す平面図、図２は、Ａ−
Ａ’線の断面図であって、これらの図には、第１の配線
層１には、櫛型状に形成された複数の櫛歯部１１（２
１）とこの複数の櫛歯部１１（２１）を接続する接続部
１２（２２）とを備えた第１の電極１０と第２の電極２
０とが設けられ、前記第１の電極１０と第２の電極２０
とは、互いに入れ子状になるように配置され、第２の配
線層２には、櫛型状に形成された複数の櫛歯部３１（４
１）とこの複数の櫛歯部３１（４１）を接続する接続部
３２（４２）とを備えた第３の電極３０と第４の電極４
０とが設けられ、前記第３の電極３０と第４の電極４０
とは、互いに入れ子状になるように配置され、且つ、前
記第１の配線層１の第１の電極１０の櫛歯部１１は、層
間膜３を介して前記第２の配線層２の第３の電極３０の
櫛歯部３１又は第４の電極４０の櫛歯部４１の何れかに
重なるように配置され、且つ、重なる各櫛歯部の電位が
異なるように、各電極が接続され、前記４つの電極１０
〜４０で一つの容量素子を形成するように構成したこと
を特徴とする半導体装置が示され、又、前記第１の配線
層１の各電極の接続部１２（２２）と前記第２の配線層
２の各電極の接続部４２（３２）とを、前記接続部に設
けたコンタクトホール４３（３３）で接続した半導体装
置が示され、又、前記第１の電極１０、第２の電極２０
の櫛歯部１１、２１の幅Ｗ１と前記第３の電極３０、第
４の電極４０の櫛歯部３１、４１の幅Ｗ２とは、異なる
ことを特徴とする半導体装置が示されている。
装置の第１の具体例の構造を示す平面図、図２は、Ａ−
Ａ’線の断面図であって、これらの図には、第１の配線
層１には、櫛型状に形成された複数の櫛歯部１１（２
１）とこの複数の櫛歯部１１（２１）を接続する接続部
１２（２２）とを備えた第１の電極１０と第２の電極２
０とが設けられ、前記第１の電極１０と第２の電極２０
とは、互いに入れ子状になるように配置され、第２の配
線層２には、櫛型状に形成された複数の櫛歯部３１（４
１）とこの複数の櫛歯部３１（４１）を接続する接続部
３２（４２）とを備えた第３の電極３０と第４の電極４
０とが設けられ、前記第３の電極３０と第４の電極４０
とは、互いに入れ子状になるように配置され、且つ、前
記第１の配線層１の第１の電極１０の櫛歯部１１は、層
間膜３を介して前記第２の配線層２の第３の電極３０の
櫛歯部３１又は第４の電極４０の櫛歯部４１の何れかに
重なるように配置され、且つ、重なる各櫛歯部の電位が
異なるように、各電極が接続され、前記４つの電極１０
〜４０で一つの容量素子を形成するように構成したこと
を特徴とする半導体装置が示され、又、前記第１の配線
層１の各電極の接続部１２（２２）と前記第２の配線層
２の各電極の接続部４２（３２）とを、前記接続部に設
けたコンタクトホール４３（３３）で接続した半導体装
置が示され、又、前記第１の電極１０、第２の電極２０
の櫛歯部１１、２１の幅Ｗ１と前記第３の電極３０、第
４の電極４０の櫛歯部３１、４１の幅Ｗ２とは、異なる
ことを特徴とする半導体装置が示されている。
【００１１】なお、前記第１の電極１０と第２の電極２
０の櫛歯部１１、２１の幅Ｗ１と前記第３の電極３０と
第４の電極４０の櫛歯部３１、４１の幅Ｗ２とは、同じ
に形成しても、本発明の目的を達成することが出来る。
０の櫛歯部１１、２１の幅Ｗ１と前記第３の電極３０と
第４の電極４０の櫛歯部３１、４１の幅Ｗ２とは、同じ
に形成しても、本発明の目的を達成することが出来る。
【００１２】更に、前記第１の電極１０の櫛歯部１１と
第２の電極２０の櫛歯部２１との間隔ＳＡが、前記第１
の電極１０と第３の電極３０又は第４の電極４０との間
隔Ｄより小さいことを特徴とする半導体装置が示され、
又、前記第３の電極３０の櫛歯部３１と第４の電極４０
の櫛歯部４１との間隔ＳＢが、前記第１の電極１０と第
３の電極３０又は第４の電極４０との間隔Ｄより小さい
ことを特徴とする半導体装置が示されている。
第２の電極２０の櫛歯部２１との間隔ＳＡが、前記第１
の電極１０と第３の電極３０又は第４の電極４０との間
隔Ｄより小さいことを特徴とする半導体装置が示され、
又、前記第３の電極３０の櫛歯部３１と第４の電極４０
の櫛歯部４１との間隔ＳＢが、前記第１の電極１０と第
３の電極３０又は第４の電極４０との間隔Ｄより小さい
ことを特徴とする半導体装置が示されている。
【００１３】以下に、第１の具体例を更に詳細に説明す
る。
る。
【００１４】図１及び図２に示す半導体装置は、同層に
形成した２つの導体３０、４０上に、平坦化処理された
層間膜３が形成され、この層間膜３上に２つの導体１
０、２０が形成されて、容量素子Ｃ１を構成するもので
ある。
形成した２つの導体３０、４０上に、平坦化処理された
層間膜３が形成され、この層間膜３上に２つの導体１
０、２０が形成されて、容量素子Ｃ１を構成するもので
ある。
【００１５】導体１０〜４０は、櫛形形状を有し、導体
１０と導体２０、導体３０と導体４０とは、それぞれ入
れ子状態で配置されている。また、導体１０、２０と導
体３０、４０とは平行になるように平坦化された膜厚Ｄ
の層間膜３を挟んで形成され、しかも、導体１０と導体
４０、導体２０と導体３０とが、それぞれ同電位になる
ように接続されて、各導体間に一つの容量素子Ｃ１を形
成している。
１０と導体２０、導体３０と導体４０とは、それぞれ入
れ子状態で配置されている。また、導体１０、２０と導
体３０、４０とは平行になるように平坦化された膜厚Ｄ
の層間膜３を挟んで形成され、しかも、導体１０と導体
４０、導体２０と導体３０とが、それぞれ同電位になる
ように接続されて、各導体間に一つの容量素子Ｃ１を形
成している。
【００１６】図２は、図１のＡ−Ａ’線に沿った断面図
である。
である。
【００１７】導体１０と導体４０とをコンタクト４３で
接続し、導体２０と導体３０とをコンタクト３３で接続
し、導体１０と導体２０との配線間隔ＳＡもしくは導体
３０と導体４０との配線間隔ＳＢと導体１０、導体２０
と導体３０、導体４０間の層間膜厚Ｄの関係がＳＡ＝＜
Ｄ、又は、ＳＢ＝＜Ｄとなるとき、この容量素子Ｃ１
は、図３に示す図１と同一面積の平行平板の容量素子Ｃ
３よりも大きな容量値を確保することができる。
接続し、導体２０と導体３０とをコンタクト３３で接続
し、導体１０と導体２０との配線間隔ＳＡもしくは導体
３０と導体４０との配線間隔ＳＢと導体１０、導体２０
と導体３０、導体４０間の層間膜厚Ｄの関係がＳＡ＝＜
Ｄ、又は、ＳＢ＝＜Ｄとなるとき、この容量素子Ｃ１
は、図３に示す図１と同一面積の平行平板の容量素子Ｃ
３よりも大きな容量値を確保することができる。
【００１８】例えば、最近のＤＲＡＭを例にとると、Ｄ
＝０．６μｍであり、ＳＡ＝０．５２μｍ、ＳＢ＝０．
３２μｍとし、導体１０と導体３０、導体２０と導体４
０の櫛歯部の本数をそれぞれ６本、５本とした本発明の
容量素子Ｃ１の容量値は、２１．１ｆＦとなる。
＝０．６μｍであり、ＳＡ＝０．５２μｍ、ＳＢ＝０．
３２μｍとし、導体１０と導体３０、導体２０と導体４
０の櫛歯部の本数をそれぞれ６本、５本とした本発明の
容量素子Ｃ１の容量値は、２１．１ｆＦとなる。
【００１９】一方、同一面積で形成した平行平板構造の
容量素子Ｃ３の容量値は、７．８ｆＦとなる。
容量素子Ｃ３の容量値は、７．８ｆＦとなる。
【００２０】更に、層間膜厚Ｄは、数１０００Åと現状
のゲート酸化膜厚数１０Åから１００Å程度に比べ十分
厚いため、ＥＳＤ耐圧は大きくなる。
のゲート酸化膜厚数１０Åから１００Å程度に比べ十分
厚いため、ＥＳＤ耐圧は大きくなる。
【００２１】なお、上記説明では、第１の電極１０と第
３の電極３０とが重なるようにしたが、第１の電極１０
と第４の電極４０とが重なるようにし、第１の電極１０
と第３の電極３０と同電位、第２の電極２０と第４の電
極４０と同電位になるように構成しても良い。
３の電極３０とが重なるようにしたが、第１の電極１０
と第４の電極４０とが重なるようにし、第１の電極１０
と第３の電極３０と同電位、第２の電極２０と第４の電
極４０と同電位になるように構成しても良い。
【００２２】（第２の具体例）図４、５は、本発明の第
２の具体例の構造を示す図であって、これらの図には、
第１の配線層１には、櫛型状に形成された複数の櫛歯部
１１（２１）とこの複数の櫛歯部１１（２１）を接続す
る接続部１２（２２）とを備えた第１の電極１０と第２
の電極２０とが設けられ、前記第１の電極１０と第２の
電極２０とは、互いに入れ子状になるように配置され、
第２の配線層２には、櫛型状に形成された複数の櫛歯部
３１（４１）とこの複数の櫛歯部３１（４１）を接続す
る接続部とを備えた第３の電極３０と第４の電極４０と
が設けられ、前記第３の電極３０と第４の電極４０と
は、互いに入れ子状になるように配置され、且つ、前記
第１の配線層１の第１の電極１０の櫛歯部１１は、層間
膜４を介して前記第２の配線層２の第３の電極３０の櫛
歯部３１又は第４の電極４０の櫛歯部４１の何れかに重
なるように配置され、且つ、前記第１の配線層１の各電
極１１、２１と前記第２の配線層２の各電極３１、４１
とは、前記各電極に設けた複数のコンタクトホール３
３、４３、３５、４５を介して接続され、前記４つの電
極１０〜４０で一つの容量素子Ｃ２を形成するように構
成したことを特徴とする半導体装置が示され、又、前記
コンタクトホール３５、４５は、前記各電極１０〜４０
の櫛歯部１１〜４１に設けられていることを特徴とする
半導体装置が示され、又、前記コンタクトホール３３、
４３は、前記各電極１０〜４０の接続部に設けられてい
ることを特徴とする半導体装置が示されている。
２の具体例の構造を示す図であって、これらの図には、
第１の配線層１には、櫛型状に形成された複数の櫛歯部
１１（２１）とこの複数の櫛歯部１１（２１）を接続す
る接続部１２（２２）とを備えた第１の電極１０と第２
の電極２０とが設けられ、前記第１の電極１０と第２の
電極２０とは、互いに入れ子状になるように配置され、
第２の配線層２には、櫛型状に形成された複数の櫛歯部
３１（４１）とこの複数の櫛歯部３１（４１）を接続す
る接続部とを備えた第３の電極３０と第４の電極４０と
が設けられ、前記第３の電極３０と第４の電極４０と
は、互いに入れ子状になるように配置され、且つ、前記
第１の配線層１の第１の電極１０の櫛歯部１１は、層間
膜４を介して前記第２の配線層２の第３の電極３０の櫛
歯部３１又は第４の電極４０の櫛歯部４１の何れかに重
なるように配置され、且つ、前記第１の配線層１の各電
極１１、２１と前記第２の配線層２の各電極３１、４１
とは、前記各電極に設けた複数のコンタクトホール３
３、４３、３５、４５を介して接続され、前記４つの電
極１０〜４０で一つの容量素子Ｃ２を形成するように構
成したことを特徴とする半導体装置が示され、又、前記
コンタクトホール３５、４５は、前記各電極１０〜４０
の櫛歯部１１〜４１に設けられていることを特徴とする
半導体装置が示され、又、前記コンタクトホール３３、
４３は、前記各電極１０〜４０の接続部に設けられてい
ることを特徴とする半導体装置が示されている。
【００２３】以下に、第２の具体例を図４、５を参照し
て、更に説明する。
て、更に説明する。
【００２４】非常に厚い層間膜４を挟む導体に対しては
コンタクトを使用することで第１の具体例と同様に容量
値を大きくすることができる。
コンタクトを使用することで第１の具体例と同様に容量
値を大きくすることができる。
【００２５】図４、５において、導体１０〜４０は、櫛
形の形状をもつパターンであり、導体１０と導体２０、
導体３０と導体４０とは夫々入れ子状態で配置されてい
る。また、導体１０、導体２０と導体３０、導体４０と
は、平坦化した膜厚ＤＤの層間膜４を挟んで平行になる
ように配置され、さらに導体１０と導体４０、導体２０
と導体３０とを夫々コンタクト３３、４３、３５、４５
で接続した構造である。図５は、図４のＢ−Ｂ’線に沿
った断面図である。
形の形状をもつパターンであり、導体１０と導体２０、
導体３０と導体４０とは夫々入れ子状態で配置されてい
る。また、導体１０、導体２０と導体３０、導体４０と
は、平坦化した膜厚ＤＤの層間膜４を挟んで平行になる
ように配置され、さらに導体１０と導体４０、導体２０
と導体３０とを夫々コンタクト３３、４３、３５、４５
で接続した構造である。図５は、図４のＢ−Ｂ’線に沿
った断面図である。
【００２６】導体１０、２０と導体３０、４０間の層間
膜厚ＤＤが非常に大きくなると、第１の具体例で上下の
電極を互い違いにした効果が薄れてくる。しかしなが
ら、上下の電極を接続するようにコンタクトを設けるこ
とにより、層間膜厚ＤＤと、導体１０と導体４０とを接
続するコンタクトと導体２０と導体３０とを接続するコ
ンタクトとの間隔Ｓとの関係がＤＤ＞＞Ｓとなるとき、
コンタクト側壁同士が擬似電極の役割を果たしはじめる
ため、前記第１の具体例と同様に、図６に示す平行平板
構造を持つ容量素子Ｃ４の容量値よりも大きな容量値を
確保することができる。
膜厚ＤＤが非常に大きくなると、第１の具体例で上下の
電極を互い違いにした効果が薄れてくる。しかしなが
ら、上下の電極を接続するようにコンタクトを設けるこ
とにより、層間膜厚ＤＤと、導体１０と導体４０とを接
続するコンタクトと導体２０と導体３０とを接続するコ
ンタクトとの間隔Ｓとの関係がＤＤ＞＞Ｓとなるとき、
コンタクト側壁同士が擬似電極の役割を果たしはじめる
ため、前記第１の具体例と同様に、図６に示す平行平板
構造を持つ容量素子Ｃ４の容量値よりも大きな容量値を
確保することができる。
【００２７】第１の具体例と同じく最近のＤＲＡＭを例
にとると、ＤＤ＝２．０５μｍであり、Ｓ＝０．８４μ
ｍとし、導体１０及び導体４０、導体２０及び導体３０
の夫々の櫛歯部の本数をそれぞれ５本、４本とした本発
明の容量素子Ｃ２の容量値は、１３．０ｆＦとなる。一
方、図６の同一面積の平行平板構造の容量素子Ｃ４の容
量値は、３．２ｆＦとなる。
にとると、ＤＤ＝２．０５μｍであり、Ｓ＝０．８４μ
ｍとし、導体１０及び導体４０、導体２０及び導体３０
の夫々の櫛歯部の本数をそれぞれ５本、４本とした本発
明の容量素子Ｃ２の容量値は、１３．０ｆＦとなる。一
方、図６の同一面積の平行平板構造の容量素子Ｃ４の容
量値は、３．２ｆＦとなる。
【００２８】また、図７に示すように、コンタクト３
５、４５の形状を長方形のコンタクト４７にすること
で、更に効果を上げることが出来る。このように、コン
タクト形状を長方形に変更した場合、容量値は１３．３
ｆＦとなる。
５、４５の形状を長方形のコンタクト４７にすること
で、更に効果を上げることが出来る。このように、コン
タクト形状を長方形に変更した場合、容量値は１３．３
ｆＦとなる。
【００２９】
【発明の効果】本発明に係わる半導体装置は、上述のよ
うに構成したので、十分なＥＳＤ耐圧を有する容量素子
を狭い面積内に形成することが可能になった。
うに構成したので、十分なＥＳＤ耐圧を有する容量素子
を狭い面積内に形成することが可能になった。
【００３０】このため、素子領域を小さくすることもで
き、より集積度を向上させた半導体装置を実現すること
もできた。
き、より集積度を向上させた半導体装置を実現すること
もできた。
【図１】本発明の半導体装置の第１の具体例の平面図で
ある。
ある。
【図２】図１の断面図である。
【図３】第１の具体例の比較例の平面図である。
【図４】本発明の半導体装置の第２の具体例の平面図で
ある。
ある。
【図５】図４の断面図である。
【図６】第２の具体例の比較例の平面図である。
【図７】第２の具体例の変形例を示す平面図である。
１ 第１の配線層 ２ 第２の配線層 ３、４ 層間膜 １０〜４０ 電極（導体） １１、２１、３１、４１ 櫛歯部 １２、２２、３２、４２ 接続部 ３３、４３ 接続部のコンタクト ３５、４５、４７ 櫛歯部のコンタクト Ｄ、ＤＤ 層間膜の膜厚 ＳＡ、ＳＢ、 櫛歯部間の間隔 Ｓ コンタクと間の間隔
Claims (9)
- 【請求項１】 第１の配線層には、櫛型状に形成された
複数の櫛歯部とこの複数の櫛歯部を接続する接続部とを
備えた第１の電極と第２の電極とが設けられ、前記第１
の電極と第２の電極とは、互いに入れ子状になるように
配置され、第２の配線層には、櫛型状に形成された複数
の櫛歯部とこの複数の櫛歯部を接続する接続部とを備え
た第３の電極と第４の電極とが設けられ、前記第３の電
極と第４の電極とは、互いに入れ子状になるように配置
され、前記第１の配線層の第１の電極の櫛歯部は、層間
膜を介して前記第２の配線層の第３の電極の櫛歯部又は
第４の電極の櫛歯部の何れかに重なるように配置され、
且つ、重なる各櫛歯部の電位が異なるように、各電極が
接続され、前記４つの電極で一つの容量素子を形成する
ように構成したことを特徴とする半導体装置。 - 【請求項２】 前記第１の配線層の各電極の接続部と前
記第２の配線層の各電極の接続部とを、前記各電極の接
続部に設けたコンタクトホールで夫々接続したことを特
徴とする請求項２記載の半導体装置。 - 【請求項３】 前記第１の電極又は第２の電極の櫛歯部
の幅と前記第３の電極又は第４の電極の櫛歯部の幅と
は、異なることを特徴とする請求項１又は２記載の半導
体装置。 - 【請求項４】 前記第１の電極又は第２の電極の櫛歯部
の幅と前記第３の電極又は第４の電極の櫛歯部の幅と
は、同じであることを特徴とする請求項１又は２記載の
半導体装置。 - 【請求項５】 第１の配線層には、櫛型状に形成された
複数の櫛歯部とこの複数の櫛歯部を接続する接続部とを
備えた第１の電極と第２の電極とが設けられ、前記第１
の電極と第２の電極とは、互いに入れ子状になるように
配置され、第２の配線層には、櫛型状に形成された複数
の櫛歯部とこの複数の櫛歯部を接続する接続部とを備え
た第３の電極と第４の電極とが設けられ、前記第３の電
極と第４の電極とは、互いに入れ子状になるように配置
され、前記第１の配線層の第１の電極の櫛歯部は、層間
膜を介して前記第２の配線層の第３の電極の櫛歯部又は
第４の電極の櫛歯部に重なるように配置され、且つ、前
記第１の配線層の各電極と前記第２の配線層の各電極と
は、前記各電極に設けた複数のコンタクトホールを介し
て接続され、前記４つの電極で一つの容量素子を形成す
るように構成したことを特徴とする半導体装置。 - 【請求項６】 前記コンタクトホールは、前記各電極の
櫛歯部に設けられていることを特徴とする請求項５記載
の半導体装置。 - 【請求項７】 前記コンタクトホールは、前記各電極の
接続部に設けられていることを特徴とする請求項５又は
６記載の半導体装置。 - 【請求項８】 前記第１の電極の櫛歯部と第２の電極の
櫛歯部との間隔が、前記第１の電極と第３の電極又は第
４の電極との間隔より小さいことを特徴とする請求項１
乃至７の何れかに記載の半導体装置。 - 【請求項９】 前記第３の電極の櫛歯部と第４の電極の
櫛歯部との間隔が、前記第１の電極と第３の電極又は第
４の電極との間隔より小さいことを特徴とする請求項１
乃至８の何れかに記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000000491A JP2001189420A (ja) | 2000-01-05 | 2000-01-05 | 半導体装置 |
| TW089128030A TW465080B (en) | 2000-01-05 | 2000-12-27 | Semiconductor device |
| KR1020010000355A KR20010086296A (ko) | 2000-01-05 | 2001-01-04 | 반도체장치 |
| US09/755,862 US6445056B2 (en) | 2000-01-05 | 2001-01-05 | Semiconductor capacitor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000000491A JP2001189420A (ja) | 2000-01-05 | 2000-01-05 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2001189420A true JP2001189420A (ja) | 2001-07-10 |
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ID=18529835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000000491A Pending JP2001189420A (ja) | 2000-01-05 | 2000-01-05 | 半導体装置 |
Country Status (4)
| Country | Link |
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| JP (1) | JP2001189420A (ja) |
| KR (1) | KR20010086296A (ja) |
| TW (1) | TW465080B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183739A (ja) * | 2003-12-19 | 2005-07-07 | Ricoh Co Ltd | 容量素子 |
| WO2010103597A1 (ja) * | 2009-03-12 | 2010-09-16 | パナソニック株式会社 | 半導体装置 |
| US7911027B2 (en) | 2001-11-21 | 2011-03-22 | Panasonic Corporation | Semiconductor device, method of generating pattern for semiconductor device, method of manufacturing semiconductor device, and apparatus for generating pattern for semiconductor device |
| JP2015146433A (ja) * | 2005-09-12 | 2015-08-13 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | コンデンサ構造 |
| JP2017524263A (ja) * | 2014-08-14 | 2017-08-24 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | 集積回路のキャパシタ構造 |
| JP2017175146A (ja) * | 2017-05-02 | 2017-09-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JPWO2020246444A1 (ja) * | 2019-06-07 | 2020-12-10 | ||
| JP2023046428A (ja) * | 2021-09-24 | 2023-04-05 | 合肥晶合集成電路股▲ふん▼有限公司 | Ｍｏｍデバイス及びｍｏｍデバイスの製造方法並びに集積回路 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762203B2 (en) * | 1999-08-03 | 2004-07-13 | Kao Corporation | Oil composition |
| US6974744B1 (en) | 2000-09-05 | 2005-12-13 | Marvell International Ltd. | Fringing capacitor structure |
| US6625006B1 (en) | 2000-09-05 | 2003-09-23 | Marvell International, Ltd. | Fringing capacitor structure |
| US6980414B1 (en) | 2004-06-16 | 2005-12-27 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
| JP2006332290A (ja) * | 2005-05-25 | 2006-12-07 | Elpida Memory Inc | 容量素子、半導体装置及び半導体装置のパッド電極の端子容量設定方法 |
| US7768055B2 (en) * | 2005-11-30 | 2010-08-03 | International Business Machines Corporation | Passive components in the back end of integrated circuits |
| US7645675B2 (en) * | 2006-01-13 | 2010-01-12 | International Business Machines Corporation | Integrated parallel plate capacitors |
| US20070267733A1 (en) * | 2006-05-18 | 2007-11-22 | International Business Machines Corporation | Symmetrical MIMCAP capacitor design |
| KR100828948B1 (ko) * | 2006-10-30 | 2008-05-13 | 주식회사 이엠따블유안테나 | 인터디지털 커패시터, 인덕터, 및 이들을 이용한 전송 선로및 결합기 |
| US7838919B2 (en) * | 2007-03-29 | 2010-11-23 | Panasonic Corporation | Capacitor structure |
| US8242579B2 (en) * | 2009-05-25 | 2012-08-14 | Infineon Technologies Ag | Capacitor structure |
| CN111009506B (zh) * | 2018-10-08 | 2021-08-03 | 精材科技股份有限公司 | 晶片封装体 |
| US11355431B2 (en) | 2020-10-07 | 2022-06-07 | United Microelectronics Corporation | Semiconductor structure |
| CN117242917A (zh) * | 2022-02-23 | 2023-12-15 | 京东方科技集团股份有限公司 | 显示基板及其制备方法、显示装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263251A (ja) | 1985-05-17 | 1986-11-21 | Nec Corp | 半導体装置 |
| JP2985444B2 (ja) | 1991-10-25 | 1999-11-29 | 株式会社村田製作所 | 積層型バリスタ |
| JPH07297675A (ja) * | 1994-04-26 | 1995-11-10 | Fujitsu Ltd | 弾性表面波共振器 |
| US5583359A (en) * | 1995-03-03 | 1996-12-10 | Northern Telecom Limited | Capacitor structure for an integrated circuit |
| US5789791A (en) * | 1996-08-27 | 1998-08-04 | National Semiconductor Corporation | Multi-finger MOS transistor with reduced gate resistance |
| JPH11168173A (ja) | 1997-12-04 | 1999-06-22 | Kawasaki Steel Corp | 半導体装置 |
| JP3407020B2 (ja) * | 1998-05-25 | 2003-05-19 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
-
2000
- 2000-01-05 JP JP2000000491A patent/JP2001189420A/ja active Pending
- 2000-12-27 TW TW089128030A patent/TW465080B/zh not_active IP Right Cessation
-
2001
- 2001-01-04 KR KR1020010000355A patent/KR20010086296A/ko not_active Application Discontinuation
- 2001-01-05 US US09/755,862 patent/US6445056B2/en not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7911027B2 (en) | 2001-11-21 | 2011-03-22 | Panasonic Corporation | Semiconductor device, method of generating pattern for semiconductor device, method of manufacturing semiconductor device, and apparatus for generating pattern for semiconductor device |
| JP2005183739A (ja) * | 2003-12-19 | 2005-07-07 | Ricoh Co Ltd | 容量素子 |
| JP2015146433A (ja) * | 2005-09-12 | 2015-08-13 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | コンデンサ構造 |
| WO2010103597A1 (ja) * | 2009-03-12 | 2010-09-16 | パナソニック株式会社 | 半導体装置 |
| JP2017524263A (ja) * | 2014-08-14 | 2017-08-24 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | 集積回路のキャパシタ構造 |
| JP2017175146A (ja) * | 2017-05-02 | 2017-09-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JPWO2020246444A1 (ja) * | 2019-06-07 | 2020-12-10 | ||
| WO2020246444A1 (ja) * | 2019-06-07 | 2020-12-10 | 株式会社村田製作所 | 測定器 |
| CN113994175A (zh) * | 2019-06-07 | 2022-01-28 | 株式会社村田制作所 | 测定器 |
| JP7156524B2 (ja) | 2019-06-07 | 2022-10-19 | 株式会社村田製作所 | 測定器 |
| US11980455B2 (en) | 2019-06-07 | 2024-05-14 | Murata Manufacturing Co., Ltd. | Measuring device |
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Also Published As
| Publication number | Publication date |
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