JP2017175146A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の特性変動を抑制する。
【解決手段】互いに並行するように配置された導体パターンＣＰＡと導体パターンＣＰＢにおいて、導体パターンＣＰＡは、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）に分割され、かつ、導体パターンＣＰＢも、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）に分割される。そして、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）を同じ第１マスクによる第１パターニングで形成する一方、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）を同じ第２マスクによる第２パターニングで形成する。
【選択図】図２

Description

本発明は、半導体装置およびその製造技術に関し、例えば、微細加工技術を使用する半導体装置およびその製造技術に適用して有効な技術に関する。

特開２００９−２９４３０８号公報（特許文献１）および特開２０１２−７４７５５号公報（特許文献２）には、フォトリソグラフィ技術の解像限界を超える微細加工を実現する技術として、いわゆるダブルパターニング法に関する技術が記載されている。

特開２００９−２９４３０８号公報 特開２０１２−７４７５５号公報

近年では、半導体装置の小型化を推進する観点から、半導体チップに形成される半導体素子および配線の微細化が進んでいる。特に、半導体素子および配線の微細化は、現状の微細加工技術（パターニング技術）の性能限界を超えるレベルにまで達している。そこで、現状の微細加工技術でも、さらなる微細化に対応するため、いわゆるダブルパターニング法という技術が採用されている。

このダブルパターニング法とは、互いに隣り合うパターンを別々のマスクで形成することにより、個々のマスクで形成されるパターンの微細化レベルを緩和する方法である。したがって、このダブルパターニング法を使用することにより、現状の微細加工技術においても、性能限界を超える微細化に対応することができる。

ところが、ダブルパターニング法では、隣り合うパターンを別々のマスクで形成することから、マスクの位置ずれによって、例えば、隣り合う配線間で加工形状や間隔が設計値からずれるおそれがある。このような加工形状や間隔の設計値からのずれは、半導体装置の特性変動の一因ともなる。つまり、上述したダブルパターニング法は、現状の微細加工技術の性能限界を超える微細化に対応できる利点がある一方、マスクずれに起因する半導体装置の特性変動が生じやすいという点において改善の余地が存在する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における半導体装置の製造方法は、第１マスクを使用したパターニングにより、第１導体パターンの第１部分と第２導体パターンの第２部分を形成する工程と、第２マスクを使用したパターニングにより、第１導体パターンの第２部分と第２導体パターンの第１部分を形成する工程と、を有する。このとき、第１導体パターンの第１部分と第２導体パターンの第１部分によって、第１導体間容量が形成され、第１導体パターンの第２部分と第２導体パターンの第２部分によって、第２導体間容量が形成される。

また、一実施の形態における半導体装置の製造方法では、第１マスクと第２マスクの間に位置ずれが生じた場合、第１導体パターンと第２導体パターンとの間の距離が、第１マスクと第２マスクの間に位置ずれがない場合よりも小さくなる部分と、第１マスクと第２マスクの間に位置ずれがない場合よりも大きくなる部分が存在するように、第１導体パターンと第２導体パターンのそれぞれは、第１パターニングで形成される部分と、第２パターニングで形成される部分に分割されている。

さらに、一実施の形態における半導体装置は、互いに並行する第１導体パターンと第２導体パターンを含む。ここで、第１導体パターンおよび第２導体パターンのそれぞれは、第１方向に延在する第１部分、第１方向に延在し、かつ、第１方向と交差する第２方向に第１部分からずれて配置された第２部分、第１部分と第２部分を接続し、第２方向に延在する連結部分、を有する。そして、第１導体パターンの第１部分と第２導体パターンの第２部分は、一直線上に配置されている。

一実施の形態によれば、半導体装置の特性変動を抑制することができる。

（ａ）は、関連技術における容量素子の模式的な構成を示す図であり、（ｂ）は、マスク間に位置ずれが存在する状態の一例を示す図である。 （ａ）および（ｂ）は、実施の形態１における基本思想を説明するための図である。 （ａ）および（ｂ）は、導体パターンの第１部分と第２部分の接続信頼性の低下を抑制する工夫点を説明するための図である。 実施の形態１における導体パターンを製造する流れを示すフローチャートである。 （ａ）は、実施の形態１における容量素子の平面構成を示す図であり、（ｂ）は、マスク間に位置ずれが存在する状態の一例を示す図である。 実施の形態１の変形例１における容量素子の平面構成を示す図である。 実施の形態１の変形例２における容量素子の平面構成を示す図である。 実施の形態１の変形例３における容量素子の構成を示す模式図である。 実施の形態１の変形例４における容量素子の平面構成を示す図である。 実施の形態１の変形例５における容量素子の平面構成を示す図である。 実施の形態１の変形例６における容量素子の平面構成を示す図である。 実施の形態１の変形例７における容量素子の平面構成を示す図である。 実施の形態１の変形例８における容量素子の平面構成を示す図である。 実施の形態１の変形例９における容量素子の平面構成を示す図である。 （ａ）は、実施の形態２における配線群の平面構成を示す図であり、（ｂ）は、マスク間に位置ずれが存在する状態の一例を示す図である。 実施の形態２の変形例１における配線群の平面構成を示す図である。 実施の形態２の変形例２における配線群の平面構成を示す図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
＜関連技術の説明＞
図１（ａ）は、関連技術における容量素子ＣＡＰ（Ｒ）の模式的な構成を示す図である。図１（ａ）に示すように、関連技術における容量素子ＣＡＰ（Ｒ）は、櫛形電極ＣＳＥ１と櫛形電極ＣＳＥ２から構成されている。櫛形電極ＣＳＥ１は、ｙ方向に延在する電極ＥＬＡと電極ＥＬＣをｘ方向に一体的に連結した構造を有しており、櫛形電極ＣＳＥ２も、ｙ方向に延在する電極ＥＬＢと電極ＥＬＤをｘ方向に一体的に連結した構造を有している。そして、櫛形電極ＣＳＥ１と櫛形電極ＣＳＥ２は、電極ＥＬＡ〜ＥＬＤが交互に並行するように配置されている。

ここで、例えば、容量素子ＣＡＰ（Ｒ）の小型化に対応して、電極ＥＬＡ〜ＥＬＤの間隔を狭くする微細化が進むと、単一のマスクで電極ＥＬＡ〜ＥＬＤを形成する微細加工技術では対応できなくなることが想定される。そこで、現状の微細加工技術でも、さらなる微細化に対応するため、例えば、いわゆるダブルパターニング法という技術がある。

このダブルパターニング法とは、互いに隣り合うパターンを別々のマスクで形成することにより、個々のマスクで形成されるパターンの微細化レベルを緩和する方法である。したがって、このダブルパターニング法を使用することにより、現状の微細加工技術においても、性能限界を超える微細化に対応することができる。

具体的に、ダブパターニング法とは、例えば、図１（ａ）において、櫛形電極ＣＳＥ１を構成する電極ＥＬＡと電極ＥＬＣを、第１マスクを使用した第１パターニングで形成し、櫛形電極ＣＳＥ２を構成する電極ＥＬＢと電極ＥＬＤを、第２マスクを使用した第２パターニングで形成するものである。図１（ａ）では、第１パターニングで形成される櫛形電極ＣＳＥ１が白抜き領域として示され、第２パターニングで形成される櫛形電極ＣＳＥ２がドット領域として示されている。

ここで、図１（ａ）は、ダブルパターニング法において、第１パターニングで使用される第１マスクと、第２パターニングで使用される第２マスクの間に位置ずれが生じない状態で、電極ＥＬＡ〜ＥＬＤが形成された場合が示されている。この場合、電極ＥＬＡと電極ＥＬＢの間、電極ＥＬＢと電極ＥＬＣの間、および、電極ＥＬＣと電極ＥＬＤの間の間隔は、共に等しく、例えば、「Ｌ」となっている。したがって、電極ＥＬＡと電極ＥＬＢの間の容量、電極ＥＬＢと電極ＥＬＣの間の容量、および、電極ＥＬＣと電極ＥＬＤの間の容量は、共に等しく、例えば、それぞれの容量値を「Ｃ」とする。このとき、関連技術における容量素子ＣＡＰ（Ｒ）の容量値は、上述した３つの電極間容量が並列接続されていることになることから、「３Ｃ」（設計値）となる。

＜関連技術に存在する改善の余地＞
ところが、ダブルパターニング法では、隣り合うパターンを別々のマスクで形成することから、マスクの位置ずれによって、例えば、隣り合う電極間の距離が設計値の「Ｌ」からずれることが考えられる。具体的に、図１（ｂ）は、第１パターニングで使用される第１マスクに対して、第２パターニングで使用される第２マスクがｘ方向に「ａ」だけ位置ずれを起こした状態で、電極ＥＬＡ〜ＥＬＤが形成された場合を示す図である。図１（ｂ）において、第１マスクに対して第２マスクがｘ方向に「ａ」だけ位置ずれを起こした結果、電極ＥＬＡと電極ＥＬＢの間の距離は、「Ｌ＋ａ」となり、電極ＥＬＢと電極ＥＬＣの間の距離は、「Ｌ−ａ」となり、電極ＥＬＣと電極ＥＬＤの間の距離は、「Ｌ＋ａ」となる。

これにより、マスク間に位置ずれが存在する状態での容量素子ＣＡＰ（Ｒ）の容量は、以下に示す（式１）のようになる。

１・Ｃ・Ｌ／（Ｌ−ａ）＋２・Ｃ・Ｌ／（Ｌ＋ａ）
＝｛Ｃ・Ｌ・（Ｌ＋ａ）＋２・Ｃ・Ｌ・（Ｌ−ａ）｝／｛（Ｌ＋ａ）（Ｌ−ａ）｝
＝（３・Ｃ・Ｌ・Ｌ−Ｃ・Ｌ・ａ）／｛（Ｌ＋ａ）（Ｌ−ａ）｝ ・・・（式１）
したがって、マスク間に位置ずれがない場合との差分は、（式２）のようになる。

差分＝３・Ｃ−（３・Ｃ・Ｌ・Ｌ−Ｃ・Ｌ・ａ）／｛（Ｌ＋ａ）（Ｌ−ａ）｝
＝（Ｃ・Ｌ・ａ−３・Ｃ・ａ・ａ）／｛（Ｌ＋ａ）（Ｌ−ａ）｝ ・・・（式２）
以上のことから、ダブルパターニング法において、マスク間の位置ずれが存在する場合、関連技術おける容量素子ＣＡＰ（Ｒ）の容量値は、「３Ｃ」（設計値）から（式２）で示す差分だけ変動することになる。このような容量値のずれは、半導体装置の特性変動の一因ともなるため、半導体装置の特性変動を充分に抑制する観点から、できるだけ容量値のずれを小さくする必要がある。

このように、ダブルパターニング法は、単一のマスクを使用した微細加工技術の性能限界を超える微細化に対応できる一方、マスク間の位置ずれに起因する半導体装置の特性変動が生じやすいという点において改善の余地が存在する。

そこで、本実施の形態１では、ダブルパターニング法を使用することにより顕在化する半導体装置の特性変動を抑制する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明する。

＜実施の形態１における基本思想＞
図２（ａ）および図２（ｂ）は、本実施の形態１における基本思想を説明するための図である。図２（ａ）において、導体パターンＣＰＡと導体パターンＣＰＢは、互いに並行しながらｙ方向に延在している。つまり、導体パターンＣＰＡと導体パターンＣＰＢは、導体パターンＣＰＡと導体パターンＣＰＢとの間の距離を「Ｌ」に保ちながら、ｙ方向に延在している。このとき、導体パターンＣＰＡは、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を有し、かつ、導体パターンＣＰＢは、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を有している。そして、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）は、互いに相対する位置に配置されており、この結果、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）により容量が形成されることになる。一方、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）は、互いに相対する位置に配置されており、この結果、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）により容量が形成されることになる。

ここで、互いに並行する導体パターンＣＰＡと導体パターンＣＰＢは、例えば、フォトリソグラフィ技術を使用したパターニングで形成される。特に、本実施の形態１においては、第１マスクを使用した第１パターニングにより、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）が形成され、第２マスクを使用した第２パターニングにより、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）が形成される。例えば、図２（ａ）においては、第１パターニングで形成される導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）が白抜き領域として示され、第２パターニングで形成される導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）がドット領域として示されている。そして、図２（ａ）においては、ダブルパターニング法において、第１パターニングで使用される第１マスクと、第２パターニングで使用される第２マスクの間に位置ずれが生じない状態で、導体パターンＣＰＡおよび導体パターンＣＰＢが形成される場合が示されている。この場合、導体パターンＣＰＡと導体パターンＣＰＢの間の距離は、例えば、「Ｌ」となっている。

ところが、ダブルパターニング法では、隣り合うパターンを別々のマスクで形成することから、マスクの位置ずれによって、例えば、隣り合う電極間の距離が設計値の「Ｌ」からずれることが考えられる。具体的に、図２（ｂ）は、第１パターニングで使用される第１マスクに対して、第２パターニングで使用される第２マスクがｘ方向に「ａ」だけ位置ずれを起こした状態で、導体パターンＣＰＡと導体パターンＣＰＢが形成された場合を示す図である。図２（ｂ）に示すように、第１マスクに対して第２マスクがｘ方向に「ａ」だけ位置ずれを起こした結果、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）の間の距離は、「Ｌ＋ａ」となり、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）の間の距離は、「Ｌ−ａ」となる。この点に本実施の形態１の基本思想がある。

つまり、本実施の形態１における基本思想は、以下に示す点に特徴点がある。例えば、図２（ａ）に示すように、互いに並行するように配置された導体パターンＣＰＡと導体パターンＣＰＢにおいて、導体パターンＣＰＡは、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）に分割され、かつ、導体パターンＣＰＢも、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）に分割される。そして、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）を同じ第１マスクによる第１パターニングで形成する一方、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）を同じ第２マスクによる第２パターニングで形成する。すなわち、図２（ａ）に示すように、互いに相対する導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）は、互いに異なるマスクによるパターニングで形成され、かつ、互いに相対する導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）も、互いに異なるマスクによるパターニングで形成されることになる。

このとき、図２（ａ）に示すように、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）に着目すると、第１マスクを使用した第１パターニングで形成される導体パターンＣＰＡの第１部分Ｐ１（Ａ）が相対的に左側に配置され、第２マスクを使用した第２パターニングで形成される導体パターンＣＰＢの第１部分Ｐ１（Ｂ）が相対的に右側に配置される。これに対し、図２（ａ）に示すように、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）に着目すると、第１マスクを使用した第１パターニングで形成される導体パターンＣＰＢの第２部分Ｐ２（Ｂ）が相対的に右側に配置され、第２マスクを使用した第２パターニングで形成される導体パターンＣＰＡの第２部分Ｐ２（Ａ）が相対的に左側に配置される。

したがって、図２（ａ）に示すように、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）における第１パターニングと第２パターニングの位置関係と、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）における第１パターニングと第２パターニングの位置関係とは逆配置になる。

このような本実施の形態１における基本思想によれば、第１パターニングで使用される第１マスクと、第２パターニングで使用される第２マスクの間に位置ずれが生じた場合でも、導体パターンＣＰＡと導体パターンＣＰＢの間に形成される容量値の変動を抑制することができる。以下に、この点について具体的に説明する。例えば、図２（ｂ）に示すように、第２パターニングで使用される第２マスクの位置が、第１パターニングで使用される第１マスクの位置に対して、「ａ」だけｘ方向（右側）にずれたとする。

この場合、図２（ｂ）に示すように、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）との関係では、右側に配置されている導体パターンＣＰＢの第１部分Ｐ１（Ｂ）がさらに右側にシフトすることになり、これによって、互いに相対する導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）との間の距離は、「Ｌ＋ａ」に広がることになる。この結果、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）との間の関係では、マスク間の位置ずれに起因する容量の変化は、小さくなる方向の変化となる。

一方、図２（ｂ）に示すように、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）との関係では、左側に配置されている導体パターンＣＰＡの第２部分Ｐ２（Ａ）が右側にシフトすることになり、これによって、互いに相対する導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）との間の距離は、「Ｌ−ａ」に狭まることになる。この結果、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）との間の関係では、マスク間の位置ずれに起因する容量の変化は、大きくなる方向の変化となる。

したがって、導体パターンＣＰＡと導体パターンＣＰＢの全体の容量を考えた場合、マスク間の位置ずれに起因する全体容量の変化は、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）の間の容量の減少と、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）の間の容量の増加によって、相殺されて低減される。この結果、本実施の形態１における基本思想によれば、マスク間の位置ずれに起因する導体パターンＣＰＡと導体パターンＣＰＢとの間の容量変動を小さくすることができ、これによって、半導体装置の特性変動を抑制することができる。

このように本実施の形態１における基本思想は、第１マスクを使用した第１パターニングと第２マスクを使用した第２パターニングとの組み合わせによって、導体パターンＣＰＡと導体パターンＣＰＢを形成することを前提とする。そして、この基本思想は、マスク間に位置ずれが生じた場合、マスク間に位置ずれがない場合よりも距離が小さくなる部分と、マスク間に位置ずれがない場合よりも距離が大きくなる部分が存在するように、導体パターンＣＰＡと導体パターンＣＰＢのそれぞれが、第１パターニングで形成される部分と、第２パターニングで形成される部分に分割されるという思想である。

言い換えれば、この基本思想は、マスク間に位置ずれが生じた場合、マスク間に位置ずれがない場合よりも容量が小さくなる部分と、マスク間に位置ずれがない場合よりも容量が大きくなる部分が存在するように、導体パターンＣＰＡと導体パターンＣＰＢのそれぞれが、第１パターニングで形成される部分と、第２パターニングで形成される部分に分割される思想ということもできる。

例えば、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）によって形成される容量を第１導体間容量と定義し、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）によって形成される容量を第２導体間容量と定義する。この場合、本実施の形態１における基本思想は、マスク間に位置ずれが生じた場合、第１導体間容量が、マスク間に位置ずれがないときよりも大きくなる一方、第２導体間容量が、マスク間に位置ずれがないときよりも小さくなる具現化態様を取ることができる。あるいは、本実施の形態１における基本思想は、マスク間に位置ずれが生じた場合、第１導体間容量が、マスク間に位置ずれがないときよりも小さくなる一方、第２導体間容量が、マスク間に位置ずれがないときよりも大きくなる他の具現化態様を取ることもできる。

ここで、マスク間に位置ずれが生じた場合の導体パターンＣＰＡと導体パターンＣＰＢの全体容量の変化は、上述した第１導体間容量の増加と第２導体間容量の減少の加算、あるいは、上述した第１導体間容量の減少と第２導体間容量の増加の加算で表される。このため、全体容量の変化を小さくする観点からは、第１導体間容量の容量変化と、第２導体間容量の容量変化とが、なるべく等しいことが望ましい。なぜなら、第１導体間容量の容量変化と、第２導体間容量の容量変化が等しければ、完全に容量変化が相殺されるため、全体容量の変動を限りなく小さい値に低減することができるからである。この観点から、例えば、導体パターンＣＰＡの第１部分Ｐ１（Ａ）の面積と導体パターンＣＰＡの第２部分Ｐ２（Ａ）の面積は等しく、かつ、導体パターンＣＰＢの第１部分Ｐ１（Ｂ）の面積と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）の面積は等しいことが望ましい。

以上が本実施の形態１における基本思想であるが、本実施の形態１では、この基本思想を具現化するにあたって、さらなる工夫を施している。以下に、この点について説明する。

例えば、図２（ｂ）において、導体パターンＣＰＡの第２部分Ｐ２（Ａ）が導体パターンＣＰＡの第１部分Ｐ１（Ａ）からずれて形成されると、この第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続する部分が狭くなり、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）の接続信頼性が低下するおそれがある。極端な場合には、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）が断線する可能性もある。

つまり、上述した基本思想では、例えば、導体パターンＣＰＡを第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）に分割し、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を異なるマスクによるパターニングで形成する点に特徴点がある。ただし、実際に、この基本思想を具現化することを考えた場合、マスク間の位置ずれに起因する第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）の接続信頼性の低下を考慮する必要があるのである。

そこで、本実施の形態１では、基本思想を具現化するにあたって、マスク間の位置ずれが生じる場合であっても、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＡの第２部分Ｐ２（Ａ）の接続信頼性の低下を抑制する工夫を施している。

図３（ａ）および図３（ｂ）は、この工夫点を説明するための図である。図３（ａ）において、導体パターンＣＰＡは、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を有し、さらに、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続する連結部分ＣＮＰ（Ａ）を有している。このとき、導体パターンＣＰＡの第１部分Ｐ１（Ａ）は、ｙ方向に延在するように配置され、かつ、導体パターンＣＰＡの第２部分Ｐ２（Ａ）は、ｙ方向に延在するとともに、ｙ方向と直交するｘ方向に第１部分Ｐ１（Ａ）からずれて配置されている。そして、連結部分ＣＮＰ（Ａ）は、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続しながら、ｘ方向に延在するように配置されている。

同様に、図３（ａ）において、導体パターンＣＰＢは、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を有し、さらに、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を接続する連結部分ＣＮＰ（Ｂ）を有している。このとき、導体パターンＣＰＢの第１部分Ｐ１（Ｂ）は、ｙ方向に延在するように配置され、かつ、導体パターンＣＰＢの第２部分Ｐ２（Ｂ）は、ｙ方向に延在するとともに、ｙ方向と直交するｘ方向に第１部分Ｐ１（Ｂ）からずれて配置されている。そして、連結部分ＣＮＰ（Ｂ）は、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を接続しながら、ｘ方向に延在するように配置されている。

ここで、図３（ａ）に示すように、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）は一直線（仮想直線）上に配置され、導体パターンＣＰＡと導体パターンＣＰＢは、この仮想直線上のｙ方向の中心点に対して概ね点対称になるように配置されている。そして、導体パターンＣＰＡと導体パターンＣＰＢは、互いに並行するように配置されている。

このとき、本明細書で「互いに並行する導体パターンＣＰＡと導体パターンＣＰＢ」とは、導体パターンＣＰＡと導体パターンＣＰＢの形状は問わず、導体パターンＣＰＡと導体パターンＣＰＢとの間の距離を一定距離（Ｌ）に維持しながら、導体パターンＣＰＡと導体パターンＣＰＢが延在していることを意味している。

例えば、「互いに平行」とは、図２（ａ）に示すように、通常、互いに直線形状をした導体パターンＣＰＡと導体パターンＣＰＢが一定距離（Ｌ）を維持しながら、ｙ方向に延在する場合などを意味していると考えられる。これに対し、「互いに並行」とは、図３（ａ）に示すように、例えば、直線形状ではない導体パターンＣＰＡと、直線形状ではない導体パターンＣＰＢが、一定距離（Ｌ）を維持しながら延在している状態も含む概念を意図して使用している。すなわち、本明細書で使用する「互いに並行する導体パターンＣＡＰと導体パターンＣＰＢ」とは、導体パターンＣＰＡの形状や導体パターンＣＰＢの形状が直線形状でない形状も含む点で、「互いに平行する導体パターンＣＰＡと導体パターンＣＰＢ」よりも広い概念となっている。

このように連結部分ＣＮＰ（Ａ）や連結部分ＣＮＰ（Ｂ）を含むように構成されている導体パターンＣＰＡと導体パターンＣＰＢにおいて、マスク間の位置ずれが生じた場合を考える。図３（ｂ）は、例えば、第１パターニングで使用される第１マスクが、第２パターニングで使用される第２マスクに対して、ｘ方向に「ａ」だけ位置ずれを起こした状態で、導体パターンＣＰＡと導体パターンＣＰＢが形成された場合を示す図である。

まず、導体パターンＣＰＡに着目すると、図３（ａ）に示すように、マスク間に位置ずれが生じていない場合には、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＡの第２部分Ｐ２（Ａ）は、連結部分ＣＮＰ（Ａ）によって確実に接続されている。また、本実施の形態１では、図３（ｂ）に示すように、マスク間に位置ずれが生じている場合においても、連結部分ＣＮＰ（Ａ）が存在することによって、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＡの第２部分Ｐ２（Ａ）の接続信頼性は確実なものとなっていることがわかる。

次に、導体パターンＣＰＢに着目すると、図３（ａ）に示すように、マスク間に位置ずれが生じていない場合には、導体パターンＣＰＢの第１部分Ｐ１（Ｂ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）は、連結部分ＣＮＰ（Ｂ）によって確実に接続されている。また、本実施の形態１では、図３（ｂ）に示すように、マスク間に位置ずれが生じている場合においても、連結部分ＣＮＰ（Ｂ）が存在することによって、導体パターンＣＰＢの第１部分Ｐ１（Ｂ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）の接続信頼性は確実なものとなっていることがわかる。つまり、図３（ｂ）に示すように、導体パターンＣＰＢの場合、マスク間の位置ずれによって、導体パターンＣＰＢの第２部分Ｐ２（Ｂ）が連結部分ＣＮＰ（Ｂ）からはみ出すことになるが、はみ出した部分においても、導体パターンＣＰＢの第２部分Ｐ２（Ｂ）は、連結部分ＣＮＰ（Ｂ）の側面と接続されることになることから、導体パターンＣＰＢの第２部分Ｐ２（Ｂ）と連結部分ＣＮＰ（Ｂ）の接続信頼性は維持されるのである。

以上のことから、本実施の形態１によれば、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）が連結部分ＣＮＰ（Ａ）で接続されるように構成することにより、マスク間の位置ずれが発生した場合であっても、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）の接続信頼性を確保することができる。

同様に、本実施の形態１によれば、導体パターンＣＰＢの第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）が連結部分ＣＮＰ（Ｂ）で接続されるように構成することにより、マスク間の位置ずれが発生した場合であっても、導体パターンＣＰＢの第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）の接続信頼性を確保することができる。

以上のことをまとめると、本実施の形態１における第１特徴点は、マスク間に位置ずれが生じた場合、マスク間に位置ずれがない場合よりも距離が小さくなる部分と距離が大きくなる部分が存在するように、導体パターンＣＰＡと導体パターンＣＰＢのそれぞれが、第１パターニングで形成される部分と、第２パターニングで形成される部分に分割される点にある。言い換えれば、本実施の形態１における第１特徴点は、例えば、図２（ａ）および図２（ｂ）に示すように、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）を同じ第１マスクによる第１パターニングで形成する一方、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）を同じ第２マスクによる第２パターニングで形成する点にある。

これにより、本実施の形態１によれば、第１パターニングで使用される第１マスクと、第２パターニングで使用される第２マスクの間に位置ずれが生じた場合でも、導体パターンＣＰＡと導体パターンＣＰＢの間に形成される容量値の変動を抑制することができる。

そして、本実施の形態１における第２特徴点は、上述した第１特徴点を具現化しやすくする観点から、例えば、図３（ａ）および図３（ｂ）に示すように、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を連結部分ＣＮＰ（Ａ）で接続した構成から導体パターンＣＰＡを形成し、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を連結部分ＣＮＰ（Ｂ）で接続した構成から導体パターンＣＰＢを形成する点にある。

これにより、本実施の形態１によれば、導体パターンＣＰＡと導体パターンＣＰＢとの間に形成される容量値の変動を抑制することができるという上述した第１特徴点の利点を保持しながら、上述した第２特徴点によって、マスク間の位置ずれに起因する導体パターンＣＰＡの第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）の接続信頼性の低下を抑制することができる。

＜実施の形態１における導体パターンの製造方法＞
続いて、本実施の形態１における導体パターンの製造方法について説明する。図４は、本実施の形態１における導体パターンを製造する流れを示すフローチャートである。ここでいう導体パターンは、例えば、容量素子や配線を想定しており、これらの構成要素は、半導体基板の主面上に形成される。このとき、「半導体基板の主面上」とは、半導体基板上に直接形成する場合だけではなく、半導体基板に、例えば、電界効果トランジスタに代表される半導体素子を形成し、この半導体素子を覆う層間絶縁膜を形成した後、この層間絶縁膜上に形成する場合も含む概念で使用している。すなわち、本明細書でいう「半導体基板の主面上」とは、「半導体基板の直上（ｏｎ）」だけでなく、「半導体基板の上方（ｏｖｅｒ）」も含む意図で使用している。

まず、図４において、例えば、シリコン単結晶からなる半導体基板を用意し、半導体基板の主面上に導体膜を形成する（Ｓ１０１）。導体膜は、例えば、アルミニウム膜や銅膜（Ｃｕ膜）やポリシリコン膜から形成される。特に、導体膜がアルミニウム膜の場合は、スパッタリング法を使用することにより形成され、導体膜が銅膜の場合は、ダマシン技術を使用することにより形成され、導体膜がポリシリコン膜の場合は、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成される。

次に、形成した導体膜に対して、第１マスクを使用した第１パターニングを施して、第１導体パターンの第１部分と、第２導体パターンの第２部分を形成する（Ｓ１０２）。具体的には、例えば、図３（ａ）に示すように、導体パターンＣＰＡの第１部分Ｐ１（Ａ）と導体パターンＣＰＢの第２部分Ｐ２（Ｂ）を形成する。

続いて、形成した導体膜に対して、第２マスクを使用した第２パターニングを施して、第１導体パターンの第２部分と第２導体パターンの第１部分を形成する（Ｓ１０３）。具体的には、例えば、図３（ａ）に示すように、導体パターンＣＰＡの第２部分Ｐ２（Ａ）と導体パターンＣＰＢの第１部分Ｐ１（Ｂ）を形成する。

その後、形成した導体膜に対して、第１導体パターンの第１部分と第２部分を接続する第１連結部分のパターニングを実施し（Ｓ１０４）、続いて、第２導体パターンの第１部分と第２部分を接続する第２連結部分のパターニングを実施する（Ｓ１０５）。具体的には、例えば、図３（ａ）に示すように、第１連結部分としての連結部分ＣＮＰ（Ａ）を形成し、その後、第２連結部分としての連結部分ＣＮＰ（Ｂ）を形成する。

以上のようにして、本実施の形態１における第１導体パターンと第２導体パターンを形成することができる。具体的には、例えば、図３（ａ）に示す互いに並行する導体パターンＣＰＡと導体パターンＣＰＢを製造することができる。

なお、図４では、第１マスクを使用した第１パターニングを実施した後、第２マスクを使用した第２パターニングを実施する例について説明したが、これに限らず、第２マスクを使用した第２パターニングを実施した後、第１マスクを使用した第１パターニングを実施してもよい。また、図４では、第１連結部分のパターニングを実施した後、第２連結部分のパターニングを実施する例について説明したが、第２連結部分のパターニングを実施した後、第１連結部分のパターニングを実施してもよい。さらに言えば、図４で示されているＳ１０２〜Ｓ１０５の工程は、必ずしもこの順番に実施する必要はなく、任意の順番に入れ替えるように構成してもよい。

＜容量素子への実施の形態１における基本思想の適用例＞
以下では、上述した本実施の形態１における基本思想を導体パターンから構成される容量素子に適用する例について説明する。

図５（ａ）は、本実施の形態１における容量素子ＣＡＰ１の平面構成を示す図である。図５において、本実施の形態１における容量素子ＣＡＰ１は、櫛形電極ＣＳＥ１と櫛形電極ＣＳＥ２から構成されている。櫛形電極ＣＳＥ１は、ｙ方向に延在する電極ＥＬＡと電極ＥＬＣをｘ方向に一体的に連結した構造を有しており、櫛形電極ＣＳＥ２も、ｙ方向に延在する電極ＥＬＢと電極ＥＬＤをｘ方向に一体的に連結した構造を有している。そして、櫛形電極ＣＳＥ１と櫛形電極ＣＳＥ２は、電極ＥＬＡ〜ＥＬＤが交互に隣り合うように配置されている。このとき、電極ＥＬＡと電極ＥＬＢとの間の距離、電極ＥＬＢと電極ＥＬＣの間の距離、電極ＥＬＣと電極ＥＬＤの間の距離は、共に「Ｌ」となっている。

そして、櫛形電極ＣＳＥ１の一部を構成する電極ＥＬＡは、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を有し、さらに、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続する連結部分ＣＮＰ（Ａ）を有している。このとき、電極ＥＬＡの第１部分Ｐ１（Ａ）は、ｙ方向に延在するように配置され、かつ、電極ＥＬＡの第２部分Ｐ２（Ａ）は、ｙ方向に延在するとともに、ｙ方向と直交するｘ方向に第１部分Ｐ１（Ａ）からずれて配置されている。そして、連結部分ＣＮＰ（Ａ）は、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続しながら、ｘ方向に延在するように配置されている。

同様に、櫛形電極ＣＳＥ１の一部を構成する電極ＥＬＣは、第１部分Ｐ１（Ｃ）と第２部分Ｐ２（Ｃ）を有し、さらに、第１部分Ｐ１（Ｃ）と第２部分Ｐ２（Ｃ）を接続する連結部分ＣＮＰ（Ｃ）を有している。このとき、電極ＥＬＣの第１部分Ｐ１（Ｃ）は、ｙ方向に延在するように配置され、かつ、電極ＥＬＣの第２部分Ｐ２（Ｃ）は、ｙ方向に延在するとともに、ｙ方向と直交するｘ方向に第１部分Ｐ１（Ｃ）からずれて配置されている。そして、連結部分ＣＮＰ（Ｃ）は、第１部分Ｐ１（Ｃ）と第２部分Ｐ２（Ｃ）を接続しながら、ｘ方向に延在するように配置されている。

また、櫛形電極ＣＳＥ２の一部を構成する電極ＥＬＢは、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を有し、さらに、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を接続する連結部分ＣＮＰ（Ｂ）を有している。このとき、電極ＥＬＢの第１部分Ｐ１（Ｂ）は、ｙ方向に延在するように配置され、かつ、電極ＥＬＢの第２部分Ｐ２（Ｂ）は、ｙ方向に延在するとともに、ｙ方向と直交するｘ方向に第１部分Ｐ１（Ｂ）からずれて配置されている。そして、連結部分ＣＮＰ（Ｂ）は、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を接続しながら、ｘ方向に延在するように配置されている。

同様に、櫛形電極ＣＳＥ２の一部を構成する電極ＥＬＤは、第１部分Ｐ１（Ｄ）と第２部分Ｐ２（Ｄ）を有し、さらに、第１部分Ｐ１（Ｄ）と第２部分Ｐ２（Ｄ）を接続する連結部分ＣＮＰ（Ｄ）を有している。このとき、電極ＥＬＤの第１部分Ｐ１（Ｄ）は、ｙ方向に延在するように配置され、かつ、電極ＥＬＤの第２部分Ｐ２（Ｄ）は、ｙ方向に延在するとともに、ｙ方向と直交するｘ方向に第１部分Ｐ１（Ｄ）からずれて配置されている。そして、連結部分ＣＮＰ（Ｄ）は、第１部分Ｐ１（Ｄ）と第２部分Ｐ２（Ｄ）を接続しながら、ｘ方向に延在するように配置されている。

なお、図５（ａ）において、電極ＥＬＢの第２部分Ｐ２（Ｂ）と電極ＥＬＣの第１部分Ｐ１（Ｃ）は、ｙ方向に延在する一直線（仮想直線）上に配置されており、この仮想直線のｙ方向の中心点に対して、電極ＥＬＢと電極ＥＬＣは点対称に配置され、かつ、電極ＥＬＡと電極ＥＬＤも点対称に配置されている。

本実施の形態１における容量素子ＣＡＰ１において、互いに隣り合う電極ＥＬＡと電極ＥＬＢに着目すると、電極ＥＬＡは、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）に分割され、かつ、電極ＥＬＡと隣り合う電極ＥＬＢも、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）に分割される。そして、電極ＥＬＡの第１部分Ｐ１（Ａ）と電極ＥＬＢの第２部分Ｐ２（Ｂ）を同じ第１マスクによる第１パターニングで形成する一方、電極ＥＬＡの第２部分Ｐ２（Ａ）と電極ＥＬＢの第１部分Ｐ１（Ｂ）を同じ第２マスクによる第２パターニングで形成する。すなわち、図５（ａ）に示すように、互いに相対する電極ＥＬＡの第１部分Ｐ１（Ａ）と電極ＥＬＢの第１部分Ｐ１（Ｂ）は、互いに異なるマスクによるパターニングで形成され、かつ、互いに相対する電極ＥＬＡの第２部分Ｐ２（Ａ）と電極ＥＬＢの第２部分Ｐ２（Ｂ）も、互いに異なるマスクによるパターニングで形成されることになる。

同様に、互いに隣り合う電極ＥＬＣと電極ＥＬＤに着目すると、電極ＥＬＣは、第１部分Ｐ１（Ｃ）と第２部分Ｐ２（Ｃ）に分割され、かつ、電極ＥＬＣと隣り合う電極ＥＬＤも、第１部分Ｐ１（Ｄ）と第２部分Ｐ２（Ｄ）に分割される。そして、電極ＥＬＣの第１部分Ｐ１（Ｃ）と電極ＥＬＤの第２部分Ｐ２（Ｄ）を同じ第１マスクによる第１パターニングで形成する一方、電極ＥＬＣの第２部分Ｐ２（Ｃ）と電極ＥＬＤの第１部分Ｐ１（Ｄ）を同じ第２マスクによる第２パターニングで形成する。すなわち、図５（ａ）に示すように、互いに相対する電極ＥＬＣの第１部分Ｐ１（Ｃ）と電極ＥＬＤの第１部分Ｐ１（Ｄ）は、互いに異なるマスクによるパターニングで形成され、かつ、互いに相対する電極ＥＬＣの第２部分Ｐ２（Ｃ）と電極ＥＬＤの第２部分Ｐ２（Ｄ）も、互いに異なるマスクによるパターニングで形成されることになる。

これにより、本実施の形態１における容量素子ＣＡＰ１によれば、第１パターニングで使用される第１マスクと、第２パターニングで使用される第２マスクの間に位置ずれが生じた場合でも、容量値の変動を抑制することができる。

例えば、図５（ｂ）に示すように、第２パターニングで使用される第２マスクの位置が、第１パターニングで使用される第１マスクの位置に対して、「ａ」だけｘ方向（右側）にずれたとする。

この場合、互いに隣り合う電極ＥＬＡと電極ＥＬＢに着目すると、図５（ｂ）に示すように、電極ＥＬＡの第１部分Ｐ１（Ａ）と電極ＥＬＢの第１部分Ｐ１（Ｂ）との関係では、右側に配置されている電極ＥＬＢの第１部分Ｐ１（Ｂ）がさらに右側にシフトすることになり、これによって、互いに相対する電極ＥＬＡの第１部分Ｐ１（Ａ）と電極ＥＬＢの第１部分Ｐ１（Ｂ）との間の距離は、「Ｌ＋ａ」に広がることになる。この結果、電極ＥＬＡの第１部分Ｐ１（Ａ）と電極ＥＬＢの第１部分Ｐ１（Ｂ）との間の関係では、マスク間の位置ずれに起因する容量の変化は、小さくなる方向の変化となる。

一方、図５（ｂ）に示すように、電極ＥＬＡの第２部分Ｐ２（Ａ）と電極ＥＬＢの第２部分Ｐ２（Ｂ）との関係では、左側に配置されている電極ＥＬＡの第２部分Ｐ２（Ａ）が右側にシフトすることになり、これによって、互いに相対する電極ＥＬＡの第２部分Ｐ２（Ａ）と電極ＥＬＢの第２部分Ｐ２（Ｂ）との間の距離は、「Ｌ−ａ」に狭まることになる。この結果、電極ＥＬＡの第２部分Ｐ２（Ａ）と電極ＥＬＢの第２部分Ｐ２（Ｂ）との間の関係では、マスク間の位置ずれに起因する容量の変化は、大きくなる方向の変化となる。

したがって、電極ＥＬＡと電極ＥＬＢの全体の容量を考えた場合、マスク間の位置ずれに起因する全体容量の変化は、電極ＥＬＡの第１部分Ｐ１（Ａ）と電極ＥＬＢの第１部分Ｐ１（Ｂ）の間の容量の減少と、電極ＥＬＡの第２部分Ｐ２（Ａ）と電極ＥＬＢの第２部分Ｐ２（Ｂ）の間の容量の増加によって、相殺されて低減される。この結果、本実施の形態１における容量素子ＣＡＰ１によれば、マスク間の位置ずれに起因する電極ＥＬＡと電極ＥＬＢとの間の容量変動を小さくすることができ、これによって、半導体装置の特性変動を抑制することができる。

同様に、互いに隣り合う電極ＥＬＢと電極ＥＬＣに着目すると、図５（ｂ）に示すように、電極ＥＬＢの第１部分Ｐ１（Ｂ）と電極ＥＬＣの第１部分Ｐ１（Ｃ）との関係では、左側に配置されている電極ＥＬＢの第１部分Ｐ１（Ｂ）が右側にシフトすることになり、これによって、互いに相対する電極ＥＬＢの第１部分Ｐ１（Ｂ）と電極ＥＬＣの第１部分Ｐ１（Ｃ）との間の距離は、「Ｌ−ａ」に狭まることになる。この結果、電極ＥＬＢの第１部分Ｐ１（Ｂ）と電極ＥＬＣの第１部分Ｐ１（Ｃ）との間の関係では、マスク間の位置ずれに起因する容量の変化は、大きくなる方向の変化となる。

一方、図５（ｂ）に示すように、電極ＥＬＢの第２部分Ｐ２（Ｂ）と電極ＥＬＣの第２部分Ｐ２（Ｃ）との関係では、右側に配置されている電極ＥＬＣの第２部分Ｐ２（Ｃ）がさらに右側にシフトすることになり、これによって、互いに相対する電極ＥＬＢの第２部分Ｐ２（Ｂ）と電極ＥＬＣの第２部分Ｐ２（Ｃ）との間の距離は、「Ｌ＋ａ」に広がることになる。この結果、電極ＥＬＢの第２部分Ｐ２（Ｂ）と電極ＥＬＣの第２部分Ｐ２（Ｃ）との間の関係では、マスク間の位置ずれに起因する容量の変化は、小さくなる方向の変化となる。

したがって、電極ＥＬＢと電極ＥＬＣの全体の容量を考えた場合、マスク間の位置ずれに起因する全体容量の変化は、電極ＥＬＢの第１部分Ｐ１（Ｂ）と電極ＥＬＣの第１部分Ｐ１（Ｃ）の間の容量の増加と、電極ＥＬＢの第２部分Ｐ２（Ｂ）と電極ＥＬＣの第２部分Ｐ２（Ｃ）の間の容量の減少によって、相殺されて低減される。この結果、本実施の形態１における容量素子ＣＡＰ１によれば、マスク間の位置ずれに起因する電極ＥＬＢと電極ＥＬＣとの間の容量変動を小さくすることができ、これによって、半導体装置の特性変動を抑制することができる。

さらに、互いに隣り合う電極ＥＬＣと電極ＥＬＤに着目すると、図５（ｂ）に示すように、電極ＥＬＣの第１部分Ｐ１（Ｃ）と電極ＥＬＤの第１部分Ｐ１（Ｄ）との関係では、右側に配置されている電極ＥＬＤの第１部分Ｐ１（Ｄ）がさらに右側にシフトすることになり、これによって、互いに相対する電極ＥＬＣの第１部分Ｐ１（Ｃ）と電極ＥＬＤの第１部分Ｐ１（Ｄ）との間の距離は、「Ｌ＋ａ」に広がることになる。この結果、電極ＥＬＣの第１部分Ｐ１（Ｃ）と電極ＥＬＤの第１部分Ｐ１（Ｄ）との間の関係では、マスク間の位置ずれに起因する容量の変化は、小さくなる方向の変化となる。

一方、図５（ｂ）に示すように、電極ＥＬＣの第２部分Ｐ２（Ｃ）と電極ＥＬＤの第２部分Ｐ２（Ｄ）との関係では、左側に配置されている電極ＥＬＣの第２部分Ｐ２（Ｃ）が右側にシフトすることになり、これによって、互いに相対する電極ＥＬＣの第２部分Ｐ２（Ｃ）と電極ＥＬＤの第２部分Ｐ２（Ｄ）との間の距離は、「Ｌ−ａ」に狭まることになる。この結果、電極ＥＬＣの第２部分Ｐ２（Ｃ）と電極ＥＬＤの第２部分Ｐ２（Ｄ）との間の関係では、マスク間の位置ずれに起因する容量の変化は、大きくなる方向の変化となる。

したがって、電極ＥＬＣと電極ＥＬＤの全体の容量を考えた場合、マスク間の位置ずれに起因する全体容量の変化は、電極ＥＬＣの第１部分Ｐ１（Ｃ）と電極ＥＬＤの第１部分Ｐ１（Ｄ）の間の容量の減少と、電極ＥＬＣの第２部分Ｐ２（Ｃ）と電極ＥＬＤの第２部分Ｐ２（Ｄ）の間の容量の増加によって、相殺されて低減される。この結果、本実施の形態１における容量素子ＣＡＰ１によれば、マスク間の位置ずれに起因する電極ＥＬＣと電極ＥＬＤとの間の容量変動を小さくすることができ、これによって、半導体装置の特性変動を抑制することができる。

以上のように、電極ＥＬＡと電極ＥＬＢで形成される容量の変動、電極ＥＬＢと電極ＥＬＣで形成される容量の変動、電極ＥＬＣと電極ＥＬＤで形成される容量の変動を低減することができるので、本実施の形態１によれば、マスク間の位置ずれに起因する特性変動の影響を低減した高精度な容量素子ＣＡＰ１を提供することができる。特に、容量値の変動を効果的に抑制する観点からは、第１パターニングの面積と第２パターニングの面積を概ね等しくすることが望ましい。

次に、図５（ａ）および図５（ｂ）に示す本実施の形態１における容量素子ＣＡＰ１によれば、図１（ａ）および図１（ｂ）に示す関連技術における容量素子ＣＡＰ（Ｒ）に比べて、マスク間の位置ずれに起因する容量変動を抑制できる点について定量的な観点から説明する。

まず、図５（ａ）は、ダブルパターニング法において、第１パターニングで使用される第１マスクと、第２パターニングで使用される第２マスクの間に位置ずれが生じない状態で、電極ＥＬＡ〜ＥＬＤが形成された場合が示されている。この場合、電極ＥＬＡと電極ＥＬＢの間、電極ＥＬＢと電極ＥＬＣの間、および、電極ＥＬＣと電極ＥＬＤの間の間隔は、共に等しく、例えば、「Ｌ」となっている。したがって、電極ＥＬＡと電極ＥＬＢの間の容量、電極ＥＬＢと電極ＥＬＣの間の容量、および、電極ＥＬＣと電極ＥＬＤの間の容量は、共に等しく、例えば、それぞれの容量値を「Ｃ」とする。このとき、本実施の形態１における容量素子ＣＡＰ１の容量値は、上述した３つの電極間容量が並列接続されていることになることから、「３Ｃ」（設計値）となる。

続いて、図５（ｂ）は、第１パターニングで使用される第１マスクに対して、第２パターニングで使用される第２マスクがｘ方向に「ａ」だけ位置ずれを起こした状態で、電極ＥＬＡ〜ＥＬＤが形成された場合を示す図である。図５（ｂ）において、第１マスクに対して第２マスクがｘ方向に「ａ」だけ位置ずれを起こした結果、マスク間に位置ずれが存在する状態での容量素子ＣＡＰ１の容量は、以下に示す（式３）のようになる。

１・Ｃ・Ｌ／（Ｌ−ａ）＋１・Ｃ・Ｌ／（Ｌ＋ａ）
＋１／２・Ｃ・Ｌ／（Ｌ−ａ）＋１／２・Ｃ・Ｌ／（Ｌ＋ａ）
＝｛１．５・Ｃ・Ｌ・（Ｌ＋ａ）＋１．５・Ｃ・Ｌ・（Ｌ−ａ）｝／｛（Ｌ＋ａ）（Ｌ−ａ）｝
＝３・Ｃ・Ｌ・Ｌ／｛（Ｌ＋ａ）（Ｌ−ａ）｝ ・・・（式３）
したがって、マスク間に位置ずれがない場合との差分は、（式４）のようになる。

差分＝３・Ｃ−（３・Ｃ・Ｌ・Ｌ）／｛（Ｌ＋ａ）（Ｌ−ａ）｝
＝−３・Ｃ・ａ・ａ／｛（Ｌ＋ａ）（Ｌ−ａ）｝ ・・・（式４）
以上のことから、ダブルパターニング法において、マスク間の位置ずれが存在する場合、本実施の形態１おける容量素子ＣＡＰ１の容量値は、「３Ｃ」（設計値）から（式４）で示す差分だけ変動することになる。

ここで、関連技術における容量素子ＣＡＰ（Ｒ）の容量変動は、（式２）で示されており、本実施の形態１における容量素子ＣＡＰ１の容量変動は、（式４）で示されている。したがって、関連技術における容量素子ＣＡＰ（Ｒ）容量変動と本実施の形態１における容量素子ＣＡＰ１の容量変動の大小関係を比較するために、（式２）と（式４）の差分を取ると（式５）のようになる。

（式２）−（式４）＝Ｃ・Ｌ・ａ／｛（Ｌ＋ａ）（Ｌ−ａ）｝ ・・・（式５）
つまり、関連技術における容量素子ＣＡＰ（Ｒ）の容量変動は、本実施の形態１における容量素子ＣＡＰ１の容量変動よりも、（式５）に示す量だけ大きくなる。言い換えれば、本実施の形態１における容量素子ＣＡＰ１によれば、関連技術における容量素子ＣＡＰ（Ｒ）の容量変動よりも（式５）に示す量だけ低減することができることになる。

したがって、本実施の形態１における容量素子ＣＡＰ１によれば、ダブルパターニング法を使用しても、マスク間の位置ずれに起因する容量変動を小さくすることができ、これによって、高精度な容量素子ＣＡＰ１を提供することができる。すなわち、本実施の形態１によれば、単一マスクを使用した微細加工技術の性能限界を超える微細化に対応できるというダブルパターニングの利点を維持しながら、マスクずれに起因する容量素子ＣＡＰ１の特性変動を抑制して、高精度な容量素子ＣＡＰ１を提供できる。

さらに、本実施の形態１における容量素子ＣＡＰ１においても、例えば、図５（ａ）および図５（ｂ）に示すように、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を連結部分ＣＮＰ（Ａ）で接続した構成から電極ＥＬＡを形成し、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を連結部分ＣＮＰ（Ｂ）で接続した構成から電極ＥＬＢを形成している。同様に、本実施の形態１における容量素子ＣＡＰ１においては、第１部分Ｐ１（Ｃ）と第２部分Ｐ２（Ｃ）を連結部分ＣＮＰ（Ｃ）で接続した構成から電極ＥＬＣを形成し、第１部分Ｐ１（Ｄ）と第２部分Ｐ２（Ｄ）を連結部分ＣＮＰ（Ｄ）で接続した構成から電極ＥＬＤを形成している。これにより、本実施の形態１によれば、マスク間の位置ずれに起因する容量変動を抑制することができるという利点を保持しながら、上述した連結部分ＣＮＰ（Ａ）〜ＣＮＰ（Ｄ）を有する電極構造を採用することによって、電極ＥＬＡ〜ＥＬＤのそれぞれにおいて、マスク間の位置ずれに起因する第１部分と第２部分の接続信頼性の低下を抑制することができる。

＜変形例１＞
次に、本変形例１における容量素子ＣＡＰ２について説明する。図６は、本変形例１における容量素子ＣＡＰ２の平面構成を示す図である。図６に示す本変形例１における容量素子ＣＡＰ２の構成は、図５（ａ）に示す実施の形態１における容量素子ＣＡＰ１とほぼ同様の構成をしているため、相違点を中心に説明する。

図６において、本変形例１における容量素子ＣＡＰ２では、例えば、電極ＥＬＡの第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続する連結部分が、第２部分Ｐ２（Ａ）と一体的に形成されている。同様に、本変形例１における容量素子ＣＡＰ２では、電極ＥＬＢの第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を接続する連結部分が、第２部分Ｐ２（Ｂ）と一体的に形成され、電極ＥＬＣの第１部分Ｐ１（Ｃ）と第２部分Ｐ２（Ｃ）を接続する連結部分が、第２部分Ｐ２（Ｃ）と一体的に形成されている。また、電極ＥＬＤの第１部分Ｐ１（Ｄ）と第２部分Ｐ２（Ｄ）を接続する連結部分が、第２部分Ｐ２（Ｄ）と一体的に形成されている。この場合、電極ＥＬＡ〜ＥＬＤのそれぞれにおいて、第１部分、第２部分および連結部分は、同一の層で形成されることになる。

このような変形例１の構成によれば、第２部分のパターニングによって、同時に連結部分も形成することができるため、ダブルパターニング法を使用しながらも、容量素子ＣＡＰ２の製造工程を簡略化することができる。

なお、本変形例１では、連結部分と第２部分とを一体的に形成する例について説明したが、これに限らず、例えば、連結部分と第１部分とを一体的に形成するように構成することもできる。

＜変形例２＞
次に、本変形例２における容量素子ＣＡＰ３について説明する。図７は、本変形例２における容量素子ＣＡＰ３の平面構成を示す図である。図７に示す本変形例２における容量素子ＣＡＰ３の構成は、図５（ａ）に示す実施の形態１における容量素子ＣＡＰ１とほぼ同様の構成をしているため、相違点を中心に説明する。

図７において、本変形例２における容量素子ＣＡＰ３では、例えば、電極ＥＬＡの第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続する連結部分が、第１部分Ｐ１（Ａ）および第２部分Ｐ２（Ａ）と異なる層で形成されている。同様に、本変形例２における容量素子ＣＡＰ３では、電極ＥＬＢの第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を接続する連結部分が、第１部分Ｐ１（Ｂ）および第２部分Ｐ２（Ｂ）と異なる層で形成され、電極ＥＬＣの第１部分Ｐ１（Ｃ）と第２部分Ｐ２（Ｃ）を接続する連結部分が、第１部分Ｐ１（Ｃ）および第２部分Ｐ２（Ｃ）と異なる層で形成されている。また、電極ＥＬＤの第１部分Ｐ１（Ｄ）と第２部分Ｐ２（Ｄ）を接続する連結部分が、第１部分Ｐ１（Ｄ）および第２部分Ｐ２（Ｄ）と異なる層で形成されている。

この場合、例えば、電極ＥＬＡ〜ＥＬＤのそれぞれにおいて、第１部分と第２部分とを接続する連結部分は、第１部分と第２部分が形成されている層の上層の層や下層の層に形成され、連結部分と第１部分の接続、および、連結部分と第２部分の接続は、例えば、プラグを介して行われることになる。

＜変形例３＞
続いて、本変形例３における容量素子ＣＡＰ４について説明する。図８は、本変形例３における容量素子ＣＡＰ４の構成を示す模式図である。図８に示すように、例えば、本変形例３における容量素子ＣＡＰ４は、複数層にわたって容量が形成された３次元構造をしている。このような３次元構造をした容量素子ＣＡＰ４においても、各層に形成される容量に実施の形態１における技術的思想を適用することができる。

具体的に、図８では、積層された３層のそれぞれに、実施の形態１の第１特徴点および第２特徴点を備えた容量が形成されており、積層配置された容量のそれぞれの一方の電極が共通のノードＸと接続され、積層配置された容量のそれぞれの他方の電極が共通のノードＹと接続されている。このように本実施の形態１における技術的思想は、一平面に形成された容量素子に限らず、図８に示すような３次元構造を有する容量素子ＣＡＰ４にも適用することができる。

＜変形例４＞
次に、本変形例４における容量素子ＣＡＰ５について説明する。図９は、本変形例４における容量素子ＣＡＰ５の平面構成を示す図である。図９に示す本変形例４における容量素子ＣＡＰ５の構成は、図５（ａ）に示す実施の形態１における容量素子ＣＡＰ１とほぼ同様の構成をしているため、相違点を中心に説明する。

図９において、以下では、特に、櫛形電極ＣＳＥ１の一部を構成する電極ＥＬＡと、櫛形電極ＣＳＥ２の一部を構成する電極ＥＬＢに着目して、本変形例４の特徴点について説明する。図９に示すように、電極ＥＬＡと電極ＥＬＢとは、互いに隣り合う位置に配置されており、互いに一定距離を維持しながら並行に延在している。

ここで、本変形例４の特徴点は、図９に示すように、電極ＥＬＡが、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）に分割され、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）が第１連結部分ＣＮＰ１（Ａ）で接続され、第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）が第２連結部分ＣＮＰ２（Ａ）で接続されている点にある。つまり、図５（ａ）に示す実施の形態１では、電極ＥＬＡが２つの部分に分割されて、分割された部分を接続する１つの連結部分を有するように構成されていた。これに対し、図９に示す本変形例４における容量素子ＣＡＰ５では、電極ＥＬＡが３つの部分に分割されて、分割された部分を接続する２つの連結部分を有するように構成されている点が相違点である。

同様に、本変形例４では、図９に示すように、電極ＥＬＢも、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ｂ）に分割され、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）が第１連結部分ＣＮＰ１（Ｂ）で接続され、第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ｂ）が第２連結部分ＣＮＰ２（Ｂ）で接続されている。

このように構成されている本変形例４における容量素子ＣＡＰ５においても、実施の形態１における第１特徴点が反映されている。すなわち、互いに隣り合う電極ＥＬＡと電極ＥＬＢに着目すると、電極ＥＬＡは、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）に分割され、かつ、電極ＥＬＡと隣り合う電極ＥＬＢも、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ａ）に分割される。

そして、電極ＥＬＡの第１部分Ｐ１（Ａ）と電極ＥＬＢの第２部分Ｐ２（Ｂ）と電極ＥＬＡの第３部分Ｐ３（Ａ）を同じ第１マスクによる第１パターニングで形成する一方、電極ＥＬＡの第２部分Ｐ２（Ａ）と電極ＥＬＢの第１部分Ｐ１（Ｂ）と電極ＥＬＢの第３部分Ｐ３（Ｂ）を同じ第２マスクによる第２パターニングで形成する。つまり、本変形例４でも、図９に示すように、互いに相対する電極ＥＬＡの第１部分Ｐ１（Ａ）と電極ＥＬＢの第１部分Ｐ１（Ｂ）は、互いに異なるマスクによるパターニングで形成され、かつ、互いに相対する電極ＥＬＡの第２部分Ｐ２（Ａ）と電極ＥＬＢの第２部分Ｐ２（Ｂ）も、互いに異なるマスクによるパターニングで形成されることになる。さらに、互いに相対する電極ＥＬＡの第３部分Ｐ３（Ａ）と電極ＥＬＢの第３部分Ｐ３（Ｂ）も、互いに異なるマスクによるパターニングで形成される。

この結果、本変形例４においても、実施の形態１と同様に第１特徴点を有することから、マスク間の位置ずれに起因する特性変動の影響を低減した高精度な容量素子ＣＡＰ５を提供することができる。特に、容量値の変動を効果的に抑制する観点からは、第１パターニングの面積と第２パターニングの面積を概ね等しくすることが望ましいことは、実施の形態１と同様である。

また、本変形例４においても、実施の形態１と同様に第２特徴点を有している。すなわち、本変形例４でも、例えば、図９に示すように、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を第１連結部分ＣＮＰ１（Ａ）で接続し、かつ、第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）を第２連結部分ＣＮＰ２（Ａ）で接続した構成から電極ＥＬＡを形成している。同様に、本変形例４では、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を第１連結部分ＣＮＰ１（Ｂ）で接続し、かつ、第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ｂ）を第２連結部分ＣＮＰ２（Ｂ）で接続した構成から電極ＥＬＢを形成している。

これにより、本変形例４によれば、第１連結部分と第２連結部分を有する電極構造を採用することによって、電極ＥＬＡと電極ＥＬＢのそれぞれにおいて、マスク間の位置ずれに起因する第１部分と第２部分の接続信頼性の低下や第２部分と第３部分の接続信頼性の低下を抑制することができる。

＜変形例５＞
続いて、本変形例５における容量素子ＣＡＰ６について説明する。本変形例５における容量素子ＣＡＰ６は、上述した変形例４の構成と変形例１の構成を組み合わせた構成に対応する。図１０は、本変形例５における容量素子ＣＡＰ６の平面構成を示す図である。

図１０に示すように、本変形例５における容量素子ＣＡＰ６も第１特徴点および第２特徴点を有していることから、実施の形態１と同様の効果を得ることができる。すなわち、本変形例５においても、マスク間の位置ずれに起因する特性変動の影響を低減した高精度な容量素子ＣＡＰ６を提供することができるとともに、マスク間の位置ずれに起因する第１部分と第２部分の接続信頼性の低下や第２部分と第３部分の接続信頼性の低下を抑制することができる。

さらに、本変形例５では、例えば、電極ＥＬＡの第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続する第１連結部分が、第１部分Ｐ１（Ａ）と一体的に形成されているとともに、電極ＥＬＡの第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）を接続する第２連結部分が、第２部分Ｐ２（Ａ）と一体的に形成されている。同様に、本変形例５では、電極ＥＬＢの第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を接続する第１連結部分が、第１部分Ｐ１（Ｂ）と一体的に形成されているとともに、電極ＥＬＢの第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ｂ）を接続する第２連結部分が、第２部分Ｐ２（Ｂ）と一体的に形成されている。

したがって、本変形例５の構成によれば、第１部分のパターニングによって、同時に第１連結部分も形成することができ、かつ、第２部分のパターニングによって、同時に第２連結部分も形成することができるため、ダブルパターニング法を使用しながらも、容量素子ＣＡＰ６の製造工程を簡略化することができる。

＜変形例６＞
次に、本変形例６における容量素子ＣＡＰ７について説明する。本変形例６における容量素子ＣＡＰ７は、上述した変形例４の構成と変形例２の構成を組み合わせた構成に対応する。図１１は、本変形例６における容量素子ＣＡＰ７の平面構成を示す図である。

図１１に示すように、本変形例６における容量素子ＣＡＰ７も第１特徴点および第２特徴点を有していることから、実施の形態１と同様の効果を得ることができる。すなわち、本変形例６においても、マスク間の位置ずれに起因する特性変動の影響を低減した高精度な容量素子ＣＡＰ７を提供することができるとともに、マスク間の位置ずれに起因する第１部分と第２部分の接続信頼性の低下や第２部分と第３部分の接続信頼性の低下を抑制することができる。

さらに、本変形例６では、例えば、電極ＥＬＡの第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続する第１連結部分ＣＮＰ１（Ａ）が、第１部分Ｐ１（Ａ）や第２部分Ｐ２（Ａ）と異なる層で形成されているとともに、電極ＥＬＡの第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）を接続する第２連結部分ＣＮＰ２（Ａ）も、第２部分Ｐ２（Ａ）や第３部分Ｐ３（Ａ）と異なる層で形成されている。同様に、本変形例６では、電極ＥＬＢの第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を接続する第１連結部分ＣＮＰ１（Ｂ）が、第１部分Ｐ１（Ｂ）や第２部分Ｐ２（Ａ）と異なる層で形成されているとともに、電極ＥＬＢの第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ｂ）を接続する第２連結部分ＣＮＰ２（Ｂ）が、第２部分Ｐ２（Ｂ）や第３部分Ｐ３（Ａ）と異なる層で形成されている。

この場合、例えば、電極ＥＬＡと電極ＥＬＢのそれぞれにおいて、第１部分と第２部分とを接続する第１連結部分は、第１部分と第２部分が形成されている層の上層の層や下層の層に形成され、第１連結部分と第１部分の接続、および、第１連結部分と第２部分の接続は、例えば、プラグを介して行われることになる。同様に、第２部分と第３部分とを接続する第２連結部分は、第２部分と第３部分が形成されている層の上層の層や下層の層に形成され、第２連結部分と第２部分の接続、および、第２連結部分と第３部分の接続は、例えば、プラグを介して行われることになる。

＜変形例７＞
続いて、本変形例７における容量素子ＣＡＰ８について説明する。図１２は、本変形例７における容量素子ＣＡＰ８の平面構成を示す図である。図１２に示す本変形例７における容量素子ＣＡＰ８の構成は、図５（ａ）に示す実施の形態１における容量素子ＣＡＰ１とほぼ同様の構成をしているため、相違点を中心に説明する。

図１２において、以下では、特に、櫛形電極ＣＳＥ１の一部を構成する電極ＥＬＡと、櫛形電極ＣＳＥ２の一部を構成する電極ＥＬＢに着目して、本変形例７の特徴点について説明する。図１２に示すように、電極ＥＬＡと電極ＥＬＢとは、互いに隣り合う位置に配置されており、互いに一定距離を維持しながら並行に延在している。

ここで、本変形例７では、図１２に示すように、電極ＥＬＡが、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）と第４部分Ｐ４（Ａ）に分割されている。そして、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）が第１連結部分ＣＮＰ１（Ａ）で接続され、第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）が第２連結部分ＣＮＰ２（Ａ）で接続され、第３部分Ｐ３（Ａ）と第４部分Ｐ４（Ａ）が第３連結部分ＣＮＰ３で接続されている。

つまり、図５（ａ）に示す実施の形態１では、電極ＥＬＡが２つの部分に分割されて、分割された部分を接続する１つの連結部分を有するように構成されていた。これに対し、図１２に示す本変形例７における容量素子ＣＡＰ８では、電極ＥＬＡが４つの部分に分割されて、分割された部分を接続する３つの連結部分を有するように構成されている点が相違点である。

同様に、本変形例７では、図１２に示すように、電極ＥＬＢも、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ｂ）と第４部分Ｐ４（Ｂ）に分割されている。そして、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）が第１連結部分ＣＮＰ１（Ｂ）で接続され、第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ｂ）が第２連結部分ＣＮＰ２（Ｂ）で接続され、第３部分Ｐ３（Ｂ）と第４部分Ｐ４（Ｂ）が第３連結部分ＣＮＰ３で接続されている。

このように構成されている本変形例７における容量素子ＣＡＰ８においても、実施の形態１における第１特徴点が反映されている。すなわち、互いに隣り合う電極ＥＬＡと電極ＥＬＢに着目すると、電極ＥＬＡの第１部分Ｐ１（Ａ）と電極ＥＬＡの第３部分Ｐ３（Ａ）と電極ＥＬＢの第２部分Ｐ２（Ｂ）と電極ＥＬＢの第４部分Ｐ４（Ｂ）を同じ第１マスクによる第１パターニングで形成する。一方、電極ＥＬＡの第２部分Ｐ２（Ａ）と電極ＥＬＡの第４部分Ｐ４（Ａ）と電極ＥＬＢの第１部分Ｐ１（Ｂ）と電極ＥＬＢの第３部分Ｐ３（Ｂ）を同じ第２マスクによる第２パターニングで形成する。つまり、本変形例７でも、図１２に示すように、互いに相対する電極ＥＬＡの第１部分Ｐ１（Ａ）と電極ＥＬＢの第１部分Ｐ１（Ｂ）は、互いに異なるマスクによるパターニングで形成され、かつ、互いに相対する電極ＥＬＡの第２部分Ｐ２（Ａ）と電極ＥＬＢの第２部分Ｐ２（Ｂ）も、互いに異なるマスクによるパターニングで形成されることになる。さらに、互いに相対する電極ＥＬＡの第３部分Ｐ３（Ａ）と電極ＥＬＢの第３部分Ｐ３（Ｂ）も、互いに異なるマスクによるパターニングで形成され、互いに相対する電極ＥＬＡの第４部分Ｐ４（Ａ）と電極ＥＬＢの第４部分Ｐ４（Ｂ）も、互いに異なるマスクによるパターニングで形成される。

この結果、本変形例７においても、実施の形態１と同様に第１特徴点を有することから、マスク間の位置ずれに起因する特性変動の影響を低減した高精度な容量素子ＣＡＰ８を提供することができる。特に、容量値の変動を効果的に抑制する観点からは、第１パターニングの面積と第２パターニングの面積を概ね等しくすることが望ましいことは、実施の形態１と同様である。

また、本変形例７においても、実施の形態１と同様に第２特徴点を有している。すなわち、本変形例７でも、例えば、図１２に示すように、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を第１連結部分ＣＮＰ１（Ａ）で接続し、かつ、第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）を第２連結部分ＣＮＰ２（Ａ）で接続し、第３部分Ｐ３（Ａ）と第４部分Ｐ４（Ａ）を第３連結部分ＣＮＰ３（Ａ）で接続した構成から電極ＥＬＡを形成している。同様に、本変形例７では、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を第１連結部分ＣＮＰ１（Ｂ）で接続し、かつ、第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ｂ）を第２連結部分ＣＮＰ２（Ｂ）で接続し、第３部分Ｐ３（Ｂ）と第４部分Ｐ４（Ｂ）を第３連結部分ＣＮＰ３（Ｂ）で接続した構成から電極ＥＬＢを形成している。

これにより、本変形例７によれば、第１連結部分と第２連結部分と第３連結部分を有する電極構造を採用することによって、電極ＥＬＡと電極ＥＬＢのそれぞれにおいて、マスク間の位置ずれに起因する第１部分と第２部分の接続信頼性の低下や、第２部分と第３部分の接続信頼性の低下や、第３部分と第４部分の接続信頼性の低下を抑制することができる。

＜変形例８＞
次に、本変形例８における容量素子ＣＡＰ９について説明する。本変形例８における容量素子ＣＡＰ９は、上述した変形例７の構成と変形例１の構成を組み合わせた構成に対応する。図１３は、本変形例８における容量素子ＣＡＰ９の平面構成を示す図である。

図１３に示すように、本変形例８における容量素子ＣＡＰ９も第１特徴点および第２特徴点を有していることから、実施の形態１と同様の効果を得ることができる。すなわち、本変形例８においても、マスク間の位置ずれに起因する特性変動の影響を低減した高精度な容量素子ＣＡＰ９を提供することができるとともに、マスク間の位置ずれに起因する第１部分と第２部分の接続信頼性の低下や、第２部分と第３部分の接続信頼性の低下や、第３部分と第４部分の接続信頼性の低下を抑制することができる。

さらに、本変形例８では、例えば、電極ＥＬＡの第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続する第１連結部分が、第１部分Ｐ１（Ａ）と一体的に形成されているとともに、電極ＥＬＡの第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）を接続する第２連結部分が、第２部分Ｐ２（Ａ）と一体的に形成されている。また、電極ＥＬＡの第３部分Ｐ３（Ａ）と第４部分Ｐ４（Ａ）を接続する第３連結部分が、第３部分Ｐ３（Ａ）と一体的に形成されている。

同様に、本変形例８では、電極ＥＬＢの第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を接続する第１連結部分が、第１部分Ｐ１（Ｂ）と一体的に形成されているとともに、電極ＥＬＢの第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ｂ）を接続する第２連結部分が、第２部分Ｐ２（Ｂ）と一体的に形成されている。また、電極ＥＬＢの第３部分Ｐ３（Ｂ）と第４部分Ｐ４（Ｂ）を接続する第３連結部分が、第３部分Ｐ３（Ｂ）と一体的に形成されている。

したがって、本変形例８の構成によれば、第１部分のパターニングによって、同時に第１連結部分および第３連結部分も形成することができ、かつ、第２部分のパターニングによって、同時に第２連結部分も形成することができるため、ダブルパターニング法を使用しながらも、容量素子ＣＡＰ９の製造工程を簡略化することができる。

＜変形例９＞
続いて、本変形例９における容量素子ＣＡＰ１０について説明する。本変形例９における容量素子ＣＡＰ１０は、上述した変形例７の構成と変形例２の構成を組み合わせた構成に対応する。図１４は、本変形例９における容量素子ＣＡＰ１０の平面構成を示す図である。図１４に示すように、本変形例９における容量素子ＣＡＰ１０も第１特徴点および第２特徴点を有していることから、実施の形態１と同様の効果を得ることができる。すなわち、本変形例９においても、マスク間の位置ずれに起因する特性変動の影響を低減した高精度な容量素子ＣＡＰ１０を提供することができるとともに、マスク間の位置ずれに起因する第１部分と第２部分の接続信頼性の低下や、第２部分と第３部分の接続信頼性の低下や、第３部分と第４部分の接続信頼性の低下を抑制することができる。

さらに、本変形例９では、例えば、電極ＥＬＡの第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続する第１連結部分ＣＮＰ１（Ａ）が、第１部分Ｐ１（Ａ）や第２部分Ｐ２（Ａ）と異なる層で形成されているとともに、電極ＥＬＡの第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）を接続する第２連結部分ＣＮＰ２（Ａ）も、第２部分Ｐ２（Ａ）や第３部分Ｐ３（Ａ）と異なる層で形成されている。また、電極ＥＬＡの第３部分Ｐ３（Ａ）と第４部分Ｐ４（Ａ）を接続する第３連結部分ＣＮＰ３（Ａ）が、第３部分Ｐ３（Ａ）や第４部分Ｐ４（Ａ）と異なる層で形成されている。

同様に、本変形例９では、電極ＥＬＢの第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を接続する第１連結部分ＣＮＰ１（Ｂ）が、第１部分Ｐ１（Ｂ）や第２部分Ｐ２（Ａ）と異なる層で形成されているとともに、電極ＥＬＢの第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ｂ）を接続する第２連結部分ＣＮＰ２（Ｂ）が、第２部分Ｐ２（Ｂ）や第３部分Ｐ３（Ａ）と異なる層で形成されている。また、電極ＥＬＢの第３部分Ｐ３（Ｂ）と第４部分Ｐ４（Ｂ）を接続する第３連結部分ＣＮＰ３（Ｂ）が、第３部分Ｐ３（Ｂ）や第４部分Ｐ４（Ｂ）と異なる層で形成されている。

この場合、例えば、電極ＥＬＡと電極ＥＬＢのそれぞれにおいて、第１部分と第２部分とを接続する第１連結部分は、第１部分と第２部分が形成されている層の上層の層や下層の層に形成され、第１連結部分と第１部分の接続、および、第１連結部分と第２部分の接続は、例えば、プラグを介して行われることになる。同様に、第２部分と第３部分とを接続する第２連結部分は、第２部分と第３部分が形成されている層の上層の層や下層の層に形成され、第２連結部分と第２部分の接続、および、第２連結部分と第３部分の接続は、例えば、プラグを介して行われることになる。また、第３部分と第４部分とを接続する第３連結部分は、第３部分と第４部分が形成されている層の上層の層や下層の層に形成され、第３連結部分と第３部分の接続、および、第３連結部分と第４部分の接続は、例えば、プラグを介して行われることになる。

（実施の形態２）
＜配線への基本思想の適用の有用性＞
前記実施の形態１では、基本思想を導体パターンから構成される容量素子に適用する例について説明したが、本実施の形態２では、基本思想を導体パターンから構成される配線に適用する例について説明する。

例えば、ダブルパターニング法は、現状の微細加工技術の性能限界を超える微細化に対応できる利点があるため、単一マスクでの微細加工技術では加工が困難な微細な配線の形成にも対応することができる。その一方で、ダブルパターニング法では、マスク間の位置ずれが発生する可能性があるため、このマスク間の位置ずれによって、配線間の距離が設計値からずれることが考えられる。この場合、配線間の寄生容量が変動することになる。

このように配線間の寄生容量が変動すると、配線を伝達する信号の遅延時間が変動することを意味する。したがって、配線を伝達する信号の種類として、デジタル信号を考えると、デジタル信号では、信号間のタイミング制御が重要になってくる。このため、配線間の寄生容量が変動すると、デジタル信号の遅延時間も変動することになり、デジタル信号間のタイミングがずれることが想定される。この場合、デジタル回路が正常に動作しなくなる可能性も考えられる。したがって、半導体装置の動作信頼性を向上する観点から、マスク間の位置ずれに起因する配線間の寄生容量の変動をできるだけ低減する必要がある。

そこで、導体パターンから構成される配線の形成にも、前記実施の形態１で説明した基本思想を適用することが有用である。以下に、この点について説明する。

＜配線への基本思想の適用例＞
図１５（ａ）は、本実施の形態２における配線群の平面構成を示す図である。図１５（ａ）において、本実施の形態２における配線群は、配線ＬＡと配線ＬＢと配線ＬＣを備えている。このとき、配線ＬＡと配線ＬＢと配線ＬＣは、互いに並行するように配置されており、配線ＬＡと配線ＬＢとの間の距離、および、配線ＬＢと配線ＬＣの間の距離は、共に「Ｌ」となっている。

そして、配線ＬＡは、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）を有し、さらに、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続する第１連結部分ＣＮＰ１（Ａ）と、第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）を接続する第２連結部分ＣＮＰ２（Ａ）を有している。ここで、配線ＬＡの第１部分Ｐ１（Ａ）は、ｙ方向に延在するように配置され、かつ、配線ＬＡの第２部分Ｐ２（Ａ）は、ｙ方向に延在するとともに、ｙ方向と直交するｘ方向に第１部分Ｐ１（Ａ）からずれて配置されている。さらに、配線ＬＡの第３部分Ｐ３（Ａ）は、ｙ方向に延在するとともに、ｙ方向と直交するｘ方向に第２部分Ｐ２（Ａ）からずれて配置されている。そして、第１連結部分ＣＮＰ１（Ａ）は、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続しながら、ｘ方向に延在するように配置されており、第２連結部分ＣＮＰ２（Ａ）は、第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）を接続しながら、ｘ方向に延在するように配置されている。

同様に、配線ＬＢは、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ｂ）を有し、さらに、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を接続する第１連結部分ＣＮＰ１（Ｂ）と、第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ｂ）を接続する第２連結部分ＣＮＰ２（Ｂ）を有している。ここで、配線ＬＢの第１部分Ｐ１（Ｂ）は、ｙ方向に延在するように配置され、かつ、配線ＬＢの第２部分Ｐ２（Ｂ）は、ｙ方向に延在するとともに、ｙ方向と直交するｘ方向に第１部分Ｐ１（Ｂ）からずれて配置されている。さらに、配線ＬＢの第３部分Ｐ３（Ｂ）は、ｙ方向に延在するとともに、ｙ方向と直交するｘ方向に第２部分Ｐ２（Ｂ）からずれて配置されている。そして、第１連結部分ＣＮＰ１（Ｂ）は、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）を接続しながら、ｘ方向に延在するように配置されており、第２連結部分ＣＮＰ２（Ｂ）は、第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ｂ）を接続しながら、ｘ方向に延在するように配置されている。

また、配線ＬＣは、第１部分Ｐ１（Ｃ）と第２部分Ｐ２（Ｃ）と第３部分Ｐ３（Ｃ）を有し、さらに、第１部分Ｐ１（Ｃ）と第２部分Ｐ２（Ｃ）を接続する第１連結部分ＣＮＰ１（Ｃ）と、第２部分Ｐ２（Ｃ）と第３部分Ｐ３（Ｃ）を接続する第２連結部分ＣＮＰ２（Ｃ）を有している。ここで、配線ＬＣの第１部分Ｐ１（Ｃ）は、ｙ方向に延在するように配置され、かつ、配線ＬＣの第２部分Ｐ２（Ｃ）は、ｙ方向に延在するとともに、ｙ方向と直交するｘ方向に第１部分Ｐ１（Ｃ）からずれて配置されている。さらに、配線ＬＣの第３部分Ｐ３（Ｃ）は、ｙ方向に延在するとともに、ｙ方向と直交するｘ方向に第２部分Ｐ２（Ｃ）からずれて配置されている。そして、第１連結部分ＣＮＰ１（Ｃ）は、第１部分Ｐ１（Ｃ）と第２部分Ｐ２（Ｃ）を接続しながら、ｘ方向に延在するように配置されており、第２連結部分ＣＮＰ２（Ｃ）は、第２部分Ｐ２（Ｃ）と第３部分Ｐ３（Ｃ）を接続しながら、ｘ方向に延在するように配置されている。

本実施の形態２における配線群において、互いに隣り合う配線ＬＡと配線ＬＢに着目すると、配線ＬＡは、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）とに分割され、かつ、配線ＬＡと隣り合う配線ＬＢも、第１部分Ｐ１（Ｂ）と第２部分Ｐ２（Ｂ）と第３部分Ｐ３（Ｂ）とに分割される。そして、配線ＬＡの第１部分Ｐ１（Ａ）と配線ＬＡの第３部分Ｐ３（Ａ）と配線ＬＢの第２部分Ｐ２（Ｂ）を同じ第１マスクによる第１パターニングで形成する。一方、配線ＬＡの第２部分Ｐ２（Ａ）と配線ＬＢの第１部分Ｐ１（Ｂ）と配線ＬＢの第３部分Ｐ３（Ｂ）を同じ第２マスクによる第２パターニングで形成する。すなわち、図１５（ａ）に示すように、互いに相対する配線ＬＡの第１部分Ｐ１（Ａ）と配線ＬＢの第１部分Ｐ１（Ｂ）は、互いに異なるマスクによるパターニングで形成され、かつ、互いに相対する配線ＬＡの第２部分Ｐ２（Ａ）と配線ＬＢの第２部分Ｐ２（Ｂ）も、互いに異なるマスクによるパターニングで形成されることになる。同様に、互いに相対する配線ＬＡの第３部分Ｐ３（Ａ）と配線ＬＢの第３部分Ｐ３（Ｂ）は、互いに異なるマスクによるパターニングで形成される。

これにより、本実施の形態２における配線群によれば、第１パターニングで使用される第１マスクと、第２パターニングで使用される第２マスクの間に位置ずれが生じた場合でも、寄生容量値の変動を抑制することができる。

例えば、図１５（ｂ）に示すように、第１パターニングで使用される第１マスクの位置が、第２パターニングで使用される第２マスクの位置に対して、「ａ」だけｘ方向（右側）にずれたとする。

この場合、互いに隣り合う配線ＬＡと配線ＬＢに着目すると、図１５（ｂ）に示すように、配線ＬＡの第１部分Ｐ１（Ａ）と配線ＬＢの第１部分Ｐ１（Ｂ）との関係では、左側に配置されている配線ＬＡの第１部分Ｐ１（Ａ）が右側にシフトすることになり、これによって、互いに相対する配線ＬＡの第１部分Ｐ１（Ａ）と配線ＬＢの第１部分Ｐ１（Ｂ）との間の距離は、「Ｌ−ａ」に狭まることになる。この結果、配線ＬＡの第１部分Ｐ１（Ａ）と配線ＬＢの第１部分Ｐ１（Ｂ）との間の関係では、マスク間の位置ずれに起因する寄生容量の変化は、大きくなる方向の変化となる。

一方、図１５（ｂ）に示すように、配線ＬＡの第２部分Ｐ２（Ａ）と配線ＬＢの第２部分Ｐ２（Ｂ）との関係では、右側に配置されている配線ＬＢの第２部分Ｐ２（Ｂ）が右側にシフトすることになり、これによって、互いに相対する配線ＬＡの第２部分Ｐ２（Ａ）と配線ＬＢの第２部分Ｐ２（Ｂ）との間の距離は、「Ｌ＋ａ」に広がることになる。この結果、配線ＬＡの第２部分Ｐ２（Ａ）と配線ＬＢの第２部分Ｐ２（Ｂ）との間の関係では、マスク間の位置ずれに起因する寄生容量の変化は、小さくなる方向の変化となる。

また、図１５（ｂ）に示すように、配線ＬＡの第３部分Ｐ３（Ａ）と配線ＬＢの第３部分Ｐ３（Ｂ）との関係では、左側に配置されている配線ＬＡの第３部分Ｐ３（Ａ）が右側にシフトすることになり、これによって、互いに相対する配線ＬＡの第３部分Ｐ３（Ａ）と配線ＬＢの第３部分Ｐ３（Ｂ）との間の距離は、「Ｌ−ａ」に狭まることになる。この結果、配線ＬＡの第３部分Ｐ３（Ａ）と配線ＬＢの第３部分Ｐ３（Ｂ）との間の関係では、マスク間の位置ずれに起因する寄生容量の変化は、大きくなる方向の変化となる。

したがって、配線ＬＡと配線ＬＢの全体の寄生容量を考えた場合、マスク間の位置ずれに起因する全体容量の変化は、配線ＬＡの第１部分Ｐ１（Ａ）と配線ＬＢの第１部分Ｐ１（Ｂ）の間の寄生容量の増加と、配線ＬＡの第２部分Ｐ２（Ａ）と配線ＬＢの第２部分Ｐ２（Ｂ）の間の寄生容量の減少と、配線ＬＡの第３部分Ｐ３（Ａ）と配線ＬＢの第３部分Ｐ３（Ｂ）の間の寄生容量の増加によって、相殺されて低減される。この結果、本実施の形態２における配線群によれば、マスク間の位置ずれに起因する配線ＬＡと配線ＬＢとの間の寄生容量変動を小さくすることができ、これによって、半導体装置の特性変動を抑制することができる。なお、ここでは、配線ＬＡと配線ＬＢに着目して説明したが、配線ＬＢと配線ＬＣとの関係においても同様に考えることができる。

以上のように、配線ＬＡと配線ＬＢで形成される寄生容量の変動、配線ＬＢと配線ＬＣで形成される寄生容量の変動を低減することができるので、本実施の形態２によれば、マスク間の位置ずれに起因する寄生容量変動の影響を低減した配線群を形成することができる。特に、寄生容量値の変動を効果的に抑制する観点からは、第１パターニングの面積と第２パターニングの面積を概ね等しくすることが望ましい。

続いて、図１５（ａ）および図１５（ｂ）に示す本実施の形態２における配線群によれば、関連技術における配線群に比べて、マスク間の位置ずれに起因する寄生容量変動を抑制できる点について定量的な観点から説明する。

まず、図１５（ａ）は、ダブルパターニング法において、第１パターニングで使用される第１マスクと、第２パターニングで使用される第２マスクの間に位置ずれが生じない状態で、配線ＬＡと配線ＬＢと配線ＬＣが形成された場合が示されている。この場合、配線ＬＡと配線ＬＢの間、配線ＬＢと配線ＬＣの間の間隔は、共に等しく、例えば、「Ｌ」となっている。ここで、配線ＬＢと配線ＬＣに着目して、配線ＬＢと配線ＬＣとの間の寄生容量値を「Ｃ」とする。

次に、図１５（ｂ）は、第２パターニングで使用される第２マスクに対して、第１パターニングで使用される第１マスクがｘ方向に「ａ」だけ位置ずれを起こした状態で、配線ＬＡと配線ＬＢと配線ＬＣが形成された場合を示す図である。図１５（ｂ）において、配線ＬＢと配線ＬＣに着目すると、第２マスクに対して第１マスクがｘ方向に「ａ」だけ位置ずれを起こした結果、マスク間に位置ずれが存在する状態での配線ＬＢと配線ＬＣとの間の寄生容量は、概ね以下に示す（式６）のようになる。

１／２・Ｃ・Ｌ／（Ｌ−ａ）＋１／２・Ｃ・Ｌ／（Ｌ＋ａ） ・・・（式６）
したがって、マスク間に位置ずれがない場合との差分は、（式７）のようになる。

差分＝Ｃ−｛１／２・Ｃ・Ｌ／（Ｌ−ａ）＋１／２・Ｃ・Ｌ／（Ｌ＋ａ）｝
＝−Ｃ・ａ・ａ／｛（Ｌ＋ａ）（Ｌ−ａ）｝ ・・・（式７）
以上のことから、ダブルパターニング法において、マスク間の位置ずれが存在する場合、本実施の形態２おける配線ＬＢと配線ＬＣとの間の寄生容量値は、「Ｃ」から（式７）で示す差分だけ変動することになる。

ここで、関連技術として、直線形状の配線ＬＢの全体と直線形状の配線ＬＣの全体を別マスクで形成する技術を考える。この場合、関連技術において、ｘ方向に「ａ」だけ配線ＬＢを形成するマスクが位置ずれを起こしたとすると、マスク間に位置ずれが存在する状態での配線ＬＢと配線ＬＣとの間の寄生容量は、以下に示す（式８）のようになる。

Ｃ・Ｌ／（Ｌ−ａ） ・・・（式８）
したがって、関連技術において、マスク間に位置ずれがない場合との差分は、（式９）のようになる。

差分＝Ｃ−Ｃ・Ｌ／（Ｌ−ａ）
＝（−Ｃ・ａ・ａ−Ｃ・Ｌ・ａ）／｛（Ｌ＋ａ）（Ｌ−ａ）｝ ・・・（式９）
したがって、（式７）と（式９）からわかるように、本実施の形態２では、（式７）の分子に「ａ」の一次項が含まれておらず、「ａ」の二次項だけが含まれている一方、関連技術では、（式９）の分子に「ａ」の二次項だけでなく、「ａ」の一次項も含まれている。ここで、「ａ」が微小量であることを考慮すれば、「ａ」の二次項は、「ａ」の一次項に比べて無視できる程度に小さくなる。このため、本実施の形態２の寄生容量は、関連技術の寄生容量よりも小さくすることができるのである。

つまり、本実施の形態２における配線群によれば、ダブルパターニング法を使用しても、マスク間の位置ずれに起因する寄生容量変動を小さくすることができる。すなわち、本実施の形態２によれば、単一マスクを使用した微細加工技術の性能限界を超える微細化に対応できるというダブルパターニングの利点を維持しながら、マスクずれに起因する配線群の寄生容量変動を抑制して、半導体装置の動作信頼性を向上できるのである。

さらに、本実施の形態２における配線群においても、例えば、配線ＬＡに着目すると、図１５（ａ）および図１５（ｂ）に示すように、第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を第１連結部分ＣＮＰ１（Ａ）で接続し、かつ、第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）を第２連結部分ＣＮＰ２（Ａ）で接続した構成から配線ＬＡを形成している。

これにより、本実施の形態２によれば、マスク間の位置ずれに起因する容量変動を抑制することができるという利点を保持しながら、上述した第１連結部分ＣＮＰ１（Ａ）および第２連結部分ＣＮＰ２（Ａ）を有する配線構造を採用することによって、配線ＬＡ〜配線ＬＣのそれぞれにおいて、マスク間の位置ずれに起因する第１部分と第２部分の接続信頼性の低下を抑制することができる。

＜変形例１＞
次に、実施の形態２の変形例１における配線群について説明する。本変形例１における配線群は、上述した実施の形態２の構成と前記実施の形態１の変形例１の構成を組み合わせた構成に対応する。

図１６は、本変形例１における配線群の平面構成を示す図である。図１６に示すように、本変形例１における配線群も、実施の形態２と同様の特徴点を有していることから、実施の形態２と同様の効果を得ることができる。すなわち、本変形例１においても、マスク間の位置ずれに起因する寄生容量変動を抑制した配線群を提供することができるとともに、マスク間の位置ずれに起因する第１部分と第２部分の接続信頼性の低下や、第２部分と第３部分の接続信頼性の低下を抑制することができる。

さらに、本変形例１では、配線ＬＡに着目すると、例えば、配線ＬＡの第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続する第１連結部分が、第１部分Ｐ１（Ａ）と一体的に形成されているとともに、配線ＬＡの第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）を接続する第２連結部分が、第３部分Ｐ３（Ａ）と一体的に形成されている。また、配線ＬＢおよび配線ＬＣについても配線ＬＡと同様の構成をしている。

したがって、本変形例１の構成によれば、ダブルパターニング法を使用しながらも、配線群の製造工程を簡略化することができる。

＜変形例２＞
続いて、実施の形態２の変形例２における配線群について説明する。本変形例２における配線群は、上述した実施の形態２の構成と前記実施の形態１の変形例２の構成を組み合わせた構成に対応する。

図１７は、本変形例２における配線群の平面構成を示す図である。図１７に示すように、本変形例２における配線群も、実施の形態２と同様の特徴点を有していることから、実施の形態２と同様の効果を得ることができる。すなわち、本変形例２においても、マスク間の位置ずれに起因する寄生容量変動を抑制した配線群を提供することができるとともに、マスク間の位置ずれに起因する第１部分と第２部分の接続信頼性の低下や、第２部分と第３部分の接続信頼性の低下を抑制することができる。

さらに、本変形例２では、配線ＬＡに着目すると、例えば、配線ＬＡの第１部分Ｐ１（Ａ）と第２部分Ｐ２（Ａ）を接続する第１連結部分ＣＮＰ１（Ａ）が、第１部分Ｐ１（Ａ）や第２部分Ｐ２（Ａ）と異なる層で形成されているとともに、配線ＬＡの第２部分Ｐ２（Ａ）と第３部分Ｐ３（Ａ）を接続する第２連結部分ＣＮＰ２（Ａ）も、第２部分Ｐ２（Ａ）や第３部分Ｐ３（Ａ）と異なる層で形成されている。また、配線ＬＢおよび配線ＬＣについても配線ＬＡと同様の構成をしている。

この場合、例えば、配線ＬＡにおいて、第１部分と第２部分とを接続する第１連結部分は、第１部分と第２部分が形成されている層の上層の層や下層の層に形成され、第１連結部分と第１部分の接続、および、第１連結部分と第２部分の接続は、例えば、プラグを介して行われることになる。同様に、第２部分と第３部分とを接続する第２連結部分は、第２部分と第３部分が形成されている層の上層の層や下層の層に形成され、第２連結部分と第２部分の接続、および、第２連結部分と第３部分の接続は、例えば、プラグを介して行われることになる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

ＣＡＰ（Ｒ） 容量素子
ＣＡＰ１ 容量素子
ＣＡＰ２ 容量素子
ＣＡＰ３ 容量素子
ＣＡＰ４ 容量素子
ＣＡＰ５ 容量素子
ＣＡＰ６ 容量素子
ＣＡＰ７ 容量素子
ＣＡＰ８ 容量素子
ＣＡＰ９ 容量素子
ＣＡＰ１０ 容量素子
ＣＮＰ（Ａ） 連結部分
ＣＮＰ（Ｂ） 連結部分
ＣＮＰ（Ｃ） 連結部分
ＣＮＰ（Ｄ） 連結部分
ＣＮＰ１（Ａ） 第１連結部分
ＣＮＰ１（Ｂ） 第１連結部分
ＣＮＰ１（Ｃ） 第１連結部分
ＣＮＰ２（Ａ） 第２連結部分
ＣＮＰ２（Ｂ） 第２連結部分
ＣＮＰ２（Ｃ） 第２連結部分
ＣＮＰ３（Ａ） 第３連結部分
ＣＮＰ３（Ｂ） 第３連結部分
ＣＰＡ 導体パターン
ＣＰＢ 導体パターン
ＣＳＥ１ 櫛形電極
ＣＳＥ２ 櫛形電極
ＥＬＡ 電極
ＥＬＢ 電極
ＥＬＣ 電極
ＥＬＤ 電極
ＬＡ 配線
ＬＢ 配線
ＬＣ 配線
Ｐ１（Ａ） 第１部分
Ｐ１（Ｂ） 第１部分
Ｐ１（Ｃ） 第１部分
Ｐ１（Ｄ） 第１部分
Ｐ２（Ａ） 第２部分
Ｐ２（Ｂ） 第２部分
Ｐ２（Ｃ） 第２部分
Ｐ２（Ｄ） 第２部分
Ｐ３（Ａ） 第３部分
Ｐ３（Ｂ） 第３部分
Ｐ３（Ｃ） 第３部分
Ｐ４（Ａ） 第４部分
Ｐ４（Ｂ） 第４部分
Ｘ ノード
Ｙ ノード

Claims (6)

1. 互いに並行する第１導体パターンと第２導体パターンとを含み、
   前記第１導体パターンが容量素子の第１電極となり、
   前記第２導体パターンが前記容量素子の第２電極となる半導体装置であって、
   前記第１導体パターンおよび前記第２導体パターンのそれぞれは、
   （ａ１）第１方向に延在する第１部分、
   （ａ２）前記第１方向に延在し、かつ、前記第１方向と交差する第２方向に前記第１部分からずれて配置された第２部分、
   （ａ３）前記第１部分と前記第２部分を接続し、前記第２方向に延在する連結部分、
   を有し、
   前記第１導体パターンの前記第１部分と前記第２導体パターンの前記第２部分は、一直線上に配置されている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１電極および前記第２電極は、複数存在し、
   複数の前記第１電極が一体的に接続されて前記容量素子の第１櫛形電極が形成され、
   複数の前記第２電極が一体的に接続されて前記容量素子の第２櫛形電極が形成され、
   前記第１櫛形電極と前記第２櫛形電極は、前記第１電極と前記第２電極が交互に隣り合うように配置されている、半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第１導体パターンの前記第１部分から前記第２導体パターンの前記第２部分を通る仮想直線の中心点に対して、前記第１導体パターンと前記第２導体パターンは、点対称に配置されている、半導体装置。
4. 請求項１に記載の半導体装置において、
   前記第１部分、前記第２部分、および、前記連結部分は、同一の層で形成されている、半導体装置。
5. 請求項１に記載の半導体装置において、
   前記第１部分および前記第２部分は、同一の層で形成され、
   前記連結部分は、前記第１部分および前記第２部分とは異なる層で形成されている、半導体装置。
6. 請求項１に記載の半導体装置において、
   前記互いに並行するとは、前記第１部分と前記第２部分と前記連結部分を有する前記第１導体パターンと、前記第１部分と前記第２部分と前記連結部分を有する前記第２導体パターンとが、前記第１導体パターンと前記第２導体パターンとの間の距離を一定距離に維持しながら延在していることを意味する、半導体装置。

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