JP2013141212A - 信号処理回路および信号処理回路の駆動方法 - Google Patents

信号処理回路および信号処理回路の駆動方法 Download PDF

Info

Publication number
JP2013141212A
JP2013141212A JP2012266299A JP2012266299A JP2013141212A JP 2013141212 A JP2013141212 A JP 2013141212A JP 2012266299 A JP2012266299 A JP 2012266299A JP 2012266299 A JP2012266299 A JP 2012266299A JP 2013141212 A JP2013141212 A JP 2013141212A
Authority
JP
Japan
Prior art keywords
transistor
potential
channel
gate
level potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012266299A
Other languages
English (en)
Other versions
JP2013141212A5 (ja
JP6030424B2 (ja
Inventor
Yasuhiko Takemura
保彦 竹村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012266299A priority Critical patent/JP6030424B2/ja
Publication of JP2013141212A publication Critical patent/JP2013141212A/ja
Publication of JP2013141212A5 publication Critical patent/JP2013141212A5/ja
Application granted granted Critical
Publication of JP6030424B2 publication Critical patent/JP6030424B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
    • H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】高速動作が可能で、消費電力を抑えることができる記憶素子、当該記憶素子を用いた信号処理回路を提供する。
【解決手段】書き込み用のトランジスタとして、オフ抵抗が極めて高い酸化物半導体を用いたトランジスタを用いる。書き込み用のトランジスタのソースと容量素子の第１電極、インバータの入力端子、トランスファーゲートの制御端子等とを接続した記憶素子において、書き込み用のトランジスタがＮチャネル型の場合には、そのしきい値はローレベル電位よりも低くする。そのため、書き込み用のトランジスタのゲートの最高の電位はハイレベル電位でよい。そして、データの電位がハイレベル電位の場合、チャネルとゲート間の電位差がないので、その後に書き込み用のトランジスタがオフとなっても、そのソース側の電位はほとんど変動しない。
【選択図】図２

Description

本発明は、半導体装置を用いた記憶素子および信号処理回路に関する。
近年、バンドギャップの大きな酸化物半導体を用いて作製されたトランジスタで非常に大きなオフ抵抗が発見され、これを用いて記憶素子や信号処理回路を作製することが提案されている（特許文献１乃至特許文献４参照）。また、極めて薄い多結晶シリコン膜でも、通常のトランジスタより３桁以上もオフ抵抗が大きなトランジスタが作製され、これを用いたゲインセルへの応用が提案されている（特許文献５参照）。
これらの記憶素子は、トランジスタのオフ抵抗が高いため、容量素子に蓄積された電荷が消滅するまでに長時間を要し、通常のＳＲＡＭ等のフリップフロップ回路で必要であった記憶保持のための電流の消費が削減でき、より消費電力を少なくできる。あるいは、ＤＲＡＭで必要とされたような極めて大きな容量素子が不要であるため、回路を小型化でき、製造工程の簡略化や歩留まりの向上が図れる。
米国特許出願公開第２０１１／０１２１８７８号明細書 米国特許出願公開第２０１１／０１３４６８３号明細書 米国特許出願公開第２０１１／０１７５６４６号明細書 米国特許出願公開第２０１２／００５６１７５号明細書 米国特許出願公開第２００７／００６３２８７号明細書
このようにオフ電流が小さいと、電荷を保持する容量素子の容量も極めて小さくてよい。例えば、酸化物半導体を用いて作製したトランジスタのオンオフ比は１０１６以上とすることが可能であり、この場合、トランジスタのオフ抵抗は１０２２Ω以上とできる。もし、電荷を１日間保持するのであれば、容量素子の容量は０．１ｆＦもあれば十分である。容量素子の容量が小さいと、トランジスタの応答速度を高めることができる。
特に、酸化物半導体では電界効果移動度がシリコンの１／１０以下であるため、応答速度を高めるためには、容量素子の容量を可能な限り小さくすることが好ましい。例えば、容量素子の容量を０．１ｆＦ、トランジスタの電界効果移動度を１０ｃｍ２／Ｖｓとすると、理論上のオン状態での時定数は１００ｐｓ程度である。
しかしながら、酸化物半導体は、チャネルへの不純物ドーピングによってソースとドレイン間の絶縁を維持することができないため、チャネル長が小さくなると、オフ抵抗が低下する。これを避けるためには、チャネル長をある程度長くすることが求められるが、チャネル幅もチャネル長と同程度の大きさとすると回路面積が増大してしまう。このため、チャネル長は大きいものの、回路面積を増大させないためにチャネル幅は小さいことが必要となる。
このような長チャネルかつ狭チャネルのトランジスタではオン抵抗が上昇し、例えば、チャネル長がチャネル幅の１０倍のトランジスタと０．１ｆＦの容量の容量素子を用いた場合にはオン状態での時定数は１ｎｓ程度となる。オフ抵抗を高めるために、さらにチャネル長を大きくした場合には、より時定数が大きくなる。
もっとも、長チャネルかつ狭チャネルのトランジスタではオフ抵抗も上昇するので、より容量素子の容量を小さくできる。上記の場合であれば、オフ抵抗は１０倍になるので、容量素子の容量は１／１０の０．０１ｆＦとできる。この場合のオン状態での時定数は、１００ｐｓ程度である。
ところで、このように容量素子の容量が小さくなると、トランジスタのゲート容量と同程度か小さい場合も生じる。例えば、チャネル長２００ｎｍ、チャネル幅２０ｎｍ、ゲート絶縁物の厚さ（酸化シリコン換算の厚さ、Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）４ｎｍのトランジスタのゲート容量は０．０４ｆＦである。
この場合には、以下に示すように、オン状態のトランジスタのゲートとチャネル間に保持されていた電荷が、トランジスタがオフとなることにより容量素子に流入し、容量素子の電位が大きく変動する。特に、上述のように、チャネル長の大きなトランジスタでは、この現象が顕著となる。なお、ゲートとソース間の寄生容量によっても、ソースの電位が変動するが、ここではゲートとソース間の寄生容量は、容量素子の容量よりも十分に小さいものとする。
図１（Ａ）乃至図１（Ｃ）を用いて、この現象を説明する。図１（Ａ）乃至図１（Ｃ）には、トランジスタと容量素子とによって形成された記憶素子が示されている。図１（Ａ）に示すように、トランジスタのソースは容量素子の一方の電極（第１電極）に接続し、容量素子の他方の電極（第２電極）の電位は０Ｖであるとする。以下ではハイレベル電位を＋１Ｖ、ローレベル電位を０Ｖとする。
トランジスタのしきい値は＋０．５Ｖであり、トランジスタのドレインの電位は＋１Ｖとする。容量素子の第１電極の電位を＋１Ｖとするためには、トランジスタのゲートの電位をしきい値とドレインの電位の和より大きくすることが必要であり、応答速度等を考慮して、ここでは＋２Ｖとする。
この結果、容量素子の第１電極の電位は＋１Ｖとなる。容量素子の第１電極の電位が第２電極の電位よりも高いため、容量素子の第１電極には正電荷が、第２電極には負電荷が現れる。また、トランジスタのゲートとチャネルの間にも容量が形成され、ゲートの電位がチャネルの電位より高いため、ゲートには正電荷が、チャネルには負電荷が現れる（図１（Ａ）参照）。
次に、トランジスタがオフとなると、ゲートとチャネル間に形成されていた容量は消滅し、蓄積されていた電荷は移動する。その際、チャネルにあった負電荷の一部は容量素子の第１電極に移動する（図１（Ｂ）参照）。なお、この電荷の移動には相当な時間を要することもある。特に、酸化物半導体ではシリコン半導体よりオフ抵抗が高いため、電荷が移動するのに１時間以上を要することがある。
例えば、トランジスタのゲート容量が容量素子の容量と同じであるとすれば、トランジスタがオン状態であるとき（図１（Ａ）の段階）にトランジスタのゲートに現れていた電荷量と容量素子の第１電極に現れていた電荷量は同じである。トランジスタがオフとなった後は、確率的にチャネルにあった負電荷の半分は容量素子の第１電極に流入するので、そこにあった正電荷の半分と相殺し、結果、容量素子の第１電極の電位は＋０．５Ｖに低下する（図１（Ｃ）参照）。
通常、半導体回路ではハイレベル電位とローレベル電位の２種類の電位を用いてデータを記述するが、このように電位が変動して、ハイレベル電位とローレベル電位の中間の値となると、記憶素子は、記憶したはずのデータと異なるデータを出力してしまうことがある。
上記の例では、トランジスタのゲート容量が容量素子の容量と同じであったが、さらに、容量素子の容量が少なくなると、トランジスタのソースの電位の低下は著しいものとなり、ローレベル電位以下となることもある。トランジスタのゲートとソースの間に寄生容量が存在すると、ソースの電位の低下はさらに大きくなる。
同様なことは、トランジスタのドレインの電位をローレベル電位である０Ｖとした場合にも起こり、この場合には、容量素子の第１電極の電位は０Ｖから最大で−１Ｖに低下する。ただし、こちらはローレベル電位よりも低いので、ローレベル電位と認識され、誤ったデータが出力されることはない。
このような問題は、従来の半導体回路では全く考慮されなかった。ひとつには、従来のトランジスタではオフ抵抗が比較的小さいため、トランジスタのゲート容量と同程度あるいはそれ以下の容量素子に電荷を蓄積してデータを保持するというような記憶素子が存在しなかったためである。
電荷を蓄積してデータを保持する記憶素子はＤＲＡＭがその典型であるが、トランジスタのオフ抵抗が１０１４Ω程度であるため、容量素子の容量は１０ｆＦ以上であり、トランジスタのゲート容量に比較すると十分に大きいため、上記のような問題がデータ保持に与える影響は皆無である。
上記の問題は、オフ抵抗が従来にないほど大きなトランジスタで、その大きなオフ抵抗のメリットを最大限に享受するために容量素子の容量を極めて小さくした場合のみ発生するものであり、そのようなオフ抵抗が大きなトランジスタが発見されたのが極めて最近であることから、この問題はこれまで全く認識されていなかったのである。
この問題は、上記の電位の低下を見越して、トランジスタのドレインの電位をより高いものとする（例えば、ハイレベル電位を＋１．５Ｖとする）ことによって解決できるが、その場合には、トランジスタをオンとするための電位を、ドレインの電位の上昇に合わせて高くする必要がある。
また、このような駆動をおこなうには、半導体回路の他の部分では＋１Ｖであったハイレベル電位を、当該記憶素子に入力する前に、何らかの回路を用いて＋１．５Ｖに変換する必要がある。
一般に、半導体回路では、データを記述するために意図的に用意する電位の数は少ない方が好ましく、データを記述するために、通常のハイレベル電位、ローレベル電位以外に、その他の電位を用いると回路構成が複雑となる。
本発明は、上述の課題の少なくとも１つを解決する記憶素子、記憶素子の駆動方法、信号処理回路、信号処理回路の駆動方法の提供を目的の一つとする。また、本発明は、消費電力を抑えることができる記憶素子、記憶素子の駆動方法、信号処理回路、信号処理回路の駆動方法の提供を目的の一つとする。特に、短時間の電源停止により消費電力を抑えることができる信号処理回路、信号処理回路の駆動方法の提供を目的の一つとする。
なお、これらの課題や目的の記載は、他の課題や目的の存在を妨げるものではない。なお、本発明の一態様は、これらの課題や目的の全てを解決する必要はないものとする。なお、これら以外の課題や目的は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題や目的を抽出することが可能である。
本発明の一態様は、しきい値がローレベル電位よりも低いＮチャネル型あるいはしきい値がローレベル電位よりも高いＰチャネル型の書き込み用のトランジスタと容量素子を用いた記憶素子である。なお、このような特徴を有するトランジスタはデプレーショントランジスタとも言われる。
また、本発明の一態様は、しきい値がローレベル電位よりも低いＮチャネル型あるいはしきい値がローレベル電位よりも高いＰチャネル型の書き込み用のトランジスタとインバータを用いた記憶素子である。ここで、インバータはＣＭＯＳインバータであってもよい。また、書き込み用のトランジスタのソースがインバータの入力端子に接続する構成でもよい。
また、本発明の一態様は、しきい値がローレベル電位よりも低いＮチャネル型あるいはしきい値がローレベル電位よりも高いＰチャネル型の書き込み用のトランジスタとトランスファーゲートを用いた記憶素子である。ここで、トランスファーゲートはＣＭＯＳトランスファーゲート（トランスミッションゲート）であってもよい。また、書き込み用のトランジスタのソースがトランスファーゲートのゲート（制御入力）に接続する構成でもよい。
なお、書き込み用のトランジスタには、酸化物半導体をチャネル形成領域に含み、チャネル長が最小加工線幅（Ｆｅａｔｕｒｅ Ｓｉｚｅ）の１０倍以上、好ましくは２０倍以上、より好ましくは５０倍以上であるトランジスタ、あるいはチャネル長が１μｍ以上であるトランジスタを用いるとよい。
書き込み用のトランジスタは、シリコン等を用いた半導体回路の上方に重ねて形成されることが好ましく、書き込み用のトランジスタに用いられる酸化物半導体層は、曲がりくねった形状あるいは少なくとも１つの凹部を有する形状とすることで、半導体回路上の領域に形成することで、上記のチャネル長を実現できる。
例えば、レジスタあるいはＳＲＡＭ等の回路は２つのインバータが組み合わされた回路（フリップフロップ回路等）を有するが、その回路の占有する面積は１００Ｆ２（Ｆは最小加工線幅）以上であり、通常は２００Ｆ２乃至３００Ｆ２である。仮に、２つのインバータが組み合わされた回路の占有する面積を１００Ｆ２とし、その半分の面積（５０Ｆ２）に酸化物半導体を用いた書き込み用のトランジスタを設ける場合、チャネル幅を１Ｆとすると、チャネル長は５０Ｆとできる。
しかも、上記の記憶素子において、書き込み用のトランジスタは、インバータの上に形成でき、また、書き込み用のトランジスタの下層には、インバータ以外のさまざまな回路を設けてもよい。また、記憶素子がインバータやトランスファーゲートを有する場合には、それらを構成するトランジスタのチャネル面積を相対的に大きくすることにより、それらのしきい値のばらつきを低減できる。その結果、これらの回路の占める面積は大きくなるが、そのことは、書き込み用のトランジスタのチャネル長やチャネル幅をより大きくできるので都合がよい。
また、容量素子は意図的に形成しなくてもよいが、形成する場合でも半導体回路の上方に重ねて形成されることが好ましく、書き込み用のトランジスタと同じ層に形成されてもよいし、異なる層に形成してもよい。同じ層に形成すると書き込み用のトランジスタのための領域と容量素子のための領域を設ける必要があるが、作製工程を簡略化できる。一方、異なる層に設けると、作製工程は余分に必要であるが、集積度を上げることが可能である。
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｇａ系酸化物半導体や、酸化インジウム、酸化錫、酸化亜鉛などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その化学量論的組成は特に問わない。酸化物半導体の詳細については、特許文献１乃至特許文献３を参照すればよい。
また、本発明の一態様は、上記の書き込み用のトランジスタがＮチャネル型の場合、そのゲートに印加される最高の電位をハイレベル電位とし、ゲートに印加される最低の電位をローレベル電位未満の電位とする記憶素子の駆動方法である。また、本発明の一態様は、上記の書き込み用のトランジスタがＰチャネル型の場合、そのゲートに印加される最低の電位をローレベル電位とし、ゲートに印加される最高の電位をハイレベル電位より高い電位とする記憶素子の駆動方法である。
なお、上記の書き込み用のトランジスタがＮチャネル型の場合にゲートに印加される最低の電位および書き込み用のトランジスタがＰチャネル型の場合にゲートに印加される最高の電位を制御電位という。上記において、制御電位とハイレベル電位あるいはローレベル電位の差の絶対値は３Ｖ以上４Ｖ未満であってもよい。
また、本発明の一態様は、上記の記憶素子を有し、外部よりハイレベル電位とローレベル電位と制御電位とを導入する構成を有する信号処理回路である。また、本発明の一態様は、上記の記憶素子をレジスタ、キャッシュメモリ、メインメモリなどの記憶装置に用いる信号処理回路である。また、本発明の一態様は、上記の記憶素子を論理回路間の接続を制御する回路に用いた信号処理回路（ＰＬＤやＦＰＧＡ等）である。
図２（Ａ）乃至図２（Ｃ）を用いて、本発明の一態様の効果を説明する。図２（Ａ）乃至図２（Ｃ）には、トランジスタと容量素子とによって形成された記憶素子が示される。図２（Ａ）に示すように、トランジスタのソースは容量素子の一方の電極（第１電極）に接続し、容量素子の他方の電極（第２電極）の電位は、ここでは、０Ｖであるとするが、他の値であってもよい。以下ではハイレベル電位を＋１Ｖ、ローレベル電位を０Ｖとする。ここでは、書き込み用のトランジスタとして、しきい値が−０．５ＶのＮチャネル型トランジスタを用いる。一般に、ハイレベル電位をＶＨ、ローレベル電位をＶＬ（いずれも単位はＶ（ボルト））とするとき、しきい値Ｖｔｈとしては、ＶＬ−ＶＨ＜Ｖｔｈ＜ＶＬ−０．３とするとよい。
トランジスタのドレインの電位は＋１Ｖとする。容量素子の第１電極の電位を＋１Ｖとするためには、トランジスタのゲートの電位をしきい値とドレインの電位の和より大きくすることが必要であり、応答速度等を考慮して、ここでは＋１Ｖとする。
この結果、容量素子の第１電極の電位は＋１Ｖとなる。容量素子の第１電極の電位が第２電極の電位よりも高いため、容量素子の第１電極には正電荷が、第２電極には負電荷が現れる。一方、トランジスタのゲートとチャネルの間では、ゲートの電位とチャネルの電位が等しいため電荷が現れない（図２（Ａ）参照）。
したがって、トランジスタがオフとなっても、チャネルから容量素子の第１電極に電荷が移動することはない（図２（Ｂ）参照）。このため、トランジスタのオンオフによって、容量素子の第１電極の電位が大きく変動することはない（図２（Ｃ）参照）。
なお、トランジスタのドレインの電位が０Ｖ（ローレベル電位）であった場合には、トランジスタのオンオフによって、容量素子の第１電極の電位が変動する（０Ｖから最大で−０．５Ｖに低下する）が、ローレベル電位より低い電位であるので、誤ったデータが出力されることはない。
このように、例えば、容量素子の容量がゲート容量の２倍以下というように、十分に小さくてもデータの記憶が確実におこなえるため、記憶素子の高速動作が可能となる。すなわち、本発明の一態様は、容量素子の容量がゲート容量の２倍以下において、顕著な効果を奏する。なお、ゲート容量は、ゲートの面積とゲート絶縁物の誘電率と厚さから求めることができる。容量素子の容量も電極の面積とそれらの間の絶縁物の誘電率と厚さから求めることができる。
作製工程や回路配置の都合から容量素子の容量を十分に大きくできない場合がある。例えば、特に意図的に容量素子を設けない場合には、回路構成は単純であるが、容量素子に相当する容量が配線間の寄生容量等のみとなることもある。本発明の一態様では、そのような微小な容量であってもデータの保持に使用できる。
なお、容量素子の容量がゲート容量の１／２未満の場合には、動作速度は主としてゲート容量で決定されるので、容量素子の容量をさらに小さくしても速度面での向上はほとんど期待できない。したがって、容量素子の容量は、ゲート容量の１／２倍以上とすることが好ましい。
本発明の一態様の記憶素子をレジスタやキャッシュメモリなどの記憶装置に用いることで、より消費電力を低減できる。また、ＰＬＤやＦＰＧＡに上記の記憶素子を適用することによって、回路構成が任意に変更できる柔軟性のある信号処理回路を構成できる。しかも、上記の構成では、記憶素子の応答が十分に高速であるため、いわゆる、ダイナミック・リコンフィギュレイションを実行することもできる。
従来のレジスタ、キャッシュメモリ、ＰＬＤやＦＰＧＡは記憶素子にフリップフロップ回路を用いるため、回路面積が大きくなるが、本発明の一態様の記憶素子では、より回路面積を低減できる。さらに、フリップフロップ回路に比較すると記憶維持に必要な消費電力は格段に低減できる。すなわち、本発明の一態様は特許文献１乃至特許文献５記載のトランジスタや半導体装置と組み合わせることにより顕著な効果を得ることができる。
なお、上記の容量素子としては、別のトランジスタのゲート容量を利用できるが、その際には、Ｎチャネル型トランジスタのゲート容量とＰチャネル型トランジスタのゲート容量を並列に有する構造とするとよい。
トランジスタのゲート容量は、ゲートの電位によって変動するものであるが、Ｎチャネル型トランジスタのゲート容量とＰチャネル型トランジスタのゲート容量を並列に有する構造であれば、Ｎチャネル型トランジスタのゲートとＰチャネル型トランジスタのゲートは、常に同電位であり、ハイレベル電位あるいはローレベル電位のいずれかである。
したがって、いずれの場合においても、Ｎチャネル型トランジスタかＰチャネル型トランジスタのいずれか一方がオン状態であり、ゲート容量が存在し、他方はオフ状態であり、ゲート容量が存在しない。Ｎチャネル型トランジスタとＰチャネル型トランジスタのゲート容量がほぼ等しくなるように設定されておれば、Ｎチャネル型トランジスタのゲートとＰチャネル型トランジスタのゲートがハイレベル電位あるいはローレベル電位のいずれであっても、ほぼ同じ容量が実現できる。
上記のように、トランジスタのしきい値を目的とする値とするためには、チャネル形成領域に使用する酸化物半導体の電子親和力を考慮して、ゲートに用いる材料を選択すればよい。あるいは、バックゲートを設けて、これに適切な電位を印加すればよい。また、特許文献４に記されるように、チャネルとゲートの間にフローティングゲートを設け、これに適切な量の電荷を注入してもよい。
記憶素子の動作を説明する図。 記憶素子の動作を説明する図。 記憶素子とその周辺回路およびトランジスタの特性を説明する図。 周辺回路に用いる回路とその特性を説明する図。 記憶素子の例とその動作例を説明する図。 記憶素子の例を説明する図。 記憶素子を用いた信号処理回路を説明する図。 記憶素子を用いた信号処理回路を説明する図。 記憶素子の構造を説明する断面図。 記憶素子の構造を説明する上面図。 記憶素子の構造を説明する上面図。 記憶素子を用いた信号処理回路を説明する図。 記憶素子を用いた信号処理回路を説明する図。 記憶素子の構造を説明する上面図。 記憶素子の動作を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどをおこなうことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。
また、本明細書において接続とは、直流電流が、供給可能な状態を意味する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、実効的な直流電流が、供給可能であるように、配線、抵抗、スイッチング素子などの回路素子を介して間接的に接続している状態も、その範疇に含む。
例えば、２つのノード間にスイッチング素子が設けられている場合には、条件付ながら（すなわち、スイッチがオンであるときだけではあるが）、直流電流が供給可能となるので、接続する、という。一方、２つのノード間に、キャパシタのみが設けられている場合には、キャパシタを介しては、実効的な直流電流を供給することができないので、このノード間は接続されていない、という。
同様にノード間にダイオードのみが設けられている場合も、一方のノードの電位が高ければ直流電流を供給できるので、接続する，という。この際には、回路設計上、電流が供給されないような電位が２つのノードに与えられている場合（この場合には、現実には２つのノードにダイオードを介して電流が流れることがない）であっても、本明細書では、接続している、という。
例えば、ノードＡがトランジスタのソースに接続し、ノードＢがドレインに接続する場合には、ノードＡとノードＢの間には、ゲートの電位によっては直流電流を流すことができるので、ノードＡとノードＢは接続している、という。
一方、ノードＡがトランジスタのソースに接続し、ノードＣがゲートに接続する場合には、トランジスタのソース、ドレイン、ゲートの電位の如何にかかわらず、ノードＡとノードＣの間に実効的な直流電流を流すことができないので、ノードＡとノードＣは接続していない、という。
上記において、実効的な直流電流とは、リーク電流等の意図しない電流を除いた電流という意味である。なお、実効的な直流電流の値は、その大きさ（絶対値）で定義されるものではなく、回路に応じて異なることがある。すなわち、ある回路では１ｐＡという小電流であっても実効的な電流となりえるし、他の回路では、それより大きな１μＡという電流であっても実効的な電流とみなされないこともある。
なお、言うまでもないことであるが、入力と出力を有する１つの回路（例えば、インバータ）において、入力と出力が回路内で接続している必要はない。インバータを例に取れば、入力と出力はインバータ内部で接続していない。
また、回路図上は独立している構成要素どうしが接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電体が、複数の構成要素の機能を併せ持っているだけの場合もある。本明細書において接続とは、このような、一の導電体が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、トランジスタが有するソース（あるいはソース電極）とドレイン（あるいはドレイン電極）は、トランジスタの極性および各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、Ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース（あるいはソース電極）と呼ばれ、高い電位が与えられる電極がドレイン（あるいはドレイン電極）と呼ばれる。また、Ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン（あるいはドレイン電極）と呼ばれ、高い電位が与えられる電極がソース（あるいはソース電極）と呼ばれる。
本明細書では、便宜上、ソース（あるいはソース電極）とドレイン（あるいはドレイン電極）とが固定されているものと仮定して、一方をソース（あるいはソース電極）と呼ぶ場合、他方をドレイン（あるいはドレイン電極）と呼ぶが、そうでない場合もある。なお、本明細書では、ソースとソース電極を同じものとして扱うことがある。同様にドレインとドレイン電極を同じものとして扱うことがある。
なお、本明細書において、トランジスタが直列に接続されている状態とは、第１のトランジスタのソース電極とドレイン電極のいずれか一方のみが、第２のトランジスタのソース電極とドレイン電極のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタのソース電極とドレイン電極のいずれか一方が、第２のトランジスタのソース電極とドレイン電極のいずれか一方に接続され、第１のトランジスタのソース電極とドレイン電極の他方が第２のトランジスタのソース電極とドレイン電極の他方に接続されている状態を意味する。
さらに、「電位が同じ」とは、厳密に電位が一致する場合だけに限定されるのではなく、実用上問題がない程度の差を含む場合も含む。「電位を＋１Ｖにする」という場合も同様で、＋１Ｖやそれ以外でも実用上問題がない程度の範囲内に電位を設定することを意味する。したがって、「電位を＋１Ｖにする」と記載した場合、ある場合では、電位を＋１．１Ｖとすることも含まれるが、別の場合では含まれないこともある。
なお、以下の例では、インバータとしてＣＭＯＳインバータを用いる例を示すが、負荷として、抵抗、ダイオード、デプレッショントランジスタを用いるインバータを用いてもよい。
（実施の形態１）
本発明の一態様に係る記憶素子の一般的な構成を図３（Ａ）および図３（Ｂ）を用いて説明する。図３（Ａ）には記憶素子１００とそれに関連する周辺回路を示す。記憶素子１００は書き込み用のトランジスタ１０１と読み出し用のトランジスタ１０２と容量素子１０３とを有する。ここで、容量素子１０３は特に意図的に設けなくてもよく、配線間の寄生容量や読み出し用のトランジスタ１０２のゲート容量等で代用できる。
書き込み用のトランジスタ１０１のソースは読み出し用のトランジスタ１０２のゲートと、容量素子１０３の一方の電極に接続する。読み出し用のトランジスタ１０２のソースとドレイン、容量素子１０３の他方の電極は記憶素子が用いられる回路に応じて適切な素子や配線に接続される。
書き込み用のトランジスタ１０１のドレインは、データ線１０５に接続する。データ線１０５には、データ転送回路１０７によって電位（ハイレベル電位あるいはローレベル電位）が与えられる。また、書き込み用のトランジスタ１０１のゲートは、制御線１０４に接続する。制御線１０４には、制御回路１０６によって電位が与えられる。書き込み用のトランジスタ１０１以外の制御回路１０６、データ転送回路１０７等に用いられるトランジスタや読み出し用のトランジスタ１０２には単結晶シリコン等の半導体材料を用いるとよい。
ここで、制御回路１０６により送出される電位について、図３（Ｂ）を用いて説明する。例えば、しきい値が＋０．５ＶであるＮチャネル型トランジスタのソース−ドレイン間電流（Ｉｄ）のゲート−ソース間電圧（Ｖｇ）に対する依存性は、図３（Ｂ）中に曲線Ａで示される（ただし、ドレインの電位＞ソースの電位＝０Ｖ）。Ｖｇがしきい値Ｖｔｈ＿Ａ以上では、Ｉｄが大きく、オン状態となる。一方、Ｖｇがしきい値Ｖｔｈ＿Ａ未満の領域では、Ｖｇの低下に伴って、Ｉｄは指数関数的に減少し、オフ状態となる。この領域をサブスレショールド領域という。
同様に、しきい値が−０．５ＶであるＮチャネル型トランジスタのソース−ドレイン間電流（Ｉｄ）のゲート−ソース間電圧（Ｖｇ）に対する依存性は、図３（Ｂ）中に曲線Ｂで示される。
なお、シリコンを用いたトランジスタと同様に、酸化物半導体を用いたトランジスタでも、ゲートに用いる材料の仕事関数によって、しきい値を変更できる。十分な長チャネルであり、半導体層が真性でその厚さを３０ｎｍ以下、ゲート絶縁膜の酸化シリコン換算の厚さ（ＥＯＴ）が３０ｎｍ以下であるトランジスタでは、しきい値は半導体の電子親和力とゲートの仕事関数によってほぼ決定される。例えば、半導体の電子親和力を４．６電子ボルト、ゲートの仕事関数を５．１電子ボルトとすると、しきい値は＋０．５ボルト程度となる。また、例えば、仕事関数が４．１電子ボルトの材料（例えば、アルミニウム）であれば、しきい値は−０．５ボルト程度となる。
書き込み用のトランジスタ１０１に求められるデータを保持する期間は用途に応じて異なるが、概して１秒乃至１０年である。また、データの書き込みは１００ｐｓ乃至１０ｎｓの期間におこなうことが好ましい。そのような条件では、必要なオン抵抗と必要なオフ抵抗の比率（必要なオフ抵抗／必要なオン抵抗）は１０１２乃至１０２２、好ましくは１０１４乃至１０２２となる。
一般に、サブスレショールド領域でのＩｄの増減に関しては、理想的な絶縁ゲート型トランジスタではＩｄを１桁下げるのに、室温（２５℃）ではＶｇを６０ｍＶ低下させることが必要である。ゲート絶縁膜のトラップ準位等の影響や短チャネル効果があると、Ｖｇをより低下させる必要がある。
また、温度が高くなると、Ｖｇをより低下させる必要がある。この傾向は絶対温度に比例し、例えば、９５℃ではＩｄを１桁下げるのに、Ｖｇを７３ｍＶ低下させることが必要である。
上記のことを考慮すると、例えば、Ｉｄを１４桁変動させるには、理想的なトランジスタではＶｇを室温では０．８４Ｖ、９５℃では１．０２Ｖ、それぞれ変動させることが求められる。現実のトランジスタでは、トランジスタ間のしきい値のばらつき等も考慮する必要があり、それよりも大きな変動が要求される。例えば、室温では１Ｖ乃至１．５Ｖ、９５℃では１．２Ｖ乃至１．８Ｖ、ゲートの電位を変動させる必要がある。
記憶素子の使用される温度は室温だけとは限らないので、トランジスタを十分なオフ状態とするには、そのゲートの電位を、例えば、ローレベル電位としきい値の和よりも１．５Ｖ程度低い電位に保持することが求められる。例えば、ローレベル電位を０Ｖとするとき、曲線Ａで示されるしきい値が＋０．５Ｖであるトランジスタを用いると、ゲートの電位を−１Ｖとするとよい。一方、曲線Ｂで示されるしきい値が−０．５Ｖであるトランジスタを用いると、ゲートの電位は−２Ｖとするとよい。
一方、書き込み用のトランジスタ１０１をオン状態として、容量素子１０３にデータを書き込むには、書き込み用のトランジスタ１０１のゲートの電位をハイレベル電位と書き込み用のトランジスタ１０１のしきい値の和よりも高い電位とすることが求められる。
例えば、ハイレベル電位を＋１Ｖとすると、曲線Ａで示されるしきい値が＋０．５Ｖであるトランジスタを用いる場合には、ゲートの電位を＋１．５Ｖより高くするとよいが、現実にはトランジスタのオン抵抗が十分に低下するために、さらに０．５Ｖだけ高くするとよい。例えば、＋２Ｖとするとよい。一方、曲線Ｂで示されるしきい値が−０．５Ｖであるトランジスタを用いると、ゲートの電位を＋１Ｖ（すなわち、ハイレベル電位）とするとよい。
ここで、書き込み用のトランジスタ１０１のゲートとチャネル間の電位差が大きいと、上述のように容量素子１０３の電位が書き込み用のトランジスタ１０１のオンオフに伴って変動する。例えば、しきい値が＋０．５Ｖであるトランジスタを用いると、データ線１０５の電位がハイレベル電位であると、ゲートとチャネル間の電位差は＋１Ｖであるので、ゲート容量に電荷が現れ、書き込み用のトランジスタ１０１がオフとなるとともに、その一部が容量素子１０３や読み出し用のトランジスタ１０２のゲートに流入し、これらの電位を変動させる。
これに対し、書き込み用のトランジスタ１０１として、しきい値が−０．５Ｖであるトランジスタを用いると、データ線１０５の電位がハイレベル電位であるときは、ゲートとチャネル間の電位差がない、もしくは十分に小さいので、書き込み用のトランジスタ１０１がオフとなっても、容量素子１０３や読み出し用のトランジスタ１０２のゲートの電位は変動しない。
また、しきい値が＋０．５Ｖであるトランジスタを用いると、記憶素子を有する回路には、ハイレベル電位、ローレベル電位というデータを記述する２つの電位以外に、書き込み用のトランジスタ１０１をオンとするための＋２Ｖの電位と、オフにするための−１Ｖの電位という、あわせて４つの電位が必要となる。
これに対し、しきい値が−０．５Ｖであるトランジスタを用いると、ハイレベル電位、ローレベル電位以外に、書き込み用のトランジスタ１０１をオフにするための−２Ｖの電位（制御電位）の、あわせて３つの電位だけでよい。
これらの電位は回路の外部から供給されるものを用いるとよい。外部から供給される電位は直流的なものであるので、記憶素子を有する回路あるいは、その他の回路では、これを加工してクロックパルスを形成する。
この際、もっとも単純には、ハイレベル電位と制御電位の電位差を有するクロックパルス（以下、高圧クロックパルス、という）をある１つの集積回路（チップ）で形成し、これを他のチップでも使用するとよい。一部は、制御回路１０６に用いて、書き込み用のトランジスタ１０１のオンオフに利用できる。さらに、高圧クロックパルスを加工して、振幅がハイレベル電位とローレベル電位の電位であるクロックパルス（以下、通常クロックパルス、という）とし、これはデータ転送回路１０７等に使用できる。
この方法では、高圧クロックパルスは３Ｖの電位差があるため、通常クロックパルスの９倍の電力を消費する。例えば、配線の容量を１００ｆＦ、クロック周波数を１ＧＨｚとすると、通常クロックパルスより０．４ｍＷ余分に電力を消費する。高圧クロックパルスあるいはそれと同じ振幅のパルスを必要とする回路は制御回路１０６とその周辺に限られるが、消費電力は容量に比例するため、高圧クロックパルスが使用される領域を限定すると消費電力を抑制できる。
また、制御回路１０６に用いる増幅回路（インバータ）のＮチャネル型トランジスタとＰチャネル型トランジスタのバランスを崩して、Ｐチャネル型トランジスタの出力が相対的に大きくなるようにした回路を用いて、電位変動の小さなパルスを電位変動の大きなパルスに変換することができる。この方法では、電位変動の大きなパルスが必要とされる部分のみに変換のための回路を設ければよい。
図４（Ａ）に示す回路には、制御線１０４と制御回路１０６および制御回路１０６に信号を送る信号回路１０８を示す。制御線１０４には、寄生抵抗Ｒｇや寄生容量Ｃｇがあり、これらがパルスの波形に影響する。信号回路１０８は、＋１Ｖあるいは０Ｖの電位を出力する。
制御回路１０６は、少なくとも１つのＰチャネル型トランジスタ１０９と少なくとも１つのＮチャネル型トランジスタ１１０を有し、これらを直列に接続する。Ｐチャネル型トランジスタ１０９のソースの電位を＋１Ｖに、Ｎチャネル型トランジスタ１１０のソースの電位を−２Ｖとする。これらの電位は、外部より供給される定電位である。
また、Ｐチャネル型トランジスタ１０９のチャネル幅Ｗ＿Ｐ、チャネル長Ｌ＿Ｐと、Ｎチャネル型トランジスタ１１０のチャネル幅Ｗ＿Ｎ、チャネル長Ｌ＿Ｎの間には、（Ｗ＿Ｐ／Ｗ＿Ｎ）×（Ｌ＿Ｎ／Ｌ＿Ｐ）＞１００、という関係を有するとよい。
図４（Ａ）に示すＰチャネル型トランジスタ１０９とＮチャネル型トランジスタ１１０では、Ｌ＿Ｐ／Ｗ＿Ｐ＝１／１５、Ｌ＿Ｎ／Ｗ＿Ｎ＝１０であり、（Ｗ＿Ｐ／Ｗ＿Ｎ）×（Ｌ＿Ｎ／Ｌ＿Ｐ）＝１５０である。また、Ｐチャネル型トランジスタ１０９とＮチャネル型トランジスタ１１０のしきい値を、それぞれ−０．５Ｖ、＋０．５Ｖとする。
このような回路では、Ｐチャネル型トランジスタ１０９とＮチャネル型トランジスタ１１０のゲートの電位（Ｖｉｎ）を０Ｖとすると、Ｐチャネル型トランジスタ１０９のドレイン（＝Ｎチャネル型トランジスタ１１０のドレイン）の電位（Ｖｏｕｔ）は＋０．９５Ｖとなり、Ｖｉｎが＋１Ｖでは、Ｖｏｕｔは−２Ｖとなる。
この回路では、Ｖｉｎの値に関わらず、Ｎチャネル型トランジスタ１１０はオンであるが、そのオン抵抗が大きいので、主としてＰチャネル型トランジスタ１０９のオンオフによって動作が決定される。
例えば、Ｖｉｎとして、矩形パルスを入力すると、Ｖｏｕｔは図４（Ｂ）に示すような波形を呈する。時刻Ｔ１でＶｉｎがハイレベルからローレベルへ変わるとＰチャネル型トランジスタ１０９がオンとなり、Ｖｏｕｔが−２Ｖから上昇し始める。このときのＰチャネル型トランジスタ１０９のオン抵抗は約５ｋΩである。上述のように、Ｖｏｕｔは＋０．９５Ｖまで上昇する。
時刻Ｔ２でＶｉｎがローレベルからハイレベルへ変わるとＰチャネル型トランジスタ１０９がオフとなる。一方、Ｎチャネル型トランジスタ１１０は、そのゲートの電位が高くなったためにオン抵抗が低下する。これらの効果により、Ｖｏｕｔが低下し始める。このときのＮチャネル型トランジスタ１１０のオン抵抗は約１０ｋΩである。したがって、時刻Ｔ１直後と比較すると、電位の変化率は半分程度である。
なお、Ｖｉｎが０Ｖの際には、Ｐチャネル型トランジスタ１０９のソースからＮチャネル型トランジスタ１１０のソースへ流れる貫通電流が０．１ｍＡとなる。一方、Ｖｉｎが＋１Ｖの際には貫通電流はほとんど流れない。したがって、この回路を利用する際には、Ｖｉｎが０Ｖである時間の比率が大きいと消費電力も大きくなる。
例えば、信号回路１０８の発生するパルスのデューティー比が５０％であれば、消費電力は１つの回路で０．１５ｍＷとなる。このような回路は例えば、ＣＰＵであれば１千個以上も搭載されているので、消費電力は０．１Ｗ前後となることもある。
この数字は、上記の高圧クロックパルスを使用する回路とは比較にならない大きなものである。しかし、クロックパルスと異なり、制御回路は常にパルスを発生させているわけではなく、平均すると信号回路１０８の発生するパルスのデューティー比は０．１％未満である可能性もある。その場合には、消費電力は０．１ｍＷ程度であり、上記の高圧クロックパルスの場合より小さくなる。また、このような制御回路は必要とする場所に設ければよく、寄生容量による消費電力は十分に小さい。
特に、外部から通常パルスによって制御され、かつ、外部から制御電位と同じ定電位は供給されているものの、高圧クロックパルスが入力されないような回路であれば、本方法を採用することが好ましい。一般に１つのチップで発生させた高圧クロックパルスや同じ振幅を有する信号を、他の集積回路に導入すると、寄生容量が大きくなるため、消費電力が増加する。
（実施の形態２）
本実施の形態では、記憶素子の一例について説明する。図５（Ａ）に、本実施の形態の記憶素子の一例の回路図を示す。本実施の形態の記憶素子２０１は、第１のスイッチング素子２０２とインバータ２０３、クロックドインバータ２０４を有する。クロックドインバータ２０４の代わりに１つのスイッチング素子とインバータを用いても同等な機能を実現できる。第１のスイッチング素子２０２はシリコントランジスタを用いて構成できる。
なお、動作に必要な電圧を下げ、消費電力を低減する目的からは、第１のスイッチング素子として、Ｎチャネル型トランジスタとＰチャネル型トランジスタが並列に接続されたトランスミッションゲートを用いてもよい。
記憶素子への入力される入力信号ＩＮは第１のスイッチング素子２０２で制御される。また、インバータ２０３の出力はクロックドインバータ２０４の入力に、また、クロックドインバータ２０４の出力はインバータ２０３の入力に接続するように構成される。クロックドインバータ２０４の同期信号に応じて、インバータ２０３とクロックドインバータ２０４はフリップフロップ回路を形成することや、解体することができる。これらは公知の記憶素子で用いられる構成である。
本実施の形態の記憶素子２０１はさらに、オフ抵抗の十分に高いトランジスタ等で構成される第２のスイッチング素子２０５と適切な容量の容量素子２０６を有する。第２のスイッチング素子２０５はインバータ２０３の出力とクロックドインバータ２０４の入力の間に設けられ、容量素子２０６の一方の電極はクロックドインバータ２０４の入力に接続し、容量素子２０６の対向電極には、適切な電位ＶＣＣを与える。なお、電位ＶＣＣは固定電位とは限らない。また、容量素子２０６は意図的に設けなくてもよい。
なお、第２のスイッチング素子２０５はクロックドインバータ２０４の出力とインバータ２０３の入力の間に設けられ、容量素子２０６の一方の電極はインバータ２０３の入力に接続されてもよい。ただし、この場合には、構造上、インバータ２０３に入力されるパルスの形状が崩れ、インバータ２０３に貫通電流が流れる時間が長くなる。
図５（Ｂ）には、本実施の形態の記憶素子のより具体的な回路構成例を示す。図５（Ｂ）に示される記憶素子２０７では、第１のスイッチング素子として、１つのＮチャネル型のシリコントランジスタ２０８を用い、第２のスイッチング素子として、１つのＮチャネル型の酸化物半導体を用いたトランジスタ２０９を用いる。シリコントランジスタ２０８は信号ＳＩＧ１によって、また、トランジスタ２０９は信号ＳＩＧ２によって制御される。
記憶素子２０７の動作方法の例について簡単に説明する。なお、図５（Ａ）あるいは図５（Ｂ）に示される回路は以下に示す方法以外でも動作させることができる。
記憶素子２０７に比較的、信号がよく出入りする期間（すなわち、シリコントランジスタ２０８のスイッチングが頻繁におこなわれている期間）にはトランジスタ２０９をオン状態に維持する。
一方、記憶素子２０７に信号の出入りがない期間（すなわち、シリコントランジスタ２０８のスイッチングが長期間おこなわれていない期間、データの処理が必要でない期間）にはトランジスタ２０９をオフ状態にする。このとき、インバータ２０３の出力とクロックドインバータ２０４の入力の間は切断されるが、トランジスタ２０９のオフ抵抗が極めて高いため、十分な期間にわたってクロックドインバータ２０４の入力には直前のインバータ２０３の出力電位が保持される。
この状態は、インバータ２０３とクロックドインバータ２０４への電源の供給を停止しても変わらない。インバータ２０３とクロックドインバータ２０４への電源の供給を停止すると、この期間のインバータ２０３とクロックドインバータ２０４でのリーク電流による消費電力を低減できる。
インバータ２０３とクロックドインバータ２０４への電源の供給を停止すると、これらによって構成されているフリップフロップ回路に記憶されているデータは消失する。しかし、データはクロックドインバータ２０４の入力に保持されているので、再び、フリップフロップ回路にデータを復活させるには、インバータ２０３とクロックドインバータ２０４への電源供給を再開した後、クロックドインバータ２０４を活性化させる。その結果、クロックドインバータ２０４の入力に保持されていた電位の反転電位がインバータ２０３に入力され、また、インバータ２０３からは、さらにその反転電位、すなわち、クロックドインバータ２０４の入力に保持されていた電位が出力される。その後、トランジスタ２０９をオンとすれば、フリップフロップ回路が形成される。
図５（Ｃ）は、上記の動作を説明する図である。期間Ｔ１では、シリコントランジスタ２０８が活発にオンオフを繰り返す。このとき、インバータ２０３とクロックドインバータ２０４の電源（ＶＤＤ）はハイである。また、トランジスタ２０９がオン状態となるように、信号ＳＩＧ２を設定する。
期間Ｔ２はデータ処理のおこなわれていない期間であり、トランジスタ２０９がオフ状態となるように、信号ＳＩＧ２を設定した後、ＶＤＤをローとする。
期間Ｔ３は、再び、データ処理がおこなわれる期間であり、ＶＤＤをハイとした後、トランジスタ２０９がオン状態となるように、信号ＳＩＧ２を設定する。
上記において、期間Ｔ２は、期間Ｔ１あるいは期間Ｔ３よりも十分に長いことが好ましい。本実施の形態の記憶素子２０７では、インバータ２０３とクロックドインバータ２０４への電源を遮断することにより、消費電力を削減できる。このとき削減される消費電力をＷ１とする。
一方、インバータ２０３とクロックドインバータ２０４へ電源が供給されており、インバータ２０３から出力される電位が変動すると、トランジスタ２０９のゲートおよび容量素子２０６（これらは通常の記憶素子では設けられていない）に電荷が充電され、また、放電されることにより電力を消費する。この要因による消費電力の増加分をＷ２とする。
なお、信号ＳＩＧ２を印加する場合にも電力を消費する。この要因による消費電力の増加分をＷ３とする。酸化物半導体を用いたトランジスタ２０９のゲートの電位の変動幅は、実施の形態１で説明したように、オンオフ比を大きくする必要から通常のシリコントランジスタより大きくなる。また、トランジスタ２０９は一般的に長チャネルであるため、そのゲート容量は、通常のシリコントランジスタのゲート容量より大きくなる。そのため、信号ＳＩＧ２の変動回数が多い場合（例えば、信号ＳＩＧ１と同程度の変動をする場合）にはかなり消費電力が増加する。
しかしながら、上記の説明からわかるように、信号ＳＩＧ２の変動は、信号ＳＩＧ１の変動に比べるとはるかに頻度が低い。そのため、Ｗ３はＷ２よりも十分に小さいと考えてよい。すなわち、記憶素子２０７で削減できる消費電力は、Ｗ１からＷ２を差し引いたものと考えてよい。
Ｗ１は期間Ｔ２が長いほど大きく、Ｗ２はシリコントランジスタ２０８のオンオフの回数が大きくなるほど大きくなる。したがって、一般的には、情報処理量（ＳＩＧ１の頻度）が少なく、ほとんどの時間が待機時間（期間Ｔ２）である情報処理装置に本実施の形態の記憶素子２０７を用いることで効果が得られる。
なお、容量素子２０６の容量が小さければ、Ｗ２が小さくなり、記憶素子２０７の動作を高速にする上で好ましい。しかしながら、上記で説明したように、トランジスタ２０９のしきい値が正である場合には、容量素子２０６の容量をトランジスタ２０９のゲート容量と同程度以下まで低下させると、容量素子２０６の電位が変動してしまう。
そのため、容量素子２０６の容量は、トランジスタ２０９のゲート容量の５倍以上、好ましくは１０倍以上とすることが求められるが、いうまでもなく、このように容量素子２０６の容量を増大させることは、消費電力の増加、動作速度の低下につながる。
これに対し、トランジスタ２０９のしきい値がゼロ未満であると、容量素子２０６の容量が十分に小さくても電位に問題が生じない。この場合には、容量素子２０６を意図的に設けなくても、例えば、クロックドインバータ２０４を構成するトランジスタのゲート容量とその他の寄生容量だけでもよい。言うまでもないことであるが、容量素子２０６の容量（あるいは相当する寄生容量等）を低下させることは、速度、消費電力の両面で好ましい。
図６（Ａ）には、本実施の形態の他の記憶素子の例を示す。図６（Ａ）に示される記憶素子２１１はクロックドインバータの代わりに、インバータ２１４と第３のスイッチング素子２１７を直列に接続したものであり、第３のスイッチング素子２１７は、第１のスイッチング素子２１２と同様に、シリコントランジスタを用いて構成する。
また、インバータ２１４と第３のスイッチング素子２１７の間には、オフ抵抗の高い第２のスイッチング素子２１５を設ける。また、容量素子２１６の一方の電極を、第２のスイッチング素子２１５と第３のスイッチング素子２１７の間のノードに接続する。
記憶素子２１１においても、記憶素子２０１と同様に、データの処理をおこなう期間においては、第２のスイッチング素子２１５がオン状態を維持し、それ以外の期間ではオフ状態を維持するように設定する。データの処理をおこなう期間において、第３のスイッチング素子２１７がオンであると、第２のスイッチング素子２１５のゲート容量と容量素子２１６の容量の影響を受けて、インバータ２１３の入力パルスの波形が鈍り、インバータ２１３に貫通電流が流れる時間が長くなることがあり得る。
この現象を回避するには、第１のスイッチング素子２１２がオンとなるタイミングと第３のスイッチング素子２１７がオンとなるタイミングとをずらせばよい。すなわち、第１のスイッチング素子２１２がオンとなってから時間τ経過してから、第３のスイッチング素子２１７をオンとするとよい。τは、第２のスイッチング素子２１５のゲート容量と容量素子２１６の容量、第２のスイッチング素子２１５のオン抵抗により決定できる。
言うまでもないことであるが、容量素子２１６の容量（あるいは相当する寄生容量等）を低下させることは、速度、消費電力の両面で好ましい。このため、容量素子２１６の容量を低下させることが好ましい。そのためには、第２のスイッチング素子２１５がハイレベル電位でオンとなるようにしきい値を設定するとよい。
図６（Ｂ）には、本実施の形態の他の記憶素子の例を示す。図６（Ｂ）に示される記憶素子２２１もクロックドインバータの代わりに、インバータ２２４と第３のスイッチング素子２２７を直列に接続したものであり、第３のスイッチング素子２２７は、第１のスイッチング素子２２２と同様に、シリコントランジスタを用いて構成する。記憶素子２２１に入力されたものと同じ位相の電位が出力される。
また、インバータ２２４と第３のスイッチング素子２２７の間には、オフ抵抗の高い第２のスイッチング素子２２５を設ける。また、容量素子２２６の一方の電極を、第２のスイッチング素子２２５と第３のスイッチング素子２２７の間のノードに接続する。記憶素子２２１では、インバータ２２４の出力が、記憶素子の出力となる。
記憶素子２２１においても、記憶素子２０１、記憶素子２１１と同様に、データの処理をおこなう期間においては、第２のスイッチング素子２２５がオン状態を維持し、それ以外の期間ではオフ状態を維持するように設定する。また、インバータ２２３に入力されるパルス波形が鈍らないように、記憶素子２１１と同様に、第１のスイッチング素子２２２がオンとなるタイミングと第３のスイッチング素子２２７がオンとなるタイミングとをずらすとよい。
また、容量素子２２６の容量（あるいは相当する寄生容量等）を低下させることが好ましい。そのためには、第２のスイッチング素子２２５がハイレベル電位でオンとなるようにしきい値を設定するとよい。
図５、図６示す記憶素子は、第２のスイッチング素子２０５、第２のスイッチング素子２１５、第２のスイッチング素子２２５に特別な条件を設けなくても駆動することができる。しかしながら、上記のような条件のしきい値のトランジスタを用いると上述のような好ましい効果が得られる。
（実施の形態３）
本実施の形態では、信号処理回路の一例について説明する。図７（Ａ）に、本実施の形態の信号処理回路の一例の回路図を示す。図７（Ａ）に示す信号処理回路は、記憶素子２３１と記憶素子２３２が直列に接続され、データを、入力された順に出力する。ここで、記憶素子２３１は、書き込み用のトランジスタ２３３と、Ｐチャネル型トランジスタ２３４とＮチャネル型トランジスタ２３５よりなるＣＭＯＳインバータを有し、書き込み用のトランジスタ２３３のソースはインバータの入力端子に接続される。書き込み用のトランジスタ２３３のゲートは信号ＳＩＧ３で制御される。また、書き込み用のトランジスタ２３３のドレインには入力信号ＩＮが入力される。
また、記憶素子２３２は、書き込み用のトランジスタ２３６と、Ｐチャネル型トランジスタ２３７とＮチャネル型トランジスタ２３８よりなるＣＭＯＳインバータを有し、書き込み用のトランジスタ２３６のソースはインバータの入力端子に接続される。インバータの出力端子からは信号処理回路の出力信号ＯＵＴが出力される。また、書き込み用のトランジスタ２３６のドレインは、記憶素子２３１のインバータの出力端子に接続される。書き込み用のトランジスタ２３６のゲートは信号ＳＩＧ４で制御される。
このような信号処理回路の動作例を説明する。以下の例では、インバータは常にアクティブであるとする。最初に、信号ＳＩＧ３と信号ＳＩＧ４の電位は制御電位（例えば、−２Ｖ）とする。この状態では書き込み用のトランジスタ２３３、書き込み用のトランジスタ２３６はオフである。
次に、信号ＳＩＧ３をハイレベル電位（例えば、＋１Ｖ）、入力信号ＩＮの電位を第１のデータに応じて、ハイレベル電位あるいはローレベル電位（例えば、０Ｖ）とする。その結果、書き込み用のトランジスタ２３３はオンとなり、記憶素子２３１のインバータの入力端子の電位は第１のデータに応じたものとなる。
その後、信号ＳＩＧ３を制御電位とする。書き込み用のトランジスタ２３３はオフとなる。書き込み用のトランジスタ２３３のオフ抵抗は十分に高いので必要とする期間、そのソースの電位を保持できる。一方、記憶素子２３１のインバータの出力端子の電位は、入力信号ＩＮの電位の反転電位を出力する。
次に、信号ＳＩＧ４をハイレベル電位とする。その結果、書き込み用のトランジスタ２３６はオンとなり、記憶素子２３１のインバータの出力が、記憶素子２３２のインバータに入力される。記憶素子２３２のインバータの出力は出力信号ＯＵＴとして出力される。
その後、信号ＳＩＧ４を制御電位とする。書き込み用のトランジスタ２３６はオフとなる。書き込み用のトランジスタ２３６のオフ抵抗は十分に高いので、必要とする期間、そのソースの電位を保持できる。この状態では、記憶素子２３１と記憶素子２３２に同じデータ（第１のデータ）が記憶されている。
次に、信号ＳＩＧ３をハイレベル電位、入力信号ＩＮの電位を第２のデータに応じて、ハイレベル電位あるいはローレベル電位とする。その結果、書き込み用のトランジスタ２３３はオンとなり、記憶素子２３１のインバータの入力の電位は第２のデータに応じたものとなる。
その後、信号ＳＩＧ３を制御電位とする。書き込み用のトランジスタ２３３はオフとなる。書き込み用のトランジスタ２３３のオフ抵抗は十分に高いので、必要とする期間、そのソースの電位を保持できる。この状態では、記憶素子２３１には第２のデータが、記憶素子２３２には第１のデータが記憶されている。その後、信号ＳＩＧ４をハイレベル電位とすることで、記憶素子２３２に第２のデータが書き込まれ、出力信号ＯＵＴとして出力される。
上記の例では、インバータは常にアクティブとしたが、インバータがアクティブであるのは、データが記憶素子２３１に入力されるときか、記憶素子２３１と記憶素子２３２の間をデータが移動するときか、記憶素子２３２からデータが出力されるときのみであり、それ以外のときはインバータを非アクティブとして、消費電力を削減してもよい。その際、記憶素子２３１のインバータをアクティブとする一方、記憶素子２３２のインバータを非アクティブというように、記憶素子ごとに独立にインバータの電源を制御してもよい。
なお、例えば、図７（Ｂ）に示すように、書き込み用のトランジスタ２３３のソースとＰチャネル型トランジスタ２３４のソースとの間、書き込み用のトランジスタ２３３のソースとＮチャネル型トランジスタ２３５のソースとの間、書き込み用のトランジスタ２３６のソースとＰチャネル型トランジスタ２３７のソースとの間、書き込み用のトランジスタ２３６のソースとＮチャネル型トランジスタ２３８のソースとの間の容量素子２３９乃至容量素子２４２の少なくとも１つを意図的に形成してもよい。
あるいは、例えば、図７（Ｃ）に示すように、書き込み用のトランジスタ２３３のソースと適切な電位ＶＣＣの間の容量素子２４３、あるいは書き込み用のトランジスタ２３６のソースと適切な電位ＶＣＣの間の容量素子２４４の少なくとも１つを意図的に形成してもよい。
これらの容量素子の容量が過大であると、記憶素子の動作速度を低下させ、消費電力を増大させるので、１つの書き込み用のトランジスタのソースに接続する容量は、これらの容量素子の容量や寄生容量も含めて、ゲート容量の２倍以下であることが好ましい。
なお、このような信号処理回路は、従来であれば、１つの記憶素子について、２つのインバータと２つのスイッチング素子を必要としていたが、図７（Ａ）乃至図７（Ｃ）に示す信号処理回路のように、本発明の一態様では、１つのインバータと１つの書き込み用のトランジスタとで構成でき、また、書き込み用のトランジスタはインバータ上に積層できるので、集積度を高めることができる。
また、従来と同じ集積度でよいのであれば、インバータに用いるトランジスタのチャネル面積を大きくすることによりしきい値ばらつきを小さくし、より信頼性を高めることができる。
なお、書き込み用のトランジスタ２３３、書き込み用のトランジスタ２３６は、十分な特性を得るためには、そのチャネル面積が大きくなる。したがって、書き込み用のトランジスタ２３３、書き込み用のトランジスタ２３６が頻繁にオンオフする用途では、消費電力が増大するおそれがある。一方、それほどの高周波での応答が要求されない用途（アクティブマトリクス表示装置のドライバに用いられるシフトレジスタ等）では、消費電力を低減できる。
図８（Ａ）には本実施の形態の他の信号処理回路の例を示す。信号処理回路によっては、保持するデータに極端な偏りがあることがある。後述するシフトレジスタ等がその典型であり、ほとんどのデータは”１”あるいは”０”のいずれか（記憶素子の順序等によって異なる）であり、たまにその逆のデータが入力される。このような例は他にはＰＬＤ（プログラマブル・ロジック・デバイス）等の回路設定のためのメモリ（コンフィギュレーションメモリ）で見受けられる。
このように記憶素子に記憶されるデータが特定のデータに偏っている場合には、インバータのリーク電流を低減することができる。例えば、図７（Ａ）に示される信号処理回路に入力される入力信号ＩＮの電位がほとんどローレベル電位（すなわち、出力される出力信号ＯＵＴの電位もローレベル電位）であれば、記憶素子２３１から出力される電位はほとんどハイレベル電位である。すなわち、記憶素子２３１のインバータのＰチャネル型トランジスタ２３４がオンであり、Ｎチャネル型トランジスタ２３５がオフである。
このとき、インバータのリーク電流は、Ｎチャネル型トランジスタ２３５のオフ抵抗によって決定される。そこで、図８（Ａ）に示すように、Ｎチャネル型トランジスタ２３５に直列にＮチャネル型トランジスタ２４５を接続すると、単純に考えればオフ抵抗は２倍となり、リーク電流を低減できる。
特に短チャネルトランジスタや、しきい値の絶対値の小さなトランジスタでは、トランジスタを直列に接続すると、オフ抵抗は５倍以上大きくなり、場合によっては１０倍以上大きくなるため、リーク電流の削減効果が著しい。これは、ソースとドレイン間の電界が半減するためであり、また、Ｎチャネル型トランジスタ２３５のゲートとソース間に実効的にマイナスの電圧がかかるためである。
記憶素子２３２も同様であり、ほとんどの場合において、インバータのＰチャネル型トランジスタ２３７がオフであり、Ｎチャネル型トランジスタ２３８がオンである。そして、インバータのリーク電流は、Ｐチャネル型トランジスタ２３７のオフ抵抗によって決定されるので、図８（Ａ）に示すように、Ｐチャネル型トランジスタ２３７に直列にＰチャネル型トランジスタ２４６を接続することによりリーク電流を低減できる。
同様な効果は、例えば、図７（Ａ）において、Ｎチャネル型トランジスタ２３５とＰチャネル型トランジスタ２３７のチャネル長をより長くすることによっても得られる。
図８（Ａ）に示す信号処理回路では、Ｎチャネル型トランジスタ２４５はＮチャネル型トランジスタ２３５と、Ｐチャネル型トランジスタ２４６はＰチャネル型トランジスタ２３７と同期して動作するが、図８（Ｂ）に示されるように、記憶素子外の信号ＳＩＧ５、信号ＳＩＧ６によって制御されてもよい。
また、図８（Ａ）、図８（Ｂ）では、１つの記憶素子に１つのＮチャネル型トランジスタあるいはＰチャネル型トランジスタが設けられているが、複数の記憶素子に１つのＮチャネル型トランジスタあるいはＰチャネル型トランジスタが設けられる構成としてもよい。その際、追加して設けるトランジスタのチャネル幅を適切なものとすることにより、より一層、リーク電流を低減でき、また、逆のデータが入力された際の応答速度を向上させることができる。
図７、図８示す信号処理回路は、書き込み用のトランジスタ２３３、書き込み用のトランジスタ２３６に特別な条件を設けなくても駆動することができる。しかしながら、上記のような条件のしきい値のトランジスタを用いると上述のような好ましい効果が得られる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体メモリ装置の例について図９、図１０（Ａ）乃至図１０（Ｃ）、図１１（Ａ）乃至図１１（Ｃ）を用いて説明する。なお、本実施の形態では、同じハッチングの部分は同じ種類のものを示す。
最初に図９を用いて本発明の一態様の半導体メモリ装置の積層構造の概略を説明する。なお、詳細は公知の半導体集積回路作製技術および特許文献１乃至特許文献３等を参照すればよい。また、図９は特定の断面を示すものではない。
半導体メモリ装置は単結晶半導体表面を有する基板３０１に形成される。基板３０１には、Ｎ型ウェル３０２およびＰ型ウェル３０３、素子分離絶縁物３０４が形成される。さらに、Ｎ型領域３０５、Ｐ型領域３０６、第１配線３０７が形成される。第１配線３０７はトランジスタのゲートとなるのであるが、特に、インバータ等の増幅回路に用いられるトランジスタではしきい値のばらつきが小さいことを要求されるので、それらのゲートとなる配線の幅はチャネル面積が大きくなるように、最小加工線幅よりも大きくするとよい。
また、Ｎチャネル型トランジスタとＰチャネル型トランジスタを用いてインバータを構成する際には、それらのオン特性がほぼ対称となるように、移動度を考慮してチャネル長、チャネル幅を設定することが望まれる。さらに、しきい値ばらつきやゲート容量等を考慮すると、それらのチャネル面積はほぼ等しいことが好ましい。すなわち、Ｎチャネル型トランジスタのチャネル面積がＰチャネル型トランジスタのチャネル面積の８０％以上１２５％以下となるように設計するとよい。
例えば、チャネルが長方形のトランジスタであれば、Ｎチャネル型トランジスタのチャネル長を５Ｆ、チャネル幅を３Ｆ、Ｐチャネル型トランジスタのチャネル長を３Ｆ、チャネル幅を５Ｆとすると、チャネル面積、オン電流ともほぼ等しくなる。また、これらのチャネル面積は通常の１５倍であるので、しきい値ばらつきも抑制される。しきい値ばらつきはチャネル面積の平方根に反比例するので、この場合、約１／４となる。
同様に、Ｎチャネル型トランジスタのチャネル長を７Ｆ、チャネル幅を４Ｆ、Ｐチャネル型トランジスタのチャネル長を４Ｆ、チャネル幅を７Ｆとしてもよいし、Ｎチャネル型トランジスタのチャネル長を１２Ｆ、チャネル幅を７Ｆ、Ｐチャネル型トランジスタのチャネル長を７Ｆ、チャネル幅を１２Ｆとしてもよい。このように、Ｎチャネル型トランジスタのチャネル長をα、チャネル幅をβ、Ｐチャネル型トランジスタのチャネル長をβ、チャネル幅をα、（２．４≦α２／β２≦３．７５）とするとよい。
また、レイアウトの都合で、上記のような長方形のチャネルを形成することが困難な場合には、チャネルの形状を多角形その他の形状として、実質的に必要とするオン電流およびチャネル面積が得られるように設計してもよい。もちろん、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタの双方あるいは一方のチャネル面積を１Ｆ２としてもよい。
インバータを構成するトランジスタのチャネル面積を大きくすると集積化を妨げるように見えるが、図７（Ａ）に示される信号処理回路から明らかなように、使用するトランジスタが少ないため、従来の同等な回路に比べて集積度が劣ることはない。
例えば、従来のフリップフロップ回路を用いた同等な回路では、６つのトランジスタを有するため、１つの記憶素子で１００Ｆ２乃至１５０Ｆ２の面積を必要としていた。これに対し、本実施の形態で示す記憶セルでは、Ｎチャネル型トランジスタのチャネル面積とＰチャネル型トランジスタのチャネル面積がともに１５Ｆ２であるにも関わらず、１つの記憶セルの面積は７０Ｆ２である。
一方、チャネル面積の増大によってしきい値のばらつきは低減でき、本実施の形態ではＮチャネル型トランジスタ、Ｐチャネル型トランジスタともチャネル面積が１Ｆ２である場合（これは従来のフリップフロップ回路の場合である）の約１／４である。すなわち、ハイレベル電位とローレベル電位の差をより小さくしても誤動作しなくなる。そのため、消費電力の削減に効果的である。
なお、このようなチャネル面積の大きなトランジスタを用いるとそのゲート容量が相応に大きいものであるため、動作速度がやや低下する。後述するように、本実施の形態の記憶素子においては、書き込み用のトランジスタのチャネル面積が２７Ｆ２であることから、動作速度は、インバータにチャネル面積が１Ｆ２であるトランジスタを用いる場合の２／３程度となる。
一方で、インバータを構成するトランジスタのゲート容量が、書き込み用のトランジスタのゲートとソースの間の寄生容量よりも十分に大きくなるため、書き込み用のトランジスタのソースの電位がより安定する効果もある。また、動作速度の低下と引き換えに、データの保持可能時間が増加する。本実施の形態の記憶素子ではデータの保持可能時間は、インバータにチャネル面積が１Ｆ２であるトランジスタを用いる場合の１５倍となる。
第１配線３０７を覆って、第１層間絶縁物３０８が形成され、さらに第１コンタクトプラグ３０９が形成される。さらに、第１層間絶縁物３０８上に第２配線３１０と第１埋め込み絶縁物３１１が形成される。第２配線３１０の一部はインバータに電源を供給するためのものである。
それらの上に、第２層間絶縁物３１２、第２コンタクトプラグ３１３、第３配線３１４と第２埋め込み絶縁物３１５が形成される。第３配線３１４の一部は、書き込み用のトランジスタのゲートとなるものである。本発明の一態様では、書き込み用のトランジスタのしきい値はローレベル電位よりも低いことが必要であり、そのため、第３配線３１４に用いる材料は、それに適したものであることが求められる。
例えば、インジウムや亜鉛を有する酸化物半導体では、電子親和力は４．３電子ボルトから４．８電子ボルトであるので、アルミニウムやチタン、ｎ型のシリコンやｎ型のゲルマニウム等の仕事関数が４．３電子ボルト以下であるものが好ましい。
第３配線３１４上にはゲート絶縁物３１６と半導体層３１７と保護絶縁層３１８が積層して形成される。これらは概略同じ形状となるように加工されるとよい。さらに、第３層間絶縁物３１９、第３コンタクトプラグ３２０が形成される。第３コンタクトプラグ３２０の一部は、半導体層３１７に接続する。それらの上に第４配線３２１が形成される。
なお、第３コンタクトプラグ３２０の一部は、半導体層３１７と接するので、半導体層３１７の電子親和力と第３コンタクトプラグ３２０に用いる材料の仕事関数に注意することが好ましい。例えば、第３コンタクトプラグ３２０と半導体層３１７がオーミックコンタクトとなるような材料が好ましく、半導体層３１７が電子親和力４．６電子ボルトの真性の半導体であれば、第３コンタクトプラグ３２０が半導体層３１７に接する部分には、チタンあるいは窒化チタンのように仕事関数が４．５電子ボルト以下の材料を用いるとよい。
なお、半導体層３１７の形状は図１１（Ｂ）に示すように、折れ曲がった形状として、実効的なチャネル長が長くなるようにするとよい。その際、広い部分と狭い部分を設けてもよい。広い部分が増加するとオン抵抗が低下するため、チャネル面積の増加によるゲート容量の増加による寄与を差し引いても、書き込み用のトランジスタの動作速度を高めることができる。
本実施の形態では、半導体層３１７と書き込み用のトランジスタのゲートとなる第３配線３１４の一部とが重なる部分の面積（チャネル面積）は２７Ｆ２である。ゲート絶縁物３１６とインバータを構成するトランジスタのゲート絶縁物のＥＯＴが同じであるとすれば、記憶素子の容量素子に相当するインバータのゲート容量は書き込み用のトランジスタのゲート容量の約５６％である。
図１０（Ａ）乃至図１０（Ｃ）、図１１（Ａ）乃至図１１（Ｃ）には、Ｎ型ウェル３０２、Ｐ型ウェル３０３（以上、図１０（Ａ））、第１配線３０７、第１コンタクトプラグ３０９（以上、図１０（Ｂ））、第２配線３１０、第２コンタクトプラグ３１３（以上、図１０（Ｃ））、第３配線３１４（以上、図１１（Ａ））、半導体層３１７、第３コンタクトプラグ３２０（以上、図１１（Ｂ））、第４配線３２１（以上、図１１（Ｃ））の位置・形状等を示す。
図９乃至図１１示す半導体メモリ装置は、書き込み用のトランジスタに特別な条件を設けなくても駆動することができる。しかしながら、上記のような条件のしきい値のトランジスタを用いると上述のような好ましい効果が得られる。
（実施の形態５）
本実施の形態では、信号処理回路の一例について説明する。図１２（Ａ）に、本実施の形態で用いる１つの記憶素子４０１の記号と、その記憶素子４０１の回路図を示す。記憶素子４０１は書き込み用のトランジスタ４０２と、Ｐチャネル型トランジスタ４０３とＮチャネル型トランジスタ４０４とを有する。すなわち、本実施の形態で用いる記憶素子４０１は実施の形態３で示した記憶素子２３１と実質的に同じ回路を有する。図１２（Ａ）に示すように、記憶素子４０１には、入力端子Ｘと出力端子Ｙと記憶素子を制御するための制御端子Ｚを有する。さらに、記憶素子４０１は、電位ＶＤＤと電位ＶＳＳへの接続端子を有するが、これらは省略して記すことがある。
このような記憶素子４０１を複数直列に接続することで、図１２（Ｂ）に示すように、シリアル入力パラレル出力のシフトレジスタを構成できる。図１２（Ｂ）において、ｎは奇数であり、偶数段の記憶素子の出力端子から出力信号ＯＵＴが出力される。例えば、第（ｎ＋１）段の記憶素子の出力端子から出力信号ＯＵＴ＿ｎ＋１が、第（ｎ＋３）段の記憶素子の出力端子から出力信号ＯＵＴ＿ｎ＋３が出力される。
また、奇数段の記憶素子の制御端子は、クロック信号線４０５に接続され、偶数段の記憶素子の制御端子は、クロック信号線４０６に接続される。クロック信号線４０５とクロック信号線４０６には、偶数段の記憶素子の書き込み用のトランジスタと奇数段の記憶素子の書き込み用のトランジスタとが同時にオンとならないような電位を与えるとよい。
たとえば、クロック信号線４０５の電位がハイレベル電位のときにはクロック信号線４０６の電位を制御電位とし、クロック信号線４０５の電位が制御電位のときにはクロック信号線４０６の電位をハイレベル電位とするとよい。なお、クロック信号線４０５の電位とクロック信号線４０６の電位が同時に制御電位となる期間があってもよい。ただし、クロック信号線４０５の電位とクロック信号線４０６の電位が同時にハイレベル電位となることは避けるべきである。
図１２（Ｂ）に示す回路を用いることで、前段の記憶素子の出力端子４０７から出力された信号は、クロック信号線４０５とクロック信号線４０６の信号に応じて、後段に送られ、順次、出力信号ＯＵＴ＿ｎ＋１、出力信号ＯＵＴ＿ｎ＋３が出力される。
本実施の形態で使用する書き込み用のトランジスタ４０２は実施の形態３で説明したように、オフ抵抗が十分高く、しきい値がローレベル電位より低いＮチャネル型トランジスタを用いるとよい。また、Ｐチャネル型トランジスタ４０３とＮチャネル型トランジスタ４０４はインバータを構成するのに適したしきい値を有するトランジスタを選択すればよい。
なお、図１２（Ｂ）の信号処理回路では偶数段の記憶素子の出力端子から信号を取り出す構成であるため、例えば、２５６のパラレル信号を取り出す場合、記憶素子は５１０段必要（初段は外部信号を用いる場合）であり、合計、５１０個のインバータが必要である。
これに対し、図１２（Ｃ）に示す信号処理回路のように、全ての記憶素子の出力端子から信号を取り出す構成としてもよい。この場合には、記憶素子の出力信号を反転する回路を１段おきに設けるとよい。例えば、２５６のパラレル信号を取り出す場合、記憶素子は２５５段必要であり、また、出力信号を反転する回路は記憶素子２つにつき１つ設けられるので１２８個必要である。
すなわち、合計、３８３個のインバータが必要であるが、図１２（Ｂ）のように、偶数段の記憶素子の出力端子から信号を取り出す構成に比較するとインバータの数が少ない。そのため、インバータのリーク電流による信号処理回路の消費電力を低減でき、また、回路面積も縮小できる。
従来、画像表示装置等で用いられるシフトレジスタ等のシリアル入力パラレル出力の信号処理回路はフリップフロップ回路を用いて構成されていたが、いくつかの問題があった。そのうちのひとつは、フリップフロップ回路を安定して動作させるためにＮチャネル型トランジスタとＰチャネル型トランジスタのオン抵抗をほぼ等しくする必要があることであり、そのために、Ｐチャネル型トランジスタのチャネル幅を大きくする必要があり、１出力あたりの回路面積が大きくなった。加えて、トランジスタのチャネル幅が大きくなることで、リーク電流も増加した。
これに対し、例えば、図１２（Ｂ）に示す信号処理回路は１出力あたりのインバータの数だけを見れば、従来のフリップフロップ回路を用いたシフトレジスタと同じであるが、データをフリップフロップ回路によって維持する必要がないため、Ｐチャネル型トランジスタのオン抵抗がＮチャネル型トランジスタのオン抵抗の３倍以上でもよい。このため、回路面積も小さく、消費電力も抑制できる。なお、画像表示装置に用いられる回路では、微細化によるしきい値のばらつきはほとんどないので、チャネル面積は１Ｆ２でもよい。
また、図１２（Ｃ）に示す信号処理回路は、さらに、インバータ自体の数も減らせるので、より回路面積、消費電力を低減できる。加えて、本実施の形態の記憶素子は記憶保持に必要な容量を減らせるので、その面でも面積を減らすことができ、さらには、動作速度も高めることができる。
図１３には本実施の形態の他の信号処理回路の例を示す。図１３には６つの記憶素子４０１＿ｎ乃至記憶素子４０１＿ｎ＋５を有する信号処理回路の１つのユニットを示す。このユニットでの記憶素子の配置、クロック信号線４０５、クロック信号線４０６との接続は図１２（Ｂ）に示すものと同じであるが、それらに加えて、奇数段の記憶素子は、Ｎチャネル型トランジスタ４０９を介して、電位ＶＳＳに接続し、偶数段の記憶素子は、Ｐチャネル型トランジスタ４０８を介して、電位ＶＤＤに接続する。
また、記憶素子４０１＿ｎ（ｎは奇数）に入力される信号は、ＲＳ型のフリップフロップ回路４１０のＳｅｔ端子（Ｓ）に、次のユニットの記憶素子４０１＿ｎ＋７から出力される信号は、Ｒｅｓｅｔ端子（Ｒ）に入力され、フリップフロップ回路４１０からは端子Ｑと端子Ｐから出力される。フリップフロップ回路４１０はＲＳ型に限らず、他の構造のものでもよい。
なお、端子Ｐから出力される信号は、端子Ｑから出力される信号の反転出力である。端子Ｑから出力される信号はＮチャネル型トランジスタ４０９のゲートに、端子Ｐから出力される信号はＰチャネル型トランジスタ４０８のゲートに、それぞれ印加される。また、記憶素子４０１＿ｎ＋１の出力は、前のユニットのフリップフロップ回路のＲｅｓｅｔ端子に、記憶素子４０１＿ｎ＋５の出力は、次のユニットのフリップフロップ回路のＳｅｔ端子に入力される。
このような信号処理回路のユニットの動作方法について簡単に説明する。当初、前段の記憶素子（あるいはユニット）の出力端子４０７はローレベル電位であり、出力信号ＯＵＴ＿ｎ＋１、出力信号ＯＵＴ＿ｎ＋３、出力信号ＯＵＴ＿ｎ＋５、出力信号ＯＵＴ＿ｎ＋７もいずれもローレベル電位であったとする。したがって、フリップフロップ回路４１０の端子Ｓおよび端子Ｒにはローレベル電位が入力され、端子Ｑからはローレベル電位が、端子Ｐからはハイレベル電位が出力されている。
その後、前段の記憶素子の出力端子４０７がハイレベル電位（信号電位）となると、フリップフロップ回路４１０の端子Ｑからはハイレベル電位が、端子Ｐからはローレベル電位が出力される。その後、図１２（Ｂ）で示したように信号電位は記憶素子を移動し、フリップフロップ回路４１０の端子Ｓにはローレベル電位が入力されるが、依然として、端子Ｑからはハイレベル電位が、端子Ｐからはローレベル電位が出力される。
その後、信号電位が記憶素子４０１＿ｎ＋７から出力されると、フリップフロップ回路４１０の端子Ｒにはハイレベル電位が入力され、その結果、端子Ｑからはローレベル電位が、端子Ｐからはハイレベル電位が出力される。その後、信号電位は次段の記憶素子（あるいはユニット）に移動し、フリップフロップ回路４１０の端子Ｒにはローレベル電位が入力されるが、端子Ｑからはローレベル電位が、端子Ｐからはハイレベル電位が出力される状態は維持される。
すなわち、信号電位が記憶素子４０１＿ｎの入力端子と記憶素子４０１＿ｎ＋７の出力端子の間にある際には、Ｐチャネル型トランジスタ４０８、Ｎチャネル型トランジスタ４０９ともオン状態であり、その他の場合では、いずれもオフ状態である。
図１３に示す信号処理回路のユニットでは、左端の記憶素子４０１＿ｎには、ほとんどの期間において、ローレベル電位が入力され、たまにハイレベル電位（信号電位）が入力されるものとする。したがって、奇数段の記憶素子には、ほとんどの期間において、ローレベル電位が入力され、たまにハイレベル電位が入力されることとなり、偶数段の記憶素子には、ほとんどの期間において、ハイレベル電位が入力され、たまにローレベル電位が入力されることとなる。
したがって、奇数段の記憶素子では、ほとんどの期間において、インバータのＮチャネル型トランジスタ４０４（図１２（Ａ）参照）がオフであり、Ｐチャネル型トランジスタ４０３がオンであり、奇数段の記憶素子のリーク電流は並列に接続された各段のＮチャネル型トランジスタ４０４のオフ抵抗によって実質的に決定される。
ところが、Ｎチャネル型トランジスタ４０４と直列にＮチャネル型トランジスタ４０９が接続しているため、信号処理回路のリーク電流は、Ｎチャネル型トランジスタ４０９のオフ抵抗（ゲートがローレベル電位に維持されたとき）によっても決定される。例えば、Ｎチャネル型トランジスタ４０９のチャネル幅がＮチャネル型トランジスタ４０４の３倍であれば、奇数段の記憶素子の合成されたオフ抵抗は、単純に考えれば２倍となり、その他の効果を考慮すれば５倍以上、場合によっては１０倍以上となる。
一方、奇数段の記憶素子（このとき、奇数段でハイレベル電位が入力されている記憶素子は１つだけである）のオン抵抗は、Ｎチャネル型トランジスタ４０９がオンのとき、Ｎチャネル型トランジスタ４０９がない場合の１．３３倍である。
偶数段の記憶素子についても同様な議論から、偶数段の記憶素子のオフ抵抗は、単純に考えれば２倍となり、その他の効果を考慮すれば５倍以上、場合によっては１０倍以上となる。また、偶数段の記憶素子のオン抵抗は、Ｐチャネル型トランジスタ４０８がない場合の１．３３倍である。
上記の議論は信号処理回路の中の６段の記憶素子よりなる１つのユニットに関するものであるが、このような構造が、信号処理回路全体に設けられている。例えば、２４０段のシフトレジスタであれば、図１３に示すユニットが４０個存在する。そして、４０のユニットのうち、信号電位のあるユニットは１つだけであり、残りの３８あるいは３９のユニットでは、Ｐチャネル型トランジスタ４０８、Ｎチャネル型トランジスタ４０９はオフであり、リーク電流を低減できる。
一方、信号電位のある１つのユニットにおいては、Ｐチャネル型トランジスタ４０８、Ｎチャネル型トランジスタ４０９がオンであり、かつ、Ｐチャネル型トランジスタ４０３、Ｎチャネル型トランジスタ４０４と、これらのトランジスタとの接続において必要とするオン抵抗が実現できる。
オン抵抗の低減に関しては、ユニットに含まれる記憶素子の数を増やすと効果が顕著となることがある。例えば、１つのユニットに２４個の記憶素子が含まれている場合を考える。そして、Ｐチャネル型トランジスタ４０８、Ｎチャネル型トランジスタ４０９のチャネル幅をＰチャネル型トランジスタ４０３、Ｎチャネル型トランジスタ４０４の、それぞれ、６倍とする。
この場合、ユニットに信号電位がない場合のオフ抵抗は、単純に考えれば５倍であり、現実的にはそれ以上となる。一方、ユニットに信号電位がある場合の記憶素子のＰチャネル型トランジスタ４０３、Ｎチャネル型トランジスタ４０４のオン抵抗は、１．１７倍である。これは、Ｐチャネル型トランジスタ４０８、Ｎチャネル型トランジスタ４０９のチャネル幅が、上記の例（Ｐチャネル型トランジスタ４０３、Ｎチャネル型トランジスタ４０４の、それぞれ、３倍）の２倍となったためである。
このようにＰチャネル型トランジスタ４０８、Ｎチャネル型トランジスタ４０９を設けることにより、信号処理回路のリーク電流を大幅に低減できる。また、オン抵抗は増加するものの、信号処理に差し支えない範囲とすることができる。
一般に、１つのユニットに含まれるシフトレジスタの数をＮ（≧２）とするとき、Ｐチャネル型トランジスタ４０８、Ｎチャネル型トランジスタ４０９のチャネル幅は、Ｐチャネル型トランジスタ４０３、Ｎチャネル型トランジスタ４０４の、それぞれ、１倍以上Ｎ倍以下、好ましくは１倍以上Ｎ／２倍以下とするとよい。
なお、Ｐチャネル型トランジスタ４０８、Ｎチャネル型トランジスタ４０９が制御する対象は、シフトレジスタ内のインバータに限られず、ユニット内にあって、シフトレジスタの出力と同期して動作する回路のインバータでもよい、例えば、シフトレジスタの出力の信号を受けて、動作するバッファー回路中のインバータなどが挙げられる。このようなインバータは、より多くの電流を流すためチャネル幅が非常に大きいことがある。そのため、よりチャネル幅が大きく、かつ、Ｐチャネル型トランジスタ４０８、Ｎチャネル型トランジスタ４０９と同期するトランジスタを別に設けてもよい。
また、以上の例では、ユニットの初段の記憶素子（図１３では記憶素子４０１＿ｎ）にデータ信号が入力されたときに、Ｐチャネル型トランジスタ４０８、Ｎチャネル型トランジスタ４０９がオンとなり、ユニットの最終段（図１３では記憶素子４０１＿ｎ＋７）からデータ信号が出力されたときに、Ｐチャネル型トランジスタ４０８、Ｎチャネル型トランジスタ４０９がオフとなるように設計されているが、このタイミングは前後させてもよい。
例えば、記憶素子４０１＿ｎより前の記憶素子にデータ信号が入力されたときにＰチャネル型トランジスタ４０８、Ｎチャネル型トランジスタ４０９がオンとなるように設計してもよいし、記憶素子４０１＿ｎ＋７より後の記憶素子からデータ信号が出力されたときにＰチャネル型トランジスタ４０８、Ｎチャネル型トランジスタ４０９がオフとなるように設計してもよい。
図１２、図１３示す信号処理回路は、書き込み用のトランジスタ４０２に特別な条件を設けなくても駆動することができる。しかしながら、上記のような条件のしきい値のトランジスタを用いると上述のような好ましい効果が得られる。
（実施の形態６）
本実施の形態では、記憶素子に用いられるインバータを構成するＮチャネル型トランジスタとＰチャネル型トランジスタのレイアウト例について、図１４（Ａ）乃至図１４（Ｃ）を用いて説明する。なお、本実施の形態で説明する記憶素子が実施の形態４で説明した記憶素子と異なる点は平面レイアウトのみであるので断面形状は図９を参照すればよい。
図１４（Ａ）は、インバータを構成するＮチャネル型トランジスタに用いられるＰ型ウェル３０３とＰチャネル型トランジスタに用いられるＮ型ウェル３０２の形状を示す。図１０（Ａ）では、Ｎ型ウェル３０２、Ｐ型ウェル３０３は長方形であるが、本実施の形態では多角形とする。このことにより、集積度を高めることができる。本実施の形態の記憶素子は１つ当たりに必要な面積が５５Ｆ２である。
図１４（Ｂ）は、第１配線３０７と第１コンタクトプラグ３０９の配置を、また、図１４（Ｃ）は、それぞれ、第２配線３１０と第２コンタクトプラグ３１３の配置を示す。
図１４（Ａ）乃至図１４（Ｃ）より、Ｎチャネル型トランジスタのチャネル面積は１５Ｆ２であり、Ｐチャネル型トランジスタのチャネル面積は１３Ｆ２である。また、Ｎチャネル型トランジスタの実効的なチャネル比（＝実効的なチャネル長／実効的なチャネル幅）は５／３、Ｐチャネル型トランジスタの実効的なチャネル比は１／２である。
したがって、Ｎチャネル型トランジスタの実効的なチャネル比とＰチャネル型トランジスタの実効的なチャネル比の比率（＝Ｎチャネル型トランジスタの実効的なチャネル比／Ｐチャネル型トランジスタの実効的なチャネル比）は３．３程度であり、Ｎチャネル型トランジスタとＰチャネル型トランジスタの移動度の違いが十分に考慮された構造となる。
図１４示す半導体メモリ装置は、書き込み用のトランジスタに特別な条件を設けなくても駆動することができる。しかしながら、上記のような条件のしきい値のトランジスタを用いると上述のような好ましい効果が得られる。
（実施の形態７）
本実施の形態では、図３（Ａ）の記憶素子１００に用いる書き込み用のトランジスタ１０１としてＰチャネル型トランジスタを用いた場合について説明する。例えば、ワイドバンドギャップ酸化物半導体には、ホール伝導性を示す材料（例えば、Ｚｎ−Ｒｈ系酸化物やＳｒ−Ｃｕ系酸化物、Ａｌ−Ｃｕ系酸化物）があるので、それらを用いて、Ｐチャネル型トランジスタを作製してもよい。また、シリコン等の公知の半導体材料の極めて薄い膜を半導体層（チャネル形成領域）として用いることもできる（特許文献５参照）。
いずれにしても、しきい値はローレベル電位より高いことが求められる。そのためには、例えば、シリコン等の公知の半導体材料であれば、半導体層をＰ型にドーピングしてもよい。また、ゲートの材料として、仕事関数の大きな金属や半導体を用いてもよい。例えば、窒化インジウムは仕事関数が５．６電子ボルトである。また、インジウムとガリウムと亜鉛を含む酸窒化物（Ｉｎ−Ｇａ−Ｚｎ系酸窒化物）の仕事関数も５．６電子ボルトである。
半導体層として厚さ２ｎｍの真性のシリコン、ゲート絶縁物としてＥＯＴ１０ｎｍの絶縁体、ゲートとして仕事関数５．６電子ボルトの材料を用いて形成された、十分な長チャネルのＰチャネル型トランジスタのしきい値は、約＋０．５Ｖである。一般に、ハイレベル電位をＶＨ、ローレベル電位をＶＬとするとき、しきい値Ｖｔｈとしては、ＶＬ＋０．３＜Ｖｔｈ＜ＶＨ−ＶＬとするとよい。
また、このような仕事関数の大きな材料は、半導体層と接する部分に用いることにより、オーミックコンタクトを形成することができる。例えば、半導体層がシリコンであれば、そのイオン化ポテンシャルは５．１電子ボルト程度であるので、仕事関数５．６電子ボルトの材料を接触させれば、正孔が半導体層に注入され、良好なコンタクトが形成される。さらに、このような仕事関数の大きな材料を半導体層と接した構造とすると、トランジスタのしきい値をローレベル電位より高くする上で好ましい。
なお、半導体層に多結晶シリコンを用いる場合には、粒界によるトランジスタ間のしきい値ばらつきを低減させるために、チャネル長を長くすることが好ましく、実施の形態４で示したように、半導体層を長チャネル狭チャネルの折り曲がった形状とするとよい。
また、多結晶シリコンを成長させる際に、ニッケル等の触媒元素を添加して成長温度を下げてもよい。触媒元素を添加して成長させた多結晶シリコンは、粒界のポテンシャルバリアが低いので、これを用いて作製したトランジスタはしきい値ばらつきが小さい。そのため、チャネル長を十分に短くできる。
さらに、多結晶シリコンは移動度が十分に大きいため、動作速度の点で有利である。そのため、容量素子の容量をより大きくしてもよい。薄膜の多結晶シリコンのオフ抵抗は、酸化物半導体に比べると劣るため、容量素子の容量を大きくすることでデータの保持可能時間を増加させるとよい。
このようなＰチャネル型トランジスタを用いた記憶素子の動作について、図１５（Ａ）乃至図１５（Ｄ）を用いて説明する。図１５（Ａ）乃至図１５（Ｄ）に示す回路は、トランジスタのソースが容量素子の第１電極と接続し、容量素子の第２電極の電位は０Ｖに固定されているとする。また、ハイレベル電位を＋１Ｖ、ローレベル電位を０Ｖ、制御電位を＋３Ｖとする。
最初に、容量素子の第１電極の電位をローレベル電位とする。そのためには、トランジスタのゲートの電位をローレベル電位とし、ドレインの電位をローレベル電位とする。トランジスタのしきい値は＋０．５Ｖであるので、トランジスタはオンであり、トランジスタのソースの電位（すなわち、容量素子の第１電極の電位）はローレベル電位となる。
このとき、トランジスタのゲートとチャネルの間には容量（ゲート容量）が形成されているが、それらの間に電位差がないので、電荷は現れていない。また、容量素子の第１電極と第２電極との間にも電位差がないので、容量素子の第１電極にも電荷は現れない。（図１５（Ａ）参照）。
その後、トランジスタをオフとする。そのためには、トランジスタのゲートの電位を制御電位とする。上述の通り、ゲート容量には電荷がなかったので、容量素子の第１電極の電荷量も変動せず、容量素子の第１電極の電位はローレベル電位のままである（図１５（Ｂ）参照）。
次に、容量素子の第１電極の電位をハイレベル電位とする。そのためには、トランジスタのゲートの電位をローレベル電位とし、ドレインの電位をハイレベル電位とする。トランジスタのしきい値は＋０．５Ｖであるので、トランジスタはオンであり、トランジスタのソースの電位はハイレベル電位となる。
このとき、トランジスタのゲートとチャネルの間には容量（ゲート容量）が形成されており、チャネルの電位がゲートの電位より高いので、チャネルに正の電荷が、ゲートに負の電荷が現れる。また、容量素子の第１電極と第２電極との間にも電位差があるので、容量素子の第１電極には正の電荷が現れる（図１５（Ｃ）参照）。
その後、トランジスタのゲートの電位を制御電位として、トランジスタをオフとする。上述の通り、チャネルには正の電荷があったので、その一部は容量素子の第１電極に流入し、容量素子の第１電極の電位はハイレベル電位よりも高くなる（図１５（Ｄ）参照）。しかしながら、ハイレベル電位より高い電位は、ハイレベル電位として扱われるので、誤動作がおこることはない。
なお、図２に示す駆動方法では、トランジスタがオン状態の際の実効的なゲート電圧（ゲートの電位−ソースの電位−しきい値）の絶対値が１．５Ｖであるのに対し、本実施の形態では０．５Ｖであるので、そのことにより、オン電流はより小さくなる。しきい値をより大きくすれば、オン電流を増加させることができる。
１００ 記憶素子
１０１ 書き込み用のトランジスタ
１０２ 読み出し用のトランジスタ
１０３ 容量素子
１０４ 制御線
１０５ データ線
１０６ 制御回路
１０７ データ転送回路
１０８ 信号回路
１０９ Ｐチャネル型トランジスタ
１１０ Ｎチャネル型トランジスタ
２０１ 記憶素子
２０２ 第１のスイッチング素子
２０３ インバータ
２０４ クロックドインバータ
２０５ 第２のスイッチング素子
２０６ 容量素子
２０７ 記憶素子
２０８ シリコントランジスタ
２０９ トランジスタ
２１１ 記憶素子
２１２ 第１のスイッチング素子
２１３ インバータ
２１４ インバータ
２１５ 第２のスイッチング素子
２１６ 容量素子
２１７ 第３のスイッチング素子
２２１ 記憶素子
２２２ 第１のスイッチング素子
２２３ インバータ
２２４ インバータ
２２５ 第２のスイッチング素子
２２６ 容量素子
２２７ 第３のスイッチング素子
２３１ 記憶素子
２３２ 記憶素子
２３３ 書き込み用のトランジスタ
２３４ Ｐチャネル型トランジスタ
２３５ Ｎチャネル型トランジスタ
２３６ 書き込み用のトランジスタ
２３７ Ｐチャネル型トランジスタ
２３８ Ｎチャネル型トランジスタ
２３９ 容量素子
２４０ 容量素子
２４１ 容量素子
２４２ 容量素子
２４３ 容量素子
２４４ 容量素子
２４５ Ｎチャネル型トランジスタ
２４６ Ｐチャネル型トランジスタ
３０１ 基板
３０２ Ｎ型ウェル
３０３ Ｐ型ウェル
３０４ 素子分離絶縁物
３０５ Ｎ型領域
３０６ Ｐ型領域
３０７ 第１配線
３０８ 第１層間絶縁物
３０９ 第１コンタクトプラグ
３１０ 第２配線
３１１ 第１埋め込み絶縁物
３１２ 第２層間絶縁物
３１３ 第２コンタクトプラグ
３１４ 第３配線
３１５ 第２埋め込み絶縁物
３１６ ゲート絶縁物
３１７ 半導体層
３１８ 保護絶縁層
３１９ 第３層間絶縁物
３２０ 第３コンタクトプラグ
３２１ 第４配線
４０１ 記憶素子
４０２ 書き込み用のトランジスタ
４０３ Ｐチャネル型トランジスタ
４０４ Ｎチャネル型トランジスタ
４０５ クロック信号線
４０６ クロック信号線
４０７ 出力端子
４０８ Ｐチャネル型トランジスタ
４０９ Ｎチャネル型トランジスタ
４１０ フリップフロップ回路
ＩＮ 入力信号
ＯＵＴ 出力信号
ＳＩＧ１ 信号
ＳＩＧ２ 信号
ＳＩＧ３ 信号
ＳＩＧ４ 信号
ＳＩＧ５ 信号
ＳＩＧ６ 信号
ＶＣＣ 電位
ＶＤＤ 電位
ＶＳＳ 電位

Claims (10)

  1. ローレベル電位と、前記ローレベル電位より高いハイレベル電位とがそのドレインに入力され、しきい値がローレベル電位よりも低いＮチャネル型あるいはしきい値がローレベル電位よりも高いＰチャネル型のいずれかの書き込み用のトランジスタと、容量素子とを有し、前記書き込み用のトランジスタのソースと前記容量素子の電極の一が接続され、前記容量素子の容量が前記書き込み用のトランジスタのゲート容量の２倍以下であることを特徴とする信号処理回路。
  2. ローレベル電位と、前記ローレベル電位より高いハイレベル電位とがそのドレインに入力され、しきい値がローレベル電位よりも低いＮチャネル型あるいはしきい値がローレベル電位よりも高いＰチャネル型のいずれかの書き込み用のトランジスタと、インバータとを有し、前記書き込み用のトランジスタのソースと前記インバータを構成するトランジスタのゲートが接続され、前記インバータを構成するトランジスタのゲート容量が前記書き込み用のトランジスタのゲート容量の２倍以下であることを特徴とする信号処理回路。
  3. 請求項２において、前記インバータはＣＭＯＳインバータである信号処理回路。
  4. ローレベル電位と、前記ローレベル電位より高いハイレベル電位とがそのドレインに入力され、しきい値がローレベル電位よりも低いＮチャネル型あるいはしきい値がローレベル電位よりも高いＰチャネル型のいずれかの書き込み用のトランジスタと、トランスファーゲートとを有し、前記書き込み用のトランジスタのソースと前記トランスファーゲートを構成するトランジスタのゲートが接続され、前記トランスファーゲートを構成するトランジスタのゲート容量が前記書き込み用のトランジスタのゲート容量の２倍以下であることを特徴とする信号処理回路。
  5. ローレベル電位と、前記ローレベル電位より高いハイレベル電位とがそのドレインに入力され、しきい値がローレベル電位よりも低いＮチャネル型あるいはしきい値がローレベル電位よりも高いＰチャネル型のいずれかの書き込み用のトランジスタと、Ｎチャネル型の第１のトランジスタと、Ｐチャネル型の第２のトランジスタとを有し、前記書き込み用のトランジスタのソースと前記第１のトランジスタのゲートと前記第２のトランジスタのゲートが接続され、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインが接続され、前記第１のトランジスタのゲート容量と前記第２のトランジスタのゲート容量の和が前記書き込み用のトランジスタのゲート容量の２倍以下であることを特徴とする信号処理回路。
  6. 前記書き込み用のトランジスタは、酸化物半導体をチャネル形成領域に含む請求項１乃至請求項５のいずれか一項に記載の信号処理回路。
  7. 前記書き込み用のトランジスタは、チャネル長が最小加工線幅の１０倍以上である請求項１乃至請求項６のいずれか一項に記載の信号処理回路。
  8. 前記書き込み用のトランジスタは、薄膜のチャネルを有することを特徴とする請求項１乃至請求項７のいずれか一項に記載の信号処理回路。
  9. 前記書き込み用のトランジスタは、少なくとも１つの凹部を有する形状であることを特徴とする請求項１乃至請求項８のいずれか一項に記載の信号処理回路。
  10. 請求項１乃至請求項９のいずれか一項に記載の信号処理回路において、前記書き込み用のトランジスタがＮチャネル型の場合には、そのゲートに印加される最高の電位を前記ハイレベル電位とし、最低の電位を前記ローレベル電位未満の電位とし、前記書き込み用のトランジスタがＰチャネル型の場合には、そのゲートに印加される最高の電位を前記ハイレベル電位より高い電位とし、最低の電位を前記ローレベル電位とする信号処理回路の駆動方法。
JP2012266299A 2011-12-06 2012-12-05 信号処理回路の駆動方法 Expired - Fee Related JP6030424B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012266299A JP6030424B2 (ja) 2011-12-06 2012-12-05 信号処理回路の駆動方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011266515 2011-12-06
JP2011266515 2011-12-06
JP2012266299A JP6030424B2 (ja) 2011-12-06 2012-12-05 信号処理回路の駆動方法

Publications (3)

Publication Number Publication Date
JP2013141212A true JP2013141212A (ja) 2013-07-18
JP2013141212A5 JP2013141212A5 (ja) 2016-01-07
JP6030424B2 JP6030424B2 (ja) 2016-11-24

Family

ID=48523546

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012266299A Expired - Fee Related JP6030424B2 (ja) 2011-12-06 2012-12-05 信号処理回路の駆動方法

Country Status (2)

Country Link
US (1) US9257422B2 (ja)
JP (1) JP6030424B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015030150A1 (en) * 2013-08-30 2015-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage circuit and semiconductor device
JP2015062218A (ja) * 2013-08-19 2015-04-02 株式会社半導体エネルギー研究所 半導体装置
JP2016027608A (ja) * 2014-03-14 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
US9300292B2 (en) 2014-01-10 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Circuit including transistor
JP2017175146A (ja) * 2017-05-02 2017-09-28 ルネサスエレクトロニクス株式会社 半導体装置
WO2023079398A1 (ja) * 2021-11-05 2023-05-11 株式会社半導体エネルギー研究所 半導体装置、及び電子機器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI637484B (zh) * 2013-12-26 2018-10-01 日商半導體能源研究所股份有限公司 半導體裝置
KR102252213B1 (ko) 2014-03-14 2021-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 시스템
US9438234B2 (en) 2014-11-21 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device including logic circuit
CN105225625B (zh) 2015-11-05 2018-01-23 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及其驱动方法、显示装置
WO2019146623A1 (en) 2018-01-23 2019-08-01 Tadao Nakamura Marching memory and computer system
JP2020201474A (ja) * 2019-06-04 2020-12-17 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 フリップフロップと制御素子とを含む回路

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6153759A (ja) * 1984-08-23 1986-03-17 Fujitsu Ltd 発振回路
JPH11176153A (ja) * 1997-12-11 1999-07-02 Seiko Epson Corp 半導体集積回路
JP2008052847A (ja) * 2006-08-25 2008-03-06 Matsushita Electric Ind Co Ltd ラッチ回路及びこれを備えた半導体集積回路、ｓｒａｍ、フリップフロップ回路、情報機器、通信機器、ａｖ機器及び移動体
JP2008234794A (ja) * 2007-03-23 2008-10-02 Nippon Telegr & Teleph Corp <Ntt> メモリセル
JP2009295781A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体装置及びその製造方法
JP2011151791A (ja) * 2009-12-23 2011-08-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011211185A (ja) * 2010-03-08 2011-10-20 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法

Family Cites Families (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3456099B2 (ja) * 1996-08-16 2003-10-14 ソニー株式会社 チョッパーコンパレータおよびａ／ｄコンバータ
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007081335A (ja) 2005-09-16 2007-03-29 Renesas Technology Corp 半導体装置
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008047698A (ja) 2006-08-16 2008-02-28 Renesas Technology Corp 半導体記憶装置
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
MY166309A (en) 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
WO2011089808A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011089847A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving the same
KR101926336B1 (ko) 2010-02-05 2019-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20180105252A (ko) 2010-09-03 2018-09-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전계 효과 트랜지스터 및 반도체 장치의 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6153759A (ja) * 1984-08-23 1986-03-17 Fujitsu Ltd 発振回路
JPH11176153A (ja) * 1997-12-11 1999-07-02 Seiko Epson Corp 半導体集積回路
JP2008052847A (ja) * 2006-08-25 2008-03-06 Matsushita Electric Ind Co Ltd ラッチ回路及びこれを備えた半導体集積回路、ｓｒａｍ、フリップフロップ回路、情報機器、通信機器、ａｖ機器及び移動体
JP2008234794A (ja) * 2007-03-23 2008-10-02 Nippon Telegr & Teleph Corp <Ntt> メモリセル
JP2009295781A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体装置及びその製造方法
JP2011151791A (ja) * 2009-12-23 2011-08-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011211185A (ja) * 2010-03-08 2011-10-20 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015062218A (ja) * 2013-08-19 2015-04-02 株式会社半導体エネルギー研究所 半導体装置
WO2015030150A1 (en) * 2013-08-30 2015-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage circuit and semiconductor device
JP2015065650A (ja) * 2013-08-30 2015-04-09 株式会社半導体エネルギー研究所 記憶回路、および半導体装置
US9438206B2 (en) 2013-08-30 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Storage circuit and semiconductor device
US10164612B2 (en) 2013-08-30 2018-12-25 Semiconductor Energy Laboratory Co., Ltd. Storage circuit and semiconductor device
JP2021005875A (ja) * 2013-08-30 2021-01-14 株式会社半導体エネルギー研究所 記憶回路
US9300292B2 (en) 2014-01-10 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Circuit including transistor
JP2016027608A (ja) * 2014-03-14 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
JP2017175146A (ja) * 2017-05-02 2017-09-28 ルネサスエレクトロニクス株式会社 半導体装置
WO2023079398A1 (ja) * 2021-11-05 2023-05-11 株式会社半導体エネルギー研究所 半導体装置、及び電子機器

Also Published As

Publication number Publication date
US9257422B2 (en) 2016-02-09
JP6030424B2 (ja) 2016-11-24
US20130141157A1 (en) 2013-06-06

Similar Documents

Publication Publication Date Title
JP6030424B2 (ja) 信号処理回路の駆動方法
KR101924304B1 (ko) 반도체 장치 및 반도체 장치의 구동 방법
JP6368397B2 (ja) 半導体装置
KR102095677B1 (ko) 반도체 장치
KR102016453B1 (ko) 반도체 메모리 장치 및 그 구동 방법
KR100922108B1 (ko) 반도체 집적회로
US20080315246A1 (en) Transistor switch circuit and sample-and-hold circuit
KR20120054530A (ko) 반도체 기억 장치
KR20150123724A (ko) 반도체 장치
US20080151599A1 (en) Semiconductor Device Including a Ferroelectric Field-Effect Transistor, and Semiconductor Integrated Circuit Device Employing Same
US20060151842A1 (en) Apparatus and method for reducing gate leakage in deep sub-micron MOS transistors using semi-rectifying contacts
JP5973182B2 (ja) 半導体メモリ装置及び半導体装置
JP2006166384A (ja) 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路
JP2006295653A (ja) 二重絶縁ゲート型電界効果トランジスタを用いたゲート回路、ｓｒａｍセル回路、多入力ｃｍｏｓゲート回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路
JP5965386B2 (ja) トランジスタを備えるｒａｍメモリセル
JP4997392B2 (ja) 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路
JPH1168548A (ja) 半導体集積回路
KR100329862B1 (ko) 반도체집적회로장치
JP5246566B2 (ja) 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路
JP5294282B2 (ja) 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路
JP5117224B2 (ja) 信号レベル変換回路
JP4997417B2 (ja) 二重絶縁ゲート型電界効果トランジスタを用いたゲート回路、ｓｒａｍセル回路、多入力ｃｍｏｓゲート回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151113

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151113

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160908

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161020

R150 Certificate of patent or registration of utility model

Ref document number: 6030424

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees