JP3456099B2 - チョッパーコンパレータおよびａ／ｄコンバータ - Google Patents
チョッパーコンパレータおよびａ／ｄコンバータInfo
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
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- Nonlinear Science (AREA)
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- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】この発明はチョッパーコンパ
レータおよびＡ／Ｄコンバータに関する。
レータおよびＡ／Ｄコンバータに関する。
【０００２】
【従来の技術】近年の半導体プロセスの微細化の進歩に
よるシステム・オン・シリコンの流れの中で、高速のＡ
／Ｄコンバータを大規模集積回路（ＬＳＩ）に内蔵する
要求が強くなっている。いわゆる高速のＡ／Ｄコンバー
タといっても、その変換周波数は数ＭＨｚから数十ＭＨ
ｚまで用途によって異なっている。このような高速のＡ
／Ｄコンバータとしては、入力されたアナログ信号を並
列にｎビットのディジタル信号に変換するフラッシュ型
のＡ／Ｄコンバータや、上位ビットと下位ビットとの二
段階にわけて変換する２ステップ・フラッシュ型のＡ／
Ｄコンバータなどが知られている。
よるシステム・オン・シリコンの流れの中で、高速のＡ
／Ｄコンバータを大規模集積回路（ＬＳＩ）に内蔵する
要求が強くなっている。いわゆる高速のＡ／Ｄコンバー
タといっても、その変換周波数は数ＭＨｚから数十ＭＨ
ｚまで用途によって異なっている。このような高速のＡ
／Ｄコンバータとしては、入力されたアナログ信号を並
列にｎビットのディジタル信号に変換するフラッシュ型
のＡ／Ｄコンバータや、上位ビットと下位ビットとの二
段階にわけて変換する２ステップ・フラッシュ型のＡ／
Ｄコンバータなどが知られている。
【０００３】図９は、従来のフラッシュ型や２ステップ
・フラッシュ型のＡ／Ｄコンバータに用いられる、従来
のチョッパーコンパレータを示す回路図である。図９に
示すように、この従来のチョッパーコンパレータは、ア
ナログ入力電圧ＶIN用の入力端子１０１、基準電圧Ｖ
ref 用の入力端子１０２、３段のＣＭＯＳインバータ１
０３〜１０５、出力電圧ＶOUT 用の出力端子１０６、コ
ンデンサＣ1 ´，Ｃ2 ´およびＣＭＯＳアナログスイッ
チからなるスイッチＳＷ１´〜ＳＷ４´を有している。
入力端子１０１，１０２は、スイッチＳＷ１´，ＳＷ２
´を介してコンデンサＣ1 ´の一端と接続されている。
このコンデンサＣ1 ´の他端は、ＣＭＯＳインバータ１
０３の入力端子と接続されている。ＣＭＯＳインバータ
１０３の出力端子は、コンデンサＣ2 ´を介してＣＭＯ
Ｓインバータ１０４の入力端子と接続されている。ＣＭ
ＯＳインバータ１０３の入出力端子間はスイッチＳＷ３
´を介して接続されている。同様に、ＣＭＯＳインバー
タ１０４の入出力端子間はスイッチＳＷ４´を介して接
続されている。ＣＭＯＳインバータ１０４の出力端子は
ＣＭＯＳインバータ１０５の入力端子と接続されてい
る。ＣＭＯＳインバータ１０５の出力端子は出力電圧Ｖ
OUT 用の出力端子１０６と接続されている。
・フラッシュ型のＡ／Ｄコンバータに用いられる、従来
のチョッパーコンパレータを示す回路図である。図９に
示すように、この従来のチョッパーコンパレータは、ア
ナログ入力電圧ＶIN用の入力端子１０１、基準電圧Ｖ
ref 用の入力端子１０２、３段のＣＭＯＳインバータ１
０３〜１０５、出力電圧ＶOUT 用の出力端子１０６、コ
ンデンサＣ1 ´，Ｃ2 ´およびＣＭＯＳアナログスイッ
チからなるスイッチＳＷ１´〜ＳＷ４´を有している。
入力端子１０１，１０２は、スイッチＳＷ１´，ＳＷ２
´を介してコンデンサＣ1 ´の一端と接続されている。
このコンデンサＣ1 ´の他端は、ＣＭＯＳインバータ１
０３の入力端子と接続されている。ＣＭＯＳインバータ
１０３の出力端子は、コンデンサＣ2 ´を介してＣＭＯ
Ｓインバータ１０４の入力端子と接続されている。ＣＭ
ＯＳインバータ１０３の入出力端子間はスイッチＳＷ３
´を介して接続されている。同様に、ＣＭＯＳインバー
タ１０４の入出力端子間はスイッチＳＷ４´を介して接
続されている。ＣＭＯＳインバータ１０４の出力端子は
ＣＭＯＳインバータ１０５の入力端子と接続されてい
る。ＣＭＯＳインバータ１０５の出力端子は出力電圧Ｖ
OUT 用の出力端子１０６と接続されている。
【０００４】符号１０７は電源電圧ＶDDを供給する電
源、１０８は電源電圧ＶSSを供給する電源を示す。ま
た、符号Ｑ101 〜Ｑ106 は、ＣＭＯＳインバータ１０３
〜１０５を構成するトランジスタを示す。この場合、ト
ランジスタＱ101 ，Ｑ103 ，Ｑ105 は負荷トランジスタ
としてのｐチャネルＭＯＳＦＥＴ、トランジスタ
Ｑ102 ，Ｑ104 ，Ｑ106 はドライバトランジスタとして
のｎチャネルＭＯＳＦＥＴである。
源、１０８は電源電圧ＶSSを供給する電源を示す。ま
た、符号Ｑ101 〜Ｑ106 は、ＣＭＯＳインバータ１０３
〜１０５を構成するトランジスタを示す。この場合、ト
ランジスタＱ101 ，Ｑ103 ，Ｑ105 は負荷トランジスタ
としてのｐチャネルＭＯＳＦＥＴ、トランジスタ
Ｑ102 ，Ｑ104 ，Ｑ106 はドライバトランジスタとして
のｎチャネルＭＯＳＦＥＴである。
【０００５】また、符号Ｑ107 〜Ｑ114 は、スイッチＳ
Ｗ１´〜ＳＷ４´を構成するトランジスタを示す。これ
らのトランジスタＱ107 〜Ｑ114 には、クロック信号Ｃ
Ｋまたは反転クロック信号ＣＫバーが供給され、これに
より、スイッチＳＷ１´〜ＳＷ４´の開閉が制御されて
いる。この場合、スイッチＳＷ１´，ＳＷ３´，ＳＷ４
´は、クロック信号ＣＫがハイレベルの期間にオン状態
となり、ローレベルの期間にオフ状態となる。一方、ス
イッチＳＷ２´は、クロック信号ＣＫがローレベルの期
間にオン状態となり、ハイレベルの期間にオフ状態とな
る。
Ｗ１´〜ＳＷ４´を構成するトランジスタを示す。これ
らのトランジスタＱ107 〜Ｑ114 には、クロック信号Ｃ
Ｋまたは反転クロック信号ＣＫバーが供給され、これに
より、スイッチＳＷ１´〜ＳＷ４´の開閉が制御されて
いる。この場合、スイッチＳＷ１´，ＳＷ３´，ＳＷ４
´は、クロック信号ＣＫがハイレベルの期間にオン状態
となり、ローレベルの期間にオフ状態となる。一方、ス
イッチＳＷ２´は、クロック信号ＣＫがローレベルの期
間にオン状態となり、ハイレベルの期間にオフ状態とな
る。
【０００６】ここで、上述のように構成された従来のチ
ョッパーコンパレータの動作について説明する。すなわ
ち、このチョッパーコンパレータにおいては、クロック
信号ＣＫがハイレベルになると、スイッチＳＷ１´，Ｓ
Ｗ３´，ＳＷ４´がオン状態、スイッチＳＷ２´がオフ
状態となる。この期間は、入力端子１０１からのアナロ
グ入力電圧ＶINがコンデンサＣ1 ´に供給されてサンプ
リングされるとともに、ＣＭＯＳインバータ１０３，１
０４の自己オフセットキャンセルが行なわれる。このサ
ンプリング期間は、原理的にＣＭＯＳインバータ１０３
〜１０５を所定の動作電流Ｉ1 ´〜Ｉ3 ´が流れる。こ
のときの動作電流Ｉ1 ´〜Ｉ3 ´は、ＣＭＯＳインバー
タ１０３〜１０５の入出力端子が等電位となるときに、
これらのＣＭＯＳインバータ１０３〜１０５を流れる直
流電流に相当する。
ョッパーコンパレータの動作について説明する。すなわ
ち、このチョッパーコンパレータにおいては、クロック
信号ＣＫがハイレベルになると、スイッチＳＷ１´，Ｓ
Ｗ３´，ＳＷ４´がオン状態、スイッチＳＷ２´がオフ
状態となる。この期間は、入力端子１０１からのアナロ
グ入力電圧ＶINがコンデンサＣ1 ´に供給されてサンプ
リングされるとともに、ＣＭＯＳインバータ１０３，１
０４の自己オフセットキャンセルが行なわれる。このサ
ンプリング期間は、原理的にＣＭＯＳインバータ１０３
〜１０５を所定の動作電流Ｉ1 ´〜Ｉ3 ´が流れる。こ
のときの動作電流Ｉ1 ´〜Ｉ3 ´は、ＣＭＯＳインバー
タ１０３〜１０５の入出力端子が等電位となるときに、
これらのＣＭＯＳインバータ１０３〜１０５を流れる直
流電流に相当する。
【０００７】次に、クロック信号ＣＫがローレベルにな
ると、スイッチＳＷ１´，ＳＷ３´，ＳＷ４´がオフ状
態、スイッチＳＷ２´がオン状態となる。この期間は、
入力端子１０２からの基準電圧Ｖref がコンデンサＣ1
´に供給され、さきにサンプリングされたアナログ入力
電圧ＶINと基準電圧Ｖref との大小が比較される。そし
て、このときコンデンサＣ1 ´に加わる電圧が、ＣＭＯ
Ｓインバータ１０３により反転される。さらに、ＣＭＯ
Ｓインバータ１０３の出力がＣＭＯＳインバータ１０
４，１０５により増幅されて、出力端子１０６から出力
電圧ＶOUT として出力される。この場合、ＶIN≧Ｖref
なら、「１」に対応した出力電圧ＶOUT が出力され、Ｖ
IN＜Ｖref なら、「０」に対応した出力電圧ＶOUT が出
力される。この比較期間は、ＣＭＯＳインバータ１０３
〜１０５の動作電流Ｉ1 ´〜Ｉ3 ´はほぼゼロとなる。
以下、クロック信号ＣＫとともに、上述のサンプリング
動作および比較動作が繰り返される。
ると、スイッチＳＷ１´，ＳＷ３´，ＳＷ４´がオフ状
態、スイッチＳＷ２´がオン状態となる。この期間は、
入力端子１０２からの基準電圧Ｖref がコンデンサＣ1
´に供給され、さきにサンプリングされたアナログ入力
電圧ＶINと基準電圧Ｖref との大小が比較される。そし
て、このときコンデンサＣ1 ´に加わる電圧が、ＣＭＯ
Ｓインバータ１０３により反転される。さらに、ＣＭＯ
Ｓインバータ１０３の出力がＣＭＯＳインバータ１０
４，１０５により増幅されて、出力端子１０６から出力
電圧ＶOUT として出力される。この場合、ＶIN≧Ｖref
なら、「１」に対応した出力電圧ＶOUT が出力され、Ｖ
IN＜Ｖref なら、「０」に対応した出力電圧ＶOUT が出
力される。この比較期間は、ＣＭＯＳインバータ１０３
〜１０５の動作電流Ｉ1 ´〜Ｉ3 ´はほぼゼロとなる。
以下、クロック信号ＣＫとともに、上述のサンプリング
動作および比較動作が繰り返される。
【０００８】図１０は、この従来のチョッパーコンパレ
ータの動作に伴う消費電流を示す略線図である。ここ
で、図１０Ａはクロック信号ＣＫの波形を示し、図１０
Ｂは消費電流の波形を示す。この従来のチョッパーコン
パレータにおいては、ＣＭＯＳインバータ１０３〜１０
５の動作電流Ｉ1 ´〜Ｉ3 ´以外に、ほとんど電流が消
費されない。したがって、図１０に示すように、この従
来のチョッパーコンパレータの消費電流は、ＣＭＯＳイ
ンバータ１０３〜１０５の動作電流Ｉ1 ´〜Ｉ3´の合
計Ｉ1 ´＋Ｉ2 ´＋Ｉ3 ´となる。
ータの動作に伴う消費電流を示す略線図である。ここ
で、図１０Ａはクロック信号ＣＫの波形を示し、図１０
Ｂは消費電流の波形を示す。この従来のチョッパーコン
パレータにおいては、ＣＭＯＳインバータ１０３〜１０
５の動作電流Ｉ1 ´〜Ｉ3 ´以外に、ほとんど電流が消
費されない。したがって、図１０に示すように、この従
来のチョッパーコンパレータの消費電流は、ＣＭＯＳイ
ンバータ１０３〜１０５の動作電流Ｉ1 ´〜Ｉ3´の合
計Ｉ1 ´＋Ｉ2 ´＋Ｉ3 ´となる。
【０００９】ｎビットのフラッシュ型Ａ／Ｄコンバータ
は、上述の従来のチョッパーコンパレータを２n −１
個、ｎビットの２ステップ・フラッシュ型Ａ／Ｄコンバ
ータは、上述の従来のチョッパーコンパレータを（２
n/2 −１）＋２（２n/2 −１＋ａ）個（ただし、ａは補
正ビット数）用いて構成されている。具体的には、例え
ば、ビデオ用の８ビット２ステップ・フラッシュ型のＡ
／Ｄコンバータの場合、チョッパーコンパレータの個数
は合計５７個（ただし、補正ビット数ａを３とした場
合）となる。
は、上述の従来のチョッパーコンパレータを２n −１
個、ｎビットの２ステップ・フラッシュ型Ａ／Ｄコンバ
ータは、上述の従来のチョッパーコンパレータを（２
n/2 −１）＋２（２n/2 −１＋ａ）個（ただし、ａは補
正ビット数）用いて構成されている。具体的には、例え
ば、ビデオ用の８ビット２ステップ・フラッシュ型のＡ
／Ｄコンバータの場合、チョッパーコンパレータの個数
は合計５７個（ただし、補正ビット数ａを３とした場
合）となる。
【００１０】
【発明が解決しようとする課題】ところで、上述の従来
のチョッパーコンパレータにおいては、通常、ＣＭＯＳ
インバータ３〜５の動作電流Ｉ1 ´〜Ｉ3 ´が大きいほ
ど、すなわち、消費電流が大きいほど、ＣＭＯＳインバ
ータ１０３〜１０５のゲインが大きくなる。一方で、こ
れらのＣＭＯＳインバータ１０３〜１０５のゲインは、
チョッパーコンパレータの変換速度を決定している。こ
のため、従来のチョッパーコンパレータにおいては、変
換速度が決定されると自ずと消費電流が決定されてい
た。
のチョッパーコンパレータにおいては、通常、ＣＭＯＳ
インバータ３〜５の動作電流Ｉ1 ´〜Ｉ3 ´が大きいほ
ど、すなわち、消費電流が大きいほど、ＣＭＯＳインバ
ータ１０３〜１０５のゲインが大きくなる。一方で、こ
れらのＣＭＯＳインバータ１０３〜１０５のゲインは、
チョッパーコンパレータの変換速度を決定している。こ
のため、従来のチョッパーコンパレータにおいては、変
換速度が決定されると自ずと消費電流が決定されてい
た。
【００１１】しかしながら、上述のように、多数の従来
のチョッパーコンパレータを用いて構成される従来のＡ
／Ｄコンバータでは、次のような問題があった。すなわ
ち、Ａ／Ｄコンバータに低消費電力での動作が要求され
る場合には、チョッパーコンパレータ単体の消費電流を
低減するのが必要不可欠となる。この対応としては、上
述の図９に示した従来のチョッパーコンパレータにおい
て、ＣＭＯＳインバータ１０３〜１０５を構成するトラ
ンジスタＱ101 〜Ｑ106 のゲート長Ｌに対するゲート幅
Ｗの比Ｗ／Ｌを小さくする方法が一般的である。
のチョッパーコンパレータを用いて構成される従来のＡ
／Ｄコンバータでは、次のような問題があった。すなわ
ち、Ａ／Ｄコンバータに低消費電力での動作が要求され
る場合には、チョッパーコンパレータ単体の消費電流を
低減するのが必要不可欠となる。この対応としては、上
述の図９に示した従来のチョッパーコンパレータにおい
て、ＣＭＯＳインバータ１０３〜１０５を構成するトラ
ンジスタＱ101 〜Ｑ106 のゲート長Ｌに対するゲート幅
Ｗの比Ｗ／Ｌを小さくする方法が一般的である。
【００１２】一方で、これらのトランジスタＱ101 〜Ｑ
106 のゲート長Ｌに対するゲート幅Ｗの比Ｗ／Ｌは、Ｃ
ＭＯＳインバータ１０３〜１０５のゲインを決定してい
る。したがって、通常は、ＣＭＯＳインバータ１０３〜
１０５を構成するトランジスタＱ101 〜Ｑ106 のゲート
長Ｌに対するゲート幅Ｗの比Ｗ／Ｌは、チョッパーコン
パレータに要求される変換速度に応じて決定されるもの
であり、その結果として、チョッパーコンパレータの消
費電流も決定される。このため、適正な変換速度を実現
するには、ＣＭＯＳインバータ１０３〜１０５を構成す
るトランジスタＱ101 〜Ｑ106 のゲート長Ｌに対するゲ
ート幅Ｗの比Ｗ／Ｌを最適化するすることが最善策とい
える。しかしながら、多種多様な変換速度の要求の全て
に対応することは不可能なため、現実的な対応として数
ＭＨｚ〜数十ＭＨｚまでをカバーできる高速のＡ／Ｄコ
ンパータを、消費電力を犠牲にして使用している場合が
多いという問題があった。
106 のゲート長Ｌに対するゲート幅Ｗの比Ｗ／Ｌは、Ｃ
ＭＯＳインバータ１０３〜１０５のゲインを決定してい
る。したがって、通常は、ＣＭＯＳインバータ１０３〜
１０５を構成するトランジスタＱ101 〜Ｑ106 のゲート
長Ｌに対するゲート幅Ｗの比Ｗ／Ｌは、チョッパーコン
パレータに要求される変換速度に応じて決定されるもの
であり、その結果として、チョッパーコンパレータの消
費電流も決定される。このため、適正な変換速度を実現
するには、ＣＭＯＳインバータ１０３〜１０５を構成す
るトランジスタＱ101 〜Ｑ106 のゲート長Ｌに対するゲ
ート幅Ｗの比Ｗ／Ｌを最適化するすることが最善策とい
える。しかしながら、多種多様な変換速度の要求の全て
に対応することは不可能なため、現実的な対応として数
ＭＨｚ〜数十ＭＨｚまでをカバーできる高速のＡ／Ｄコ
ンパータを、消費電力を犠牲にして使用している場合が
多いという問題があった。
【００１３】したがって、この発明の目的は、消費電流
を犠牲にすることなく、必要な変換速度を実現すること
ができるチョッパーコンパレータおよびそのようなチョ
ッパーコンパレータを用いたＡ／Ｄコンバータを提供す
ることにある。
を犠牲にすることなく、必要な変換速度を実現すること
ができるチョッパーコンパレータおよびそのようなチョ
ッパーコンパレータを用いたＡ／Ｄコンバータを提供す
ることにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、この発明における第１の発明は、少なくとも１段以
上のＣＭＯＳインバータを有するチョッパーコンパレー
タにおいて、ＣＭＯＳインバータとＣＭＯＳインバータ
の電源との間にＣＭＯＳインバータを流れる電流を制御
する電流制御手段が接続され、 通常動作モードでは、Ｃ
ＭＯＳインバータを流れる電流が最大となり、 低消費電
流モードでは、ＣＭＯＳインバータを流れる電流が通常
動作モードにおける電流より小さくなり、 スタンバイモ
ードでは、ＣＭＯＳインバータに電流が流れないよう
に、 電流制御手段がＣＭＯＳインバータを流れる電流を
制御することを特徴とするものである。
に、この発明における第１の発明は、少なくとも１段以
上のＣＭＯＳインバータを有するチョッパーコンパレー
タにおいて、ＣＭＯＳインバータとＣＭＯＳインバータ
の電源との間にＣＭＯＳインバータを流れる電流を制御
する電流制御手段が接続され、 通常動作モードでは、Ｃ
ＭＯＳインバータを流れる電流が最大となり、 低消費電
流モードでは、ＣＭＯＳインバータを流れる電流が通常
動作モードにおける電流より小さくなり、 スタンバイモ
ードでは、ＣＭＯＳインバータに電流が流れないよう
に、 電流制御手段がＣＭＯＳインバータを流れる電流を
制御することを特徴とするものである。
【００１５】この発明の第２の発明は、少なくとも１段
以上のＣＭＯＳインバータを有するチョッパーコンパレ
ータにおいて、ＣＭＯＳインバータとＣＭＯＳインバー
タの電源との間にＣＭＯＳインバータを構成するｎチャ
ネルＭＯＳ型電界効果トランジスタのソースおよびドレ
イン間の電圧をＣＭＯＳインバータの電源の電圧よりも
低く制御するための手段が接続されていることを特徴と
するものである。
以上のＣＭＯＳインバータを有するチョッパーコンパレ
ータにおいて、ＣＭＯＳインバータとＣＭＯＳインバー
タの電源との間にＣＭＯＳインバータを構成するｎチャ
ネルＭＯＳ型電界効果トランジスタのソースおよびドレ
イン間の電圧をＣＭＯＳインバータの電源の電圧よりも
低く制御するための手段が接続されていることを特徴と
するものである。
【００１６】この発明の第３の発明によるＡ／Ｄコンバ
ータは、少なくとも１段以上のＣＭＯＳインバータを有
し、ＣＭＯＳインバータとＣＭＯＳインバータの電源と
の間にＣＭＯＳインバータを流れる電流を制御する電流
制御手段が接続されたチョッパーコンパレータと、外部
から供給される選択信号に応じて電流制御手段を制御す
るための電流制御信号を発生する制御手段とを有し、 制
御手段が、 通常動作モードでは、ＣＭＯＳインバータに
流れる電流が最大となるように電流制御手段を制御し、
低消費電流モードでは、ＣＭＯＳインバータに流れる電
流が通常動作モードにおける電流より小さくなるように
電流制御手段を制御し、 スタンバイモードでは、ＣＭＯ
Ｓインバータに電流が流れないように電流制御手段を制
御することを特徴とするものである。
ータは、少なくとも１段以上のＣＭＯＳインバータを有
し、ＣＭＯＳインバータとＣＭＯＳインバータの電源と
の間にＣＭＯＳインバータを流れる電流を制御する電流
制御手段が接続されたチョッパーコンパレータと、外部
から供給される選択信号に応じて電流制御手段を制御す
るための電流制御信号を発生する制御手段とを有し、 制
御手段が、 通常動作モードでは、ＣＭＯＳインバータに
流れる電流が最大となるように電流制御手段を制御し、
低消費電流モードでは、ＣＭＯＳインバータに流れる電
流が通常動作モードにおける電流より小さくなるように
電流制御手段を制御し、 スタンバイモードでは、ＣＭＯ
Ｓインバータに電流が流れないように電流制御手段を制
御することを特徴とするものである。
【００１７】上述のように構成されたこの発明の第１お
よび第３の発明によれば、ＣＭＯＳインバータと、この
ＣＭＯＳインバータの電源との間に接続された電流制御
手段により、ＣＭＯＳインバータを流れる電流が制御さ
れる。これにより、チョッパーコンパレータの消費電流
を制御することができる。上述のように構成されたこの
発明の第２の発明によれば、ＣＭＯＳインバータを構成
するｎチャネルＭＯＳ型電界効果トランジスタのソース
およびドレイン間の電圧がＣＭＯＳインバータの電源の
電圧よりも低く制御されるため、ＣＭＯＳインバータを
構成するｎチャネルＭＯＳ型電界効果トランジスタのソ
ースおよびドレイン間の耐圧に対するマージンが大きく
なる。
よび第３の発明によれば、ＣＭＯＳインバータと、この
ＣＭＯＳインバータの電源との間に接続された電流制御
手段により、ＣＭＯＳインバータを流れる電流が制御さ
れる。これにより、チョッパーコンパレータの消費電流
を制御することができる。上述のように構成されたこの
発明の第２の発明によれば、ＣＭＯＳインバータを構成
するｎチャネルＭＯＳ型電界効果トランジスタのソース
およびドレイン間の電圧がＣＭＯＳインバータの電源の
電圧よりも低く制御されるため、ＣＭＯＳインバータを
構成するｎチャネルＭＯＳ型電界効果トランジスタのソ
ースおよびドレイン間の耐圧に対するマージンが大きく
なる。
【００１８】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。また、この発明の第１〜第５の実施形態では、フラ
ッシュ型や２ステップ・フラッシュ型のＡ／Ｄコンバー
タに用いられるチョッパーコンパレータについて説明す
る。
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。また、この発明の第１〜第５の実施形態では、フラ
ッシュ型や２ステップ・フラッシュ型のＡ／Ｄコンバー
タに用いられるチョッパーコンパレータについて説明す
る。
【００１９】図１は、この発明の第１の実施形態による
チョッパーコンパレータを示す回路図である。図１に示
すように、このチョッパーコンパレータは、アナログ入
力電圧ＶIN用の入力端子１、基準電圧Ｖref 用の入力端
子２、３段のＣＭＯＳインバータ３〜５、出力電圧Ｖ
OUT の出力端子６、コンデンサＣ1 ，Ｃ2 およびＣＭＯ
ＳアナログスイッチからなるスイッチＳＷ１〜ＳＷ４を
有している。入力端子１，２は、スイッチＳＷ１，ＳＷ
２を介してコンデンサＣ1 の一端と接続されている。こ
のコンデンサＣ1 の他端は、ＣＭＯＳインバータ３の入
力端子と接続されている。ＣＭＯＳインバータ３の出力
端子は、コンデンサＣ2 を介してＣＭＯＳインバータ４
の入力端子と接続されている。ＣＭＯＳインバータ３の
入出力端子間はスイッチＳＷ３を介して接続されてい
る。同様に、ＣＭＯＳインバータ４の入出力端子間はス
イッチＳＷ４を介して接続されている。ＣＭＯＳインバ
ータ４の出力端子はＣＭＯＳインバータ５の入力端子と
接続されている。ＣＭＯＳインバータ５の出力端子は出
力端子６と接続され、この出力端子６から出力電圧Ｖ
OUT が取り出される。
チョッパーコンパレータを示す回路図である。図１に示
すように、このチョッパーコンパレータは、アナログ入
力電圧ＶIN用の入力端子１、基準電圧Ｖref 用の入力端
子２、３段のＣＭＯＳインバータ３〜５、出力電圧Ｖ
OUT の出力端子６、コンデンサＣ1 ，Ｃ2 およびＣＭＯ
ＳアナログスイッチからなるスイッチＳＷ１〜ＳＷ４を
有している。入力端子１，２は、スイッチＳＷ１，ＳＷ
２を介してコンデンサＣ1 の一端と接続されている。こ
のコンデンサＣ1 の他端は、ＣＭＯＳインバータ３の入
力端子と接続されている。ＣＭＯＳインバータ３の出力
端子は、コンデンサＣ2 を介してＣＭＯＳインバータ４
の入力端子と接続されている。ＣＭＯＳインバータ３の
入出力端子間はスイッチＳＷ３を介して接続されてい
る。同様に、ＣＭＯＳインバータ４の入出力端子間はス
イッチＳＷ４を介して接続されている。ＣＭＯＳインバ
ータ４の出力端子はＣＭＯＳインバータ５の入力端子と
接続されている。ＣＭＯＳインバータ５の出力端子は出
力端子６と接続され、この出力端子６から出力電圧Ｖ
OUT が取り出される。
【００２０】符号７は電源電圧ＶDDを供給する電源、８
は電源電圧ＶSSを供給する電源を示す。また、符号Ｑ1
〜Ｑ6 は、ＣＭＯＳインバータ３〜５を構成するトラン
ジスタを示す。この場合、トランジスタＱ1 ，Ｑ3 ，Ｑ
5 は負荷トランジスタとしてのｐチャネルＭＯＳＦＥ
Ｔ、トランジスタＱ2 ，Ｑ4 ，Ｑ6 はドライバトランジ
スタとしてのｎチャネルＭＯＳＦＥＴである。
は電源電圧ＶSSを供給する電源を示す。また、符号Ｑ1
〜Ｑ6 は、ＣＭＯＳインバータ３〜５を構成するトラン
ジスタを示す。この場合、トランジスタＱ1 ，Ｑ3 ，Ｑ
5 は負荷トランジスタとしてのｐチャネルＭＯＳＦＥ
Ｔ、トランジスタＱ2 ，Ｑ4 ，Ｑ6 はドライバトランジ
スタとしてのｎチャネルＭＯＳＦＥＴである。
【００２１】符号Ｑ7 〜Ｑ14は、スイッチＳＷ１〜ＳＷ
４を構成するトランジスタを示す。これらのトランジス
タＱ7 〜Ｑ14には、クロック信号ＣＫまたは反転クロッ
ク信号ＣＫバーが供給され、これにより、スイッチＳＷ
１〜ＳＷ４の開閉が制御される。この場合、スイッチＳ
Ｗ１，ＳＷ３，ＳＷ４は、クロック信号ＣＫがハイレベ
ルの期間にオン状態となり、ローレベルの期間にオフ状
態となる。一方、スイッチＳＷ２は、クロック信号ＣＫ
がローレベルの期間にオン状態となり、ハイレベルの期
間にオフ状態となる。
４を構成するトランジスタを示す。これらのトランジス
タＱ7 〜Ｑ14には、クロック信号ＣＫまたは反転クロッ
ク信号ＣＫバーが供給され、これにより、スイッチＳＷ
１〜ＳＷ４の開閉が制御される。この場合、スイッチＳ
Ｗ１，ＳＷ３，ＳＷ４は、クロック信号ＣＫがハイレベ
ルの期間にオン状態となり、ローレベルの期間にオフ状
態となる。一方、スイッチＳＷ２は、クロック信号ＣＫ
がローレベルの期間にオン状態となり、ハイレベルの期
間にオフ状態となる。
【００２２】このチョッパーコンパレータは、従来のチ
ョッパーコンパレータと同様な上述の構成に加えて、Ｃ
ＭＯＳインバータ３〜５を流れる電流を制御するための
電流制御トランジスタＱ15〜Ｑ17と、出力端子６の出力
を制御するための出力制御トランジスタＱ18と、外部か
ら供給される制御信号ＶC 用の制御端子９とを有してい
る。
ョッパーコンパレータと同様な上述の構成に加えて、Ｃ
ＭＯＳインバータ３〜５を流れる電流を制御するための
電流制御トランジスタＱ15〜Ｑ17と、出力端子６の出力
を制御するための出力制御トランジスタＱ18と、外部か
ら供給される制御信号ＶC 用の制御端子９とを有してい
る。
【００２３】この場合、電流制御トランジスタＱ15〜Ｑ
17としてはｐチャネルＭＯＳＦＥＴが用いられる。これ
らの電流制御トランジスタＱ15〜Ｑ17はＣＭＯＳインバ
ータ３〜５と、電源電圧ＶDDを供給する電源７との間に
接続されている。これらの電流制御トランジスタＱ15〜
Ｑ17のゲートには、制御端子９からの制御信号ＶC が供
給される。ここで、制御信号ＶC は、その電圧に応じて
電流制御トランジスタＱ15〜Ｑ17のスイッチングを制御
することにより、ＣＭＯＳインバータ３〜５を流れる電
流を制御するためのものである。この場合、制御信号Ｖ
C としては、例えば、０〔Ｖ〕、ＶDD−（Ｖthp ＋α）
〔Ｖ〕、ＶDD〔Ｖ〕の３段階の異なる電圧が用いられ
る。ただし、Ｖthp は、電流制御トランジスタＱ15〜Ｑ
17のしきい値電圧である。ここで、０〔Ｖ〕はしきい値
電圧Ｖthp よりも十分に低い電圧、ＶDD−（Ｖthp ＋
α）〔Ｖ〕は０〔Ｖ〕よりも高く、しきい値電圧Ｖthp
よりも低い電圧、ＶDDはしきい値電圧Ｖthp よりも十分
に高い電圧となっている。
17としてはｐチャネルＭＯＳＦＥＴが用いられる。これ
らの電流制御トランジスタＱ15〜Ｑ17はＣＭＯＳインバ
ータ３〜５と、電源電圧ＶDDを供給する電源７との間に
接続されている。これらの電流制御トランジスタＱ15〜
Ｑ17のゲートには、制御端子９からの制御信号ＶC が供
給される。ここで、制御信号ＶC は、その電圧に応じて
電流制御トランジスタＱ15〜Ｑ17のスイッチングを制御
することにより、ＣＭＯＳインバータ３〜５を流れる電
流を制御するためのものである。この場合、制御信号Ｖ
C としては、例えば、０〔Ｖ〕、ＶDD−（Ｖthp ＋α）
〔Ｖ〕、ＶDD〔Ｖ〕の３段階の異なる電圧が用いられ
る。ただし、Ｖthp は、電流制御トランジスタＱ15〜Ｑ
17のしきい値電圧である。ここで、０〔Ｖ〕はしきい値
電圧Ｖthp よりも十分に低い電圧、ＶDD−（Ｖthp ＋
α）〔Ｖ〕は０〔Ｖ〕よりも高く、しきい値電圧Ｖthp
よりも低い電圧、ＶDDはしきい値電圧Ｖthp よりも十分
に高い電圧となっている。
【００２４】したがって、制御信号ＶC ＝０とした場
合、電流制御トランジスタＱ15〜Ｑ17は完全にオン状態
となり、これらの電流制御トランジスタＱ15〜Ｑ17を通
してＣＭＯＳインバータ３〜５を流れる電流は最大とな
る。また、制御信号ＶC ＝ＶDD−（Ｖthp ＋α）〔Ｖ〕
とした場合、電流制御トランジスタＱ15〜Ｑ17はオン状
態となるが、これらの電流制御トランジスタＱ15〜Ｑ17
を通してＣＭＯＳインバータ３〜５を流れる電流は、制
御信号ＶC ＝０〔Ｖ〕の場合と比べて減少する。一方、
制御信号ＶC ＝ＶDD〔Ｖ〕とした場合、電流制御トラン
ジスタＱ15〜Ｑ17が完全にオフ状態となり、ＣＭＯＳイ
ンバータ３〜５には電流が流れない。
合、電流制御トランジスタＱ15〜Ｑ17は完全にオン状態
となり、これらの電流制御トランジスタＱ15〜Ｑ17を通
してＣＭＯＳインバータ３〜５を流れる電流は最大とな
る。また、制御信号ＶC ＝ＶDD−（Ｖthp ＋α）〔Ｖ〕
とした場合、電流制御トランジスタＱ15〜Ｑ17はオン状
態となるが、これらの電流制御トランジスタＱ15〜Ｑ17
を通してＣＭＯＳインバータ３〜５を流れる電流は、制
御信号ＶC ＝０〔Ｖ〕の場合と比べて減少する。一方、
制御信号ＶC ＝ＶDD〔Ｖ〕とした場合、電流制御トラン
ジスタＱ15〜Ｑ17が完全にオフ状態となり、ＣＭＯＳイ
ンバータ３〜５には電流が流れない。
【００２５】出力制御トランジスタＱ18としてはｎチャ
ネルＭＯＳＦＥＴが用いられる。この出力制御トランジ
スタＱ18は最終段のＣＭＯＳインバータ５の出力端子、
したがって、このチョッパーコンパレータの出力端子６
と、電源電圧ＶSSを供給する電源８との間に接続されて
いる。この出力制御トランジスタＱ18のゲートには、外
部からの制御信号ＳＴＢが供給される。ここで、制御信
号ＳＴＢは、その電圧に応じて出力制御トランジスタＱ
18のスイッチングを制御することにより、このチョッパ
ーコンパレータの出力を制御するためのものである。こ
の制御信号ＳＴＢとしては、ハイレベルおよびローレベ
ルに対応した２段階の電圧が選ばれる。ここで、制御信
号ＳＴＢをハイレベルとした場合、出力制御トランジス
タＱ18はオン状態となり、出力端子６の電圧は電源電圧
ＶSSに固定される。また、制御信号ＳＴＢをローレベル
とした場合、出力制御トランジスタＱ18はオフ状態とな
り、出力端子６の電圧はＣＭＯＳインバータ５からの出
力信号ＶOUT の電圧となる。
ネルＭＯＳＦＥＴが用いられる。この出力制御トランジ
スタＱ18は最終段のＣＭＯＳインバータ５の出力端子、
したがって、このチョッパーコンパレータの出力端子６
と、電源電圧ＶSSを供給する電源８との間に接続されて
いる。この出力制御トランジスタＱ18のゲートには、外
部からの制御信号ＳＴＢが供給される。ここで、制御信
号ＳＴＢは、その電圧に応じて出力制御トランジスタＱ
18のスイッチングを制御することにより、このチョッパ
ーコンパレータの出力を制御するためのものである。こ
の制御信号ＳＴＢとしては、ハイレベルおよびローレベ
ルに対応した２段階の電圧が選ばれる。ここで、制御信
号ＳＴＢをハイレベルとした場合、出力制御トランジス
タＱ18はオン状態となり、出力端子６の電圧は電源電圧
ＶSSに固定される。また、制御信号ＳＴＢをローレベル
とした場合、出力制御トランジスタＱ18はオフ状態とな
り、出力端子６の電圧はＣＭＯＳインバータ５からの出
力信号ＶOUT の電圧となる。
【００２６】上述のように構成されたこのチョッパーコ
ンパレータは、外部から供給される制御信号ＶC に応じ
て動作モードが通常動作モード、低消費電流動作モード
およびスタンバイモードに切り換えられる。このチョッ
パーコンパレータは、制御信号ＶC ＝０〔Ｖ〕とした場
合に通常動作モードとなり、制御信号ＶC ＝ＶDD−（Ｖ
thp ＋α）〔Ｖ〕とした場合に低消費電流動作モードと
なる。これらの通常動作モードおよび低消費電流動作モ
ードの場合には、外部から供給される出力制御用の制御
信号ＳＴＢはローレベルにされる。また、制御信号ＶC
＝ＶDD〔Ｖ〕とした場合にはスタンバイモードとなる。
このスタンバイモードの場合には、制御信号ＳＴＢはハ
イレベルにされる。
ンパレータは、外部から供給される制御信号ＶC に応じ
て動作モードが通常動作モード、低消費電流動作モード
およびスタンバイモードに切り換えられる。このチョッ
パーコンパレータは、制御信号ＶC ＝０〔Ｖ〕とした場
合に通常動作モードとなり、制御信号ＶC ＝ＶDD−（Ｖ
thp ＋α）〔Ｖ〕とした場合に低消費電流動作モードと
なる。これらの通常動作モードおよび低消費電流動作モ
ードの場合には、外部から供給される出力制御用の制御
信号ＳＴＢはローレベルにされる。また、制御信号ＶC
＝ＶDD〔Ｖ〕とした場合にはスタンバイモードとなる。
このスタンバイモードの場合には、制御信号ＳＴＢはハ
イレベルにされる。
【００２７】ここで、このチョッパーコンパレータの通
常動作モードにおける動作について説明する。この通常
動作モードの場合、クロック信号ＣＫがハイレベルにな
ると、スイッチＳＷ１，ＳＷ３，ＳＷ４がオン状態、ス
イッチＳＷ２がオフ状態となる。この期間は、入力端子
１からのアナログ入力電圧ＶINがコンデンサＣ1 に供給
されてサンプリングされるとともに、ＣＭＯＳインバー
タ３，４の自己オフセットキャンセルが行なわれる。こ
のサンプリング期間は、ＣＭＯＳインバータ３〜５を所
定の動作電流Ｉ1 〜Ｉ3 が流れる。このときの動作電流
Ｉ1 〜Ｉ3 は、ＣＭＯＳインバータ３〜５の入出力端子
が等電位となるときに、これらのＣＭＯＳインバータ３
〜５を流れる直流電流に相当する。また、この通常動作
モードでは、サンプリング期間におけるＣＭＯＳインバ
ータ３〜５の動作電流Ｉ1 〜Ｉ3が最大となる。
常動作モードにおける動作について説明する。この通常
動作モードの場合、クロック信号ＣＫがハイレベルにな
ると、スイッチＳＷ１，ＳＷ３，ＳＷ４がオン状態、ス
イッチＳＷ２がオフ状態となる。この期間は、入力端子
１からのアナログ入力電圧ＶINがコンデンサＣ1 に供給
されてサンプリングされるとともに、ＣＭＯＳインバー
タ３，４の自己オフセットキャンセルが行なわれる。こ
のサンプリング期間は、ＣＭＯＳインバータ３〜５を所
定の動作電流Ｉ1 〜Ｉ3 が流れる。このときの動作電流
Ｉ1 〜Ｉ3 は、ＣＭＯＳインバータ３〜５の入出力端子
が等電位となるときに、これらのＣＭＯＳインバータ３
〜５を流れる直流電流に相当する。また、この通常動作
モードでは、サンプリング期間におけるＣＭＯＳインバ
ータ３〜５の動作電流Ｉ1 〜Ｉ3が最大となる。
【００２８】次に、クロック信号ＣＫがローレベルにな
ると、スイッチＳＷ１，ＳＷ３，ＳＷ４がオフ状態、ス
イッチＳＷ２がオン状態となる。この期間は、入力端子
２からの基準電圧Ｖref がコンデンサＣ1 に供給され、
さきにサンプリングされたアナログ入力電圧ＶINと基準
電圧Ｖref との大小が比較される。このコンデンサＣ1
に加わる電圧は、ＣＭＯＳインバータ３により反転さ
れ、さらに、ＣＭＯＳインバータ３の出力がＣＭＯＳイ
ンバータ４，５により増幅されて、出力端子６から出力
電圧ＶOUT として出力される。この場合、ＶIN≧Ｖref
なら、「１」に対応した出力電圧ＶOUT が出力され、Ｖ
IN＜Ｖref なら、「０」に対応した出力電圧ＶOUT が出
力される。この比較期間は、ＣＭＯＳインバータ３〜５
の動作電流Ｉ1 〜Ｉ3 はほぼゼロとなる。以下、クロッ
ク信号ＣＫとともに、上述のサンプリング動作および比
較動作が繰り返される。
ると、スイッチＳＷ１，ＳＷ３，ＳＷ４がオフ状態、ス
イッチＳＷ２がオン状態となる。この期間は、入力端子
２からの基準電圧Ｖref がコンデンサＣ1 に供給され、
さきにサンプリングされたアナログ入力電圧ＶINと基準
電圧Ｖref との大小が比較される。このコンデンサＣ1
に加わる電圧は、ＣＭＯＳインバータ３により反転さ
れ、さらに、ＣＭＯＳインバータ３の出力がＣＭＯＳイ
ンバータ４，５により増幅されて、出力端子６から出力
電圧ＶOUT として出力される。この場合、ＶIN≧Ｖref
なら、「１」に対応した出力電圧ＶOUT が出力され、Ｖ
IN＜Ｖref なら、「０」に対応した出力電圧ＶOUT が出
力される。この比較期間は、ＣＭＯＳインバータ３〜５
の動作電流Ｉ1 〜Ｉ3 はほぼゼロとなる。以下、クロッ
ク信号ＣＫとともに、上述のサンプリング動作および比
較動作が繰り返される。
【００２９】このチョッパーコンパレータの低消費電流
動作モードにおける動作についても、上述の通常動作モ
ードにおける動作と同様である。ただし、この低消費電
流動作モードの場合、電流制御トランジスタＱ15〜Ｑ17
を通してＣＭＯＳインバータ３〜５を流れる動作電流Ｉ
1 〜Ｉ3 は、制御信号ＶC ＝０〔Ｖ〕の場合と比べて減
少する。また、この場合には、αの値に応じてＣＭＯＳ
インバータ３〜５に所望の動作電流Ｉ1 〜Ｉ3 を流すこ
とができる。
動作モードにおける動作についても、上述の通常動作モ
ードにおける動作と同様である。ただし、この低消費電
流動作モードの場合、電流制御トランジスタＱ15〜Ｑ17
を通してＣＭＯＳインバータ３〜５を流れる動作電流Ｉ
1 〜Ｉ3 は、制御信号ＶC ＝０〔Ｖ〕の場合と比べて減
少する。また、この場合には、αの値に応じてＣＭＯＳ
インバータ３〜５に所望の動作電流Ｉ1 〜Ｉ3 を流すこ
とができる。
【００３０】一方、このチョッパーコンパレータのスタ
ンバイモードにおいては、電流制御トランジスタＱ15〜
Ｑ17がオフ状態となっているため、ＣＭＯＳインバータ
３〜５の動作電流Ｉ1 〜Ｉ3 はゼロとなる。このスタン
バイモードの場合、このチョッパーコンパレータはコン
パレータとして動作しない。また、この場合、出力制御
トランジスタＱ18がオン状態となるため、出力端子６の
電圧は電源電圧ＶSSに固定される。
ンバイモードにおいては、電流制御トランジスタＱ15〜
Ｑ17がオフ状態となっているため、ＣＭＯＳインバータ
３〜５の動作電流Ｉ1 〜Ｉ3 はゼロとなる。このスタン
バイモードの場合、このチョッパーコンパレータはコン
パレータとして動作しない。また、この場合、出力制御
トランジスタＱ18がオン状態となるため、出力端子６の
電圧は電源電圧ＶSSに固定される。
【００３１】図２は、このチョッパーコンパレータの動
作に伴う消費電流を示す略線図である。ここで、図２Ａ
はクロック信号ＣＫの波形を示し、図２Ｂは消費電流の
波形を示す。また、図２Ｂ中、実線は制御信号ＶC ＝０
〔Ｖ〕とした通常動作モードの場合、鎖線は制御信号Ｖ
C ＝ＶDD−（Ｖthp ＋α）〔Ｖ〕とした低消費電流動作
モードの場合、一点鎖線は制御信号ＶC ＝ＶDD〔Ｖ〕と
したスタンバイモードの場合の消費電流を示す。このチ
ョッパーコンパレータにおいては、ＣＭＯＳインバータ
３〜５の動作電流Ｉ1 〜Ｉ3 以外に、ほとんど電流が消
費されない。このため、このチョッパーコンパレータの
消費電流は、ＣＭＯＳインバータ３〜５の動作電流Ｉ1
〜Ｉ3 の合計Ｉ1 ＋Ｉ2 ＋Ｉ3 となる。
作に伴う消費電流を示す略線図である。ここで、図２Ａ
はクロック信号ＣＫの波形を示し、図２Ｂは消費電流の
波形を示す。また、図２Ｂ中、実線は制御信号ＶC ＝０
〔Ｖ〕とした通常動作モードの場合、鎖線は制御信号Ｖ
C ＝ＶDD−（Ｖthp ＋α）〔Ｖ〕とした低消費電流動作
モードの場合、一点鎖線は制御信号ＶC ＝ＶDD〔Ｖ〕と
したスタンバイモードの場合の消費電流を示す。このチ
ョッパーコンパレータにおいては、ＣＭＯＳインバータ
３〜５の動作電流Ｉ1 〜Ｉ3 以外に、ほとんど電流が消
費されない。このため、このチョッパーコンパレータの
消費電流は、ＣＭＯＳインバータ３〜５の動作電流Ｉ1
〜Ｉ3 の合計Ｉ1 ＋Ｉ2 ＋Ｉ3 となる。
【００３２】ただし、このチョッパーコンパレータで
は、図２に示すように、制御信号ＶC＝０〔Ｖ〕とした
通常動作モードの場合、ＣＭＯＳインバータ３〜５の動
作電流Ｉ1 〜Ｉ3 が最大となるため、チョッパーコンパ
レータの消費電流が最大となる。この場合、チョッパー
コンパレータの変換速度は最高速となり、このチョッパ
ーコンパレータの最大能力が引き出される。また、制御
信号ＶC ＝ＶDD−（Ｖthp ＋α）〔Ｖ〕とした低消費電
流動作モードの場合は、通常動作モードに比べてチョッ
パーコンパレータの消費電流が抑えられる。この場合、
このチョッパーコンパレータは、通常動作モードに比べ
て低速の変換速度で動作する。また、この低消費電流動
作モードでは、制御信号ＶCのαの値により、チョッパ
ーコンパレータの消費電流およびチョッパーコンパレー
タの変換速度が所望の値に決定される。一方、制御信号
ＶC ＝ＶDD〔Ｖ〕としたスタンバイモードの場合は、Ｃ
ＭＯＳインバータ３〜５の動作電流Ｉ1 〜Ｉ3 がほとん
どゼロとなるので、チョッパーコンパレータの消費電流
はほとんどゼロとなる。
は、図２に示すように、制御信号ＶC＝０〔Ｖ〕とした
通常動作モードの場合、ＣＭＯＳインバータ３〜５の動
作電流Ｉ1 〜Ｉ3 が最大となるため、チョッパーコンパ
レータの消費電流が最大となる。この場合、チョッパー
コンパレータの変換速度は最高速となり、このチョッパ
ーコンパレータの最大能力が引き出される。また、制御
信号ＶC ＝ＶDD−（Ｖthp ＋α）〔Ｖ〕とした低消費電
流動作モードの場合は、通常動作モードに比べてチョッ
パーコンパレータの消費電流が抑えられる。この場合、
このチョッパーコンパレータは、通常動作モードに比べ
て低速の変換速度で動作する。また、この低消費電流動
作モードでは、制御信号ＶCのαの値により、チョッパ
ーコンパレータの消費電流およびチョッパーコンパレー
タの変換速度が所望の値に決定される。一方、制御信号
ＶC ＝ＶDD〔Ｖ〕としたスタンバイモードの場合は、Ｃ
ＭＯＳインバータ３〜５の動作電流Ｉ1 〜Ｉ3 がほとん
どゼロとなるので、チョッパーコンパレータの消費電流
はほとんどゼロとなる。
【００３３】上述のように構成されたこのチョッパーコ
ンパレータによれば、ＣＭＯＳインバータ３〜５と電源
電圧ＶDDを供給する電源７との間に電流制御トランジス
タＱ15〜Ｑ17が接続され、かつ、これらの電流制御トラ
ンジスタＱ15〜Ｑ17は、外部から供給される制御信号Ｖ
C に応じてＣＭＯＳインバータ３〜５を流れる電流が制
御されるので、次のような効果を得ることができる。
ンパレータによれば、ＣＭＯＳインバータ３〜５と電源
電圧ＶDDを供給する電源７との間に電流制御トランジス
タＱ15〜Ｑ17が接続され、かつ、これらの電流制御トラ
ンジスタＱ15〜Ｑ17は、外部から供給される制御信号Ｖ
C に応じてＣＭＯＳインバータ３〜５を流れる電流が制
御されるので、次のような効果を得ることができる。
【００３４】すなわち、制御信号ＶC に応じて、ＣＭＯ
Ｓインバータ３〜５の動作電流Ｉ1〜Ｉ3 、したがっ
て、このチョッパーコンパレータの消費電流を制御する
ことができる。このように、チョッパーコンパレータの
消費電流を制御することが可能となることで、このチョ
ッパーコンパレータを高速域で使用する場合には消費電
流を増加させ、低速域で使用する場合には消費電流を減
少させて対応することが可能となり、最適なパワーマネ
ージメントを実現することができる。
Ｓインバータ３〜５の動作電流Ｉ1〜Ｉ3 、したがっ
て、このチョッパーコンパレータの消費電流を制御する
ことができる。このように、チョッパーコンパレータの
消費電流を制御することが可能となることで、このチョ
ッパーコンパレータを高速域で使用する場合には消費電
流を増加させ、低速域で使用する場合には消費電流を減
少させて対応することが可能となり、最適なパワーマネ
ージメントを実現することができる。
【００３５】また、このチョッパーコンパレータによれ
ば、ＣＭＯＳインバータ３〜５と電源電圧ＶDDを供給す
る電源７との間に接続された電流制御トランジスタＱ15
〜Ｑ17により、制御信号ＶC に応じて、ＣＭＯＳインバ
ータ３〜５を構成するトランジスタＱ2 ，Ｑ4 ，Ｑ
6 （ｎチャネルＭＯＳＦＥＴからなるドライバトランジ
スタ）のソース−ドレイン間の電圧を電源電圧ＶDDより
も低下させることができる。したがって、これらのトラ
ンジスタＱ2 ，Ｑ4 ，Ｑ6 のソース−ドレイン間の耐圧
のマージンを大きくすることができる。
ば、ＣＭＯＳインバータ３〜５と電源電圧ＶDDを供給す
る電源７との間に接続された電流制御トランジスタＱ15
〜Ｑ17により、制御信号ＶC に応じて、ＣＭＯＳインバ
ータ３〜５を構成するトランジスタＱ2 ，Ｑ4 ，Ｑ
6 （ｎチャネルＭＯＳＦＥＴからなるドライバトランジ
スタ）のソース−ドレイン間の電圧を電源電圧ＶDDより
も低下させることができる。したがって、これらのトラ
ンジスタＱ2 ，Ｑ4 ，Ｑ6 のソース−ドレイン間の耐圧
のマージンを大きくすることができる。
【００３６】図３は、この発明の第２の実施形態による
チョッパーコンパレータを示す回路図である。図３に示
すように、このチョッパーコンパレータにおいては、ｐ
チャネルＭＯＳＦＥＴからなる電流制御トランジスタＱ
15〜Ｑ17の代わりに、ｎチャネルＭＯＳＦＥＴからなる
電流制御トランジスタＱ19〜Ｑ21が用いられる。この場
合、これらの電流制御トランジスタＱ19〜Ｑ21は、ＣＭ
ＯＳインバータ３〜５と、電源電圧ＶSSを供給する電源
８との間に接続されている。また、これらの電流制御ト
ランジスタＱ19〜Ｑ21のゲートには、制御端子９からの
制御信号ＶC が供給される。
チョッパーコンパレータを示す回路図である。図３に示
すように、このチョッパーコンパレータにおいては、ｐ
チャネルＭＯＳＦＥＴからなる電流制御トランジスタＱ
15〜Ｑ17の代わりに、ｎチャネルＭＯＳＦＥＴからなる
電流制御トランジスタＱ19〜Ｑ21が用いられる。この場
合、これらの電流制御トランジスタＱ19〜Ｑ21は、ＣＭ
ＯＳインバータ３〜５と、電源電圧ＶSSを供給する電源
８との間に接続されている。また、これらの電流制御ト
ランジスタＱ19〜Ｑ21のゲートには、制御端子９からの
制御信号ＶC が供給される。
【００３７】また、ｎチャネルＭＯＳＦＥＴからなる出
力制御トランジスタＱ18の代わりに、ｐチャネルＭＯＳ
ＦＥＴからなる出力制御トランジスタＱ22が用いられ
る。この場合、この出力制御トランジスタＱ22は、出力
端子６と、電源電圧ＶDDを供給する電源７との間に接続
されている。また、この出力制御トランジスタＱ22のゲ
ートには、制御信号ＳＴＢの反転信号、すなわち、制御
信号ＳＴＢバーが供給される。
力制御トランジスタＱ18の代わりに、ｐチャネルＭＯＳ
ＦＥＴからなる出力制御トランジスタＱ22が用いられ
る。この場合、この出力制御トランジスタＱ22は、出力
端子６と、電源電圧ＶDDを供給する電源７との間に接続
されている。また、この出力制御トランジスタＱ22のゲ
ートには、制御信号ＳＴＢの反転信号、すなわち、制御
信号ＳＴＢバーが供給される。
【００３８】このチョッパーコンパレータにおいては、
電流制御トランジスタＱ19〜Ｑ21のチャネルの導電型
が、第１の実施形態と反対導電型であるので、ＣＭＯＳ
インバータ３〜５の動作電流Ｉ1 〜Ｉ3 を制御するため
の制御信号ＶC が、第１の実施形態の場合と異なる。す
なわち、通常動作モードとする場合には制御信号ＶC ＝
ＶDDとし、低消費電流動作モードとする場合には、制御
信号ＶC を電流制御トランジスタＱ19〜Ｑ21のしきい値
電圧Ｖthn 以上の所定の電圧とする。また、待機モード
とする場合には、制御信号ＶC ＝０〔Ｖ〕とする。その
他のことは、第１の実施形態によるチョッパーコンパレ
ータと同様であるので、説明を省略する。この第２の実
施形態によれば、第１の実施形態と同様な効果が得られ
る。
電流制御トランジスタＱ19〜Ｑ21のチャネルの導電型
が、第１の実施形態と反対導電型であるので、ＣＭＯＳ
インバータ３〜５の動作電流Ｉ1 〜Ｉ3 を制御するため
の制御信号ＶC が、第１の実施形態の場合と異なる。す
なわち、通常動作モードとする場合には制御信号ＶC ＝
ＶDDとし、低消費電流動作モードとする場合には、制御
信号ＶC を電流制御トランジスタＱ19〜Ｑ21のしきい値
電圧Ｖthn 以上の所定の電圧とする。また、待機モード
とする場合には、制御信号ＶC ＝０〔Ｖ〕とする。その
他のことは、第１の実施形態によるチョッパーコンパレ
ータと同様であるので、説明を省略する。この第２の実
施形態によれば、第１の実施形態と同様な効果が得られ
る。
【００３９】図４は、この発明の第３の実施形態による
チョッパーコンパレータを示す回路図である。図４に示
すように、このチョッパーコンパレータにおいては、電
流制御トランジスタＱ15〜Ｑ17に代えて、ｐチャネルＭ
ＯＳＦＥＴからなる第１の電流制御トランジスタＱ23〜
Ｑ25および第２の電流制御トランジスタＱ26〜Ｑ28を有
している。ここで、第１の電流制御トランジスタＱ23お
よび第２の電流制御トランジスタＱ26は、ＣＭＯＳイン
バータ３と電源電圧ＶDDを供給する電源７との間に互い
に並列に接続されている。同様に、第１の電流制御トラ
ンジスタＱ24および第２の電流制御トランジスタＱ
27は、ＣＭＯＳインバータ４と電源電圧ＶDDを供給する
電源７との間に互いに並列に接続され、第１の電流制御
トランジスタＱ25および第２の電流制御トランジスタＱ
28は、ＣＭＯＳインバータ５と電源電圧ＶDDを供給する
電源７との間に互いに並列に接続されている。
チョッパーコンパレータを示す回路図である。図４に示
すように、このチョッパーコンパレータにおいては、電
流制御トランジスタＱ15〜Ｑ17に代えて、ｐチャネルＭ
ＯＳＦＥＴからなる第１の電流制御トランジスタＱ23〜
Ｑ25および第２の電流制御トランジスタＱ26〜Ｑ28を有
している。ここで、第１の電流制御トランジスタＱ23お
よび第２の電流制御トランジスタＱ26は、ＣＭＯＳイン
バータ３と電源電圧ＶDDを供給する電源７との間に互い
に並列に接続されている。同様に、第１の電流制御トラ
ンジスタＱ24および第２の電流制御トランジスタＱ
27は、ＣＭＯＳインバータ４と電源電圧ＶDDを供給する
電源７との間に互いに並列に接続され、第１の電流制御
トランジスタＱ25および第２の電流制御トランジスタＱ
28は、ＣＭＯＳインバータ５と電源電圧ＶDDを供給する
電源７との間に互いに並列に接続されている。
【００４０】また、外部から供給される制御信号ＶC 用
の制御端子９に代えて、外部から供給される制御信号Ｖ
C1用の制御端子１０および制御信号ＶC2用の制御端子１
１を有している。制御端子１０からの制御信号ＶC1は、
第１の電流制御トランジスタＱ23〜Ｑ25のゲートに供給
される。また、制御端子１１からの制御信号ＶC2は、第
２の電流制御トランジスタＱ26〜Ｑ28のゲートに供給さ
れる。
の制御端子９に代えて、外部から供給される制御信号Ｖ
C1用の制御端子１０および制御信号ＶC2用の制御端子１
１を有している。制御端子１０からの制御信号ＶC1は、
第１の電流制御トランジスタＱ23〜Ｑ25のゲートに供給
される。また、制御端子１１からの制御信号ＶC2は、第
２の電流制御トランジスタＱ26〜Ｑ28のゲートに供給さ
れる。
【００４１】このチョッパーコンパレータにおいては、
制御信号Ｖc1または制御信号Ｖc2のいずれか一方を選択
することにより、第１の電流制御トランジスタＱ23〜Ｑ
25または第２の電流制御トランジスタＱ26〜Ｑ28のいず
れか一方を用いて、動作モードが制御される。この場
合、制御信号Ｖc1および制御信号Ｖc2を互いに異なる所
望の電圧に設定し、必要に応じていずれか一方の制御信
号Ｖc1または制御信号Ｖc2を用いることにより、低消費
電流動作モードを切り換えることができる。これによ
り、このチョッパーコンパレータを低消費電流動作モー
ドで動作させる場合には、第１の電流制御トランジスタ
Ｑ23〜Ｑ25を用いた場合と、第２の電流制御トランジス
タＱ26〜Ｑ28を用いた場合とで、互いに異なる変換速度
で動作させることができる。
制御信号Ｖc1または制御信号Ｖc2のいずれか一方を選択
することにより、第１の電流制御トランジスタＱ23〜Ｑ
25または第２の電流制御トランジスタＱ26〜Ｑ28のいず
れか一方を用いて、動作モードが制御される。この場
合、制御信号Ｖc1および制御信号Ｖc2を互いに異なる所
望の電圧に設定し、必要に応じていずれか一方の制御信
号Ｖc1または制御信号Ｖc2を用いることにより、低消費
電流動作モードを切り換えることができる。これによ
り、このチョッパーコンパレータを低消費電流動作モー
ドで動作させる場合には、第１の電流制御トランジスタ
Ｑ23〜Ｑ25を用いた場合と、第２の電流制御トランジス
タＱ26〜Ｑ28を用いた場合とで、互いに異なる変換速度
で動作させることができる。
【００４２】その他のことは、第１の実施形態によるチ
ョッパーコンパレータと同様に構成されているので、説
明を省略する。この第３の実施形態によれば、第１の実
施形態と同様な効果を得ることができる。
ョッパーコンパレータと同様に構成されているので、説
明を省略する。この第３の実施形態によれば、第１の実
施形態と同様な効果を得ることができる。
【００４３】図５は、この発明の第４の実施形態による
チョッパーコンパレータを示す回路図である。図５に示
すように、このチョッパーコンパレータは、ＮＯＲゲー
ト１２およびインバータ１３をさらに有する。ＮＯＲゲ
ート１２の一方の入力端子には外部からの制御信号ＳＴ
Ｂが供給され、他方の入力端子にはクロック信号ＣＫが
供給される。また、このＮＯＲゲート１２の出力端子
は、インバータ１３を介して電流制御トランジスタＱ17
のゲートに接続されているとともに、出力制御トランジ
スタＱ18のゲートに接続されている。ここで、電流制御
トランジスタＱ17が接続された最終段のＣＭＯＳインバ
ータ５は、サンプリング期間に自己オフセットキャンセ
ルが行なわれないＣＭＯＳインバータである。
チョッパーコンパレータを示す回路図である。図５に示
すように、このチョッパーコンパレータは、ＮＯＲゲー
ト１２およびインバータ１３をさらに有する。ＮＯＲゲ
ート１２の一方の入力端子には外部からの制御信号ＳＴ
Ｂが供給され、他方の入力端子にはクロック信号ＣＫが
供給される。また、このＮＯＲゲート１２の出力端子
は、インバータ１３を介して電流制御トランジスタＱ17
のゲートに接続されているとともに、出力制御トランジ
スタＱ18のゲートに接続されている。ここで、電流制御
トランジスタＱ17が接続された最終段のＣＭＯＳインバ
ータ５は、サンプリング期間に自己オフセットキャンセ
ルが行なわれないＣＭＯＳインバータである。
【００４４】このチョッパーコンパレータでは、制御信
号ＳＴＢおよび／またはクロック信号ＣＫがハイレベル
となると、ＮＯＲゲート１２の出力はローレベルとな
り、したがって、インバータ１３の出力はハイレベルと
なる。このため、クロック信号ＣＫがハイレベルとなる
サンプリング期間、いいかえれば、ＣＭＯＳインバータ
３，４において自己オフセットキャンセルが行なわれて
いる期間に、電流制御トランジスタＱ17がオフ状態とな
って、自己オフセットキャンセルが行なわれないＣＭＯ
Ｓインバータ５には動作電流Ｉ3 が流れないようになっ
ている。その他のことは第１の実施形態によるチョッパ
ーコンパレータと同様であるので、説明を省略する。こ
の第４の実施形態によれば、第１の実施形態と同様な効
果を得ることができる。
号ＳＴＢおよび／またはクロック信号ＣＫがハイレベル
となると、ＮＯＲゲート１２の出力はローレベルとな
り、したがって、インバータ１３の出力はハイレベルと
なる。このため、クロック信号ＣＫがハイレベルとなる
サンプリング期間、いいかえれば、ＣＭＯＳインバータ
３，４において自己オフセットキャンセルが行なわれて
いる期間に、電流制御トランジスタＱ17がオフ状態とな
って、自己オフセットキャンセルが行なわれないＣＭＯ
Ｓインバータ５には動作電流Ｉ3 が流れないようになっ
ている。その他のことは第１の実施形態によるチョッパ
ーコンパレータと同様であるので、説明を省略する。こ
の第４の実施形態によれば、第１の実施形態と同様な効
果を得ることができる。
【００４５】図６は、この発明の第５の実施形態による
チョッパーコンパレータを示す回路図である。図６に示
すように、このチョッパーコンパレータは、ＣＭＯＳイ
ンバータ４の出力端子とＣＭＯＳインバータ５の入力端
子との間に、ＣＭＯＳアナログスイッチからなるスイッ
チＳＷ５を有している。Ｑ29，Ｑ28は、スイッチＳＷ５
を構成するトランジスタを示す。また、ＣＭＯＳインバ
ータ５の入力端子と電源電圧ＶSSを供給する電源８との
間に、ｎチャネルＭＯＳＦＥＴからなるトランジスタＱ
31を有している。この場合、スイッチＳＷ５を構成する
トランジスタＱ29，Ｑ30のうち、トランジスタＱ29のゲ
ートはスイッチＳＷ４のトランジスタＱ14のゲートと接
続され、トランジスタＱ30はスイッチＳＷ４のトランジ
スタＱ13のゲートと接続されている。また、トランジス
タＱ31のゲートは、スイッチＳＷ５のトランジスタＱ29
のゲートと接続されている。
チョッパーコンパレータを示す回路図である。図６に示
すように、このチョッパーコンパレータは、ＣＭＯＳイ
ンバータ４の出力端子とＣＭＯＳインバータ５の入力端
子との間に、ＣＭＯＳアナログスイッチからなるスイッ
チＳＷ５を有している。Ｑ29，Ｑ28は、スイッチＳＷ５
を構成するトランジスタを示す。また、ＣＭＯＳインバ
ータ５の入力端子と電源電圧ＶSSを供給する電源８との
間に、ｎチャネルＭＯＳＦＥＴからなるトランジスタＱ
31を有している。この場合、スイッチＳＷ５を構成する
トランジスタＱ29，Ｑ30のうち、トランジスタＱ29のゲ
ートはスイッチＳＷ４のトランジスタＱ14のゲートと接
続され、トランジスタＱ30はスイッチＳＷ４のトランジ
スタＱ13のゲートと接続されている。また、トランジス
タＱ31のゲートは、スイッチＳＷ５のトランジスタＱ29
のゲートと接続されている。
【００４６】このチョッパーコンパレータでは、クロッ
ク信号ＣＫがハイレベルとなると、スイッチＳＷ５はオ
フ状態となり、トランジスタＱ31はオン状態となる。こ
のため、クロック信号ＣＫがハイレベルとなるサンプリ
ング期間、いいかえれば、ＣＭＯＳインバータ３，４に
おいて自己オフセットキャンセルが行なわれている期間
に、自己オフセットキャンセルが行なわれないＣＭＯＳ
インバータ５の入力端子の電圧は電源電圧ＶSSとなっ
て、このＣＭＯＳインバータ５には動作電流Ｉ3が流れ
ないようになっている。その他のことは第１の実施形態
によるチョッパーコンパレータと同様であるので、説明
を省略する。この第５の実施形態によれば、第１の実施
形態と同様な効果を得ることができる。
ク信号ＣＫがハイレベルとなると、スイッチＳＷ５はオ
フ状態となり、トランジスタＱ31はオン状態となる。こ
のため、クロック信号ＣＫがハイレベルとなるサンプリ
ング期間、いいかえれば、ＣＭＯＳインバータ３，４に
おいて自己オフセットキャンセルが行なわれている期間
に、自己オフセットキャンセルが行なわれないＣＭＯＳ
インバータ５の入力端子の電圧は電源電圧ＶSSとなっ
て、このＣＭＯＳインバータ５には動作電流Ｉ3が流れ
ないようになっている。その他のことは第１の実施形態
によるチョッパーコンパレータと同様であるので、説明
を省略する。この第５の実施形態によれば、第１の実施
形態と同様な効果を得ることができる。
【００４７】次に、この発明の第６の実施形態によるＡ
／Ｄコンバータについて説明する。図７は、この第６の
実施形態によるＡ／Ｄコンバータを示すブロック図であ
る。ここでは、この発明を８ビットの２ステップ・フラ
ッシュ型のＡ／Ｄコンバータに適用した場合について説
明する。図７に示すように、このＡ／Ｄコンバータは、
上位４ビット用コンパレータ回路２１、下位４ビット用
コンパレータ回路２２，２３、基準電圧発生回路２４、
上位４ビット用ラッチ回路２５および下位４ビット用ラ
ッチ回路２６を有している。ここで、上位４ビット用コ
ンパレータ回路２１および下位４ビット用コンパレータ
回路２２，２３は基準電圧発生回路２４と接続されてい
る。また、上位４ビット用コンパレータ回路２１は上位
４ビット用ラッチ回路２５と接続され、下位４ビット用
コンパレータ回路２２，２３は下位４ビット用ラッチ回
路２６と接続されている。
／Ｄコンバータについて説明する。図７は、この第６の
実施形態によるＡ／Ｄコンバータを示すブロック図であ
る。ここでは、この発明を８ビットの２ステップ・フラ
ッシュ型のＡ／Ｄコンバータに適用した場合について説
明する。図７に示すように、このＡ／Ｄコンバータは、
上位４ビット用コンパレータ回路２１、下位４ビット用
コンパレータ回路２２，２３、基準電圧発生回路２４、
上位４ビット用ラッチ回路２５および下位４ビット用ラ
ッチ回路２６を有している。ここで、上位４ビット用コ
ンパレータ回路２１および下位４ビット用コンパレータ
回路２２，２３は基準電圧発生回路２４と接続されてい
る。また、上位４ビット用コンパレータ回路２１は上位
４ビット用ラッチ回路２５と接続され、下位４ビット用
コンパレータ回路２２，２３は下位４ビット用ラッチ回
路２６と接続されている。
【００４８】上位４ビット用コンパレータ回路２１およ
び下位４ビット用コンパレータ回路２２，２３には、外
部からアナログ入力電圧ＶINが入力される。基準電圧発
生回路２４には、外部から基準電圧ＶrefTおよび基準電
圧ＶrefBが印加される。ここで、基準電圧ＶrefTは量子
化レベルの最上位ビットの電圧に対応し、基準電圧Ｖ
refBは量子化レベルの最下位ビットの電圧に対応する。
この基準電圧発生回路２４は、これらの基準電圧ＶrefT
および基準電圧ＶrefB間を抵抗列（図示せず）を用いて
分圧することにより、量子化レベルに対応した基準電圧
Ｖref を生成する。この基準電圧発生回路２４からの基
準電圧Ｖref は、上位４ビット用のコンパレータ回路２
１および下位４ビット用のコンパレータ回路２２，２３
に供給される。
び下位４ビット用コンパレータ回路２２，２３には、外
部からアナログ入力電圧ＶINが入力される。基準電圧発
生回路２４には、外部から基準電圧ＶrefTおよび基準電
圧ＶrefBが印加される。ここで、基準電圧ＶrefTは量子
化レベルの最上位ビットの電圧に対応し、基準電圧Ｖ
refBは量子化レベルの最下位ビットの電圧に対応する。
この基準電圧発生回路２４は、これらの基準電圧ＶrefT
および基準電圧ＶrefB間を抵抗列（図示せず）を用いて
分圧することにより、量子化レベルに対応した基準電圧
Ｖref を生成する。この基準電圧発生回路２４からの基
準電圧Ｖref は、上位４ビット用のコンパレータ回路２
１および下位４ビット用のコンパレータ回路２２，２３
に供給される。
【００４９】ここで、上位４ビット用コンパレータ回路
２１および下位４ビット用コンパレータ回路２２，２３
は、それぞれ４ビットのＡ／Ｄ変換を行なうために、量
子化レベルに対応した２4 −１＝１５個のチョッパーコ
ンパレータにより構成されている。また、これらの上位
４ビット用コンパレータ回路２１および下位４ビット用
コンパレータ回路２２，２３は、必要に応じて補助用の
チョッパーコンパレータを有している。したがって、実
際には、上位４ビット用コンパレータ回路２１および下
位４ビット用コンパレータ回路２２，２３に対して外部
から供給されるアナログ入力電圧ＶINは、これらを構成
するすべてのチョッパーコンパレータに並列に入力さ
れ、基準電圧発生回路２４から供給される量子化レベル
に対応した基準電圧Ｖref は、それぞれ対応したチョッ
パーコンパレータに入力される。この場合、上位４ビッ
ト用コンパレータ回路２１および下位４ビット用コンパ
レータ回路２２，２３を構成するチョッパーコンパレー
タとしては、上述の第１〜第５の実施形態によるチョッ
パーコンパレータのいずれを用いてもよい。
２１および下位４ビット用コンパレータ回路２２，２３
は、それぞれ４ビットのＡ／Ｄ変換を行なうために、量
子化レベルに対応した２4 −１＝１５個のチョッパーコ
ンパレータにより構成されている。また、これらの上位
４ビット用コンパレータ回路２１および下位４ビット用
コンパレータ回路２２，２３は、必要に応じて補助用の
チョッパーコンパレータを有している。したがって、実
際には、上位４ビット用コンパレータ回路２１および下
位４ビット用コンパレータ回路２２，２３に対して外部
から供給されるアナログ入力電圧ＶINは、これらを構成
するすべてのチョッパーコンパレータに並列に入力さ
れ、基準電圧発生回路２４から供給される量子化レベル
に対応した基準電圧Ｖref は、それぞれ対応したチョッ
パーコンパレータに入力される。この場合、上位４ビッ
ト用コンパレータ回路２１および下位４ビット用コンパ
レータ回路２２，２３を構成するチョッパーコンパレー
タとしては、上述の第１〜第５の実施形態によるチョッ
パーコンパレータのいずれを用いてもよい。
【００５０】このＡ／Ｄコンバータにおいて、入力され
たアナログ入力電圧ＶINは、上位４ビットの変換および
下位４ビットの変換の２ステップに分けて８ビットのデ
ィジタル信号ＤＯ0 〜ＤＯ7 にＡ／Ｄ変換される。すな
わち、第１ステップでは、上位４ビット用コンパレータ
回路２１において、各チョッパーコンパレータによりア
ナログ入力電圧ＶINおよび基準電圧Ｖrefの大小が比較
され、第２ステップでは、下位４ビット用コンパレータ
回路２２または下位４ビット用コンパレータ回路２３に
おいて、各チョッパーコンパレータによりアナログ入力
電圧ＶINおよび基準電圧Ｖref の大小が比較される。こ
こで、このＡ／Ｄコンバータにおいては、１組の上位４
ビット用コンパレータ回路２１に対して、２組の下位４
ビット用コンパレータ回路２２，２３は交互に動作（イ
ンターリーブ動作）する。また、上位４ビット用コンパ
レータ回路２１の出力結果に応じて、下位４ビット用コ
ンパレータ回路２２，２３に供給される基準電圧Ｖref
のレベルが切り替えられる。
たアナログ入力電圧ＶINは、上位４ビットの変換および
下位４ビットの変換の２ステップに分けて８ビットのデ
ィジタル信号ＤＯ0 〜ＤＯ7 にＡ／Ｄ変換される。すな
わち、第１ステップでは、上位４ビット用コンパレータ
回路２１において、各チョッパーコンパレータによりア
ナログ入力電圧ＶINおよび基準電圧Ｖrefの大小が比較
され、第２ステップでは、下位４ビット用コンパレータ
回路２２または下位４ビット用コンパレータ回路２３に
おいて、各チョッパーコンパレータによりアナログ入力
電圧ＶINおよび基準電圧Ｖref の大小が比較される。こ
こで、このＡ／Ｄコンバータにおいては、１組の上位４
ビット用コンパレータ回路２１に対して、２組の下位４
ビット用コンパレータ回路２２，２３は交互に動作（イ
ンターリーブ動作）する。また、上位４ビット用コンパ
レータ回路２１の出力結果に応じて、下位４ビット用コ
ンパレータ回路２２，２３に供給される基準電圧Ｖref
のレベルが切り替えられる。
【００５１】上位４ビット用コンパレータ回路２１から
の上位４ビットのディジタル出力ＤＯ4 〜ＤＯ7 は、上
位４ビット用ラッチ回路２５に供給され、下位４ビット
用コンパレータ回路２２，２３からの下位４ビットのデ
ィジタル出力ＤＯ0 〜ＤＯ3は、下位４ビット用ラッチ
回路２６に供給される。これらの上位４ビット用ラッチ
回路２５の上位４ビットのディジタル出力ＤＯ4 〜ＤＯ
7 および下位４ビット用ラッチ回路２６の下位４ビット
のディジタル出力ＤＯ0 〜ＤＯ3 は所定のタイミングで
読み出され、入力されたアナログ入力電圧ＶINに対応し
た８ビットのディジタル出力ＤＯ0 〜ＤＯ7 が得られ
る。ここで、ＸＯＥは、ラッチ回路２５，２６の出力を
許可するために外部から供給されるイネーブル信号であ
る。
の上位４ビットのディジタル出力ＤＯ4 〜ＤＯ7 は、上
位４ビット用ラッチ回路２５に供給され、下位４ビット
用コンパレータ回路２２，２３からの下位４ビットのデ
ィジタル出力ＤＯ0 〜ＤＯ3は、下位４ビット用ラッチ
回路２６に供給される。これらの上位４ビット用ラッチ
回路２５の上位４ビットのディジタル出力ＤＯ4 〜ＤＯ
7 および下位４ビット用ラッチ回路２６の下位４ビット
のディジタル出力ＤＯ0 〜ＤＯ3 は所定のタイミングで
読み出され、入力されたアナログ入力電圧ＶINに対応し
た８ビットのディジタル出力ＤＯ0 〜ＤＯ7 が得られ
る。ここで、ＸＯＥは、ラッチ回路２５，２６の出力を
許可するために外部から供給されるイネーブル信号であ
る。
【００５２】符号２７は、上述の上位４ビット用コンパ
レータ回路２１、下位４ビット用コンパレータ回路２
２，２３、基準電圧発生回路２４、上位４ビット用ラッ
チ回路２５および下位４ビット用２６に対して、動作の
基準となるクロック信号ＣＫを供給するクロック信号発
生回路を示す。このクロック信号発生回路２７は外部か
らの信号をもとに各種の内部クロックを生成しクロック
信号ＣＫを発生する。
レータ回路２１、下位４ビット用コンパレータ回路２
２，２３、基準電圧発生回路２４、上位４ビット用ラッ
チ回路２５および下位４ビット用２６に対して、動作の
基準となるクロック信号ＣＫを供給するクロック信号発
生回路を示す。このクロック信号発生回路２７は外部か
らの信号をもとに各種の内部クロックを生成しクロック
信号ＣＫを発生する。
【００５３】このＡ／Ｄコンバータは、上述の構成に加
えて、上位４ビット用コンパレータ回路２１、下位４ビ
ット用コンパレータ回路２２，２３およびクロック信号
発生回路２７と接続された消費電流コントローラ２８を
有している。この消費電流コントローラ２８は、外部か
ら供給される制御信号ＰＳおよび制御信号ＳＴＢに応じ
て制御信号ＶC を発生し、この制御信号ＶC を上位４ビ
ット用コンパレータ回路２１および下位４ビット用コン
パレータ回路２２，２３に供給するとともに、制御信号
ＳＴＢを上位４ビット用コンパレータ回路２１、下位４
ビット用コンパレータ回路２２，２３およびクロック信
号発生回路２７に供給する。ここで、制御信号ＰＳは、
上位４ビット用コンパレータ回路２１および下位４ビッ
ト用コンパレータ回路２２，２３の消費電流を選択する
ための制御信号である。また、上位４ビット用コンパレ
ータ回路２１および下位４ビット用コンパレータ回路２
２，２３を構成するチョッパーコンパレータとして、第
１の実施形態によるチョッパーコンパレータが用いられ
る場合には、消費電流コントローラ２８からの制御信号
ＶC は制御信号ＶC 用の制御端子９に供給され、制御信
号ＳＴＢは出力制御トランジスタＱ18のゲートに供給さ
れる。
えて、上位４ビット用コンパレータ回路２１、下位４ビ
ット用コンパレータ回路２２，２３およびクロック信号
発生回路２７と接続された消費電流コントローラ２８を
有している。この消費電流コントローラ２８は、外部か
ら供給される制御信号ＰＳおよび制御信号ＳＴＢに応じ
て制御信号ＶC を発生し、この制御信号ＶC を上位４ビ
ット用コンパレータ回路２１および下位４ビット用コン
パレータ回路２２，２３に供給するとともに、制御信号
ＳＴＢを上位４ビット用コンパレータ回路２１、下位４
ビット用コンパレータ回路２２，２３およびクロック信
号発生回路２７に供給する。ここで、制御信号ＰＳは、
上位４ビット用コンパレータ回路２１および下位４ビッ
ト用コンパレータ回路２２，２３の消費電流を選択する
ための制御信号である。また、上位４ビット用コンパレ
ータ回路２１および下位４ビット用コンパレータ回路２
２，２３を構成するチョッパーコンパレータとして、第
１の実施形態によるチョッパーコンパレータが用いられ
る場合には、消費電流コントローラ２８からの制御信号
ＶC は制御信号ＶC 用の制御端子９に供給され、制御信
号ＳＴＢは出力制御トランジスタＱ18のゲートに供給さ
れる。
【００５４】図８は、この消費電流コントローラ２８の
構成例を示す回路図である。図８に示すように、この消
費電流コントローラ２８は、ＮＯＲゲート３１，３２、
インバータ３３〜３５、トランジスタＱ41〜Ｑ46および
抵抗３６により構成されている。ＮＯＲゲート３１には
制御信号ＳＴＢが入力されるとともに、制御信号ＰＳが
インバータ３３を介して入力される。また、ＮＯＲゲー
ト３２には制御信号ＳＴＢおよび制御信号ＰＳが入力さ
れ、インバータ３４には制御信号ＳＴＢが入力される。
構成例を示す回路図である。図８に示すように、この消
費電流コントローラ２８は、ＮＯＲゲート３１，３２、
インバータ３３〜３５、トランジスタＱ41〜Ｑ46および
抵抗３６により構成されている。ＮＯＲゲート３１には
制御信号ＳＴＢが入力されるとともに、制御信号ＰＳが
インバータ３３を介して入力される。また、ＮＯＲゲー
ト３２には制御信号ＳＴＢおよび制御信号ＰＳが入力さ
れ、インバータ３４には制御信号ＳＴＢが入力される。
【００５５】トランジスタＱ41，Ｑ42はｐチャネルＭＯ
ＳＦＥＴからなり、これらのソースは電源電圧ＶDDを供
給する電源に接続されている。トランジスタＱ43，Ｑ44
はｎチャネルＭＯＳＦＥＴからなり、これらのソースは
電源電圧ＶSSを供給する電源に接続されている。また、
ｐチャネルＭＯＳＦＥＴからなるトランジスタＱ45およ
びｎチャネルＭＯＳＦＥＴからなるトランジスタＱ
46は、ＣＭＯＳアナログスイッチを構成している。制御
信号ＶC が出力される共通のノードには、トランジスタ
Ｑ31のドレインがトランジスタＱ45，Ｑ46からなるＣＭ
ＯＳアナログスイッチを介して接続されているととも
に、トランジスタＱ42のドレインが接続されている。ま
た、この共通のノードには、トランジスタＱ43のドレイ
ンが接続されているとともに、トランジスタＱ44のドレ
インが抵抗３６を介して接続されている。この消費電流
コントローラ２８からの制御信号ＶC は、図１に示した
チョッパーコンパレータの制御信号ＶC 用の制御端子９
に供給される。
ＳＦＥＴからなり、これらのソースは電源電圧ＶDDを供
給する電源に接続されている。トランジスタＱ43，Ｑ44
はｎチャネルＭＯＳＦＥＴからなり、これらのソースは
電源電圧ＶSSを供給する電源に接続されている。また、
ｐチャネルＭＯＳＦＥＴからなるトランジスタＱ45およ
びｎチャネルＭＯＳＦＥＴからなるトランジスタＱ
46は、ＣＭＯＳアナログスイッチを構成している。制御
信号ＶC が出力される共通のノードには、トランジスタ
Ｑ31のドレインがトランジスタＱ45，Ｑ46からなるＣＭ
ＯＳアナログスイッチを介して接続されているととも
に、トランジスタＱ42のドレインが接続されている。ま
た、この共通のノードには、トランジスタＱ43のドレイ
ンが接続されているとともに、トランジスタＱ44のドレ
インが抵抗３６を介して接続されている。この消費電流
コントローラ２８からの制御信号ＶC は、図１に示した
チョッパーコンパレータの制御信号ＶC 用の制御端子９
に供給される。
【００５６】上述の消費電流コントローラ２８におい
て、ＮＯＲゲート３１の出力Ｓ1 はトランジスタＱ41の
ゲートに供給され、ＮＯＲゲート３２の出力Ｓ2 はトラ
ンジスタＱ43に供給される。また、このＮＯＲゲート３
２の出力Ｓ2 は、アナログスイッチの一方を構成するト
ランジスタＱ45のゲートに供給されるとともに、インバ
ータ３５を介してＣＭＯＳアナログスイッチの他方を構
成するトランジスタＱ46のゲートに供給される。インバ
ータ３４の出力Ｓ3 はトランジスタＱ44のゲートに供給
される。トランジスタＱ42のゲートにはトランジスタＱ
41のドレインが接続されている。したがって、この消費
電流コントローラ２８は、外部から供給される制御信号
ＳＴＢおよび制御信号ＰＳに応じて、表１に示すような
制御信号ＶC を出力する。
て、ＮＯＲゲート３１の出力Ｓ1 はトランジスタＱ41の
ゲートに供給され、ＮＯＲゲート３２の出力Ｓ2 はトラ
ンジスタＱ43に供給される。また、このＮＯＲゲート３
２の出力Ｓ2 は、アナログスイッチの一方を構成するト
ランジスタＱ45のゲートに供給されるとともに、インバ
ータ３５を介してＣＭＯＳアナログスイッチの他方を構
成するトランジスタＱ46のゲートに供給される。インバ
ータ３４の出力Ｓ3 はトランジスタＱ44のゲートに供給
される。トランジスタＱ42のゲートにはトランジスタＱ
41のドレインが接続されている。したがって、この消費
電流コントローラ２８は、外部から供給される制御信号
ＳＴＢおよび制御信号ＰＳに応じて、表１に示すような
制御信号ＶC を出力する。
【００５７】
【００５８】すなわち、表１に示すように、制御信号Ｓ
ＴＢがハイレベルの場合、制御信号ＰＳによらず、制御
信号ＶC の電圧はＶDD〔Ｖ〕となる。この場合、上位４
ビット用コンパレータ回路２１および下位４ビット用コ
ンパレータ回路２２，２３を構成する各チョッパーコン
パレータはスタンバイモードにされ、上位４ビット用コ
ンパレータ回路２１および下位４ビット用コンパレータ
回路２２，２３の消費電流はゼロとなる。また、この場
合、クロック信号発生回路２７からのクロック信号ＣＫ
の供給も停止される。これにより、このＡ／Ｄコンバー
タは動作が停止される。
ＴＢがハイレベルの場合、制御信号ＰＳによらず、制御
信号ＶC の電圧はＶDD〔Ｖ〕となる。この場合、上位４
ビット用コンパレータ回路２１および下位４ビット用コ
ンパレータ回路２２，２３を構成する各チョッパーコン
パレータはスタンバイモードにされ、上位４ビット用コ
ンパレータ回路２１および下位４ビット用コンパレータ
回路２２，２３の消費電流はゼロとなる。また、この場
合、クロック信号発生回路２７からのクロック信号ＣＫ
の供給も停止される。これにより、このＡ／Ｄコンバー
タは動作が停止される。
【００５９】制御信号ＳＴＢがローレベルで制御信号Ｐ
Ｓがハイレベルの場合、制御信号ＶC の電圧はＶDD−
（Ｖthp ＋α）〔Ｖ〕となる。この場合、上位４ビット
用コンパレータ回路２１および下位４ビット用コンパレ
ータ回路２２，２３を構成する各チョッパーコンパレー
タは、低消費電流動作モードで動作し、これらの上位４
ビット用コンパレータ回路２１および下位４ビット用コ
ンパレータ回路２２，２３の消費電流がセーブされる。
これにより、このＡ／Ｄコンバータの変換速度は低速に
される。
Ｓがハイレベルの場合、制御信号ＶC の電圧はＶDD−
（Ｖthp ＋α）〔Ｖ〕となる。この場合、上位４ビット
用コンパレータ回路２１および下位４ビット用コンパレ
ータ回路２２，２３を構成する各チョッパーコンパレー
タは、低消費電流動作モードで動作し、これらの上位４
ビット用コンパレータ回路２１および下位４ビット用コ
ンパレータ回路２２，２３の消費電流がセーブされる。
これにより、このＡ／Ｄコンバータの変換速度は低速に
される。
【００６０】制御信号ＳＴＢがローレベルで制御信号Ｐ
Ｓがローレベルの場合、制御信号ＶC の電圧は０〔Ｖ〕
となる。この場合、上位４ビット用コンパレータ回路２
１および下位４ビット用コンパレータ回路２２，２３を
構成する各チョッパーコンパレータは、通常動作モード
で動作し、これらの上位４ビット用コンパレータ回路２
１および下位４ビット用コンパレータ回路２２，２３の
消費電流は最大となる。これにより、このＡ／Ｄコンバ
ータの変換速度は高速にされ、このＡ／Ｄコンバータの
最大能力が発揮される。
Ｓがローレベルの場合、制御信号ＶC の電圧は０〔Ｖ〕
となる。この場合、上位４ビット用コンパレータ回路２
１および下位４ビット用コンパレータ回路２２，２３を
構成する各チョッパーコンパレータは、通常動作モード
で動作し、これらの上位４ビット用コンパレータ回路２
１および下位４ビット用コンパレータ回路２２，２３の
消費電流は最大となる。これにより、このＡ／Ｄコンバ
ータの変換速度は高速にされ、このＡ／Ｄコンバータの
最大能力が発揮される。
【００６１】上述のように構成されたこのＡ／Ｄコンバ
ータによれば、次のような効果を得ることができる。す
なわち、上位４ビット用コンパレータ回路２１および下
位４ビット用コンパレータ回路２２，２３を構成する各
チョッパーコンパレータの消費電流を制御することによ
り、これらのチョッパーコンパレータの変換速度を制御
することができる。したがって、このＡ／Ｄコンバータ
は、２段階の異なる変換速度を設定することができるの
で、従来、２種類のＡ／Ｄコンバータで対応していたも
のが、１種類のＡ／Ｄコンバータで対応することができ
る。
ータによれば、次のような効果を得ることができる。す
なわち、上位４ビット用コンパレータ回路２１および下
位４ビット用コンパレータ回路２２，２３を構成する各
チョッパーコンパレータの消費電流を制御することによ
り、これらのチョッパーコンパレータの変換速度を制御
することができる。したがって、このＡ／Ｄコンバータ
は、２段階の異なる変換速度を設定することができるの
で、従来、２種類のＡ／Ｄコンバータで対応していたも
のが、１種類のＡ／Ｄコンバータで対応することができ
る。
【００６２】また、このＡ／Ｄコンバータをマイコンな
どの汎用性の高いＬＳＩに内蔵する場合には、このＡ／
Ｄコンバータに対する変換速度の要求によって、消費電
流を設定することが可能となる。また、このＡ／Ｄコン
バータが複数の入力チャネルを有し、これらの複数の入
力チャネルを時分割で切り替えている場合には、各入力
チャネルの変換速度に応じて最適な消費電流を選択する
ことができるとともに、このＡ／Ｄコンバータを使用し
ない期間は消費電流をゼロとすることができる。これに
より、このＡ／Ｄコンバータの動作モードに応じて、最
適なパワーマネージメントを実現できる。
どの汎用性の高いＬＳＩに内蔵する場合には、このＡ／
Ｄコンバータに対する変換速度の要求によって、消費電
流を設定することが可能となる。また、このＡ／Ｄコン
バータが複数の入力チャネルを有し、これらの複数の入
力チャネルを時分割で切り替えている場合には、各入力
チャネルの変換速度に応じて最適な消費電流を選択する
ことができるとともに、このＡ／Ｄコンバータを使用し
ない期間は消費電流をゼロとすることができる。これに
より、このＡ／Ｄコンバータの動作モードに応じて、最
適なパワーマネージメントを実現できる。
【００６３】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の第１〜第５の実施形態
によるチョッパーコンパレータは、３段以下のＣＭＯＳ
インバータにより構成されたものであってもよいし、３
段以上のＣＭＯＳインバータにより構成されたものであ
ってもよい。
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の第１〜第５の実施形態
によるチョッパーコンパレータは、３段以下のＣＭＯＳ
インバータにより構成されたものであってもよいし、３
段以上のＣＭＯＳインバータにより構成されたものであ
ってもよい。
【００６４】また、上述の第４の実施形態において、Ｎ
ＯＲゲート１２およびインバータ１３は、チョッパーコ
ンパレータ毎に設けてもよいし、場合によっては、複数
のチョッパーコンパレータで共用してもよい。
ＯＲゲート１２およびインバータ１３は、チョッパーコ
ンパレータ毎に設けてもよいし、場合によっては、複数
のチョッパーコンパレータで共用してもよい。
【００６５】また、例えば、第６の実施形態において、
Ａ／Ｄコンバータはフラッシュ型のＡ／Ｄコンバータで
あってもよい。
Ａ／Ｄコンバータはフラッシュ型のＡ／Ｄコンバータで
あってもよい。
【００６６】
【発明の効果】以上説明したように、この発明によれ
ば、チョッパーコンパレータを構成するＣＭＯＳインバ
ータとＣＭＯＳインバータの電源との間に接続された電
流制御手段により、ＣＭＯＳインバータを流れる電流が
制御される。このため、消費電流を犠牲にすることな
く、必要な変化速度を実現することができるチョッパー
コンパレータおよびそのようなチョッパーコンパレータ
を用いたＡ／Ｄコンバータを得ることができる。
ば、チョッパーコンパレータを構成するＣＭＯＳインバ
ータとＣＭＯＳインバータの電源との間に接続された電
流制御手段により、ＣＭＯＳインバータを流れる電流が
制御される。このため、消費電流を犠牲にすることな
く、必要な変化速度を実現することができるチョッパー
コンパレータおよびそのようなチョッパーコンパレータ
を用いたＡ／Ｄコンバータを得ることができる。
【図１】 この発明の第１の実施形態によるチョッパー
コンパレータを示す回路図である。
コンパレータを示す回路図である。
【図２】 この発明の第１の実施形態によるチョッパー
コンパレータの消費電流を示す略線図である。
コンパレータの消費電流を示す略線図である。
【図３】 この発明の第２の実施形態によるチョッパー
コンパレータを示す回路図である。
コンパレータを示す回路図である。
【図４】 この発明の第３の実施形態によるチョッパー
コンパレータを示す回路図である。
コンパレータを示す回路図である。
【図５】 この発明の第４の実施形態によるチョッパー
コンパレータを示す回路図である。
コンパレータを示す回路図である。
【図６】 この発明の第５の実施形態によるチョッパー
コンパレータを示す回路図である。
コンパレータを示す回路図である。
【図７】 この発明の第６の実施形態による２ステップ
フラッシュ型のＡ／Ｄコンバータの一例を示すブロック
図である。
フラッシュ型のＡ／Ｄコンバータの一例を示すブロック
図である。
【図８】 この発明の第６の実施形態によるＡ／Ｄコン
バータのコントローラの一例を示す回路図である。
バータのコントローラの一例を示す回路図である。
【図９】 従来のチョッパーコンパレータを示す回路図
である。
である。
【図１０】 従来のチョッパーコンパレータの消費電流
を示す略線図である。
を示す略線図である。
１，２・・・入力端子、３〜５・・・ＣＭＯＳインバー
タ、６・・・出力端子、９〜１２・・・制御端子、２１
・・・上位４ビット用コンパレータ回路、２２，２３・
・・下位４ビット用コンパレータ回路、２４・・・基準
電圧発生回路、２５・・・上位４ビット用ラッチ回路、
２６・・・下位４ビット用ラッチ回路、２７・・・クロ
ック信号発生回路、２８・・・消費電流コントローラ、
Ｑ1 〜Ｑ31，Ｑ41〜Ｑ46・・・トランジスタ、ＶIN・・
・アナログ入力電圧、Ｖref ・・・基準電圧、ＶC ，Ｖ
c1，Ｖc2，ＳＴＢ，ＰＳ・・・制御信号
タ、６・・・出力端子、９〜１２・・・制御端子、２１
・・・上位４ビット用コンパレータ回路、２２，２３・
・・下位４ビット用コンパレータ回路、２４・・・基準
電圧発生回路、２５・・・上位４ビット用ラッチ回路、
２６・・・下位４ビット用ラッチ回路、２７・・・クロ
ック信号発生回路、２８・・・消費電流コントローラ、
Ｑ1 〜Ｑ31，Ｑ41〜Ｑ46・・・トランジスタ、ＶIN・・
・アナログ入力電圧、Ｖref ・・・基準電圧、ＶC ，Ｖ
c1，Ｖc2，ＳＴＢ，ＰＳ・・・制御信号
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/08
H03M 1/34
H03K 17/30
Claims (13)
- 【請求項１】 少なくとも１段以上のＣＭＯＳインバー
タを有するチョッパーコンパレータにおいて、 上記ＣＭＯＳインバータと上記ＣＭＯＳインバータの電
源との間に上記ＣＭＯＳインバータを流れる電流を制御
する電流制御手段が接続され、 通常動作モードでは、上記ＣＭＯＳインバータを流れる
電流が最大となり、 低消費電流モードでは、上記ＣＭＯＳインバータを流れ
る電流が上記通常動作モードにおける電流より小さくな
り、 スタンバイモードでは、上記ＣＭＯＳインバータに電流
が流れないように、 上記電流制御手段が上記ＣＭＯＳインバータを流れる電
流を制御する ことを特徴とするチョッパーコンパレー
タ。 - 【請求項２】 最終段の上記ＣＭＯＳインバータの出力
端子と上記ＣＭＯＳインバータの上記電源との間に上記
チョッパーコンパレータの出力を制御する出力制御手段
が接続されていることを特徴とする請求項１記載のチョ
ッパーコンパレータ。 - 【請求項３】 上記電流制御手段はＭＯＳ型電界効果ト
ランジスタからなり、上記ＭＯＳ型電界効果トランジス
タのゲートに電流制御信号が供給されることを特徴とす
る請求項１記載のチョッパーコンパレータ。 - 【請求項４】 上記電流制御手段は、上記ＣＭＯＳイン
バータと上記ＣＭＯＳインバータの第１の電源との間に
接続された第１導電型チャネルのＭＯＳ型電界効果トラ
ンジスタからなり、上記出力制御手段は、上記最終段の
上記ＣＭＯＳインバータの出力端子と上記ＣＭＯＳイン
バータの第２の電源との間に接続された第２導電型チャ
ネルのＭＯＳ型電界効果トランジスタからなることを特
徴とする請求項２記載のチョッパーコンパレータ。 - 【請求項５】 上記電流制御手段は、上記ＣＭＯＳイン
バータと上記ＣＭＯＳインバータに第１の電源電圧を供
給する電源との間に接続されたｐチャネルＭＯＳ型電界
効果トランジスタからなり、上記出力制御手段は、上記
最終段の上記ＣＭＯＳインバータの出力端子と上記ＣＭ
ＯＳインバータに第２の電源電圧を供給する電源との間
に接続されたｎチャネルＭＯＳ型電界効果トランジスタ
からなることを特徴とする請求項４記載のチョッパーコ
ンパレータ。 - 【請求項６】 上記電流制御手段は、上記ＣＭＯＳイン
バータと上記ＣＭＯＳインバータに第３の電源電圧を供
給する電源との間に接続されたｎチャネルＭＯＳ型電界
効果トランジスタからなり、上記出力制御手段は、上記
最終段の上記ＣＭＯＳインバータの出力端子と上記ＣＭ
ＯＳインバータに第４の電源電圧を供給する電源との間
に接続されたｐチャネルＭＯＳ型電界効果トランジスタ
からなることを特徴とする請求項４記載のチョッパーコ
ンパレータ。 - 【請求項７】 上記電流制御手段は、上記ＣＭＯＳイン
バータと上記ＣＭＯＳインバータの上記電源との間に並
列に接続された複数のＭＯＳ型電界効果トランジスタか
らなり、上記複数のＭＯＳ型電界効果トランジスタのそ
れぞれのゲートに、異なる上記電流制御信号が供給され
ることを特徴とする請求項３記載のチョッパーコンパレ
ータ。 - 【請求項８】 上記チョッパーコンパレータは、サンプ
リング期間に自己オフセット補償が行なわれる第１のＣ
ＭＯＳインバータと自己オフセット補償が行なわれない
第２のＣＭＯＳインバータとを有し、上記第１のＣＭＯ
Ｓインバータおよび上記第２のＣＭＯＳインバータのそ
れぞれに、上記電流制御手段が接続されていることを特
徴とする請求項１記載のチョッパーコンパレータ。 - 【請求項９】 上記第２のＣＭＯＳインバータに接続さ
れた上記電流制御手段は、上記サンプリング期間に上記
第２のＣＭＯＳインバータを流れる電流を遮断すること
を特徴とする請求項８記載のチョッパーコンパレータ。 - 【請求項１０】 上記サンプリング期間に、互いに隣接
する上記第１のＣＭＯＳインバータの出力端子と上記第
２のＣＭＯＳインバータの入力端子との間が遮断される
とともに、上記第２のＣＭＯＳインバータの上記入力端
子に所定の電圧が印加されることを特徴とする請求項８
記載のチョッパーコンパレータ。 - 【請求項１１】 少なくとも１段以上のＣＭＯＳインバ
ータを有し、上記ＣＭＯＳインバータと上記ＣＭＯＳイ
ンバータの電源との間に上記ＣＭＯＳインバータを流れ
る電流を制御する電流制御手段が接続されたチョッパー
コンパレータと、 外部から供給される選択信号に応じて上記電流制御手段
を制御するための電流制御信号を発生する制御手段とを
有し、 上記制御手段が、 通常動作モードでは、上記ＣＭＯＳインバータに流れる
電流が最大となるように上記電流制御手段を制御し、 低消費電流モードでは、上記ＣＭＯＳインバータに流れ
る電流が上記通常動作モードにおける電流より小さくな
るように上記電流制御手段を制御し、 スタンバイモードでは、上記ＣＭＯＳインバータに電流
が流れないように上記電流制御手段を制御する ことを特
徴とするＡ／Ｄコンバータ。 - 【請求項１２】 上記Ａ／Ｄコンバータはフラッシュ型
であることを特徴とする請求項１１記載のＡ／Ｄコンバ
ータ。 - 【請求項１３】 上記Ａ／Ｄコンバータは２ステップ・
フラッシュ型であることを特徴とする請求項１１記載の
Ａ／Ｄコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23475296A JP3456099B2 (ja) | 1996-08-16 | 1996-08-16 | チョッパーコンパレータおよびａ／ｄコンバータ |
| US08/910,762 US5952951A (en) | 1996-08-16 | 1997-08-13 | Chopper comparator and A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23475296A JP3456099B2 (ja) | 1996-08-16 | 1996-08-16 | チョッパーコンパレータおよびａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065502A JPH1065502A (ja) | 1998-03-06 |
| JP3456099B2 true JP3456099B2 (ja) | 2003-10-14 |
Family
ID=16975805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23475296A Expired - Fee Related JP3456099B2 (ja) | 1996-08-16 | 1996-08-16 | チョッパーコンパレータおよびａ／ｄコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5952951A (ja) |
| JP (1) | JP3456099B2 (ja) |
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| US6608503B2 (en) | 2001-08-10 | 2003-08-19 | Shakti Systems, Inc. | Hybrid comparator and method |
| JP2003133958A (ja) * | 2001-10-29 | 2003-05-09 | Mitsubishi Electric Corp | チョッパ型アナログ−ディジタル変換器 |
| JP3476446B2 (ja) * | 2001-11-20 | 2003-12-10 | 沖電気工業株式会社 | チョッパ型コンパレータ |
| JP2004153444A (ja) * | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | チョッパ型コンパレータ |
| JP2004194066A (ja) * | 2002-12-12 | 2004-07-08 | Fujitsu Ltd | 増幅回路、比較回路、及びａｄ変換回路 |
| JP2005057717A (ja) | 2003-07-23 | 2005-03-03 | Oki Electric Ind Co Ltd | チョッパー型コンパレータ回路 |
| JP5179858B2 (ja) | 2007-01-06 | 2013-04-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2010109661A (ja) * | 2008-10-30 | 2010-05-13 | Mitsumi Electric Co Ltd | チョッパ型電圧比較回路および逐次比較型ａｄ変換回路 |
| ITTO20091057A1 (it) * | 2009-12-30 | 2011-06-30 | St Microelectronics Srl | Cella di comunicazione per un circuito integrato, piastrina elettronica comprendente tale cella di comunicazione, sistema elettronico includente tale piastrina e apparecchiatura di test |
| US7986166B1 (en) * | 2010-01-12 | 2011-07-26 | Freescale Semiconductor, Inc. | Clock buffer circuit |
| WO2013076919A1 (ja) * | 2011-11-25 | 2013-05-30 | パナソニック株式会社 | 固体撮像装置及びそれを備える撮像装置 |
| US9257422B2 (en) * | 2011-12-06 | 2016-02-09 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing circuit and method for driving signal processing circuit |
| US9557354B2 (en) * | 2012-01-31 | 2017-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Switched capacitor comparator circuit |
| US10734985B2 (en) | 2018-12-17 | 2020-08-04 | Qualcomm Incorporated | Comparators for power and high-speed applications |
| US11374559B2 (en) * | 2020-05-18 | 2022-06-28 | Nxp Usa, Inc. | Low power comparator |
Family Cites Families (4)
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|---|---|---|---|---|
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| US4791326A (en) * | 1987-01-22 | 1988-12-13 | Intel Corporation | Current controlled solid state switch |
| US5614847A (en) * | 1992-04-14 | 1997-03-25 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US5835045A (en) * | 1994-10-28 | 1998-11-10 | Canon Kabushiki Kaisha | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device. |
-
1996
- 1996-08-16 JP JP23475296A patent/JP3456099B2/ja not_active Expired - Fee Related
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1997
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| JPH1065502A (ja) | 1998-03-06 |
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