JP2013141212A5 - 信号処理回路 - Google Patents

Claims (6)

1. 書き込み用のトランジスタと、
   容量素子とを有し、
   前記書き込み用のトランジスタのソースと前記容量素子の電極の一が電気的に接続され、
   前記書き込み用のトランジスタがＮチャネル型である場合は、ドレインにローレベル電位とハイレベル電位とが入力され、しきい値がローレベル電位よりも低く、
   前記書き込み用のトランジスタがＰチャネル型である場合は、ドレインにローレベル電位とハイレベル電位とが入力され、しきい値がローレベル電位よりも高く、
   前記容量素子の容量が、前記書き込み用のトランジスタのゲート容量の２倍以下であることを特徴とする信号処理回路。
2. 書き込み用のトランジスタと、
   インバータとを有し、
   前記書き込み用のトランジスタのソースと前記インバータを構成するトランジスタのゲートが電気的に接続され、
   前記書き込み用のトランジスタがＮチャネル型である場合は、ドレインにローレベル電位とハイレベル電位とが入力され、しきい値がローレベル電位よりも低く、
   前記書き込み用のトランジスタがＰチャネル型である場合は、ドレインにローレベル電位とハイレベル電位とが入力され、しきい値がローレベル電位よりも高く、
   前記インバータを構成するトランジスタのゲート容量が、前記書き込み用のトランジスタのゲート容量の２倍以下であることを特徴とする信号処理回路。
3. 請求項２において、前記インバータはＣＭＯＳインバータである信号処理回路。
4. 書き込み用のトランジスタと、
   トランスファーゲートとを有し、
   前記書き込み用のトランジスタのソースと前記トランスファーゲートを構成するトランジスタのゲートが電気的に接続され、
   前記書き込み用のトランジスタがＮチャネル型である場合は、ドレインにローレベル電位とハイレベル電位とが入力され、しきい値がローレベル電位よりも低く、
   前記書き込み用のトランジスタがＰチャネル型である場合は、ドレインにローレベル電位とハイレベル電位とが入力され、しきい値がローレベル電位よりも高く、
   前記トランスファーゲートを構成するトランジスタのゲート容量が、前記書き込み用のトランジスタのゲート容量の２倍以下であることを特徴とする信号処理回路。
5. 書き込み用のトランジスタと、
   Ｎチャネル型の第１のトランジスタと、
   Ｐチャネル型の第２のトランジスタとを有し、
   前記書き込み用のトランジスタのソースと前記第１のトランジスタのゲートが電気的に接続され、
   前記書き込み用のトランジスタのソースと前記第２のトランジスタのゲートが電気的に接続され、
   前記第１のトランジスタのドレインと前記第２のトランジスタのドレインが電気的に接続され、
   前記書き込み用のトランジスタがＮチャネル型である場合は、ドレインにローレベル電位とハイレベル電位とが入力され、しきい値がローレベル電位よりも低く、
   前記書き込み用のトランジスタがＰチャネル型である場合は、ドレインにローレベル電位とハイレベル電位とが入力され、しきい値がローレベル電位よりも高く、
   前記第１のトランジスタのゲート容量と前記第２のトランジスタのゲート容量の和が、前記書き込み用のトランジスタのゲート容量の２倍以下であることを特徴とする信号処理回路。
6. 前記書き込み用のトランジスタは、酸化物半導体をチャネル形成領域に含む請求項１乃至請求項５のいずれか一項に記載の信号処理回路。