JP4833895B2

JP4833895B2 - メモリセル

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Publication number: JP4833895B2
Application number: JP2007076295A
Authority: JP
Inventors: 守宇賀神; 充原田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2007-03-23
Filing date: 2007-03-23
Publication date: 2011-12-07
Anticipated expiration: 2027-03-23
Also published as: JP2008234794A

Description

本発明は、間欠動作するメモリセルの低消費電力化技術に係わり、特にデータ保持時（待機時）のリーク電流を低減して平均消費電力を削減するメモリセルに関する。なお、間欠動作するメモリセルとしては、例えば無線タグ（ＲＦＩＤ）や携帯型無線端末に使用されるメモリ回路の一部を構成するメモリセルを想定している。

図１０は、従来のメモリセルの構成例を示す（非特許文献１）。図１０(1) は回路構成を示し、図１０(2) は機能ブロック構成を示す。

図において、メモリセルは、一対のクロスカップル接続されたインバータ回路１Ｅ，１Ｆと、ワード線の論理によってオンオフするスイッチ回路３Ｅ，３Ｆから構成される。インバータ回路１Ｅは、ｎＭＯＳトランジスタｎとｐＭＯＳトランジスタｐを縦積み接続した構成である。ｐＭＯＳトランジスタｐのソース端子Ｓを電源電位（Ｖdd）に接続し、ｎＭＯＳトランジスタｎのソース端子Ｓを接地電位(GND) に接続し、各トランジスタのゲート端子Ｇを入力端子i1に接続し、各トランジスタのドレイン端子Ｄを出力端子o1に接続し、各トランジスタの相補的なスイッチング動作により、入力信号の論理を反転した出力信号が得られる構成である。インバータ回路１Ｆも同様の構成であり、インバータ回路１Ｅの入力端子i1とインバータ回路１Ｆの出力端子o2が接続され、インバータ回路１Ｅの出力端子o1とインバータ回路１Ｆの入力端子i2が接続される。

スイッチ回路３Ｅは、ドレイン端子Ｄ（スイッチ入力端子）がビット線＋に接続され、ソース端子Ｓ（スイッチ出力端子）がインバータ回路１Ｅの入力端子i1およびインバータ回路１Ｆの出力端子o2に接続され、ゲート端子Ｇがワード線に接続されたｎＭＯＳトランジスタｎで構成される。スイッチ回路３Ｆは、ソース端子Ｓ（スイッチ入力端子）がビット線−に接続され、ドレイン端子Ｄ（スイッチ出力端子）がインバータ回路１Ｆの入力端子i2およびインバータ回路１Ｅの出力端子o1に接続され、ゲート端子Ｇがワード線に接続されたｎＭＯＳトランジスタｎで構成される。なお、このソース端子／ドレイン端子は、データ保持時（待機時）にビット線＋およびビット線−がともに電源電位（Ｖdd）に設定される場合の状態を示す。

このメモリセルに対するデータ書き込みおよびデータ読み出しは次のように行われる。ワード線を活性化させ、ビット線のどちらかを接地電位にすることで、メモリセルにデータを書き込む。データを読み出すときは、まずビット線を電源電位にプリチャージし、次にワード線を活性化させる。このとき、メモリセルに「０」が書き込まれていればビット線＋から電流が引き抜かれ、「１」が書き込まれていればビット線−から電流が引き抜かれる。
William J. Dally, John W. Poulton(共著）、黒田忠広監訳、「ディジタルシステム工学応用編」、ISBN 4-621-07223-4、pp.473-474

従来のメモリセルは、インバータ回路１Ｅ，１Ｆを構成するトランジスタの内のオフ状態になっているトランジスタのゲート／ソース間電圧が０Ｖになるため、メモリセルがデータ保持状態になる待機時に当該トランジスタのソース／ドレイン間リーク電流を低減することが困難であった。また、スイッチ回路３Ｅ，３Ｆに用いられるトランジスタもオフ状態時にゲート／ソース間電圧が０Ｖになるため、メモリセルがデータ保持状態になる待機時に当該トランジスタのソース／ドレイン間リーク電流、すなわちビット線へのリーク電流を低減することが困難であった。

本発明は、以上の問題点を考慮し、間欠動作するメモリセルのデータ保持時（待機時）のリーク電流を低減することができるメモリセルを提供することを目的とする。

第１の発明は、一対のクロスカップル接続された第１のインバータ回路および第２のインバータ回路と、スイッチ入力端子が第１のビット線に接続され、スイッチ出力端子が第１のインバータ回路の入力端子（i1）および第２のインバータ回路の出力端子（o2）に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第１のスイッチ回路と、スイッチ入力端子が第１のインバータ回路の出力端子（o1）および第２のインバータ回路の入力端子（i2）に接続され、スイッチ出力端子が第２のビット線に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第２のスイッチ回路とを備えたメモリセルにおいて、第１のインバータ回路および第２のインバータ回路は、ドレイン端子が電源電位に接続された第１のｎＭＯＳトランジスタと、第１のｎＭＯＳトランジスタとソース端子同士が接続される第１のｐＭＯＳトランジスタと、第１のｐＭＯＳトランジスタとドレイン端子同士が接続される第２のｎＭＯＳトランジスタと、第２のｎＭＯＳトランジスタとソース端子同士が接続され、ドレイン端子が接地電位に接続される第２のｐＭＯＳトランジスタとをそれぞれ備え、第１のインバータ回路の第１のｐＭＯＳトランジスタおよび第２のｎＭＯＳトランジスタの各ゲート端子と、第１のインバータ回路の入力端子（i1）と、第２のインバータ回路の第１のｐＭＯＳトランジスタおよび第２のｎＭＯＳトランジスタの各ドレイン端子と、第２のインバータ回路の出力端子（o2）と、第２のインバータ回路の第１のｎＭＯＳトランジスタおよび第２のｐＭＯＳトランジスタの各ゲート端子とを接続し、第２のインバータ回路の第１のｐＭＯＳトランジスタおよび第２のｎＭＯＳトランジスタの各ゲート端子と、第２のインバータ回路の入力端子（i2）と、第１のインバータ回路の出力端子（o1) と、第１のインバータ回路の第１のｎＭＯＳトランジスタおよび第２のｐＭＯＳトランジスタの各ゲート端子とを接続する。

第２の発明は、一対のクロスカップル接続された第１のインバータ回路および第２のインバータ回路と、スイッチ入力端子が第１のビット線に接続され、スイッチ出力端子が第１のインバータ回路の入力端子（i1）および第２のインバータ回路の出力端子（o2）に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第１のスイッチ回路と、スイッチ入力端子が第１のインバータ回路の出力端子（o1）および第２のインバータ回路の入力端子（i2）に接続され、スイッチ出力端子が第２のビット線に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第２のスイッチ回路とを備えたメモリセルにおいて、第１のワード線の相補信号が流れる第２のワード線を備え、第１のスイッチ回路および第２のスイッチ回路は、スイッチ入力端子にドレイン端子が接続される第１のｎＭＯＳトランジスタと、第１のｎＭＯＳトランジスタとソース端子同士が接続されるｐＭＯＳトランジスタと、ｐＭＯＳトランジスタとドレイン端子同士が接続され、ソース端子がスイッチ出力端子に接続される第２のｎＭＯＳトランジスタとをそれぞれ備え、第１のｎＭＯＳトランジスタおよび第２のｎＭＯＳトランジスタの各ゲート端子に第１のワード線を接続し、ｐＭＯＳトランジスタのゲート端子に第２のワード線を接続してオンオフする構成である。

第３の発明は、一対のクロスカップル接続された第１のインバータ回路および第２のインバータ回路と、スイッチ入力端子が第１のビット線に接続され、スイッチ出力端子が第１のインバータ回路の入力端子（i1）および第２のインバータ回路の出力端子（o2）に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第１のスイッチ回路と、スイッチ入力端子が第１のインバータ回路の出力端子（o1）および第２のインバータ回路の入力端子（i2）に接続され、スイッチ出力端子が第２のビット線に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第２のスイッチ回路とを備えたメモリセルにおいて、第１のワード線の相補信号が流れる第２のワード線を備え、第１のスイッチ回路および第２のスイッチ回路は、スイッチ入力端子にドレイン端子が接続される第１のｐＭＯＳトランジスタと、第１のｐＭＯＳトランジスタとソース端子同士が接続されるｎＭＯＳトランジスタと、ｎＭＯＳトランジスタとドレイン端子同士が接続され、ソース端子がスイッチ出力端子に接続される第２のｐＭＯＳトランジスタとをそれぞれ備え、ｎＭＯＳトランジスタのゲート端子に第１のワード線を接続し、第１のｐＭＯＳトランジスタおよび第２のｐＭＯＳトランジスタの各ゲート端子に第２のワード線を接続してオンオフする構成である。

第４の発明は、一対のクロスカップル接続された第１のインバータ回路および第２のインバータ回路と、スイッチ入力端子が第１のビット線に接続され、スイッチ出力端子が第１のインバータ回路の入力端子（i1）および第２のインバータ回路の出力端子（o2）に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第１のスイッチ回路と、スイッチ入力端子が第２のビット線に接続され、スイッチ出力端子が第１のインバータ回路の出力端子（o1）および第２のインバータ回路の入力端子（i2）に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第２のスイッチ回路とを備え、データ保持時（待機時）に、第１のビット線および第２のビット線が電源電位（Ｖdd）に設定されるメモリセルにおいて、第１のワード線の相補信号が流れる第２のワード線を備え、第１のスイッチ回路および第２のスイッチ回路は、スイッチ入力端子にドレイン端子が接続されるｎＭＯＳトランジスタと、ｎＭＯＳトランジスタとソース端子同士が接続され、ドレイン端子がスイッチ出力端子に接続されるｐＭＯＳトランジスタとをそれぞれ備え、ｎＭＯＳトランジスタのゲート端子に第１のワード線を接続し、ｐＭＯＳトランジスタのゲート端子に第２のワード線を接続してオンオフする構成である。

第５の発明は、一対のクロスカップル接続された第１のインバータ回路および第２のインバータ回路と、スイッチ入力端子が第１のビット線に接続され、スイッチ出力端子が第１のインバータ回路の入力端子（i1）および第２のインバータ回路の出力端子（o2）に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第１のスイッチ回路と、スイッチ入力端子が第２のビット線に接続され、スイッチ出力端子が第１のインバータ回路の出力端子（o1）および第２のインバータ回路の入力端子（i2）に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第２のスイッチ回路とを備え、データ保持時（待機時）に、第１のビット線および第２のビット線が接地電位（ＧＮＤ）に設定されるメモリセルにおいて、第１のワード線の相補信号が流れる第２のワード線を備え、第１のスイッチ回路および第２のスイッチ回路は、スイッチ入力端子にソース端子が接続されるｐＭＯＳトランジスタと、ｐＭＯＳトランジスタとドレイン端子同士が接続され、ソース端子がスイッチ出力端子に接続されるｎＭＯＳトランジスタとをそれぞれ備え、ｎＭＯＳトランジスタのゲート端子に第１のワード線を接続し、ｐＭＯＳトランジスタのゲート端子に第２のワード線を接続してオンオフする構成である。

第１の発明のメモリセルにおいて、第１のインバータ回路および第２のインバータ回路を構成する第１のｎＭＯＳトランジスタおよび第２のｐＭＯＳトランジスタは、デプレッション型トランジスタとしてもよい。

第２の発明のメモリセルにおいて、第１のスイッチ回路および第２のスイッチ回路を構成するｐＭＯＳトランジスタ、または第１のｎＭＯＳトランジスタおよび第２のｎＭＯＳトランジスタ、またはすべてのトランジスタは、デプレッション型トランジスタとしてもよい。

第３の発明のメモリセルにおいて、第１のスイッチ回路および第２のスイッチ回路を構成するｎＭＯＳトランジスタ、または第１のｐＭＯＳトランジスタおよび第２のｐＭＯＳトランジスタ、またはすべてのトランジスタは、デプレッション型トランジスタとしてもよい。

第４または第５の発明のメモリセルにおいて、第１のスイッチ回路および第２のスイッチ回路を構成するｐＭＯＳトランジスタ、またはｎＭＯＳトランジスタ、またはすべてのトランジスタは、デプレッション型トランジスタとしてもよい。

本発明のメモリセルは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタを縦積み接続した複合トランジスタを用いて、インバータ回路を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを置き換えることにより、高い閾値のトランジスタを用いることなくインバータ回路のリーク電流を大幅に低減することができる。

さらに、本発明のメモリセルは、スイッチ回路として用いられているトランジスタを、ｎＭＯＳトランジスタ／ｐＭＯＳトランジスタ／ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタ／ｎＭＯＳトランジスタ／ｐＭＯＳトランジスタの３つのトランジスタによる複合トランジスタに置き換えることにより、ビット線へのリーク電流を大幅に低減することができる。

また、データ保持時（待機時）にビット線電位を電源電位（Ｖdd）に固定する構成では、スイッチ回路をビット線側からｎＭＯＳトランジスタ／ｐＭＯＳトランジスタの２つのトランジスタによる複合トランジスタに置き換えることにより、ビット線へのリーク電流を大幅に低減することができる。

また、データ保持時（待機時）にビット線電位を接地電位（ＧＮＤ）に固定する構成では、スイッチ回路をビット線側からｐＭＯＳトランジスタ／ｎＭＯＳトランジスタの２つのトランジスタによる複合トランジスタに置き換えることにより、ビット線へのリーク電流を大幅に低減することができる。

このように、上記のインバータ回路またはスイッチ回路の少なくとも一方を用いることにより、データ保持状態における待機電流（リーク電流）が非常に小さいメモリセルを実現することができる。

（複合トランジスタの基本構成）
本発明のメモリセルは、図１０に示す従来のメモリセルに用いるインバータ回路１Ｅ，１ＦのｎＭＯＳトランジスタ（ｎ）およびｐＭＯＳトランジスタ（ｐ）、さらにスイッチ回路３Ｅ，３ＦのｎＭＯＳトランジスタ（ｎ）を複合トランジスタに置き換えることにより、メモリセルのデータ保持状態（待機時）におけるリーク電流を低減する構成である。

まず、図１を参照して本発明のメモリセルに用いる複合トランジスタの基本構成について説明する。

図１(1) に示すｎＭＯＳトランジスタｎは、図１(2) に示すように、高電位側に配置したエンハンスメント型のｎＭＯＳトランジスタn1と、低電位側に配置したエンハンスメント型のｐＭＯＳトランジスタp1を縦積み接続した複合トランジスタに置き換える。この複合トランジスタは、ｎＭＯＳトランジスタn1とｐＭＯＳトランジスタp1の各ソース端子を接続し、ｎＭＯＳトランジスタn1のゲート端子、ｐＭＯＳトランジスタp1のドレイン端子、ｎＭＯＳトランジスタn1のドレイン端子を、それぞれ図１(1) に示すｎＭＯＳトランジスタｎのゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄに対応させる。ｐＭＯＳトランジスタp1のゲート端子Ｇには、ｎＭＯＳトランジスタn1のゲート端子Ｇの入力信号の論理を反転させた反転信号を入力することにより、ｎＭＯＳトランジスタの機能をもつ複合トランジスタが構成される。

図１(3) に示すｐＭＯＳトランジスタｐは、図１(4) に示すように、高電位側に配置したエンハンスメント型のｎＭＯＳトランジスタn1と、低電位側に配置したエンハンスメント型のｐＭＯＳトランジスタp1を縦積み接続した複合トランジスタに置き換える。この複合トランジスタは、ｎＭＯＳトランジスタn1とｐＭＯＳトランジスタp1の各ソース端子を接続し、ｐＭＯＳトランジスタp1のゲート端子、ｎＭＯＳトランジスタn1のドレイン端子、ｐＭＯＳトランジスタp1のドレイン端子を、それぞれ図１(3) に示すｐＭＯＳトランジスタｐのゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄに対応させる。ｎＭＯＳトランジスタn1のゲート端子Ｇには、ｐＭＯＳトランジスタp1のゲート端子Ｇの入力信号の論理を反転させた反転信号を入力することにより、ｐＭＯＳトランジスタの機能をもつ複合トランジスタが構成される。

（インバータ回路の構成例）
図２は、複合トランジスタを用いたインバータ回路の構成例を示す。
図２(1) に示す従来のインバータ回路は、ｎＭＯＳトランジスタｎとｐＭＯＳトランジスタｐを縦積み接続した構成である。図２(2) に示す複合トランジスタを用いたインバータ回路は、従来のｐＭＯＳトランジスタｐをエンハンスメント型のｎＭＯＳトランジスタn1とエンハンスメント型のｐＭＯＳトランジスタp1を縦積みした複合トランジスタに置き換え、従来のｎＭＯＳトランジスタｎをエンハンスメント型のｎＭＯＳトランジスタn2とエンハンスメント型のｐＭＯＳトランジスタp2を縦積みした複合トランジスタに置き換えた構成である。

すなわち、ｎＭＯＳトランジスタn1のドレイン端子（複合トランジスタにおけるドレイン端子）は電源電位（Ｖdd）に接続され、ｎＭＯＳトランジスタn1とｐＭＯＳトランジスタp1はソース端子同士が接続され、ｐＭＯＳトランジスタp1とｎＭＯＳトランジスタn2はドレイン端子同士が接続され、ｎＭＯＳトランジスタn2とソース端子同士が接続されるｐＭＯＳトランジスタp2はドレイン端子（複合トランジスタにおけるソース端子）が接地電位(GND) に接続される。ｐＭＯＳトランジスタp1とｎＭＯＳトランジスタn2のゲート端子は直結して入力端子inに接続され、ｎＭＯＳトランジスタn1とｐＭＯＳトランジスタp2とゲート端子は直結して反転入力端子inに接続され、ｐＭＯＳトランジスタp1とｎＭＯＳトランジスタn2のドレイン端子は直結して出力端子out に接続される。

このような構成により、インバータ回路の各複合トランジスタでオフになるｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのゲート／ソース間が共に逆バイアス状態になり、高い閾値のトランジスタを用いなくてもインバータ回路におけるリーク電流を大幅に低減することができる。

（スイッチ回路の構成例）
図３は、複合トランジスタを用いたスイッチ回路の構成例を示す。
図３(1) に示す従来のｎＭＯＳトランジスタｎを用いたスイッチ回路に対して、図３(2) に示す複合トランジスタを用いたスイッチ回路は、入力端子inと出力端子out との間にｎＭＯＳトランジスタn1、ｐＭＯＳトランジスタp1、ｎＭＯＳトランジスタn2を直列接続し、ｎＭＯＳトランジスタn1，n2とｐＭＯＳトランジスタp1の各ゲート端子Ｇに相補的な制御電圧を印加する構成である。これにより、スイッチ回路のオフ時に、３個のトランジスタの内の２個のトランジスタのゲート／ソース間が逆バイアス状態になり、リーク電流を大幅に低減することができる。

また、図３(3) に示す従来のｐＭＯＳトランジスタｐを用いたスイッチ回路に対して、図３(4) に示す複合トランジスタを用いたスイッチ回路は、入力端子inと出力端子out との間にｐＭＯＳトランジスタp1、ｎＭＯＳトランジスタn1、ｐＭＯＳトランジスタp2を直列接続し、ｐＭＯＳトランジスタp1，p2とｎＭＯＳトランジスタn1の各ゲート端子Ｇに相補的な制御電圧を印加する構成である。これにより、スイッチ回路のオフ時に、３個のトランジスタの内の２個のトランジスタのゲート／ソース間が逆バイアス状態になり、リーク電流を大幅に低減することができる。

（メモリセルの第１の実施形態）
図４は、本発明のメモリセルの第１の実施形態を示す。
本実施形態では、図１０に示す従来のメモリセルのインバータ回路１Ｅ，１Ｆを図２(2) に示す複合トランジスタを用いたインバータ回路１Ａ，１Ｂに置き換え、各インバータ回路の相補入力と相補出力が双安定になるように接続することを第１の特徴とする。

すなわち、インバータ回路１ＡのｐＭＯＳトランジスタp1とｎＭＯＳトランジスタn2の各ゲート端子を入力端子i1に接続し、インバータ回路１ＢのｐＭＯＳトランジスタp1とｎＭＯＳトランジスタn2の各ドレイン端子を出力端子o2に接続し、このインバータ回路１Ａの入力端子i1とインバータ回路１Ｂの出力端子o2を接続するとともに、インバータ回路１ＢのｎＭＯＳトランジスタn1とｐＭＯＳトランジスタp2の各ゲート端子を出力端子o2に接続する。また、インバータ回路１ＢのｐＭＯＳトランジスタp1とｎＭＯＳトランジスタn2の各ゲート端子を入力端子i2に接続し、インバータ回路１ＡのｐＭＯＳトランジスタp1とｎＭＯＳトランジスタn2の各ドレイン端子を出力端子o1に接続し、このインバータ回路１Ｂの入力端子i2とインバータ回路１Ａの出力端子o1を接続するとともに、インバータ回路１ＡのｎＭＯＳトランジスタn1とｐＭＯＳトランジスタp2の各ゲート端子を出力端子o1に接続する。

さらに、本実施形態では、第１のワード線（＋）の相補信号が流れる第２のワード線（−）を用意し、図１０に示す従来のメモリセルのスイッチ回路３Ｅ，３Ｆを図３(2) に示す複合トランジスタを用いたスイッチ回路３Ａ，３Ｂに置き換えることを第２の特徴とする。

すなわち、スイッチ回路３Ａ，３Ｂは、スイッチ入力端子にドレイン端子が接続されるｎＭＯＳトランジスタn1と、ｎＭＯＳトランジスタn1とソース端子同士が接続されるｐＭＯＳトランジスタp1と、ｐＭＯＳトランジスタp1とドレイン端子同士が接続され、ソース端子がスイッチ出力端子に接続されるｎＭＯＳトランジスタn2とをそれぞれ備える。スイッチ回路３Ａのスイッチ入力端子にはビット線＋が接続され、スイッチ出力端子にはインバータ回路１Ａの入力端子i1が接続される。スイッチ回路３Ｂのスイッチ入力端子にはビット線−が接続され、スイッチ出力端子にはインバータ回路１Ｂの入力端子i2が接続される。スイッチ回路３Ａ，３ＢのｎＭＯＳトランジスタn1，n2の各ゲート端子に第１のワード線（＋）を接続し、ｐＭＯＳトランジスタp1のゲート端子に第２のワード線（−）を接続してオンオフする構成である。

以上の構成により、メモリセルのデータ書き込みおよびデータ読み出しは、図１０に示す従来構成と同様に行うことができる。さらに、メモリセルがデータ保持時（待機時）には、インバータ回路１Ａ，１Ｂの複合トランジスタでオフになるｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのゲート／ソース間が共に逆バイアス状態になり、高い閾値のトランジスタを用いなくてもインバータ回路におけるリーク電流を大幅に低減することができる。さらに、オフになるスイッチ回路３Ａ，３Ｂの各３個のトランジスタの内の２個のトランジスタのゲート／ソース間が逆バイアス状態になり、ビット線へのリーク電流を大幅に低減することができる。

なお、本実施形態および以下に示す実施形態では、インバータ回路１Ａ，１Ｂと、スイッチ回路３Ａ，３Ｂをともに複合トランジスタを用いた構成に置き換え、それぞれにおけるリーク電流を低減する構成としているが、インバータ回路１Ａ，１Ｂのみ、またはスイッチ回路３Ａ，３Ｂのみを複合トランジスタに置き換え、複合トランジスタを用いない側は例えば高い閾値のトランジスタを用いたり、ビット線側の制御によりリーク電流を低減する構成としてもよい。

（メモリセルの第２の実施形態）
図５は、本発明のメモリセルの第２の実施形態を示す。
本実施形態におけるインバータ回路１Ａ，１Ｂは、第１の実施形態と同様である。本実施形態の特徴は、第１の実施形態の構成におけるスイッチ回路３Ａ，３Ｂ（図１０に示す従来のメモリセルのスイッチ回路３Ｅ，３Ｆ）を図３(4) に示す複合トランジスタを用いたスイッチ回路４Ａ，４Ｂに置き換えることを特徴とする。メモリセルとしての動作は第１の実施形態と同様である。

スイッチ回路４Ａ，４Ｂは、スイッチ入力端子にソース端子が接続されるｐＭＯＳトランジスタp1と、ｐＭＯＳトランジスタp1とドレイン端子同士が接続されるｎＭＯＳトランジスタn1と、ｎＭＯＳトランジスタn1とソース端子同士が接続され、ドレイン端子がスイッチ出力端子に接続されるｐＭＯＳトランジスタp2とをそれぞれ備える。スイッチ回路４Ａのスイッチ入力端子にはビット線＋が接続され、スイッチ出力端子にはインバータ回路１Ａの入力端子i1が接続される。スイッチ回路４Ｂのスイッチ入力端子にはビット線−が接続され、スイッチ出力端子にはインバータ回路１Ｂの入力端子i2が接続される。スイッチ回路４Ａ，４ＢのｐＭＯＳトランジスタp1，p2の各ゲート端子に第２のワード線（−）を接続し、ｎＭＯＳトランジスタn1のゲート端子に第１のワード線（＋）を接続してオンオフする構成である。

（メモリセルの第３の実施形態）
図６は、本発明のメモリセルの第３の実施形態を示す。
本実施形態のインバータ回路１Ｃ，１Ｄは、図１０に示す従来のインバータ回路１Ｅ，１ＦのｐＭＯＳトランジスタｐの代わりに用いる複合トランジスタとして、デプレッション型ｎＭＯＳトランジスタn3とエンハンスメント型ｐＭＯＳトランジスタp1を縦積み接続したものを用いる。また、図１０に示す従来のインバータ回路１Ｅ，１ＦのｎＭＯＳトランジスタｎの代わりに用いる複合トランジスタとして、エンハンスメント型ｎＭＯＳトランジスタn2とデプレッション型ｐＭＯＳトランジスタp3とを縦積み接続したものを用いる。その他の接続関係は第１の実施形態と同様である。

また、３つのトランジスタを直列接続して形成される本実施形態のスイッチ回路３Ｃ，３Ｄは、エンハンスメント型ｎＭＯＳトランジスタn1、デプレッション型ｐＭＯＳトランジスタp3、エンハンスメント型ｎＭＯＳトランジスタn2の順に配置する。その他の接続関係は第１の実施形態と同様である。なお、スイッチ回路３Ｃ，３Ｄは、ｎＭＯＳトランジスタをデプレッション型とし、ｐＭＯＳトランジスタをエンハンスメント型としてもよい。また、すべてのトランジスタをデプレッション型としてもよい。

このようなデプレッション型トランジスタをメモリセルのインバータ回路およびスイッチ回路に用いることにより、第１の実施形態と同様にリーク電流を低減する機能に加えて高速動作が可能になり、書き込み時間および読み出し時間を短縮することができる。

（メモリセルの第４の実施形態）
図７は、本発明のメモリセルの第４の実施形態を示す。
本実施形態のインバータ回路１Ｃ，１Ｄは、第３の実施形態と同様である。本実施形態の特徴は、３つのトランジスタを直列接続して形成される本実施形態のスイッチ回路４Ｃ，４Ｄは、デプレッション型ｐＭＯＳトランジスタp4、エンハンスメント型ｎＭＯＳトランジスタn1、デプレッション型ｐＭＯＳトランジスタp5の順に配置する。その他の接続関係は第２の実施形態と同様である。なお、スイッチ回路４Ｃ，４Ｄは、ｐＭＯＳトランジスタをエンハンスメント型、ｎＭＯＳトランジスタをデプレッション型としてもよい。また、すべてのトランジスタをデプレッション型としてもよい。

このようなデプレッション型トランジスタをメモリセルのインバータ回路およびスイッチ回路に用いることにより、第２の実施形態と同様にリーク電流を低減する機能に加えて高速動作が可能になり、書き込み時間および読み出し時間を短縮することができる。

（メモリセルの第５，第６の実施形態）
以上示した第１の実施形態〜第４の実施形態のスイッチ回路は、ｎＭＯＳトランジスタ／ｐＭＯＳトランジスタ／ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタ／ｎＭＯＳトランジスタ／ｐＭＯＳトランジスタの３つのトランジスタを直列接続した複合トランジスタを用いているが、本構成はデータ保持時（待機時）にビット線電位がともに電源電位（Ｖdd）または接地電位（ＧＮＤ）のどちらになってもリーク電流を低減するための構成である。しかし、通常のメモリセルと同様に、データ保持時（待機時）にビット線電位を電源電位（Ｖdd）または接地電位（ＧＮＤ）のいずれかに固定する構成では、スイッチ回路は２つのトランジスタを直列接続した複合トランジスタで対応することが可能である。

例えば、データ保持時（待機時）のビット線電位が電源電位（Ｖdd）であれば、図４に示す第１の実施形態の構成におけるスイッチ回路３Ａ，３Ｂからトランジスタn2を省くことが可能である。この場合の構成例を図８に第５の実施形態として示す。一方、データ保持時（待機時）のビット線電位が接地電位（ＧＮＤ）であれば、図５に示す第２の実施形態の構成におけるスイッチ回路４Ａ，４Ｂからトランジスタp2を省くことが可能である。この場合の構成例を図９に第６の実施形態として示す。

また、第５の実施形態の構成において、第３の実施形態と同様に対応するトランジスタをデプレッション型としてもよい。また、第６の実施形態の構成において、第４の実施形態と同様に対応するトランジスタをデプレッション型としてもよい。

本発明のメモリセルに用いる複合トランジスタの基本構成を示す図。複合トランジスタを用いたインバータ回路の構成例を示す図。複合トランジスタを用いたスイッチ回路の構成例を示す図。本発明のメモリセルの第１の実施形態を示す図。本発明のメモリセルの第２の実施形態を示す図。本発明のメモリセルの第３の実施形態を示す図。本発明のメモリセルの第４の実施形態を示す図。本発明のメモリセルの第５の実施形態を示す図。本発明のメモリセルの第６の実施形態を示す図。従来のメモリセルの構成例を示す図。

符号の説明

１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆインバータ回路
３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆスイッチ回路
４Ａ，４Ｂ，４Ｃ，４Ｄスイッチ回路
５Ａ，５Ｂスイッチ回路
６Ａ，６Ｂスイッチ回路
ｎ，ｎ１，ｎ２エンハンスメント型のｎＭＯＳトランジスタ
ｐ，ｐ１，ｐ２エンハンスメント型のｐＭＯＳトランジスタ
ｎ３デプレッション型のｎＭＯＳトランジスタ
ｐ３，ｐ４，ｐ５デプレッション型のｐＭＯＳトランジスタ

Claims

一対のクロスカップル接続された第１のインバータ回路および第２のインバータ回路と、
スイッチ入力端子が第１のビット線に接続され、スイッチ出力端子が前記第１のインバータ回路の入力端子（i1）および前記第２のインバータ回路の出力端子（o2）に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第１のスイッチ回路と、
スイッチ入力端子が第２のビット線に接続され、スイッチ出力端子が前記第１のインバータ回路の出力端子（o1）および前記第２のインバータ回路の入力端子（i2）に接続され、前記第１のワード線に接続される制御端子の電位に応じてオンオフする第２のスイッチ回路と
を備えたメモリセルにおいて、
前記第１のインバータ回路および前記第２のインバータ回路は、ドレイン端子が電源電位に接続された第１のｎＭＯＳトランジスタと、第１のｎＭＯＳトランジスタとソース端子同士が接続される第１のｐＭＯＳトランジスタと、第１のｐＭＯＳトランジスタとドレイン端子同士が接続される第２のｎＭＯＳトランジスタと、第２のｎＭＯＳトランジスタとソース端子同士が接続され、ドレイン端子が接地電位に接続される第２のｐＭＯＳトランジスタとをそれぞれ備え、
前記第１のインバータ回路の第１のｐＭＯＳトランジスタおよび第２のｎＭＯＳトランジスタの各ゲート端子と、前記第１のインバータ回路の入力端子（i1）と、前記第２のインバータ回路の第１のｐＭＯＳトランジスタおよび第２のｎＭＯＳトランジスタの各ドレイン端子と、前記第２のインバータ回路の出力端子（o2）と、前記第２のインバータ回路の第１のｎＭＯＳトランジスタおよび第２のｐＭＯＳトランジスタの各ゲート端子とを接続し、
前記第２のインバータ回路の第１のｐＭＯＳトランジスタおよび第２のｎＭＯＳトランジスタの各ゲート端子と、前記第２のインバータ回路の入力端子（i2）と、前記第１のインバータ回路の出力端子（o1) と、前記第１のインバータ回路の第１のｎＭＯＳトランジスタおよび第２のｐＭＯＳトランジスタの各ゲート端子とを接続した
ことを特徴とするメモリセル。
一対のクロスカップル接続された第１のインバータ回路および第２のインバータ回路と、
スイッチ入力端子が第１のビット線に接続され、スイッチ出力端子が前記第１のインバータ回路の入力端子（i1）および前記第２のインバータ回路の出力端子（o2）に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第１のスイッチ回路と、
スイッチ入力端子が第２のビット線に接続され、スイッチ出力端子が前記第１のインバータ回路の出力端子（o1）および前記第２のインバータ回路の入力端子（i2）に接続され、前記第１のワード線に接続される制御端子の電位に応じてオンオフする第２のスイッチ回路と
を備えたメモリセルにおいて、
前記第１のワード線の相補信号が流れる第２のワード線を備え、
前記第１のスイッチ回路および前記第２のスイッチ回路は、前記スイッチ入力端子にドレイン端子が接続される第１のｎＭＯＳトランジスタと、第１のｎＭＯＳトランジスタとソース端子同士が接続されるｐＭＯＳトランジスタと、ｐＭＯＳトランジスタとドレイン端子同士が接続され、ソース端子が前記スイッチ出力端子に接続される第２のｎＭＯＳトランジスタとをそれぞれ備え、
前記第１のｎＭＯＳトランジスタおよび前記第２のｎＭＯＳトランジスタの各ゲート端子に前記第１のワード線を接続し、前記ｐＭＯＳトランジスタのゲート端子に前記第２のワード線を接続してオンオフする構成である
ことを特徴とするメモリセル。
一対のクロスカップル接続された第１のインバータ回路および第２のインバータ回路と、
スイッチ入力端子が第１のビット線に接続され、スイッチ出力端子が前記第１のインバータ回路の入力端子（i1）および前記第２のインバータ回路の出力端子（o2）に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第１のスイッチ回路と、
スイッチ入力端子が第２のビット線に接続され、スイッチ出力端子が前記第１のインバータ回路の出力端子（o1）および前記第２のインバータ回路の入力端子（i2）に接続され、前記第１のワード線に接続される制御端子の電位に応じてオンオフする第２のスイッチ回路と
を備えたメモリセルにおいて、
前記第１のワード線の相補信号が流れる第２のワード線を備え、
前記第１のスイッチ回路および前記第２のスイッチ回路は、前記スイッチ入力端子にソース端子が接続される第１のｐＭＯＳトランジスタと、第１のｐＭＯＳトランジスタとドレイン端子同士が接続されるｎＭＯＳトランジスタと、ｎＭＯＳトランジスタとソース端子同士が接続され、ドレイン端子が前記スイッチ出力端子に接続される第２のｐＭＯＳトランジスタとをそれぞれ備え、
前記ｎＭＯＳトランジスタのゲート端子に前記第１のワード線を接続し、前記第１のｐＭＯＳトランジスタおよび前記第２のｐＭＯＳトランジスタの各ゲート端子に前記第２のワード線を接続してオンオフする構成である
ことを特徴とするメモリセル。
一対のクロスカップル接続された第１のインバータ回路および第２のインバータ回路と、
スイッチ入力端子が第１のビット線に接続され、スイッチ出力端子が前記第１のインバータ回路の入力端子（i1）および前記第２のインバータ回路の出力端子（o2）に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第１のスイッチ回路と、
スイッチ入力端子が第２のビット線に接続され、スイッチ出力端子が前記第１のインバータ回路の出力端子（o1）および前記第２のインバータ回路の入力端子（i2）に接続され、前記第１のワード線に接続される制御端子の電位に応じてオンオフする第２のスイッチ回路とを備え、
データ保持時（待機時）に、前記第１のビット線および前記第２のビット線が電源電位（Ｖdd）に設定されるメモリセルにおいて、
前記第１のワード線の相補信号が流れる第２のワード線を備え、
前記第１のスイッチ回路および前記第２のスイッチ回路は、前記スイッチ入力端子にドレイン端子が接続されるｎＭＯＳトランジスタと、ｎＭＯＳトランジスタとソース端子同士が接続され、ドレイン端子が前記スイッチ出力端子に接続されるｐＭＯＳトランジスタとをそれぞれ備え、
前記ｎＭＯＳトランジスタのゲート端子に前記第１のワード線を接続し、前記ｐＭＯＳトランジスタのゲート端子に前記第２のワード線を接続してオンオフする構成である
ことを特徴とするメモリセル。
一対のクロスカップル接続された第１のインバータ回路および第２のインバータ回路と、
スイッチ入力端子が第１のビット線に接続され、スイッチ出力端子が前記第１のインバータ回路の入力端子（i1）および前記第２のインバータ回路の出力端子（o2）に接続され、第１のワード線に接続される制御端子の電位に応じてオンオフする第１のスイッチ回路と、
スイッチ入力端子が第２のビット線に接続され、スイッチ出力端子が前記第１のインバータ回路の出力端子（o1）および前記第２のインバータ回路の入力端子（i2）に接続され、前記第１のワード線に接続される制御端子の電位に応じてオンオフする第２のスイッチ回路とを備え、
データ保持時（待機時）に、前記第１のビット線および前記第２のビット線が接地電位（ＧＮＤ）に設定されるメモリセルにおいて、
前記第１のワード線の相補信号が流れる第２のワード線を備え、
前記第１のスイッチ回路および前記第２のスイッチ回路は、前記スイッチ入力端子にソース端子が接続されるｐＭＯＳトランジスタと、ｐＭＯＳトランジスタとドレイン端子同士が接続され、ソース端子が前記スイッチ出力端子に接続されるｎＭＯＳトランジスタとをそれぞれ備え、
前記ｎＭＯＳトランジスタのゲート端子に前記第１のワード線を接続し、前記ｐＭＯＳトランジスタのゲート端子に前記第２のワード線を接続してオンオフする構成である
ことを特徴とするメモリセル。
請求項１に記載のメモリセルにおいて、
前記第１のインバータ回路および前記第２のインバータ回路を構成する第１のｎＭＯＳトランジスタおよび前記第２のｐＭＯＳトランジスタは、デプレッション型トランジスタであることを特徴とするメモリセル。
請求項２に記載のメモリセルにおいて、
前記第１のスイッチ回路および前記第２のスイッチ回路を構成する前記ｐＭＯＳトランジスタ、または前記第１のｎＭＯＳトランジスタおよび前記第２のｎＭＯＳトランジスタ、またはすべてのトランジスタは、デプレッション型トランジスタであることを特徴とするメモリセル。
請求項３に記載のメモリセルにおいて、
前記第１のスイッチ回路および前記第２のスイッチ回路を構成する前記ｎＭＯＳトランジスタ、または前記第１のｐＭＯＳトランジスタおよび前記第２のｐＭＯＳトランジスタ、またはすべてのトランジスタは、デプレッション型トランジスタであることを特徴とするメモリセル。
請求項４または請求項５に記載のメモリセルにおいて、
前記第１のスイッチ回路および前記第２のスイッチ回路を構成する前記ｐＭＯＳトランジスタ、または前記ｎＭＯＳトランジスタ、またはすべてのトランジスタは、デプレッション型トランジスタであることを特徴とするメモリセル。