JP2003152111A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ビット線の配線長を短くすることが可能な低
消費電力型ＳＲＡＭメモリセルを有する半導体記憶装置
を得る。 【解決手段】 ＮＭＯＳトランジスタＮ１，Ｎ３及びＮ
４は、一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳ
トランジスタＮ２，Ｎ５及びＮ６は、他方のＰウエル領
域ＰＷ１内に形成し、Ｐウェル領域ＰＷ０，ＰＷ１の分
離並置方向（図の横方向；第１の方向）に直交する方向
にビット線ＢＬ１，ＢＬ２（ビット線ＢＬ１２，ＢＬ２
２）の配線方向（第２の方向）を設定する。Ｐウェル領
域ＰＷ０とＰウェル領域ＰＷ１とはＮウェル領域ＮＷを
挟んで各々反対側に形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＳＲＡＭ(Static
RAM)メモリセルを有する半導体記憶装置のメモリセル構
造に関する。

【０００２】

【従来の技術】近年、電子機器の軽薄短小化とともに、
それら機器の機能を高速に実現する要望が強まってい
る。このような電子機器において、今やマイクロコンピ
ュータを搭載することは不可欠であり、そのマイクロコ
ンピュータの構成においては、大容量かつ高速なメモリ
の実装は必須となっている。また、パーソナルコンピュ
ータの急速な普及と高性能化のもと、より高速な処理を
実現するために、キャッシュメモリの大容量化が求めら
れている。すなわち、ＣＰＵが、制御プログラム等の実
行時において使用するＲＡＭについて、高速化と大容量
化が求められている。

【０００３】このＲＡＭとしては、一般にＤＲＡＭ(Dyn
amic RAM)とＳＲＡＭが使用されているが、上記したキ
ャッシュメモリのように高速な処理を要する部分には、
通常、ＳＲＡＭが使用されている。ＳＲＡＭは、そのメ
モリセルの構造として、４個のトランジスタと２個の高
抵抗素子で構成される高抵抗負荷型と、６個のトランジ
スタで構成されるＣＭＯＳ型が知られている。特に、Ｃ
ＭＯＳ型のＳＲＡＭは、データ保持時のリーク電流が非
常に小さいために信頼性が高く、現在の主流となってい
る。

【０００４】一般に、メモリセルにおいて、その素子面
積を縮小することは、メモリセルアレイの小型化だけで
なく、高速化をも実現することを意味する。そこで、従
来より、ＳＲＡＭのより高速な動作を実現するために、
メモリセル構造について様々なレイアウトが提案されて
いる。

【０００５】例えば、特開平１０−１７８１１０号公報
に開示の「半導体記憶装置」によれば、メモリセルを構
成するインバータが形成されたＰウエル領域とＮウエル
領域の境界線をビット線に平行に配置することで、Ｐウ
エル領域またはＮウエル領域内の拡散領域の形状及び二
つのインバータの交差接続部の形状を折れ曲がり部のな
い簡易なものとし、結果的にセル面積を縮小することを
可能としている。

【０００６】図２２及び図２３は、上記した特開平１０
−１７８１１０号公報の「半導体記憶装置」のレイアウ
ト構成を平面視した説明図である。特に、図２２は、半
導体基板表面に形成された拡散領域、その上面に形成さ
れた多結晶シリコン膜及び第１層に形成される第１の金
属配線層を含む下地部分を示しており、図２３は、その
上面に形成された第２層及び第３層に形成される第２及
び第３の金属配線層を含む上地部分を示している。

【０００７】図２２に示すように、このメモリセルに
は、中央にＰＭＯＳトランジスタＰ１０１及びＰ１０２
が形成されたＮウエル領域が配置され、その両側にＮＭ
ＯＳトランジスタＮ１０１及びＮ１０３が形成されたＰ
ウエル領域と、ＮＭＯＳトランジスタＮ１０２及びＮ１
０４が形成されたＰウエル領域とが配置されている。

【０００８】ここで、ＰＭＯＳトランジスタＰ１０１及
びＰ１０２とＮＭＯＳトランジスタＮ１０１及びＮ１０
２とが、相互に交差接続されたＣＭＯＳインバータ、す
なわちフリップフロップ回路を構成し、ＮＭＯＳトラン
ジスタＮ１０３及びＮ１０４が、アクセスゲート（トラ
ンスファゲート）に相当する。

【０００９】また、図２３に示すように、ビット線ＢＬ
及びバーＢＬは第２の金属配線層としてそれぞれ別々に
形成され、それぞれ下層のアクセスゲートＭＯＳトラン
ジスタＮ１０３及びＮ１０４の半導体端子の一方に接続
される。また、電源線Ｖｄｄは、ビット線ＢＬ及びバー
ＢＬの間の中央部に第２の金属配線層としてビット線に
平行に形成され、下層のＰＭＯＳトランジスタＰ１０１
及びＰ１０２の半導体端子（ソース・ドレイン領域）の
一方に接続される。さらに、ワード線ＷＬは、ビット線
ＢＬ及びバーＢＬに直交する方向に第３の金属配線層と
して形成され、下層のＮＭＯＳトランジスタＮ１０３及
びＮ１０４のゲートに接続される。また、接地線ＧＮＤ
はワード線ＷＬの両側に平行に二本の第３の金属配線層
として形成されている。

【００１０】メモリセルをこのようなレイアウトで形成
する結果、ＭＯＳトランジスタＮ１０１及びＮ１０３が
形成されたＰウエル領域内のＮ型拡散領域と、ＭＯＳト
ランジスタＮ１０２及びＮ１０４が形成されたＮ型拡散
領域とを、ビット線ＢＬ及びバーＢＬに平行に直線状に
形成することができ、無駄な領域の発生を防止すること
ができる。

【００１１】また、セルの横方向の長さ、すなわちワー
ド線ＷＬ方向の長さが、縦方向の長さ、すなわちビット
線ＢＬ及びバーＢＬの長さに対して相対的に長いため、
ビット線ＢＬ及びバーＢＬに接続されるセンスアンプの
レイアウトが容易になるとともに、１本のワード線に接
続されるセルの数が減少し、読み出し時に流れるセル電
流、すなわち消費電力を低減することができる。

【００１２】上記したＳＲＡＭのメモリセルは、いわゆ
る１ポートＳＲＡＭの例であるが、他方、近年ではコン
ピュータの高速化を実現する手段の一つとしてマルチプ
ロセッサ技術が導入されており、複数のＣＰＵが一つの
メモリ領域を共有することが求められている。すなわ
ち、一つのメモリセルに対して二つのポートからのアク
セスを可能とした２ポートＳＲＡＭについても、種々の
レイアウトが提案されている。

【００１３】例えば、特開平０７−７０８９号公報に開
示の「記憶セル」によれば、第２のポートを、第１のポ
ートと対称に配置し、かつ同じ層に、第１ポートと同時
に形成することで、２ポートＳＲＡＭの構成を実現して
いる。図２４は、この特開平０７−７０８９号公報に開
示の「記憶セル」のレイアウト図である。

【００１４】図２４において、ＰＭＯＳトランジスタＰ
２０１及びＰ２０２とＮＭＯＳトランジスタＮ２０１
ａ、Ｎ２０２ａ、Ｎ２０１ｂ及びＮ２０２ｂとが、相互
に交差接続されたＣＭＯＳインバータ、すなわちフリッ
プフロップ回路を構成し、ＮＭＯＳトランジスタＮＡ、
ＮＢ、ＮＡ２及びＮＢ２が、アクセスゲート（トランス
ファゲート）に相当する。

【００１５】すなわち、図２４において、ＮＭＯＳトラ
ンジスタＮＡ及びＮＢがワード線ＷＬ１を介した一方の
ポートからのアクセスを可能とし、ＮＭＯＳトランジス
タＮＡ２及びＮＢ２が、ワード線ＷＬ２を介した他方の
ポートからのアクセスを可能としている。

【００１６】

【発明が解決しようとする課題】従来の６トランジスタ
構成の１ポートＳＲＡＭメモリセルのレイアウトでは、
ビット線方向が長くなるためビット線の配線容量が大き
く、また線間容量もおおきくなるためアクセスタイムが
遅くなるという問題があった。また、アクセストランジ
スタとドライバトランジスタの向きが異なるため、所望
の寸法に仕上げるための最適化が難しく、またマスクず
れなどによる製造上のばらつきに対するマージンの確保
が困難であるという問題があった。

【００１７】そこで、６トランジスタ構成ＳＲＡＭメモ
リセルにおいては、ビット線方向を短くしたレイアウト
構成が提案された特開平１０−１７８１１０号公報に開
示された「半導体記憶装置」は、１ポートＳＲＡＭに対
して、この問題を解決している。同様な内容が特開２０
０１−２８４０１公報にも開示されている。

【００１８】しかしながら、この「半導体記憶装置」で
は、一般に二組のアクセスゲートと駆動型ＭＯＳトラン
ジスタを備えた２ポートＳＲＡＭについては、上記した
問題を解決するに至っていない。また、上記した特開平
０７−７０８９号公報に開示の「記憶セル」は、２ポー
トＳＲＡＭセルのレイアウトを示すものであるが、第２
のポートを、１ポートＳＲＡＭセルのレイアウトに大き
な変更を生じさせずに容易に追加することのできるレイ
アウトを提供するものであり、２ポートＳＲＡＭセルを
ビット線方向に縮小することを目的とするものではな
い。

【００１９】同様にして、行選択信号線であるワード線
により選択されたメモリセルを、さらに列方向に絞り込
むための列選択信号線を有する、低消費電力型８トラン
ジスタ構成ＳＲＡＭメモリセル等の低消費電力型ＳＲＡ
Ｍメモリセルに関しては、ビット線の配線長を短くする
具体的な解決方法は見出されていなかった。

【００２０】この発明は上記問題点を解決するためにな
されたもので、ビット線の配線長を短くすることが可能
な、低消費電力型トランジスタ構成のＳＲＡＭメモリセ
ルを有する半導体記憶装置を得ることを目的とする。

【００２１】

【課題を解決するための手段】この発明に係る請求項１
記載の半導体記憶装置は、互いに交叉接続された第１及
び第２のインバータを含むメモリセルを有し、第１の導
電型が第１種、第２の導電型が第２種でそれぞれ定義さ
れ、前記第１のインバータは第１の第１種電界効果トラ
ンジスタ及び第１の第２種電界効果トランジスタからな
り、前記第２のインバータは第２の第１種電界効果トラ
ンジスタ及び第２の第２種電界効果トランジスタからな
り、前記第１のインバータの出力部は前記第１の第１種
電界効果トランジスタの一方電極と前記第１の第２種電
界効果トランジスタの一方電極との接続部を含み、入力
部は前記第１の第１種電界効果トランジスタの制御電極
と前記第１の第２種電界効果トランジスタの制御電極と
の接続部を含み、前記第２のインバータの出力部は前記
第２の第１種電界効果トランジスタの一方電極と前記第
２の第２種電界効果トランジスタの一方電極との接続部
を含み、入力部は前記第２の第１種電界効果トランジス
タの制御電極と前記第２の第２種電界効果トランジスタ
の制御電極との接続部を含み、前記メモリセルは、前記
第１のインバータの出力部及び前記第２のインバータの
入力部に電気的に接続される第１の記憶端子に一方電極
が接続され、行選択信号線に制御電極が接続される、第
３の第１種電界効果トランジスタと、前記第３の第１種
電界効果トランジスタの他方電極に一方電極が接続さ
れ、第１のビット線に他方電極が接続され、第１の列選
択信号線に制御電極が接続される、第４の第１種電界効
果トランジスタと、前記第２のインバータの出力部及び
前記第１のインバータの入力部に電気的に接続される第
２の記憶端子に一方電極が接続され、前記行選択信号線
に制御電極が接続される、第５の第１種電界効果トラン
ジスタと、前記第５の第１種電界効果トランジスタの他
方電極に一方電極が接続され、第２のビット線に他方電
極が接続され、第２の列選択信号線に制御電極が接続さ
れる、第６の第１種電界効果トランジスタとをさらに含
み、前記第１及び第２の第１種電界効果トランジスタの
うち一方は第１の第２種ウェル領域に形成され、他方は
第２の第２種ウェル領域に形成され、前記第３及び第４
の第１種電界効果トランジスタは前記第１の第２種ウェ
ル領域に形成され、前記第５及び第６の第１種電界効果
トランジスタは前記第２の第２種ウェル領域に形成さ
れ、前記第１，第２の第２種電界効果トランジスタは第
１種ウェル領域に形成され、前記第１及び第２の第２種
ウェル領域は、前記第１種ウェル領域を挟んで第１の方
向に並置され、前記第１及び第２のビット線は前記第１
の方向と略直交した第２の方向に延びて形成される。

【００２２】また、請求項２の発明は、請求項１記載の
半導体記憶装置であって、前記第１の第１種電界効果ト
ランジスタは前記第１の第２種ウェル領域に形成され、
前記第２の第１種電界効果トランジスタは前記第２の第
２種ウェル領域に形成される。

【００２３】また、請求項３の発明は、請求項２記載の
半導体記憶装置であって、前記第１及び第６の第１種電
界効果トランジスタ並びに前記第１の第２種電界効果ト
ランジスタは前記第１の方向に沿って略一直線上に並ん
でレイアウト配置され、前記第２及び第４の第１種電界
効果トランジスタ並びに前記第２の第２種電界効果トラ
ンジスタは前記第１の方向に沿って略一直線上に並んで
レイアウト配置される。

【００２４】また、請求項４の発明は、請求項２あるい
は請求項３記載の半導体記憶装置であって、前記第１，
第３及び第４の第１種電界効果トランジスタは前記第２
の方向に沿って略一直線上に並んでレイアウト配置さ
れ、前記第２，第５及び第６の第１種電界効果トランジ
スタは前記第２の方向に沿って略一直線上に並んでレイ
アウト配置される。

【００２５】また、請求項５の発明は、請求項１ないし
請求項４のうち、いずれか記載の半導体記憶装置であっ
て、前記第１及び第２の列選択信号線は前記第２の方向
に延びて形成される。

【００２６】また、請求項６の発明は、請求項１ないし
請求項５のうち、いずれかに記載の半導体記憶装置であ
って、前記行選択信号線は前記第１の方向に延びて形成
される。

【００２７】また、請求項７の発明は、請求項１ないし
請求項６のうち、いずれか１項に記載の半導体記憶装置
であって、前記第３及び第５の第１種電界効果トランジ
スタの制御電極は前記第１の第２種ウェル領域から前記
第２の第２種ウェル領域にかけて共通に形成されるポリ
シリコン層を含む。

【００２８】また、請求項８の発明は、請求項１ないし
請求項７のうち、いずれか１項に記載の半導体記憶装置
であって、前記メモリセルは互いに隣接する複数のメモ
リセルを含み、前記複数のメモリセルそれぞれの前記第
１及び第２のビット線をメモリセル領域の境界近傍に形
成することにより、互いに隣接するメモリセル間で前記
第１及び第２のビット線を共有する。

【００２９】また、請求項９の発明は、請求項１記載の
半導体記憶装置であって、前記第１の第１種電界効果ト
ランジスタは前記第２の第２種ウェル領域に形成され、
前記第２の第１種電界効果トランジスタは前記第１の第
２種ウェル領域に形成される。

【００３０】また、請求項１０の発明は、請求項１記載
の半導体記憶装置であって、前記行選択信号線は第１及
び第２の行選択信号線を含み、前記第１のビット線は第
１の正相ビット線及び第１の逆相ビット線を含み、前記
第２のビット線は第２の正相ビット線及び第２の逆相ビ
ット線を含み、前記第３の第１種電界効果トランジスタ
の制御電極は前記第１の行選択信号線に接続され、前記
第４の電界効果トランジスタの他方電極は前記第１の正
相ビット線に接続され、前記第５の第１種電界効果トラ
ンジスタの制御電極は前記第２の行選択信号線に接続さ
れ、前記第６の電界効果トランジスタの他方電極は前記
第２の逆相ビット線に接続され、前記メモリセルは、前
記第２の記憶端子に一方電極が接続され、前記第１の行
選択信号線に制御電極が接続される、第７の第１種電界
効果トランジスタと、前記第７の第１種電界効果トラン
ジスタの他方電極に一方電極が接続され、第１の逆相ビ
ット線に他方電極が接続され、前記第１の列選択信号線
に制御電極が接続される、第８の第１種電界効果トラン
ジスタと、前記第１の記憶端子に一方電極が接続され、
前記第２の行選択信号線に制御電極が接続される、第９
の第１種電界効果トランジスタと、前記第９の第１種電
界効果トランジスタの他方電極に一方電極が接続され、
第２の正相ビット線に他方電極が接続され、前記第２の
列選択信号線に制御電極が接続される、第１０の第１種
電界効果トランジスタとを含み、前記第７及び第８の第
１種電界効果トランジスタは前記第１の第２種ウェル領
域に形成され、前記第９及び第１０の第１種電界効果ト
ランジスタは前記第２の第２種ウェル領域に形成され、
前記第１及び第２の正相ビット線並びに前記第１及び第
２の逆相ビット線は前記第２の方向に延びて形成され
る。

【００３１】さらに、請求項１１の発明は、請求項１な
いし請求項１０のうち、いずれか１項に記載の半導体記
憶装置であって、前記第１種ウェル領域並びに前記第１
及び第２の第２種ウェル領域は、少なくとも表面が絶縁
性の基板と、前記基板の表面上に配設された半導体層と
からなるＳＯＩ基板における前記半導体層にそれぞれ形
成される素子形成領域を含む。

【００３２】

【発明の実施の形態】＜実施の形態１＞図１はこの発明
の実施の形態１であるＳＲＡＭのメモリセルの全層にお
けるレイアウト構成を平面視した説明図である。図２は
主として図１の第１アルミ配線層下のレイアウト構成を
平面視した説明図である。図３は主として図１の第２ア
ルミ配線層のレイアウト構成を平面視した説明図であ
る。図４は主として図１の第３アルミ配線層のレイアウ
ト構成を平面視した説明図である。すなわち、図２〜図
４は、図１で示すレイアウト構成を理解容易にするため
に配線層毎に分けて示した図１の補足図となる。図５は
図１〜図４で示した実施の形態１のメモリセルの等価回
路を示す回路図である。なお、図２〜図４で示した符号
の一部を図１では省略している場合がある。

【００３３】図５の等価回路で示すように、ＮＭＯＳト
ランジスタＮ１とＰＭＯＳトランジスタＰ１とで第１の
（ＣＭＯＳ）インバータを構成し、ＮＭＯＳトランジス
タＮ２とＰＭＯＳトランジスタＰ２で第２の（ＣＭＯ
Ｓ）インバータを構成する。第１、第２インバータの一
方の出力端子は他方の入力端子に互いに接続して記憶端
子Ｎａ、Ｎｂを構成する。

【００３４】ＮＭＯＳトランジスタＮ３のソースを記憶
端子Ｎａ、ゲートを行選択信号線であるワード線ＷＬに
接続する。ＮＭＯＳトランジスタＮ４のゲートを列選択
信号線であるカラム線ＣＬ１に、ドレインをビット線Ｂ
Ｌ１にそれぞれ接続する。ＮＭＯＳトランジスタＮ３の
ドレインとＮＭＯＳトランジスタＮ４のソースを接続す
る。

【００３５】同様にして、ＮＭＯＳトランジスタＮ５の
ソースを記憶端子Ｎｂ、ゲートをワード線ＷＬにそれぞ
れ接続し、ＮＭＯＳトランジスタＮ６のゲートをカラム
線ＣＬ２、ドレインをビット線にＢＬ２にそれぞれ接続
し、ＮＭＯＳトランジスタＮ５のドレインとＮＭＯＳト
ランジスタＮ６のソースとを接続する。図５のようなメ
モリセルをマトリクス状に配置することにより、ワード
線ＷＬによる行方向のメモリセル選択が可能で、かつカ
ラム線ＣＬ１，ＣＬ２による列方向の選択が可能な低消
費電力型のＳＲＡＭメモリセル回路を構成する。

【００３６】図１〜図４に示すように、Ｐウェル領域Ｐ
Ｗ０とＰウェル領域ＰＷ１とはＮウェル領域ＮＷを挟ん
で各々反対側に形成される。Ｐウェル領域ＰＷ０にＮＭ
ＯＳトランジスタＮ１，Ｎ３及びＮ４を形成し、Ｎウェ
ル領域ＮＷにＰＭＯＳトランジスタＰ１及びＰ２を形成
し、Ｐウェル領域ＰＷ１にＮＭＯＳトランジスタＮ２，
Ｎ５及びＮ６を形成している。これらのトランジスタに
おいて、ドライバトランジスタがＰＭＯＳトランジスタ
Ｐ１，Ｐ２及びＮＭＯＳトランジスタＮ１，Ｎ２であ
り、アクセストランジスタがＮＭＯＳトランジスタＮ３
〜Ｎ６である。

【００３７】これらの図中で示した拡散領域ＦＬと拡散
領域ＦＬ上に形成されるポリシリコン配線ＰＬの重なり
の部分がトランジスタになる。以下、ＭＯＳトランジス
タの具体的構成を詳述する。

【００３８】Ｐウェル領域ＰＷ０において、ポリシリコ
ン配線ＰＬ１及びＮ型拡散領域ＦＬ２００，ＦＬ２１０
によってＮＭＯＳトランジスタＮ１が、ポリシリコン配
線ＰＬ３及びＮ型拡散領域ＦＬ２１０，ＦＬ２１２によ
ってＮＭＯＳトランジスタＮ３が、ポリシリコン配線Ｐ
Ｌ４及びＮ型拡散領域ＦＬ２１２，２２０によってＮＭ
ＯＳトランジスタＮ４がそれぞれ構成される。

【００３９】Ｐウェル領域ＰＷ１において、ポリシリコ
ン配線ＰＬ２及びＮ型拡散領域ＦＬ２０１，ＦＬ２１１
によってＮＭＯＳトランジスタＮ２が、ポリシリコン配
線ＰＬ５及びＮ型拡散領域ＦＬ２１１，ＦＬ２１３によ
ってＮＭＯＳトランジスタＮ５が、ポリシリコン配線Ｐ
Ｌ６及びＮ型拡散領域ＦＬ２１３，ＦＬ２２１によって
ＮＭＯＳトランジスタＮ６がそれぞれ構成される。

【００４０】Ｎウェル領域ＮＷにおいて、ポリシリコン
配線ＰＬ１及びＰ型拡散領域ＦＬ１００，ＦＬ１１０に
よってＰＭＯＳトランジスタＰ１が、ポリシリコン配線
ＰＬ２及びＰ型拡散領域ＦＬ１０１，ＦＬ１１１によっ
てＰＭＯＳトランジスタＰ２がそれぞれ構成される。

【００４１】ＰＭＯＳトランジスタＰ１とＮＭＯＳトラ
ンジスタＮ１のゲートは共通のポリシリコン配線ＰＬ１
で形成され、このポリシリコン配線ＰＬ１は記憶端子Ｎ
ｂとなるアルミ配線ＡＬ２１にゲートコンタクトＧＣを
介して電気的に接続される。同様にして、ＰＭＯＳトラ
ンジスタＰ２とＮＭＯＳトランジスタＮ２のゲートは共
通のポリシリコン配線ＰＬ２で形成され、このポリシリ
コン配線ＰＬ２は記憶端子Ｎａとなるアルミ配線ＡＬ１
１とゲートコンタクトＧＣ介して電気的に接続される。

【００４２】図１と図２において、Ｎウエル領域ＮＷ内
のＰ型拡散領域ＦＬ１００、ＦＬ１０１、ＦＬ１１０、
ＦＬ１１１はＰ型不純物を注入することにより形成さ
れ、Ｐウエル領域ＰＷ０，ＰＷ１内のＮ型拡散領域ＦＬ
２００、ＦＬ２０１、ＦＬ２１０〜ＦＬ２１３、ＦＬ２
２０、ＦＬ２２１にはＮ型不純物を注入することにより
形成される。

【００４３】Ｎ型拡散領域ＦＬ２１２，ＦＬ２１３を除
く各々の拡散領域ＦＬには、少なくとも１個以上の拡散
コンタクトホール１Ｃを形成し、当該コンタクトホール
１Ｃを介することにより第１層の金属配線（グランド配
線ＬＧ１、電源配線ＬＶ１、ワード線ＷＬ１、ビット線
ＢＬ１１，ＢＬ２１、カラム線ＣＬ１１，ＣＬ２１、ア
ルミ配線ＡＬ１１，ＡＬ２１）と電気的に接続される。
以下、具体的な接続内容を詳述する。

【００４４】Ｐウェル領域ＰＷ０において、Ｎ型拡散領
域ＦＬ２００はコンタクトホール１Ｃを介してグランド
配線ＬＧ１と電気的に接続され、Ｎ型拡散領域ＦＬ２１
０はコンタクトホール１Ｃを介してアルミ配線ＡＬ１１
と電気的に接続され、Ｎ型拡散領域ＦＬ２２０はコンタ
クトホール１Ｃを介してビット線ＢＬ１１と電気的に接
続される。

【００４５】Ｐウェル領域ＰＷ１において、Ｎ型拡散領
域ＦＬ２０１はコンタクトホール１Ｃを介してグランド
配線ＬＧ１と電気的に接続され、Ｎ型拡散領域ＦＬ２１
１はコンタクトホール１Ｃを介してアルミ配線ＡＬ２１
と電気的に接続され、Ｎ型拡散領域ＦＬ２２１はコンタ
クトホール１Ｃを介してビット線ＢＬ２１と電気的に接
続される。

【００４６】Ｎウェル領域ＮＷにおいて、Ｐ型拡散領域
ＦＬ１００はコンタクトホール１Ｃを介して電源配線Ｌ
Ｖ１と電気的に接続され、Ｐ型拡散領域ＦＬ１１０はコ
ンタクトホール１Ｃを介してアルミ配線ＡＬ１１と電気
的に接続され、Ｐ型拡散領域ＦＬ１１１はコンタクトホ
ール１Ｃを介してアルミ配線ＡＬ２１と電気的に接続さ
れ、Ｐ型拡散領域ＦＬ１０１はコンタクトホール１Ｃを
介して電源配線ＬＶ１と電気的に接続される。

【００４７】また、各ポリシリコン配線ＰＬ１〜ＰＬ６
には、少なくとも１個以上のゲートコンタクトホールＧ
Ｃを形成し、そのゲートコンタクトＧＣを介して第１層
の金属配線と電気的に接続される。以下、具体的な接続
内容を詳述する。

【００４８】Ｐウェル領域ＰＷ０において、ポリシリコ
ン配線ＰＬ３はゲートコンタクトＧＣを介してワード線
ＷＬ１と電気的に接続され、ポリシリコン配線ＰＬ４は
ゲートコンタクトＧＣを介してカラム線ＣＬ１１と電気
的に接続される。

【００４９】Ｐウェル領域ＰＷ１において、ポリシリコ
ン配線ＰＬ５はゲートコンタクトＧＣを介してワード線
ＷＬ１と電気的に接続され、ポリシリコン配線ＰＬ６は
ゲートコンタクトＧＣを介してカラム線ＣＬ２１と電気
的に接続される。

【００５０】Ｎウェル領域ＮＷにおいて、ポリシリコン
配線ＰＬ１はゲートコンタクトＧＣを介してアルミ配線
ＡＬ２１と電気的に接続され、ポリシリコン配線ＰＬ２
はゲートコンタクトＧＣを介してアルミ配線ＡＬ１１と
電気的に接続される。

【００５１】したがって、ＮＭＯＳトランジスタＮ１の
Ｎ型拡散領域ＦＬ２１０とＰＭＯＳトランジスタＰ１の
Ｐ型拡散領域ＦＬ１１０とは、コンタクトホール１Ｃと
第１層の金属配線であるアルミ配線ＡＬ１１を介して低
インピーダンスで電気的に接続され、ゲートコンタクト
ＧＣを介してポリシリコン配線ＰＬ２と低インピーダン
スで電気的に接続される。この部分は、図５の等価回路
図中に示す記憶端子Ｎａに対応する。

【００５２】同様にして、ＮＭＯＳトランジスタＮ２の
Ｎ型拡散領域ＦＬ２１１とＰＭＯＳトランジスタＰ２の
Ｐ型拡散領域ＦＬ１１１とはコンタクトホール１Ｃ及び
第１層の金属配線であるアルミ配線ＡＬ２１を介して低
インピーダンスで電気的に接続され、ゲートコンタクト
ＧＣを介してポリシリコン配線ＰＬ１と低インピーダン
スで電気に接続される。この部分は、図５の等価回路図
中に示す記憶端子Ｎｂに対応する。

【００５３】次に、図２及び図３で示す電気的接続関係
について述べる。Ｐウェル領域ＰＷ０において、第２層
の金属配線であるグランド配線ＬＧ２はビアホール１Ｔ
を介してグランド配線ＬＧ１に電気的に接続され、第２
層の金属配線であるワード線ＷＬ２はビアホール１Ｔを
介してワード線ＷＬ１に電気的に接続され、第２層の金
属配線であるビット線ＢＬ１２はビアホール１Ｔを介し
てビット線ＢＬ１１に電気的に接続され、第２層の金属
配線であるカラム線ＣＬ１２はビアホール１Ｔを介して
カラム線ＣＬ１１に電気的に接続される。

【００５４】Ｐウェル領域ＰＷ１において、グランド配
線ＬＧ２はビアホール１Ｔを介してグランド配線ＬＧ１
に電気的に接続され、ワード線ＷＬ２はビアホール１Ｔ
を介してワード線ＷＬ１に電気的に接続され、第２層の
金属配線であるビット線ＢＬ２２はビアホール１Ｔを介
してビット線ＢＬ２１に電気的に接続され、第２層の金
属配線であるカラム線ＣＬ２２はビアホール１Ｔを介し
てカラム線ＣＬ２１に電気的に接続される。

【００５５】Ｎウェル領域ＮＷにおいて、電源配線ＬＶ
２は２箇所のビアホール１Ｔを介して２つの電源配線Ｌ
Ｖ１と電気的に接続される。

【００５６】続いて、図４で示す電気的接続関係につい
て述べる。Ｐウェル領域ＰＷ０において、第３層の金属
配線であるグランド配線ＬＧ３はビアホール２Ｔを介し
てグランド配線ＬＧ２に電気的に接続され、第３層の金
属配線であるワード線ＷＬ３はビアホール２Ｔを介して
ワード線ＷＬ２に電気的に接続される。

【００５７】Ｐウェル領域ＰＷ１において、グランド配
線ＬＧ３はビアホール２Ｔを介してグランド配線ＬＧ２
に電気的に接続され、ワード線ＷＬ３はビアホール２Ｔ
を介してワード線ＷＬ２に電気的に接続される。

【００５８】以下、図１〜図４で示したレイアウト構成
と図５の等価回路との関係について述べる。

【００５９】ＰＭＯＳトランジスタＰ１及びＰ２のＰ型
拡散領域ＦＬ１００及びＦＬ１０１はそれぞれ、電源配
線ＬＶ１及びビアホール１Ｔを介して電気的に接続され
る電源配線ＬＶ２によって電源電位ＶＤＤに設定され
る。すなわち、Ｐ型拡散領域ＦＬ１００及びＦＬ１０１
は、図５のＰＭＯＳトランジスタＰ１及びＰ２のソース
に対応する。

【００６０】また、Ｎ型拡散領域ＦＬ２００及びＦＬ２
０１はそれぞれコンタクトホール１Ｃ、グランド配線Ｌ
Ｇ１、ビアホール１Ｔ、グランド配線ＬＧ２、及びビア
ホール２Ｔを介して電気的に接続されるグランド配線Ｌ
Ｇ３によって接地電位ＧＮＤに設定される。すなわち、
Ｎ型拡散領域ＦＬ２００及びＦＬ２０１は、図５のＮＭ
ＯＳトランジスタＮ１及びＮ２のソースに対応する。

【００６１】ＮＭＯＳトランジスタＮ４のドレインとな
るＮ型拡散領域ＦＬ２２０はコンタクトホール１Ｃ、ビ
ット線ＢＬ１１、ビアホール１Ｔを介してビット線ＢＬ
１２（図５のＢＬ１に相当）に電気的に接続される。

【００６２】同様に、ＮＭＯＳトランジスタＮ６のドレ
インとなるＮ型拡散領域ＦＬ２２１はコンタクトホール
１Ｃ、ビット線ＢＬ２１、ビアホール１Ｔを介してビッ
ト線ＢＬ２２（図５のＢＬ２に相当）に電気的に接続さ
れる。

【００６３】また、ＮＭＯＳトランジスタＮ４のゲート
となるポリシリコン配線ＰＬ４は、ゲートコンタクトＧ
Ｃ、カラム線ＣＬ１１、ビアホール１Ｔを介してカラム
線ＣＬ１２（図５のカラム線ＣＬ１に相当）に電気的に
接続される。同様にして、また、ＮＭＯＳトランジスタ
Ｎ６のゲートとなるポリシリコン配線ＰＬ６は、ゲート
コンタクトＧＣ、カラム線ＣＬ２１、ビアホール１Ｔを
介してカラム線ＣＬ２２（図５のカラム線ＣＬ１２相
当）に電気的に接続される。

【００６４】ＮＭＯＳトランジスタＮ３のゲートとなる
ポリシリコン配線ＰＬ３は、ゲートコンタクトＧＣ、ワ
ード線ＷＬ１、ビアホール１Ｔ、ワード線ＷＬ２、ビア
ホール２Ｔを介して、ワード線ＷＬ３（図５のワード線
ＷＬに相当）に電気的に接続される。同様にして、ＮＭ
ＯＳトランジスタＮ５のゲートとなるポリシリコン配線
ＰＬ５は、ゲートコンタクトＧＣ、ワード線ＷＬ１、ビ
アホール１Ｔ、ワード線ＷＬ２、ビアホール２Ｔを介し
て、ワード線ＷＬ３に電気的に接続される。

【００６５】図１〜図４に示すように、ＮＭＯＳトラン
ジスタＮ１，Ｎ３及びＮ４は、一方のＰウエル領域ＰＷ
０内に形成し、ＮＭＯＳトランジスタＮ２，Ｎ５及びＮ
６は、他方のＰウエル領域ＰＷ１内に形成し、Ｐウェル
領域ＰＷ０，ＰＷ１の分離並置方向（図１〜図４の横方
向；第１の方向）に直交する方向にビット線ＢＬ１，Ｂ
Ｌ２（図１，図３のビット線ＢＬ１２，ＢＬ２２）の配
線方向（図１〜図４の縦方向；第２の方向）設定するこ
とにより、ビット線ＢＬ１，ＢＬ２の配線長（配線方向
の長さ）が、Ｐウェル領域ＰＷ０，ＰＷ１内に形成する
ＮＭＯＳトランジスタ数の影響を受けなくなるため、カ
ラム線を用いた低消費電力型の従来のメモリセルと比べ
てビット線の配線長を短くでき、その結果、アクセスタ
イムの高速化を図ることができる。

【００６６】また、カラム線ＣＬ１，ＣＬ２（図３のコ
ラム線ＣＬ１２，ＣＬ２２）の配線方向をＰウェル領域
ＰＷ０，ＰＷ１の分離並置方向に直交する方向に設定す
ることにより、ビット線ＢＬ１，ＢＬ２と同様にカラム
線ＣＬ１，ＣＬ２の配線長を短くすることができる。さ
らに、ワード線ＷＬ（ＷＬ１〜ＷＬ３）をＰウェル領域
ＰＷ０，ＰＷ１の分離並置方向に平行にレイアウト配置
することにより、ビット線ＢＬ１，ＢＬ２と直交するレ
イアウト上の良好な位置関係を保つことができる。

【００６７】また、ＮＭＯＳトランジスタＮ１，Ｎ３及
びＮ４を同一のＰウェル領域ＰＷ０内に、ＮＭＯＳトラ
ンジスタＮ２，Ｎ５及びＮ６を同一のＰウェル領域ＰＷ
１内に形成することにより、隣接する３個のＮＭＯＳト
ランジスタ間でソースあるいはドレインとなる拡散領域
ＦＬを共有するレイアウト構成が実現でき、その結果、
集積度の向上を図ることができる。加えて、ＮＭＯＳト
ランジスタＮ１，Ｎ３及びＮ４並びにＮＭＯＳトランジ
スタＮ２，Ｎ５及びＮ６をそれぞれ略一直線上にレイア
ウト配置することにより、無駄領域を減らして集積度の
向上を図ることができる。

【００６８】また、ポリシリコン配線ＰＬ１〜ＰＬ６の
形成方向が同一方向になるので、ゲート寸法の制御が容
易になる。加えて、ポリシリコン配線ＰＬ１及びＰＬ６
（ＭＯＳトランジスタＮ１，Ｐ１及びＮ６）、ポリシリ
コン配線ＰＬ３及びＰＬ５（ＮＭＯＳトランジスタＮ３
及びＮ５）、ポリシリコン配線ＰＬ２及びＰＬ４（ＭＯ
ＳトランジスタＮ２，Ｐ２，及びＮ４）がそれぞれ一直
線上に沿ってレイアウト配置されるため、ポリシリコン
配線ＰＬの形成に伴う無駄領域がなくなり、面積の縮減
が図れる。

【００６９】なお、図１〜図４において、説明の都合
上、ＢＬ１１，ＢＬ２１をビット線として説明したが本
来のビット線はビット線ＢＬ１２，ＢＬ２２が相当し、
ビット線ＢＬ１１，ＢＬ２１は中間的に設けられる金属
配線である。同様にして、ワード線ＷＬ１，ＷＬ２、コ
ラム線ＣＬ１１，コラム線ＣＬ２１、電源配線ＬＶ１，
及びグランド配線ＬＧ１，ＬＧ２は、ワード線ＷＬ３、
コラム線ＣＬ１２，ＣＬ２２、電源配線ＬＶ２、グラン
ド配線ＬＧ３に電気的に接続するための中間的に設けら
れる金属配線である。

【００７０】＜実施の形態２＞図６はこの発明の実施の
形態２であるＳＲＡＭのメモリセルの全層におけるレイ
アウト構成を平面視した説明図である。図７は主として
図６の第１アルミ配線層下のレイアウト構成を平面視し
た説明図である。図８は主として図６の第２アルミ配線
層のレイアウト構成を平面視した説明図である。すなわ
ち、図７，図８は、図６で示すレイアウト構成を理解容
易にするために配線層毎に分けて示した図６の補足図と
なる。なお、図７，図８で示した符号の一部を図６では
省略している場合がある。また、図６〜図８で示した実
施の形態２のメモリセルの等価回路図は図５で示した実
施の形態１と同様である。

【００７１】以下、実施の形態１と異なる点について述
べる。図６〜図８に示すように、ＮＭＯＳトランジスタ
Ｎ３、Ｎ５を共通のポリシリコン配線ＰＬ３５で接続し
てワード線ＷＬとして用いている。その結果、実施の形
態１で用いた第１層〜第３層の金属配線であるワード線
ＷＬ１〜ＷＬ３は不要となる。

【００７２】加えて、ＮＭＯＳトランジスタＮ１及びＮ
２のＮ型拡散領域ＦＬ２００及びＦＬ２０１はそれぞれ
コンタクトホール１Ｃ、グランド配線ＬＧ１及びビアホ
ール１Ｔを介してグランド配線ＬＧ２に電気的に接続さ
れることにより接地電位ＧＮＤに設定される。その結
果、実施の形態１で用いた第３層の金属配線であるグラ
ンド配線ＬＧ３は不要となる。

【００７３】なお、他の構成は図１〜図４で示した実施
の形態１と同様であるため説明を省略する（実施の形態
１と同一対応箇所は同一符号で示す）。

【００７４】このように、実施の形態２のレイアウト構
成では、ポリシリコン配線ＰＬ３５によってＮＭＯＳト
ランジスタＮ３，Ｎ５の共通のワード線（ゲート）を構
成することにより、ワード線ＷＬ３及びグランド配線Ｌ
Ｇ３が不要となったたため、第３層の金属配線が全て形
成不要となり、少ない配線層（第１層及び第２層のみ）
でレイアウトが実現できることから、実施の形態２は、
実施の形態１の効果に加えて、コストの低減、プロセス
工期の短縮、歩留まりの向上といった効果を奏する。

【００７５】＜実施の形態３＞図９はこの発明の実施の
形態３であるＳＲＡＭのメモリセルの全層におけるレイ
アウト構成を平面視した説明図である。図１０は主とし
て図９の第１アルミ配線層下のレイアウト構成を平面視
した説明図である。図１１は主として図９の第２アルミ
配線層のレイアウト構成を平面視した説明図である。す
なわち、図１０，図１１は、図９で示すレイアウト構成
を理解容易にするために配線層毎に分けて示した図９の
補足図となる。なお、図１０，図１１で示した符号の一
部を図９では省略している場合がある。また、図９〜図
１１で示した実施の形態３のメモリセルの等価回路図は
図５で示した実施の形態１と同様である。

【００７６】以下、実施の形態２と異なる点について述
べる。Ｎ型拡散領域ＦＬ２１０はコンタクトホール１Ｃ
を介してＮ型拡散領域２１０と電気的に接続される。２
本のグランド配線ＬＧ１はＮＭＯＳトランジスタＮ１，
Ｎ３，Ｎ４の拡散領域（ＦＬ２００，ＦＬ２１０，ＦＬ
２１２，ＦＬ２２０）の形成方向及びＮＭＯＳトランジ
スタＮ２，Ｎ５，Ｎ６の拡散領域（ＦＬ２０１，ＦＬ２
１１，ＦＬ２１３，ＦＬ２２１）の形成方向に平行に形
成されることにより、グランド配線ＬＧ１に接地電位Ｇ
ＮＤに設定することができる。

【００７７】その結果、実施の形態１で用いた第３層の
金属配線であるグランド配線ＬＧ３及び実施の形態２で
用いた第２層の金属配線となるグランド配線ＬＧ２は不
要となる。

【００７８】また、ビット線ＢＬ１２はビアホール１Ｔ
を介してビット線ＢＬ１１と電気的に接続され、ビット
線ＢＬ２２はビアホール１Ｔを介してビット線ＢＬ２１
と電気的に接続される。

【００７９】図１２は隣接するメモリセル間のレイアウ
ト構成を示す説明図である。同図に示すように、ビット
線ＢＬ１２及びＢＬ２２はそれぞれ隣接するメモリセル
ＭＣ，ＭＣ間で共有される。なお、他の構成は実施の形
態２と同様である。

【００８０】このように、実施の形態３のレイアウト構
成は隣接するメモリセル間でビット線を共有することが
できるため、実施の形態２の効果に加えて、以下の効果
を奏する。

【００８１】メモリセル形成領域を同一にした場合、ビ
ット線ＢＬ１とカラム線ＣＬ１、及びビット線ＢＬ２と
カラム線ＣＬ２の配線間隔を実施の形態２に比べて広く
とることができる。その結果、配線間隔を広げることに
より、配線間容量を減らすことができるため、ビット線
容量の低減化によって高速化を図ることができる。加え
て、配線間隔を広げるので、ウエハプロセス中の異物等
による歩留り低下を改善することができる。

【００８２】＜実施の形態４＞図１３はこの発明の実施
の形態４であるＳＲＡＭのメモリセルの全層におけるレ
イアウト構成を平面視した説明図である。図１４は主と
して図１３の第１アルミ配線層下のレイアウト構成を平
面視した説明図である。図１５は主として図１３の第２
アルミ配線層のレイアウト構成を平面視した説明図であ
る。図１６は主として図１３の第３アルミ配線層のレイ
アウト構成を平面視した説明図である。すなわち、図１
４〜図１６は、図１３で示すレイアウト構成を理解容易
にするために配線層毎に分けて示した図１３の補足図と
なる。なお、図１４〜図１６で示した符号の一部を図１
３では省略している場合がある。また、図１３〜図１６
で示した実施の形態４のメモリセルの等価回路図は図５
で示した実施の形態１と同様である。

【００８３】図１３〜図１６に示すように、Ｐウェル領
域ＰＷ０にＮＭＯＳトランジスタＮ２，Ｎ３及びＮ４を
形成し、Ｎウェル領域ＮＷにＰＭＯＳトランジスタＰ１
及びＰ２を形成し、Ｐウェル領域ＰＷ１にＮＭＯＳトラ
ンジスタＮ１，Ｎ５及びＮ６を形成している。以下、Ｍ
ＯＳトランジスタの具体的構成を詳述する。

【００８４】Ｐウェル領域ＰＷ０において、ポリシリコ
ン配線ＰＬ１Ａ及びＮ型拡散領域ＦＬ２４２，ＦＬ２５
２によってＮＭＯＳトランジスタＮ２が、ポリシリコン
配線ＰＬ３及びＮ型拡散領域ＦＬ２５３，ＦＬ２４３に
よってＮＭＯＳトランジスタＮ３が、ポリシリコン配線
ＰＬ４及びＮ型拡散領域ＦＬ２４３，ＦＬ２４４によっ
てＮＭＯＳトランジスタＮ４がそれぞれ構成される。

【００８５】Ｐウェル領域ＰＷ１において、ポリシリコ
ン配線ＰＬ２Ａ及びＮ型拡散領域ＦＬ２４１，ＦＬ２５
１によってＮＭＯＳトランジスタＮ１が、ポリシリコン
配線ＰＬ５及びＮ型拡散領域ＦＬ２５５，ＦＬ２４５に
よってＮＭＯＳトランジスタＮ５が、ポリシリコン配線
ＰＬ６及びＮ型拡散領域ＦＬ２４５，ＦＬ２４６によっ
てＮＭＯＳトランジスタＮ６がそれぞれ構成される。

【００８６】Ｎウェル領域ＮＷにおいて、ポリシリコン
配線ＰＬ２Ａ及びＰ型拡散領域ＦＬ１２０，ＦＬ１３０
によってＰＭＯＳトランジスタＰ２が、ポリシリコン配
線ＰＬ１Ａ及びＰ型拡散領域ＦＬ１２１，ＦＬ１３１に
よってＰＭＯＳトランジスタＰ１がそれぞれ構成され
る。

【００８７】ＰＭＯＳトランジスタＰ１とＮＭＯＳトラ
ンジスタＮ１のゲートは共通のポリシリコン配線ＰＬ１
Ａで形成され、このポリシリコン配線ＰＬ１Ａは記憶端
子Ｎｂとなるアルミ配線ＡＬ４１にゲートコンタクトＧ
Ｃを介して電気的に接続される。同様にして、ＰＭＯＳ
トランジスタＰ２とＮＭＯＳトランジスタＮ２のゲート
は共通のポリシリコン配線ＰＬ２Ａで形成され、このポ
リシリコン配線ＰＬ２Ａは記憶端子Ｎａとなるアルミ配
線ＡＬ３１とゲートコンタクトＧＣ介して電気的に接続
される。

【００８８】記憶端子Ｎａとなるアルミ配線ＡＬ３１は
ゲートコンタクトＧＣ介してポリシリコン配線ＰＬ２Ａ
と電気的に接続されると共に、コンタクトホール１Ｃを
介してＮＭＯＳトランジスタＮ１，Ｎ３及びＰＭＯＳト
ランジスタＰ２のＮ型拡散領域ＦＬ２５１，ＦＬ２５３
及びＰ型拡散領域ＦＬ１３１それぞれに電気的に接続さ
れる。

【００８９】記憶端子Ｎｂとなるアルミ配線ＡＬ４１は
ゲートコンタクトＧＣ介してポリシリコン配線ＰＬ１Ａ
と電気的に接続されると共に、コンタクトホール１Ｃを
介してＮＭＯＳトランジスタＮ２，Ｎ５及びＰＭＯＳト
ランジスタＰ１のＮ型拡散領域ＦＬ２５２，ＦＬ２５５
及びＰ型拡散領域ＦＬ１３０に電気的に接続される。

【００９０】以下、図１３〜図１６で示したレイアウト
構成と図５の等価回路との関係について述べる。

【００９１】ＰＭＯＳトランジスタＰ１及びＰ２のＰ型
拡散領域ＦＬ１２０及びＦＬ１２１はそれぞれ、コンタ
クトホール１Ｃ、電源配線ＬＶ１及びビアホール１Ｔを
介して電気的に接続される電源配線ＬＶ２によって電源
電位ＶＤＤに設定される。すなわち、Ｐ型拡散領域ＦＬ
１２０及びＦＬ１２１は、図５のＰＭＯＳトランジスタ
Ｐ１及びＰ２のソースに対応する。

【００９２】また、ＮＭＯＳトランジスタＮ２及びＮ１
のＮ型拡散領域ＦＬ２４２及びＦＬ２４１はそれぞれコ
ンタクトホール１Ｃ、グランド配線ＬＧ１、ビアホール
１Ｔ、グランド配線ＬＧ２、及びビアホール２Ｔを介し
て電気的に接続されるグランド配線ＬＧ３によって接地
電位ＧＮＤに設定される。すなわち、Ｎ型拡散領域ＦＬ
２４２及びＦＬ２４１は、図５のＮＭＯＳトランジスタ
Ｎ２及びＮ１のソースに対応する。

【００９３】ＮＭＯＳトランジスタＮ４のドレインとな
るＮ型拡散領域ＦＬ２４４はコンタクトホール１Ｃ、ビ
ット線ＢＬ１１、ビアホール１Ｔを介してビット線ＢＬ
１２（図５のＢＬ１に相当）に電気的に接続される。

【００９４】同様に、ＮＭＯＳトランジスタＮ６のドレ
インとなるＮ型拡散領域ＦＬ２４６はコンタクトホール
１Ｃ、ビット線ＢＬ２１、ビアホール１Ｔを介してビッ
ト線ＢＬ２２（図５のＢＬ２に相当）に電気的に接続さ
れる。

【００９５】また、ＮＭＯＳトランジスタＮ４のゲート
となるポリシリコン配線ＰＬ４は、ゲートコンタクトＧ
Ｃ、カラム線ＣＬ１１、ビアホール１Ｔを介してカラム
線ＣＬ１２（図５のカラム線ＣＬ１に相当）に電気的に
接続される。同様にして、ＮＭＯＳトランジスタＮ６の
ゲートとなるポリシリコン配線ＰＬ６は、ゲートコンタ
クトＧＣ、カラム線ＣＬ２１、ビアホール１Ｔを介して
カラム線ＣＬ２２（図５のカラム線ＣＬ２に相当）に電
気的に接続される。

【００９６】ＮＭＯＳトランジスタＮ３のゲートとなる
ポリシリコン配線ＰＬ３は、ゲートコンタクトＧＣ、ワ
ード線ＷＬ１、ビアホール１Ｔ、ワード線ＷＬ２、ビア
ホール２Ｔを介して、ワード線ＷＬ３（図５のワード線
ＷＬに相当）に電気的に接続される。同様にして、ＮＭ
ＯＳトランジスタＮ５のゲートとなるポリシリコン配線
ＰＬ５は、ゲートコンタクトＧＣ、ワード線ＷＬ１、ビ
アホール１Ｔ、ワード線ＷＬ２、ビアホール２Ｔを介し
て、ワード線ＷＬ３に電気的に接続される。

【００９７】実施の形態４において、記憶端子Ｎａとな
るアルミ配線ＡＬ３１に電気的に接続されるＮ型拡散領
域が、Ｐウェル領域ＰＷ０内（Ｎ型拡散領域ＦＬ２５
３）及びＰウェル領域ＰＷ１内（Ｎ型拡散領域ＦＬ２５
１）に分けて形成される。同様にして、記憶端子Ｎｂと
なるアルミ配線ＡＬ４１に電気的に接続されるＮ型拡散
領域が、Ｐウェル領域ＰＷ０内（Ｎ型拡散領域ＦＬ２５
２）及びＰウェル領域ＰＷ１内（Ｎ型拡散領域ＦＬ２５
５）に分けて形成される。

【００９８】その結果、α線や中性子線によって発生し
た電子が、Ｐウエル領域ＰＷ０，ＰＷ１のうち一方のＰ
ウエル領域に形成したＮ型拡散領域に収集された場合
に、Ｎウエル領域ＮＷが介在することにより上記電子の
発生による影響が防止される他方のＰウエル領域に形成
したＮ型拡散領域から放出される。例えば、Ｐウエル領
域ＰＷ０のＮ型拡散領域ＦＬ２５２に収集された電子は
記憶端子Ｎｂを介してＰウエル領域ＰＷ１のＮ型拡散領
域ＦＬ２５５から放出されることによりＰウェル領域Ｐ
Ｗ０内の空乏領域への影響を低減でき、同様にしてＰウ
エル領域ＰＷ１のＮ型拡散領域ＦＬ２５１に収集された
電子は記憶端子Ｎａを介してＰウエル領域ＰＷ０のＮ型
拡散領域ＦＬ２５３から放出されることによりＰウェル
領域ＰＷ１内の空乏領域への影響を低減できる。

【００９９】このような動作により、記憶端子Ｎａ，Ｎ
ｂの保持データを反転させようとする電子の発生が相殺
されるため、データの反転が起こりにくくなる。つま
り、ソフトエラー耐性が向上するという効果がある。

【０１００】＜実施の形態５＞図１７はこの発明の実施
の形態５であるＳＲＡＭのメモリセルの全層におけるレ
イアウト構成を平面視した説明図である。図１８は主と
して図１７の第１アルミ配線層下のレイアウト構成を平
面視した説明図である。図１９は主として図１７の第２
アルミ配線層のレイアウト構成を平面視した説明図であ
る。図２０は主として図１７の第３アルミ配線層のレイ
アウト構成を平面視した説明図である。図２１は図１７
〜図２０で示した実施の形態５のメモリセルの等価回路
を示す回路図である。

【０１０１】すなわち、図１８〜図２０は、図１７で示
すレイアウト構成を理解容易にするために配線層毎に分
けて示した図１７の補足図となる。なお、図１８〜図２
０で示した符号の一部を図１７では省略している場合が
ある。

【０１０２】図２１の等価回路で示すように、ＮＭＯＳ
トランジスタＮ１１とＰＭＯＳトランジスタＰ１１とで
第１のインバータを構成し、ＮＭＯＳトランジスタＮ１
２とＰＭＯＳトランジスタＰ１２とで第２のインバータ
を構成する。第１、第２インバータの一方の出力端子は
他方の入力端子に互いに接続して記憶端子Ｎａ、Ｎｂを
構成する。

【０１０３】ＮＭＯＳトランジスタＮ１３のソースを記
憶端子Ｎａ、ゲートをワード線ＷＬ１に接続する。ＮＭ
ＯＳトランジスタＮ１４のゲートをカラム線ＣＬ１に、
ドレインをビット線ＢＬ１にそれぞれ接続する。ＮＭＯ
ＳトランジスタＮ１３のドレインとＮＭＯＳトランジス
タＮ１４のソースを接続する。

【０１０４】同様にして、ＮＭＯＳトランジスタＮ１５
のソースを記憶端子Ｎｂ、ゲートをワード線ＷＬ２にそ
れぞれ接続し、ＮＭＯＳトランジスタＮ１６のゲートを
カラム線ＣＬ２、ドレインをビット線にバーＢＬ２にそ
れぞれ接続し、ＮＭＯＳトランジスタＮ１５のドレイン
とＮＭＯＳトランジスタＮ１６のソースとを接続する。

【０１０５】ＮＭＯＳトランジスタＮ１９のソースを記
憶端子Ｎａ、ゲートをワード線ＷＬ２に接続する。ＮＭ
ＯＳトランジスタＮ２０のゲートをカラム線ＣＬ２に、
ドレインをビット線ＢＬ２にそれぞれ接続する。ＮＭＯ
ＳトランジスタＮ１９のドレインとＮＭＯＳトランジス
タＮ２０のソースを接続する。

【０１０６】同様にして、ＮＭＯＳトランジスタＮ１７
のソースを記憶端子Ｎｂ、ゲートをワード線ＷＬ１にそ
れぞれ接続し、ＮＭＯＳトランジスタＮ１８のゲートを
カラム線ＣＬ１、ドレインをビット線にバーＢＬ１にそ
れぞれ接続し、ＮＭＯＳトランジスタＮ１７のドレイン
とＮＭＯＳトランジスタＮ１８のソースとを接続する。

【０１０７】以上のように接続することで、２ポートの
低消費電力型のＳＲＡＭメモリセル回路を構成する。

【０１０８】図１７〜図２０に示すように、Ｐウェル領
域ＰＷ０にＮＭＯＳトランジスタＮ１１，Ｎ１３，Ｎ１
４，Ｎ１７，Ｎ１８を形成し、Ｎウェル領域ＮＷにＰＭ
ＯＳトランジスタＰ１１及びＰ１２を形成し、Ｐウェル
領域ＰＷ１にＮＭＯＳトランジスタＮ１２，Ｎ１５，Ｎ
１６，Ｎ１９及びＮ２０を形成している。以下、ＭＯＳ
トランジスタの具体的構成を詳述する。

【０１０９】Ｐウェル領域ＰＷ０において、ポリシリコ
ン配線ＰＬ１１及びＮ型拡散領域ＦＬ２６１，ＦＬ２６
３によってＮＭＯＳトランジスタＮ１１が、ポリシリコ
ン配線ＰＬ１３及びＮ型拡散領域ＦＬ２６３，ＦＬ２６
４によってＮＭＯＳトランジスタＮ１３が、ポリシリコ
ン配線ＰＬ１４及びＮ型拡散領域ＦＬ２６４，ＰＬ２７
４によってＮＭＯＳトランジスタＮ１４がそれぞれ構成
される。

【０１１０】さらに、ポリシリコン配線ＰＬ１３及びＮ
型拡散領域ＦＬ２６７，ＦＬ２６８によってＮＭＯＳト
ランジスタＮ１７が、ポリシリコン配線ＰＬ１４及びＮ
型拡散領域ＦＬ２６８，ＦＬ２７８によってＮＭＯＳト
ランジスタＮ１８がそれぞれ構成される。

【０１１１】Ｐウェル領域ＰＷ１において、ポリシリコ
ン配線ＰＬ１２及びＮ型拡散領域ＦＬ２６２，ＦＬ２６
５によってＮＭＯＳトランジスタＮ１２が、ポリシリコ
ン配線ＰＬ１５及びＮ型拡散領域ＦＬ２６５，ＦＬ２６
６によってＮＭＯＳトランジスタＮ１５が、ポリシリコ
ン配線ＰＬ１６及びＮ型拡散領域ＦＬ２６６，ＦＬ２７
６によってＮＭＯＳトランジスタＮ１６がそれぞれ構成
される。

【０１１２】さらに、ポリシリコン配線ＰＬ１５及びＮ
型拡散領域ＦＬ２６９，ＦＬ２７０によってＮＭＯＳト
ランジスタＮ１９が、ポリシリコン配線ＰＬ１６及びＮ
型拡散領域ＦＬ２７０，ＦＬ２８０によってＮＭＯＳト
ランジスタＮ２０がそれぞれ構成される。

【０１１３】Ｎウェル領域ＮＷにおいて、ポリシリコン
配線ＰＬ１１及びＰ型拡散領域ＦＬ１００，ＦＬ１１０
によってＰＭＯＳトランジスタＰ１１が、ポリシリコン
配線ＰＬ１２及びＰ型拡散領域ＦＬ１０１，ＦＬ１１１
によってＰＭＯＳトランジスタＰ１２がそれぞれ構成さ
れる。

【０１１４】ＰＭＯＳトランジスタＰ１１とＮＭＯＳト
ランジスタＮ１２のゲートは共通のポリシリコン配線Ｐ
Ｌ１１で形成され、このポリシリコン配線ＰＬ１１は記
憶端子Ｎｂとなるアルミ配線ＡＬ６１にゲートコンタク
トＧＣを介して電気的に接続される。同様にして、ＰＭ
ＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１１
のゲートは共通のポリシリコン配線ＰＬ１２で形成さ
れ、このポリシリコン配線ＰＬ１２は記憶端子Ｎａとな
るアルミ配線ＡＬ５１とゲートコンタクトＧＣ介して電
気的に接続される。

【０１１５】記憶端子Ｎａとなるアルミ配線ＡＬ５１は
ゲートコンタクトＧＣ介してポリシリコン配線ＰＬ１２
と電気的に接続されると共に、コンタクトホール１Ｃを
介してＮＭＯＳトランジスタＮ１１（Ｎ１３），Ｎ１９
及びＰＭＯＳトランジスタＰ１１それぞれのＮ型拡散領
域ＦＬ２６３，ＦＬ２６９及びＰ型拡散領域ＦＬ１１０
に電気的に接続される。

【０１１６】記憶端子Ｎｂとなるアルミ配線ＡＬ６１は
ゲートコンタクトＧＣ介してポリシリコン配線ＰＬ１１
と電気的に接続されると共に、コンタクトホール１Ｃを
介してＮＭＯＳトランジスタＮ１２（Ｎ１５），Ｎ１７
及びＰＭＯＳトランジスタＰ１２それぞれのＮ型拡散領
域ＦＬ２６５，ＦＬ２６７及びＰ型拡散領域ＦＬ１１１
に電気的に接続される。

【０１１７】以下、図１７〜図２０で示したレイアウト
構成と図２１の等価回路との関係について述べる。

【０１１８】ＰＭＯＳトランジスタＰ１１及びＰ１２の
Ｐ型拡散領域ＦＬ１００及びＦＬ１０１はそれぞれ、コ
ンタクトホール１Ｃ、電源配線ＬＶ１、ビアホール１Ｔ
を介して電気的に接続される第２層の電源配線ＬＶ２に
よって電源電位ＶＤＤに設定される。すなわち、Ｐ型拡
散領域ＦＬ１００及びＦＬ１０１は、図２１のＰＭＯＳ
トランジスタＰ１１及びＰ１２のソースに対応する。

【０１１９】また、ＮＭＯＳトランジスタＮ１１及びＮ
１２のＮ型拡散領域ＦＬ２６１及びＦＬ２６２はそれぞ
れコンタクトホール１Ｃ、グランド配線ＬＧ１、ビアホ
ール１Ｔ、グランド配線ＬＧ２、及びビアホール２Ｔを
介して電気的に接続されるグランド配線ＬＧ３によって
接地電位ＧＮＤに設定される。すなわち、Ｎ型拡散領域
ＦＬ２６１及びＦＬ２６２は、図２１のＮＭＯＳトラン
ジスタＮ１１及びＮ１２のソースに対応する。

【０１２０】ＮＭＯＳトランジスタＮ１４のドレインと
なるＮ型拡散領域ＰＬ２７４はコンタクトホール１Ｃ、
ビット線ＢＬ１１、ビアホール１Ｔを介してビット線Ｂ
Ｌ１２（図２１のＢＬ１に相当）に電気的に接続され
る。

【０１２１】同様に、ＮＭＯＳトランジスタＮ１６のド
レインとなるＮ型拡散領域ＦＬ２７６はコンタクトホー
ル１Ｃ、ビット線バーＢＬ２１、ビアホール１Ｔを介し
てビットバー線ＢＬ２２（図２１のバーＢＬ２に相当）
に電気的に接続される。

【０１２２】また、ＮＭＯＳトランジスタＮ２０のドレ
インとなるＮ型拡散領域ＰＬ２８０はコンタクトホール
１Ｃ、ビット線ＢＬ２１、ビアホール１Ｔを介してビッ
ト線ＢＬ２２（図２１のＢＬ２に相当）に電気的に接続
される。

【０１２３】同様に、ＮＭＯＳトランジスタＮ１８のド
レインとなるＮ型拡散領域ＦＬ２７８はコンタクトホー
ル１Ｃ、ビット線バーＢＬ１１、ビアホール１Ｔを介し
てビットバー線ＢＬ１２（図２１のバーＢＬ１に相当）
に電気的に接続される。

【０１２４】また、ＮＭＯＳトランジスタＮ１４及びＮ
１８のゲートとなるポリシリコン配線ＰＬ１４は、ゲー
トコンタクトＧＣ、カラム線ＣＬ１１、ビアホール１Ｔ
を介してカラム線ＣＬ１２（図２１のカラム線ＣＬ１に
相当）に電気的に接続される。同様にして、ＮＭＯＳト
ランジスタＮ１６及びＮ２０のゲートとなるポリシリコ
ン配線ＰＬ１６は、ゲートコンタクトＧＣ、カラム線Ｃ
Ｌ２１、ビアホール１Ｔを介してカラム線ＣＬ２２（図
２１のカラム線ＣＬ２相当）に電気的に接続される。

【０１２５】ＮＭＯＳトランジスタＮ１３及びＮ１７の
ゲートとなるポリシリコン配線ＰＬ１３は、ゲートコン
タクトＧＣ、ワード線ＷＬ１１、ビアホール１Ｔ、ワー
ド線ＷＬ１２、ビアホール２Ｔを介して、ワード線ＷＬ
１３（図２１のワード線ＷＬ１に相当）に電気的に接続
される。

【０１２６】同様にして、ＮＭＯＳトランジスタＮ１５
及びＮ１９のゲートとなるポリシリコン配線ＰＬ１５
は、ゲートコンタクトＧＣ、ワード線ＷＬ２１、ビアホ
ール１Ｔ、ワード線ＷＬ２２、ビアホール２Ｔを介し
て、ワード線ＷＬ２３（図２１のワード線ＷＬ２に相
当）に電気的に接続される。

【０１２７】実施の形態５において、記憶端子Ｎａとな
るアルミ配線ＡＬ５１に電気的に接続されるＮ型拡散領
域が、Ｐウェル領域ＰＷ０内（Ｎ型拡散領域ＦＬ２６３
（ＮＭＯＳトランジスタＮ１１のドレイン、ＮＭＯＳト
ランジスタＮ１３のソース））及びＰウェル領域ＰＷ１
内（Ｎ型拡散領域ＦＬ２６９（ＮＭＯＳトランジスタＮ
１９のソース））に分けて形成される。同様にして、記
憶端子Ｎｂとなるアルミ配線ＡＬ６１に電気的に接続さ
れるＮ型拡散領域が、Ｐウェル領域ＰＷ０内（Ｎ型拡散
領域ＦＬ２６７（ＮＭＯＳトランジスタＮ１７のソー
ス））及びＰウェル領域ＰＷ１内（Ｎ型拡散領域ＦＬ２
６５（ＮＭＯＳトランジスタＮ１２のドレイン、ＮＭＯ
ＳトランジスタＮ１５のソース））に分けて形成され
る。

【０１２８】その結果、α線や中性子線によって発生し
た電子が、Ｐウエル領域ＰＷ０，ＰＷ１のうち一方のＰ
ウエル領域に形成したＮ型拡散領域に収集された場合
に、Ｎウエル領域ＮＷが介在することにより上記電子の
発生による影響が防止される他方のＰウエル領域に形成
したＮ型拡散領域から放出されることにより、実施の形
態４と同様、ソフトエラー耐性が向上するという効果が
ある。

【０１２９】加えて、図１７〜図２０に示すように、Ｎ
ＭＯＳトランジスタＮ１１，Ｎ１３，Ｎ１４，Ｎ１７及
びＮ１８は、一方のＰウエル領域ＰＷ０内に形成し、Ｎ
ＭＯＳトランジスタＮ１２，Ｎ１５，Ｎ１６，Ｎ１９及
びＮ２０は、他方のＰウエル領域ＰＷ１内に形成し、ビ
ット線の配線方向をＰウェル領域ＰＷ０，ＰＷ１の分離
形成方向）に直交する方向に設定することにより、実施
の形態１と同様、カラム線を用いた低消費電力型の従来
の２ポートメモリセルと比べてビット線の配線長を短く
でき、その結果、アクセスタイムの高速化を図ることが
できる。

【０１３０】また、カラム線ＣＬ１，ＣＬ２（図１９の
コラム線ＣＬ１２，ＣＬ２２）の配線方向をＰウェル領
域ＰＷ０，ＰＷ１の分離並置方向に直交する方向に設定
することにより、ビット線ＢＬ１，ＢＬ２と同様にカラ
ム線ＣＬ１，ＣＬ２の配線長を短くすることができる。
さらに、ワード線ＷＬ１，ＷＬ２（ＷＬ１１〜ＷＬ１
３，ＷＬ２１〜ＷＬ２３）をＰウェル領域ＰＷ０，ＰＷ
１の分離並置方向に平行にレイアウト配置することによ
り、ビット線ＢＬ１，ＢＬ２と直交するレイアウト上の
良好な位置関係を保つことができる。

【０１３１】また、ＮＭＯＳトランジスタＮ１１，Ｎ１
３及びＮ１４並びにＮＭＯＳトランジスタＮ１７及びＮ
１８それぞれを同一のＰウェル領域ＰＷ０内に、ＮＭＯ
ＳトランジスタＮ１２，Ｎ１５及びＮ１６並びにＮＭＯ
ＳトランジスタＮ１９及びＮ２０をそれぞれ同一のＰウ
ェル領域ＰＷ１内に形成することにより、隣接する３個
あるいは２個のＮＭＯＳトランジスタ間でソースあるい
はドレインとなる拡散領域ＦＬを共有するレイアウト構
成が実現でき、その結果、集積度の向上を図ることがで
きる。加えて、ＮＭＯＳトランジスタＮ１１，Ｎ１３及
びＮ１４、Ｎ１７及びＮ１８、Ｎ１２，Ｎ１５及びＮ１
６並びにＮ１９及びＮ２０をそれぞれ略一直線上にレイ
アウト配置することにより、無駄領域を減らして集積度
の向上を図ることができる。

【０１３２】また、ポリシリコン配線ＰＬ１１〜ＰＬ１
６の形成方向が同一方向になるので、ゲート寸法の制御
が容易になる。加えて、ポリシリコン配線ＰＬ１１及び
ＰＬ１６（ＭＯＳトランジスタＮ１１，Ｐ１１，Ｎ１６
及びＮ２０）、ポリシリコン配線ＰＬ１３及びＰＬ１５
（ＮＭＯＳトランジスタＮ１３，Ｎ１７，Ｎ１５及びＮ
１９）、ポリシリコン配線ＰＬ１２及びＰＬ１４（ＭＯ
ＳトランジスタＮ１２，Ｐ１２，Ｎ１４及びＮ１８）が
それぞれ一直線上に沿ってレイアウト配置されるため、
ポリシリコン配線ＰＬの形成に伴う無駄領域がなくな
り、面積の縮減が図れる。

【０１３３】なお、図１７〜図２０において、説明の都
合上、ＢＬ１１，ＢＬ２１，バーＢＬ１１，バーＢＬ２
１をビット線として説明したが本来のビット線はビット
線ＢＬ１２，ＢＬ２２，バーＢＬ１２，バーＢＬ２２が
相当し、ビット線ＢＬ１１，ＢＬ２１，バーＢＬ１１，
バーＢＬ２１は中間的に設けられる金属配線である。同
様にして、ワード線ＷＬ１１，ＷＬ１２，ＷＬ２１，Ｗ
Ｌ２２、コラム線ＣＬ１１，コラム線ＣＬ２１、電源配
線ＬＶ１，及びグランド配線ＬＧ１，ＬＧ２は、ワード
線ＷＬ１３，ＷＬ２３、コラム線ＣＬ１２，ＣＬ２２、
電源配線ＬＶ２、グランド配線ＬＧ３に電気的に接続す
るための中間的に設けられる金属配線である。

【０１３４】＜その他＞上述した実施の形態１〜５で述
べたＮウェル領域ＮＷ、Ｐウェル領域ＰＷ０，ＰＷ１は
バルク半導体基板の上層部に形成される一般的なウェル
領域は勿論、少なくとも表面が絶縁性の基板と、上記基
板の表面上に配設された半導体層とからなるＳＯＩ基板
における上記半導体層にそれぞれ形成される素子形成領
域を含んだ概念である。

【０１３５】

【発明の効果】以上説明したように、この発明に係る請
求項１記載の半導体記憶装置において、第１及び第２の
第２種ウェル領域は、第１種ウェル領域を挟んで第１の
方向に並置され、第１及び第２のビット線は第１の方向
と略直交した第２の方向に延びて形成されるため、第１
及び第２の第２種ウェル領域の形成が第１及び第２のビ
ット線の配線長に何ら影響を与えない。

【０１３６】その結果、第１及び第２のビット線の配線
長を短く形成することができるため、請求項１記載の半
導体記憶装置は良好なアクセスタイムを維持することが
できる。

【０１３７】請求項２記載の半導体記憶装置において、
互いに直列に接続される第１，第３及び第４の第１種電
界効果トランジスタを同一の第１の第２種ウェル領域に
形成することにより、隣接する電界効果トランジスタ間
で一方電極あるいは他方電極となる拡散領域を共有する
レイアウト構成が実現でき、その結果、集積度の向上を
図ることができる。

【０１３８】請求項３記載の半導体記憶装置において、
第１及び第２の第２種ウェル領域並びに第１種ウェル領
域に跨る３個の電界効果トランジスタを略一直線上に並
んでレイアウト配置することにより、無駄領域を減らし
て集積度の向上を図ることができる。

【０１３９】請求項４記載の半導体記憶装置において、
第１及び第２の第２種ウェル領域にそれぞれ形成される
３個の電界効果トランジスタを略一直線上に並んでレイ
アウト配置することにより、無駄領域を減らして集積度
の向上を図ることができる。

【０１４０】請求項５記載の半導体記憶装置おいて、第
１及び第２の列選択信号線を第２の方向に延びて形成す
ることにより、第１及び第２の第２種ウェル領域の形成
が第１及び第２の列選択信号線の配線長に何ら影響を与
えず、第１及び第２の列選択信号線の配線長を短く形成
することができる。

【０１４１】請求項６記載の半導体記憶装置において、
行選択信号線を第１及び第２の第２種ウェル領域の分離
並置方向である第１の方向に延びて形成することによ
り、第２の方向に伸びて形成される第１及び第２のビッ
ト線と略直交する良好なレイアウト上の位置関係を保つ
ことができる。

【０１４２】請求項７記載の半導体記憶装置は、第３及
び第５の第１種電界効果トランジスタの制御電極を共通
に形成されるポリシリコン層を行選択信号線として利用
することにより、形成すべき層の数を減少させて装置の
コスト低減を図ることができる。

【０１４３】請求項８記載の半導体記憶装置は、第１及
び第２のビット線を互いに隣接するメモリセル間で共有
することにより、第１及び第２のビット線間隔を広くと
ることにより、配線間容量の低減に伴いアクセスタイム
の向上を図ることができる。

【０１４４】請求項９記載の半導体記憶装置は、第１の
記憶端子に一方電極が接続される第１及び第３の第１種
電界効果トランジスタを第２及び第１の第２種ウェル領
域にそれぞれ分けて形成し、第２の記憶端子に一方電極
が接続される第２及び第５の第１種電界効果トランジス
タを第１及び第２の第２種ウェル領域にそれぞれ分けて
形成している。

【０１４５】したがって、α線や中性子線によって発生
した電子が、第１及び第２の第２種ウエル領域のうち一
方の第２種ウエル領域に形成した第１〜第３及び第５の
第１種電界効果トランジスタの一方電極領域に収集され
た場合に、第１種ウエル領域が介在することにより上記
電子の発生による影響が防止される他方の第２種ウエル
領域に形成した第１〜第３及び第５の第１種電界効果ト
ランジスタの一方電極領域から放出される。例えば、第
２の第２種ウエル領域内の第１の第１種電界効果トラン
ジスタの一方電極領域に収集された電子は第１の記憶端
子を介して第１の第２種ウエル領域内の第３の第１種電
界効果トランジスタの一方電極領域から放出され、第１
の第２種ウエル領域内の第２の第１種電界効果トランジ
スタの一方電極領域に収集された電子は第２の記憶端子
を介して第１の第２種ウエル領域内の第５の第１種電界
効果トランジスタの一方電極領域から放出される。

【０１４６】このような動作により、第１及び第２の記
憶端子の保持データを反転させようとする電子の発生が
相殺されるため、データの反転が起こりにくくなり、そ
の結果、ソフトエラー耐性が向上するという効果を奏す
る。

【０１４７】請求項１０記載の半導体記憶装置は、第１
の記憶端子に一方電極が接続される第３及び第９の第１
種電界効果トランジスタを第１及び第２の第２種ウェル
領域にそれぞれ分けて形成し、第２の記憶端子に一方電
極が接続される第５及び第７の第１種電界効果トランジ
スタを第２及び第１の第２種ウェル領域にそれぞれ分け
て形成している。

【０１４８】したがって、請求項９記載の半導体記憶装
置と同様の動作により、第１及び第２の記憶端子の保持
データを反転させようとする電子の発生が相殺されるた
め、データの反転が起こりにくくなり、その結果、ソフ
トエラー耐性が向上するという効果を奏する。

【０１４９】請求項１１記載の半導体記憶装置は、ＳＯ
Ｉ基板に形成されるメモリセル構造において、良好なア
クセスタイムを維持することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１であるＳＲＡＭのメ
モリセルの全層におけるレイアウト構成を平面視した説
明図である。

【図２】 主として図１の第１アルミ配線層下のレイア
ウト構成を平面視した説明図である。

【図３】 主として図１の第２アルミ配線層のレイアウ
ト構成を平面視した説明図である。

【図４】 主として図１の第３アルミ配線層のレイアウ
ト構成を平面視した説明図である。

【図５】 図１〜図４で示した実施の形態１のメモリセ
ルの等価回路を示す回路図である。

【図６】 この発明の実施の形態２であるＳＲＡＭのメ
モリセルの全層におけるレイアウト構成を平面視した説
明図である。

【図７】 主として図６の第１アルミ配線層下のレイア
ウト構成を平面視した説明図である。

【図８】 主として図６の第２アルミ配線層のレイアウ
ト構成を平面視した説明図である。

【図９】 この発明の実施の形態３であるＳＲＡＭのメ
モリセルの全層におけるレイアウト構成を平面視した説
明図である。

【図１０】 主として図９の第１アルミ配線層下のレイ
アウト構成を平面視した説明図である。

【図１１】 主として図９の第２アルミ配線層のレイア
ウト構成を平面視した説明図である。

【図１２】 実施の形態３における隣接するメモリセル
間のレイアウト構成を示す説明図である。

【図１３】 この発明の実施の形態４であるＳＲＡＭの
メモリセルの全層におけるレイアウト構成を平面視した
説明図である。

【図１４】 主として図１３の第１アルミ配線層下のレ
イアウト構成を平面視した説明図である。

【図１５】 主として図１３の第２アルミ配線層のレイ
アウト構成を平面視した説明図である。

【図１６】 主として図１３の第３アルミ配線層のレイ
アウト構成を平面視した説明図である。

【図１７】 この発明の実施の形態５であるＳＲＡＭの
メモリセルの全層におけるレイアウト構成を平面視した
説明図である。

【図１８】 主として図１７の第１アルミ配線層下のレ
イアウト構成を平面視した説明図である。

【図１９】 主として図１７の第２アルミ配線層のレイ
アウト構成を平面視した説明図である。

【図２０】 主として図１７の第３アルミ配線層のレイ
アウト構成を平面視した説明図である。

【図２１】 図１７〜図２０で示した実施の形態５のメ
モリセルの等価回路を示す回路図である。

【図２２】 従来の半導体記憶装置の下地部分のレイア
ウト構成を平面視した説明図である。

【図２３】 従来の半導体記憶装置の上地部分のレイア
ウト構成を平面視した説明図である。

【図２４】 従来の半導体記憶装置の記憶セルのレイア
ウト構成を示す説明図である。

【符号の説明】

ＢＬ１，ＢＬ２，（正相）ビット線、バーＢＬ１，バー
ＢＬ２ 逆相ビット線、ＣＬ１，ＣＬ２ カラム線、Ｆ
Ｌ１００，ＦＬ１０１，ＦＬ１１０，ＦＬ１１１，ＦＬ
１２０，ＦＬ１２１，ＦＬ１３０，ＦＬ１３１ Ｐ型拡
散領域、ＦＬ２００，ＦＬ２０１，ＦＬ２１０〜ＦＬ２
１３，ＦＬ２２０，ＦＬ２２１，ＦＬ２４１〜ＦＬ２４
６，ＦＬ２５１〜ＦＬ２５３，ＦＬ２５５，ＦＬ２６１
〜ＦＬ２７０，ＦＬ２７４，ＦＬ２７６，ＦＬ２７８，
ＦＬ２８０ Ｎ型拡散領域、Ｎ１〜Ｎ６，Ｎ１１〜Ｎ２
０ ＮＭＯＳトランジスタ、ＮＷ Ｎウェル領域、Ｐ
１，Ｐ２，Ｐ１１，Ｐ１２ ＰＭＯＳトランジスタ、Ｐ
Ｌ１〜ＰＬ６，ＰＬ１Ａ，ＰＬ２Ａ，ＰＬ１１〜ＰＬ１
７，ＰＬ３５ ポリシリコン配線、ＰＷ０，ＰＷ１Ｐウ
ェル領域、ＷＬ，ＷＬ１，ＷＬ２ ワード線。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 互いに交叉接続された第１及び第２のイ
   ンバータを含むメモリセルを有する半導体記憶装置であ
   って、 第１の導電型が第１種、第２の導電型が第２種でそれぞ
   れ定義され、 前記第１のインバータは第１の第１種電界効果トランジ
   スタ及び第１の第２種電界効果トランジスタからなり、 前記第２のインバータは第２の第１種電界効果トランジ
   スタ及び第２の第２種電界効果トランジスタからなり、 前記第１のインバータの出力部は前記第１の第１種電界
   効果トランジスタの一方電極と前記第１の第２種電界効
   果トランジスタの一方電極との接続部を含み、入力部は
   前記第１の第１種電界効果トランジスタの制御電極と前
   記第１の第２種電界効果トランジスタの制御電極との接
   続部を含み、 前記第２のインバータの出力部は前記第２の第１種電界
   効果トランジスタの一方電極と前記第２の第２種電界効
   果トランジスタの一方電極との接続部を含み、入力部は
   前記第２の第１種電界効果トランジスタの制御電極と前
   記第２の第２種電界効果トランジスタの制御電極との接
   続部を含み、 前記メモリセルは、 前記第１のインバータの出力部及び前記第２のインバー
   タの入力部に電気的に接続される第１の記憶端子に一方
   電極が接続され、行選択信号線に制御電極が接続され
   る、第３の第１種電界効果トランジスタと、 前記第３の第１種電界効果トランジスタの他方電極に一
   方電極が接続され、第１のビット線に他方電極が接続さ
   れ、第１の列選択信号線に制御電極が接続される、第４
   の第１種電界効果トランジスタと、 前記第２のインバータの出力部及び前記第１のインバー
   タの入力部に電気的に接続される第２の記憶端子に一方
   電極が接続され、前記行選択信号線に制御電極が接続さ
   れる、第５の第１種電界効果トランジスタと、 前記第５の第１種電界効果トランジスタの他方電極に一
   方電極が接続され、第２のビット線に他方電極が接続さ
   れ、第２の列選択信号線に制御電極が接続される、第６
   の第１種電界効果トランジスタとをさらに含み、 前記第１及び第２の第１種電界効果トランジスタのうち
   一方は第１の第２種ウェル領域に形成され、他方は第２
   の第２種ウェル領域に形成され、 前記第３及び第４の第１種電界効果トランジスタは前記
   第１の第２種ウェル領域に形成され、 前記第５及び第６の第１種電界効果トランジスタは前記
   第２の第２種ウェル領域に形成され、 前記第１，第２の第２種電界効果トランジスタは第１種
   ウェル領域に形成され、 前記第１及び第２の第２種ウェル領域は、前記第１種ウ
   ェル領域を挟んで第１の方向に並置され、前記第１及び
   第２のビット線は前記第１の方向と略直交した第２の方
   向に延びて形成されることを特徴とする、半導体記憶装
   置。
2. 【請求項２】 請求項１記載の半導体記憶装置であっ
   て、 前記第１の第１種電界効果トランジスタは前記第１の第
   ２種ウェル領域に形成され、 前記第２の第１種電界効果トランジスタは前記第２の第
   ２種ウェル領域に形成される、半導体記憶装置。
3. 【請求項３】 請求項２記載の半導体記憶装置であっ
   て、 前記第１及び第６の第１種電界効果トランジスタ並びに
   前記第１の第２種電界効果トランジスタは前記第１の方
   向に沿って略一直線上に並んでレイアウト配置され、 前記第２及び第４の第１種電界効果トランジスタ並びに
   前記第２の第２種電界効果トランジスタは前記第１の方
   向に沿って略一直線上に並んでレイアウト配置される、
   半導体記憶装置。
4. 【請求項４】 請求項２あるいは請求項３記載の半導体
   記憶装置であって、前記第１，第３及び第４の第１種電
   界効果トランジスタは前記第２の方向に沿って略一直線
   上に並んでレイアウト配置され、 前記第２，第５及び第６の第１種電界効果トランジスタ
   は前記第２の方向に沿って略一直線上に並んでレイアウ
   ト配置される、半導体記憶装置。
5. 【請求項５】 請求項１ないし請求項４のうち、いずれ
   か記載の半導体記憶装置であって、 前記第１及び第２の列選択信号線は前記第２の方向に延
   びて形成される、半導体記憶装置。
6. 【請求項６】 請求項１ないし請求項５のうち、いずれ
   かに記載の半導体記憶装置であって、 前記行選択信号線は前記第１の方向に延びて形成され
   る、半導体記憶装置。
7. 【請求項７】 請求項１ないし請求項６のうち、いずれ
   か１項に記載の半導体記憶装置であって、 前記第３及び第５の第１種電界効果トランジスタの制御
   電極は前記第１の第２種ウェル領域から前記第２の第２
   種ウェル領域にかけて共通に形成されるポリシリコン層
   を含む、半導体記憶装置。
8. 【請求項８】 請求項１ないし請求項７のうち、いずれ
   か１項に記載の半導体記憶装置であって、 前記メモリセルは互いに隣接する複数のメモリセルを含
   み、 前記複数のメモリセルそれぞれの前記第１及び第２のビ
   ット線をメモリセル領域の境界近傍に形成することによ
   り、互いに隣接するメモリセル間で前記第１及び第２の
   ビット線を共有する、半導体記憶装置。
9. 【請求項９】 請求項１記載の半導体記憶装置であっ
   て、 前記第１の第１種電界効果トランジスタは前記第２の第
   ２種ウェル領域に形成され、 前記第２の第１種電界効果トランジスタは前記第１の第
   ２種ウェル領域に形成される、半導体記憶装置。
10. 【請求項１０】 請求項１記載の半導体記憶装置であっ
    て、 前記行選択信号線は第１及び第２の行選択信号線を含
    み、 前記第１のビット線は第１の正相ビット線及び第１の逆
    相ビット線を含み、 前記第２のビット線は第２の正相ビット線及び第２の逆
    相ビット線を含み、 前記第３の第１種電界効果トランジスタの制御電極は前
    記第１の行選択信号線に接続され、 前記第４の電界効果トランジスタの他方電極は前記第１
    の正相ビット線に接続され、 前記第５の第１種電界効果トランジスタの制御電極は前
    記第２の行選択信号線に接続され、 前記第６の電界効果トランジスタの他方電極は前記第２
    の逆相ビット線に接続され、 前記メモリセルは、 前記第２の記憶端子に一方電極が接続され、前記第１の
    行選択信号線に制御電極が接続される、第７の第１種電
    界効果トランジスタと、 前記第７の第１種電界効果トランジスタの他方電極に一
    方電極が接続され、第１の逆相ビット線に他方電極が接
    続され、前記第１の列選択信号線に制御電極が接続され
    る、第８の第１種電界効果トランジスタと、 前記第１の記憶端子に一方電極が接続され、前記第２の
    行選択信号線に制御電極が接続される、第９の第１種電
    界効果トランジスタと、 前記第９の第１種電界効果トランジスタの他方電極に一
    方電極が接続され、第２の正相ビット線に他方電極が接
    続され、前記第２の列選択信号線に制御電極が接続され
    る、第１０の第１種電界効果トランジスタとを含み、 前記第７及び第８の第１種電界効果トランジスタは前記
    第１の第２種ウェル領域に形成され、 前記第９及び第１０の第１種電界効果トランジスタは前
    記第２の第２種ウェル領域に形成され、 前記第１及び第２の正相ビット線並びに前記第１及び第
    ２の逆相ビット線は前記第２の方向に延びて形成され
    る、半導体記憶装置。
11. 【請求項１１】 請求項１ないし請求項１０のうち、い
    ずれか１項に記載の半導体記憶装置であって、 前記第１種ウェル領域並びに前記第１及び第２の第２種
    ウェル領域は、少なくとも表面が絶縁性の基板と、前記
    基板の表面上に配設された半導体層とからなるＳＯＩ基
    板における前記半導体層にそれぞれ形成される素子形成
    領域を含む、半導体記憶装置。