JP2014164777A - Ｓｒａｍ - Google Patents

Abstract

【課題】低消費電力かつ高速動作が可能であるＳＲＡＭを提供すること。
【解決手段】ビット線電位検知回路２は、メモリセルアレイ１に接続されるビット線対ＢＬ＿１〜ＢＬ＿Ｎの一方のビット線がグランド電位ＶＳＳで放電されたことを検出する。ワード線ドライバ３は、クロック信号ＣＬＫに応じてドライバ電源ＶＷＬの電位をメモリセルアレイ１に接続されるワード線ＷＬに出力する。ワード線ドライバ３がドライバ電源ＶＷＬの電位の出力を開始してから第１の時間までは電源電位ＶＤＤを、第１の時間の経過後は高電位側電源電位ＣＶＤＤを、ビット線対ＢＬ＿１〜ＢＬ＿Ｎの一方のビット線がそれぞれグランド電位ＶＳＳまで放電されたら電源電位ＶＤＤを、ドライバ電源ＶＷＬの電位として出力する。
【選択図】図１

Description

本発明はＳＲＡＭに関し、例えば低電圧駆動のＳＲＡＭに関する。

近年、携帯電話などのモバイル機器の発達に伴い、これらに搭載される半導体装置に対する低電力化の要求が高まっている。ＳＲＡＭ（Static Random Access Memory）は、半導体装置の主要な構成要素であるため、特に低電力化が求められている。ＳＲＡＭの動作電力を削減するには、電源電位を低下させることが効果的である。

しかし、ＳＲＡＭにおいて電源電位を低下させると、ＳＲＡＭを安定に動作させるための動作マージンが低下してしまう。結果として歩留まりの低下に繋がるので、電源電位を一定電位以下に低下させることは困難であった（非特許文献１）。

こうした問題点を克服するための手法として、例えば、ＳＲＡＭのメモリセルに供給する電源電位を、周辺回路の電源電位よりも高い電位とすることで、読み出し動作時の動作マージンを向上させる手法が提案されている（非特許文献２）。また、データの書込み時において、メモリセルに印加される電源電位をワード線電位よりも低くなるように制御することで、書込みマージンを改善する手法も提案されている（非特許文献３）。

他に、データの読み出しエラーを防止するため、ワード線の電位をトランジスタの閾値に応じて電源電位よりも昇圧し、昇圧されたワード線の電位をワード線電圧レベル検出回路で検出する手法が提案されている（特許文献１）。また、ＳＲＡＭのデータの書き込み動作の安定化と消費電力の低減のため、書き込み時のワード線の電位を電源電位よりも昇圧してデータを書き込む手法が提案されている（特許文献２）。更に、ワード線電位の変化を検出し、その後ビット線の電位を検出して、書き込み動作を停止する手法が提案されている（特許文献３）。

特開２００１−８４７６４号公報 特開平９−１７１６８９号公報 特開平１１−４５５７９号公報

Y.H. Chen et al., "A 0.6V 45nm Adaptive Dual-rail SRAM Compiler Circuit Design for Lower VDD_min VLSIs", 2008 Symposium on VLSI Circuits Digest of Technical Papers, 2008. Yasuhiro Morita et al., "A Vth-Variation-Tolerant SRAM with 0.3-V Minimum Operation Voltage for Memory-Rich SoC under DVS Environment", 2006 Symposium on VLSI Circuits Digest of Technical Papers, 2006. Masanao Yamaoka et al., "Low-Power Embedded SRAM Modules with Expanded Margins for Writing", International Solid-State Circuits Conference 2005, February 9, 2005.

ところが、発明者は、上述の手法には以下に示す問題点があることを見出した。非特許文献２では、読み出し時のワード線の電位は通常の電源電位である。そのため、メモリセルの低電位側アクセストランジスタのゲート−ソース間電位も電源電位まで低下する。これにより、読み出し時のセル電流が低下し、読み出し速度が低下してしまう。特許文献１〜３に記載の手法についても、上述の読み出し速度の低下を防止することはできず、非特許文献２での問題を解決することはできない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、ＳＲＡＭは、メモリセルアレイに接続される１又は複数のビット線対の一方のビット線が第１の電位まで放電されたことを検出するビット線電位検知回路と、タイミング信号に応じて電源電位を前記メモリセルアレイに接続されるワード線に出力するワード線ドライバと、前記ワード線ドライバが前記電源電位の出力を開始してから第１の時間までは前記第１の電位よりも高い第２の電位を、前記第１の時間の経過後は前記第２の電位よりも高い第３の電位を、前記１又は複数のビット線対の一方のビット線がそれぞれ前記第１の電位まで放電されたら前記第２の電位を、前記電源電位として出力する電源電位制御回路と、を備えるものである。

一実施の形態によれば、ＳＲＡＭは、低消費電力かつ高速動作が可能である。

実施の形態１にかかるＳＲＡＭ１００の構成を模式的に示すブロック図である。 実施の形態１にかかるＳＲＡＭ１００のメモリセル１ａの構成を示す回路図である。 実施の形態１にかかるＳＲＡＭ１００のビット線電位検知回路２の構成を模式的に示すブロック図である。 実施の形態１にかかるＳＲＡＭ１００の電源電位制御回路１０の構成を模式的に示すブロック図である。 実施の形態１にかかるＳＲＡＭ１００の動作を示すタイミングチャートである。 読み出し時にワード線ＷＬの電位を電源電位ＶＤＤのままにした場合の比較例におけるビット線遅延の分布を示す図である。 実施の形態１にかかるＳＲＡＭ１００におけるビット線遅延の分布を示す図である。 実施の形態１にかかるＳＲＡＭ１００の動作範囲を示す図である。 実施の形態２にかかるＳＲＡＭ２００の構成を模式的に示すブロック図である。 ワード線電位検知回路５の構成を模式的に示すブロック図である。 電源電位制御回路２０の構成を模式的に示すブロック図である。 実施の形態２にかかるＳＲＡＭ２００の動作を示すタイミングチャートである。 実施の形態３にかかるＳＲＡＭ３００の構成を模式的に示すブロック図である。 電源電位制御回路３０の構成を模式的に示すブロック図である。 実施の形態３にかかるＳＲＡＭ３００の読み出し時の動作を示すタイミングチャートである。 実施の形態３にかかるＳＲＡＭ３００の書き込み時の動作を示すタイミングチャートである。 実施の形態４にかかるＳＲＡＭ４００の構成を模式的に示すブロック図である。 任意のメモリセルアレイ／カラムセレクタ部ＭＣ＿ｊの構成を示すブロック図である。 任意のメモリセルアレイ／カラムセレクタ部ＭＣ＿ｊのカラムセレクタ６の構成を模式的に示すブロック図である。 実施の形態５にかかるＳＲＡＭ５００の構成を模式的に示すブロック図である。 任意のメモリセルアレイ／カラムセレクタ部ＭＣｂ＿ｊの構成を示すブロック図である。 任意のメモリセルアレイ／カラムセレクタ部ＭＣｂ＿ｊのメモリセルアレイ８及びカラムセレクタ９の要部の構成を示す回路図である。 実施の形態５にかかるＳＲＡＭ５００の書き込み時の動作を示すタイミングチャートである。 切替回路１３の構成例である切替回路１３ａの構成を模式的に示す回路図である。 切替回路１３の構成転換例である切替回路１３ｂの構成を模式的に示す回路図である。

以下、図面を参照して実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。

実施の形態１
まず、実施の形態１にかかるＳＲＡＭ１００について説明する。図１は、実施の形態１にかかるＳＲＡＭ１００の構成を模式的に示すブロック図である。ＳＲＡＭ１００は、メモリセルアレイ１、ビット線電位検知回路２、ワード線ドライバ３、読み出し書き込み回路４及び電源電位制御回路１０を有する。メモリセルアレイ１は、電源電位として、高電位側電源電位ＣＶＤＤが供給される。電源電位制御回路１０は、電源電位として電源電位ＶＤＤ及び高電位側電源電位ＣＶＤＤが供給される。また、図示しないが、ビット線電位検知回路２、ワード線ドライバ３及び読み出し書き込み回路４には、電源電位として、電源電位ＶＤＤが供給される。以下、特に図示しないブロック、回路素子には、電源電位として電源電位ＶＤＤが供給されるものとする。

メモリセルアレイ１、ビット線電位検知回路２及び読み出し書き込み回路４は、ビット線対ＢＬ＿１〜ＢＬ＿Ｎ（Ｎは、１以上の整数）を介して接続される。ビット線対ＢＬ＿１〜ＢＬ＿Ｎは、それぞれ２本のビット線を有する。以下では、任意のビット線対ＢＬ＿ｋ（ｋは、１≦ｋ≦Ｎの整数）が有するビット線を、ビット線ＢＬＴ＿ｋ及びビット線ＢＬＢ＿ｋとする。例えば、ビット線対ＢＬ＿１は、ビット線ＢＬＴ＿１及びビット線ＢＬＢ＿１を有する。また、例えば、ビット線対ＢＬ＿Ｎは、ビット線ＢＬＴ＿Ｎ及びビット線ＢＬＢ＿Ｎを有する。

なお、図面の簡略化のため、図１では、ビット線対ＢＬ＿１（ビット線ＢＬＴ＿１及びビット線ＢＬＢ＿１）及びビット線対ＢＬ＿Ｎ（ビット線ＢＬＴ＿Ｎ及びビット線ＢＬＢ＿Ｎ）を表示し、ビット線対ＢＬ＿２（ビット線ＢＬＴ＿２及びビット線ＢＬＢ＿２）〜ＢＬ＿Ｎ−１（ビット線ＢＬＴ＿Ｎ−１及びビット線ＢＬＢ＿Ｎ−１）を省略している。

メモリセルアレイ１は、複数のメモリセル１ａを有する。１組のビット線対には、複数のメモリセル１ａが接続される。なお、図１において、ワード線ドライバ３に接続するワード線ＷＬは、１つのように表記されているが、実質は複数であり、１組のビット線対に接続された複数のメモリセル１ａに対して、それぞれ異なるワード線が接続される。

例えば、１組のビット線対には、Ｍ（Ｍは、２以上の整数）個のメモリセル１ａが接続される。この場合、ワード線ＷＬは、複数のワード線ＷＬ＿１〜ＷＬ＿Ｍを含むものとして理解できる。つまり、ワード線ＷＬ＿１〜ＷＬ＿Ｍは、Ｍ個のメモリセル１ａそれぞれと重複することなく接続される。

ここで、メモリセル１ａの構成について説明する。図２は、実施の形態１にかかるＳＲＡＭ１００のメモリセル１ａの構成を示す回路図である。メモリセル１ａは、１組のビット線対と接続される。図２では、説明を一般化するため、メモリセル１ａは、任意のビット線対ＢＬ＿ｋ（ビット線ＢＬＴ＿ｋ及びビット線ＢＬＢ＿ｋ）と接続されるものとして説明する。

メモリセル１ａは、ＮＭＯＳトランジスタＮＣ１〜ＮＣ４、ＰＭＯＳトランジスタＰＣ１及びＰＣ２を有する。ＰＭＯＳトランジスタＰＣ１及びＮＭＯＳトランジスタＮＣ１は、ドレイン及びゲート同士が相互接続され、インバータを構成する。ＰＭＯＳトランジスタＰＣ２及びＮＭＯＳトランジスタＮＣ２は、ドレイン及びゲート同士が相互接続され、インバータを構成する。

ＰＭＯＳトランジスタＰＣ１及びＮＭＯＳトランジスタＮＣ１のドレインとビット線ＢＬＴ＿ｋとは、ＮＭＯＳトランジスタＮＣ３を介して接続される。また、ＰＭＯＳトランジスタＰＣ１及びＮＭＯＳトランジスタＮＣ１のドレインは、ＰＭＯＳトランジスタＰＣ２及びＮＭＯＳトランジスタＮＣ２のゲートと接続される。ＰＭＯＳトランジスタＰＣ２及びＮＭＯＳトランジスタＮＣ２のドレインとビット線ＢＬＢ＿ｋとは、ＮＭＯＳトランジスタＮＣ４を介して接続される。また、ＰＭＯＳトランジスタＰＣ２及びＮＭＯＳトランジスタＮＣ２のドレインは、ＰＭＯＳトランジスタＰＣ１及びＮＭＯＳトランジスタＮＣ１のゲートと接続される。

ＰＭＯＳトランジスタＰＣ１及びＰＣ２のソースは高電位側電源電位ＣＶＤＤが供給される。ＮＭＯＳトランジスタＮＣ１及びＮＣ２のソースは、グランド電位ＶＳＳが供給される。ＮＭＯＳトランジスタＮＣ３及びＮＣ４のゲートは、ワード線ＷＬと接続される。

続いて、ビット線電位検知回路２について説明する。ビット線電位検知回路２は、メモリセルアレイ１に接続されるビット線の電位を検知する。図３は、実施の形態１にかかるＳＲＡＭ１００のビット線電位検知回路２の構成を模式的に示すブロック図である。ビット線電位検知回路２は、Ｎ個の２入力ＮＡＮＤ回路２ａ＿１〜２ａ＿Ｎと、Ｎ入力ＡＮＤ回路２ｂと、を有する。

なお、図面の簡略化のため、図３では、２入力ＮＡＮＤ回路２ａ＿１及び２入力ＮＡＮＤ回路２ａ＿Ｎを表示し、２入力ＮＡＮＤ回路２ａ＿２〜２ａ＿Ｎ−１を省略している。それに応じて、図３では、ビット線対ＢＬ＿１のビット線ＢＬＴ＿１及びビット線ＢＬＢ＿１、ビット線対ＢＬ＿Ｎのビット線ＢＬＴ＿Ｎ及びビット線ＢＬＢ＿Ｎを表示し、ビット線対ＢＬ＿２〜ＢＬ＿Ｎ−１のビット線を省略している。

Ｎ個の２入力ＮＡＮＤ回路２ａ＿１〜２ａ＿Ｎにおいて、ＮＡＮＤ回路の一方の入力は、それぞれビット線ＢＬＴ＿１〜ＢＬＴ＿Ｎと接続され、ＮＡＮＤ回路の他方の入力は、それぞれビット線ＢＬＢ＿１〜ＢＬＢ＿Ｎと接続される。Ｎ個の２入力ＮＡＮＤ回路２ａ＿１〜２ａ＿Ｎの出力は、Ｎ入力ＡＮＤ回路２ｂのＮ入力のそれぞれと接続される。Ｎ入力ＡＮＤ回路２ｂは、ビット線の電位の検知結果を、検知信号ＡＢＬとして出力する。

続いて、電源電位制御回路１０について説明する。電源電位制御回路１０は、検知信号ＡＢＬに基づいて、ドライバ電源ＶＷＬとして電源電位ＶＤＤ又は電源電位ＶＤＤよりも高い電位を出力する。図４は、実施の形態１にかかるＳＲＡＭ１００の電源電位制御回路１０の構成を模式的に示すブロック図である。電源電位制御回路１０は、信号生成回路１１、レベル変換回路１２、切替回路１３を有する。

信号生成回路１１は、遅延回路１１１、ＡＮＤ回路１１２及び、インバータＩＮＶ１１を有する。遅延回路１１１は、入力されるクロック信号ＣＬＫに遅延を与えた遅延クロック信号ＤＣＬＫを出力する。インバータＩＮＶ１１は、検知信号ＡＢＬを反転した信号を出力する。ＡＮＤ回路１１２の入力は遅延回路１１１及びインバータＩＮＶ１１の出力と接続され、出力はレベル変換回路１２と接続される。

レベル変換回路１２は、ＡＮＤ回路１１２の出力信号のレベルを電源電位ＶＤＤから高電位側電源電位ＣＶＤＤに変換し、変換した信号を切替回路１３に出力する。

切替回路１３は、抵抗Ｒ１１、ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２、インバータＩＮＶ１２及びＩＮＶ１３を有する。インバータＩＮＶ１２の入力は、レベル変換回路１２の出力と接続される。インバータＩＮＶ１２の出力は、インバータＩＮＶ１３で反転されて、ＰＭＯＳトランジスタＭＰ１１のゲートと接続される。ＰＭＯＳトランジスタＭＰ１１のソースには電源電位ＶＤＤが印加される。ＰＭＯＳトランジスタＭＰ１１は、ゲートに印可される信号に基づいて、ドレインからドライバ電源ＶＷＬの電位として電源電位ＶＤＤを出力する。また、インバータＩＮＶ１２の出力は、ＰＭＯＳトランジスタＭＰ１２のゲートと接続される。抵抗Ｒ１１の一端には高電位側電源電位ＣＶＤＤが印加され、他端はＰＭＯＳトランジスタＭＰ１２のソースと接続される。ＰＭＯＳトランジスタＭＰ１２は、ゲートに印可される信号に基づいて、ドレインからドライバ電源ＶＷＬの電位を出力する。この際、ＰＭＯＳトランジスタＭＰ１２がオンとなった直後には、抵抗Ｒ１１での電位降下により、ドライバ電源ＶＷＬの電位は高電位側電源電位ＣＶＤＤよりも小さくなる。その後、ドライバ電源ＶＷＬの電位は徐々に大きくなり、高電位側電源電位ＣＶＤＤに到達する。なお、抵抗Ｒ１１は独立した抵抗素子に限られず、例えばＰＭＯＳトランジスタＭＰ１２の駆動能力を小さくすることで、実質的に抵抗Ｒ１１を設けることが可能である。

すなわち、電源電位制御回路１０は、検知信号ＡＢＬのレベル変化に伴って、ドライバ電源ＶＷＬの電位を電源電位ＶＤＤ又は電源電位ＶＤＤよりも高い電位に切り替える回路として構成される。

ワード線ドライバ３は、電源電位制御回路１０からのドライバ電源ＶＷＬの電位（電源電位ＶＤＤ又は電源電位ＶＤＤよりも高い電位）に基づいて、ワード線ＷＬの電位を制御する。読み出し書き込み回路４は、ビット線を介してメモリセルアレイ１の選択メモリセルの情報を読み出し、又は、選択メモリセルに情報を書き込む。

続いて、ＳＲＡＭ１００の動作について説明する。図５は、実施の形態１にかかるＳＲＡＭ１００の動作を示すタイミングチャートである。ここでは、図２に示すＮＭＯＳトランジスタＮＣ３及びＮＣ４（伝達トランジスタ）をオンにした時に、電位がグランド電位ＶＳＳに降下するビット線をビット線ＢＳとする。上述のように、ＳＲＡＭ１００はＮ対のビット線対ＢＬ＿１〜ＢＬ＿Ｎを有するので、ビット線ＢＳもＮ本存在する。よって、ビット線対ＢＬ＿１〜ＢＬ＿Ｎのそれぞれに対応するビット線ＢＳを、ビット線ＢＳ＿１〜ＢＳ＿Ｎとする。図５では、ビット線ＢＳ＿１〜ＢＳ＿Ｎの電位を表すため、符号ＢＳ＿１〜ＢＳ＿Ｎを用いている。

まず、初期状態において、データの読み出しを行うために、全てのビット線（ビット線ＢＬＴ＿１〜ＢＬＴ＿Ｎ、ビット線ＢＬＢ＿１〜ＢＬＢ＿Ｎ）は電源電位ＶＤＤにプリチャージされる。この場合、全てのビット線（ビット線ＢＬＴ＿１〜ＢＬＴ＿Ｎ、ビット線ＢＬＢ＿１〜ＢＬＢ＿Ｎ）の電位はＨＩＧＨ（電源電位ＶＤＤ）となる。つまり、ビット線ＢＳ＿１〜ＢＳ＿Ｎの電位も、この時点ではＨＩＧＨ（電源電位ＶＤＤ）である。よって、ビット線電位検知回路２のＮ個の２入力ＮＡＮＤ回路２ａ＿１〜２ａ＿Ｎの出力は、全てＬＯＷ（グランド電位ＶＳＳ）となる。そのため、検知信号ＡＢＬはＬＯＷ（グランド電位ＶＳＳ）となる。

しかし、クロック信号ＣＬＫはＬＯＷ（グランド電位ＶＳＳ）であるので、初期状態では、電源電位制御回路１０のＡＮＤ回路１１２はＬＯＷ（グランド電位ＶＳＳ）を出力する。よって、ＰＭＯＳトランジスタＭＰ１１のゲートはＬＯＷ（グランド電位ＶＳＳ）、ＰＭＯＳトランジスタＭＰ１２のゲートはＨＩＧＨ（高電位側電源電位ＣＶＤＤ）となる。従って、電源電位制御回路１０は、ドライバ電源ＶＷＬの電位として電源電位ＶＤＤを出力する。

この状態で、クロック信号ＣＬＫがグランド電位ＶＳＳから電源電位ＶＤＤに遷移すると、ワード線ドライバ３は、選択したワード線ＷＬの電位をグランド電位ＶＳＳから電源電位ＶＤＤに上昇させる（タイミングＴ１１）。

その後、遅延回路１１１により、遅延クロック信号ＤＣＬＫがグランド電位ＶＳＳから電源電位ＶＤＤに遷移する。すると、電源電位制御回路１０のＡＮＤ回路１１２はＨＩＧＨ（電源電位ＶＤＤ）を出力するので、ＰＭＯＳトランジスタＭＰ１１のゲートはＨＩＧＨ（高電位側電源電位ＣＶＤＤ）、ＰＭＯＳトランジスタＭＰ１２のゲートはＬＯＷ（グランド電位ＶＳＳ）となる。従って、電源電位制御回路１０は、ドライバ電源ＶＷＬの電位として電源電位ＶＤＤよりも高い電位を出力する。但し、抵抗Ｒ１１によって、ドライバ電源ＶＷＬの電位は徐々に上昇する。その結果、ワード線ドライバ３は、選択したワード線ＷＬの電位を電源電位ＶＤＤから電源電位ＶＤＤよりも高い電位へ上昇させる。同時に、読み出し書き込み回路４は、データの読み出しを開始する。よって、ビット線ＢＳ＿１〜ＢＳ＿Ｎの電位が降下を始める（タイミングＴ１２）。

その後、ビット線ＢＳ＿１〜ＢＳ＿Ｎの電位がビット線電位検知回路２のＮ個の２入力ＮＡＮＤ回路２ａ＿１〜２ａ＿Ｎの閾値Ｖｔｈよりも低くなると、２入力ＮＡＮＤ回路２ａ＿１〜２ａ＿Ｎの出力は全てＨＩＧＨ（電源電位ＶＤＤ）となる。なお、ビット線ＢＳ＿１〜ＢＳ＿Ｎの電位の降下速度は一様ではなく、ばらつきがある。そのため、図５では、ビット線ＢＳ＿１〜ＢＳ＿Ｎのうち、電位降下が最も速いビット線をＢＬＦ、電位降下が最も遅いビット線をＢＬＤと表示している。

その結果、検知信号ＡＢＬはＨＩＧＨ（電源電位ＶＤＤ）となる。すると、電源電位制御回路１０のＡＮＤ回路１１２はＬＯＷ（グランド電位ＶＳＳ）を出力するので、ＰＭＯＳトランジスタＭＰ１１のゲートはＬＯＷ（グランド電位ＶＳＳ）、ＰＭＯＳトランジスタＭＰ１２のゲートはＨＩＧＨ（高電位側電源電位ＣＶＤＤ）となる。よって、電源電位制御回路１０は、ドライバ電源ＶＷＬの電位として電源電位ＶＤＤを出力する。その結果、ワード線ドライバ３は、選択したワード線ＷＬの電位を電源電位ＶＤＤに降下させる（タイミングＴ１３）。

その後、クロック信号ＣＬＫが電源電位ＶＤＤからグランド電位ＶＳＳに遷移する（タイミングＴ１４）。これにともない、ワード線ＷＬの電位はグランド電位ＶＳＳに降下する。

そして、次の読み出し動作に向けて、全てのビット線（ビット線ＢＬＴ＿１〜ＢＬＴ＿Ｎ、ビット線ＢＬＢ＿１〜ＢＬＢ＿Ｎ）がプリチャージされる（タイミングＴ１５）。これに伴い、検知信号ＡＢＬは再びＬＯＷ（グランド電位ＶＳＳ）となる。

以上の動作により、ＳＲＡＭ１００では、読み出し時のワード線ＷＬの電位を、電源電位ＶＤＤから電源電位ＶＤＤよりも高い電位に上昇させることができる。そのため、ＮＭＯＳトランジスタを速やかに動作させることができ、その結果、ＬＯＷ（グランド電位ＶＳＳ）が読み出されるべきビット線を速やかに放電させることができる。

図６Ａは、読み出し時にワード線ＷＬの電位を電源電位ＶＤＤのままにした場合の比較例におけるビット線遅延の分布を示す図である。図６Ｂは、実施の形態１にかかるＳＲＡＭ１００におけるビット線遅延の分布を示す図である。図６Ａ及び図６Ｂでは、横軸はビット線遅延を示し、縦軸はビット線遅延に対応する出現確率を示す。なお、ここでいうビット線遅延とは、ＬＯＷ（グランド電位ＶＳＳ）が読み出されるべきビット線が読み出し可能になるまで放電するのに要する時間を指す。

また、図６Ａ及び図６Ｂでは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの特性をアルファベット２文字で表示している。１文字目はＮＭＯＳトランジスタの特性、２文字目はＰＭＯＳトランジスタの特性を示す。また、特性を示すアルファベットのうち、「Ｆ」は動作が速い（ＦＡＳＴ）場合、「Ｓ」は動作が遅い（ＳＬＯＷ）場合、「Ｃ」は中程度の動作（ＣＥＮＴＥＲ）の場合を指す。ビット線遅延が許容値内である範囲を「ＰＡＳＳ」、許容値を超える範囲を「ＦＡＩＬ」と表示している。

従って、「ＦＦ」はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの動作が速い場合を示している。「ＦＳ」はＮＭＯＳトランジスタの動作が速く、ＰＭＯＳトランジスタの動作が遅い場合を示している。「ＣＣ」はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの動作が中程度の場合を示している。「ＳＳ」はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの動作が遅い場合を示している。「ＳＦ」はＮＭＯＳトランジスタの動作が遅く、ＰＭＯＳトランジスタの動作が速い場合を示している。

図６Ａでは、「ＦＦ」及び「ＦＳ」では、ＮＭＯＳトランジスタの動作が速いので、読み出し時のビット線は速やかに放電され、ビット線遅延は小さい。また、「ＣＣ」では、ＮＭＯＳトランジスタの動作は「ＦＦ」及び「ＦＳ」に次いで速いので、読み出し時のビット線は比較的速やかに放電され、ビット線遅延は比較的小さい。しかし、「ＳＳ」及び「ＳＦ」では、ＮＭＯＳトランジスタの動作が遅いので、読み出し時のビット線の放電に時間を要し、ビット線遅延が大きくなってしまう。製造ばらつきの影響によっては、ビット遅延が許容値（図６Ａに線ＬＦで表示）を超えてしまう事態が生じる。ビット線遅延が許容値を超えてしまうと、データの読み出しに長時間が必要になり、又は、データの読み出しにエラーが生じてしまう。従って、図６Ａの例では、消費電力低減のために電源電位ＶＤＤの値を小さくしようとしも、ビット線遅延を許容値以内に収めるためには、電源電位ＶＤＤの下限値が制限されてしまう。

これに対し、ＳＲＡＭ１００では、読み出し時のワード線ＷＬの電位を電源電位ＶＤＤよりも高い電位に上昇させることができるので、ビット線を速やかに放電させることができる。よって、図６Ｂに示すように、ＮＭＯＳトランジスタの特性にかかわらず、ビット線遅延を小さくすることができる。また、ビット線遅延が小さくなることにより、結果として、ビット線遅延の分布の幅も小さくなる。これは、「ＦＦ」、「ＦＳ」、「ＣＣ」、「ＳＳ」及び「ＳＦ」でも同様であるが、元々の分布が大きい「ＳＳ」及び「ＳＦ」で最も顕著に表れ、次いで中程度の分布を有する「ＣＣ」に表れる。以上より、ＳＲＡＭ１００では、ビット線遅延を小さくできるので、ＮＭＯＳトランジスタの特性にかかわらず、ビット線遅延を許容値（図６Ｂに線ＬＦで表示）よりも小さな範囲に収めることができる。

図７は、実施の形態１にかかるＳＲＡＭ１００の動作範囲を示す図である。図７の縦軸は高電位側電源電位ＣＶＤＤ、横軸は電源電位ＶＤＤを示す。図７に示すように、ワード線電位を一時的に上昇させない場合には、上述のように、電源電位ＶＤＤの下限値ＶＤＤ１が制限されてしまう。そのため、この場合の動作範囲はＳ１となる。これに対し、ＳＲＡＭ１００においてワード線電位を一時的に上昇させると、電源電位ＶＤＤの下限値をＶＤＤ１よりも小さな値ＶＤＤ２とすることができる。そのため、動作範囲をＳ２だけ広げることが可能となる。

以上より、本構成によれば、ワード線電位を一時的に上昇させることで、低消費電力かつ高速動作が可能なＳＲＡＭを提供することが可能となる。

実施の形態２
次に、実施の形態２にかかるＳＲＡＭ２００について説明する。図８は、実施の形態２にかかるＳＲＡＭ２００の構成を模式的に示すブロック図である。ＳＲＡＭ２００は、実施の形態１にかかるＳＲＡＭ１００にワード線電位検知回路５を追加した構成を有する。ワード線電位検知回路５は、ワード線ＷＬに並列接続され、ワード線ＷＬの電位を検出する。また、ＳＲＡＭ２００は、実施の形態１にかかるＳＲＡＭ１００の電源電位制御回路１０を電源電位制御回路２０に置換した構成を有する。

ＳＲＡＭ２００では、ＳＲＡＭ１００と同様に、メモリセルアレイ１、ビット線電位検知回路２及び読み出し書き込み回路４は、ビット線対ＢＬ＿１〜ＢＬ＿Ｎ（Ｎは、１以上の整数）を介して接続される。ビット線対ＢＬ＿１〜ＢＬ＿Ｎは、それぞれ２本のビット線を有する。以下では、任意のビット線対ＢＬ＿ｋ（ｋは、１≦ｋ≦Ｎの整数）が有するビット線を、ビット線ＢＬＴ＿ｋ及びビット線ＢＬＢ＿ｋとする。例えば、ビット線対ＢＬ＿１は、ビット線ＢＬＴ＿１及びビット線ＢＬＢ＿１を有する。また、例えば、ビット線対ＢＬ＿Ｎは、ビット線ＢＬＴ＿Ｎ及びビット線ＢＬＢ＿Ｎを有する。

なお、図面の簡略化のため、図８では、ビット線対ＢＬ＿１（ビット線ＢＬＴ＿１及びビット線ＢＬＢ＿１）及びビット線対ＢＬ＿Ｎ（ビット線ＢＬＴ＿Ｎ及びビット線ＢＬＢ＿Ｎ）を表示し、ビット線対ＢＬ＿２（ビット線ＢＬＴ＿２及びビット線ＢＬＢ＿２）〜ＢＬ＿Ｎ−１（ビット線ＢＬＴ＿Ｎ−１及びビット線ＢＬＢ＿Ｎ−１）を省略している。

続いて、ワード線電位検知回路５について説明する。図９は、ワード線電位検知回路５の構成を模式的に示すブロック図である。ワード線電位検知回路５は、Ｍ（Ｍは１以上の整数）入力１出力のＮＡＮＤ回路５ａとＭ個のインバータＩＮＶ＿１〜ＩＮＶ＿Ｍとを有する。

なお、図面の簡略化のため、図９では、インバータＩＮＶ＿１及びインバータＩＮＶ＿Ｍを表示し、インバータＩＮＶ＿２〜ＩＮＶ＿Ｍ−１を省略している。それに応じて、図９では、ワード線ＷＬ＿１及びＷＬ＿Ｍを表示し、ワード線ＷＬ＿２〜ＷＬ＿Ｍ−１を省略している。

インバータＩＮＶ＿１〜ＩＮＶ＿Ｍのそれぞれの入力端子は、ワード線ＷＬ＿１〜ＷＬ＿Ｍと接続される。なお、図面の簡略化のため、図８ではワード線ＷＬ＿１〜ＷＬ＿Ｍをワード線ＷＬで示している。Ｍ個のインバータＩＮＶのそれぞれの出力端子は、ＮＡＮＤ回路５ａとのＭ個の入力端子とそれぞれ接続される。ＮＡＮＤ回路５ａは、出力端子から電源電位制御回路２０へ、ワード線電位検出信号ＡＷＬを出力する。

インバータＩＮＶ＿１〜ＩＮＶ＿Ｍは、例えば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成されるＣＭＯＳインバータであり、論理しきい値が電源電位ＶＤＤに近くなるように、ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタの駆動能力を小さくすることを特徴とする。これにより、ワード線電位検知回路５は、ワード線ＷＬ＿１〜ＷＬ＿Ｍのいずれかの電位が電源電位ＶＤＤの近く（インバータＩＮＶ＿１〜ＩＮＶ＿Ｍの論理しきい値）まで上昇すると、ＨＩＧＨ（電源電位ＶＤＤ）を出力する。すなわち、ワード線ＷＬ＿１〜ＷＬ＿ＭのいずれかがＨＩＧＨ（電源電位ＶＤＤ）となれば、ワード線電位検出信号ＡＷＬもＨＩＧＨ（電源電位ＶＤＤ）となる。以上の構成より、ワード線電位検知回路５は、Ｍ入力のＯＲ回路として機能する。

続いて、電源電位制御回路２０について説明する。電源電位制御回路２０は、電源電位として電源電位ＶＤＤ及び高電位側電源電位ＣＶＤＤが供給され、検知信号ＡＢＬ及びワード線電位検出信号ＡＷＬに基づいて、ドライバ電源ＶＷＬとして電源電位ＶＤＤ又は電源電位ＶＤＤよりも高い電位を出力する。図１０は、電源電位制御回路２０の構成を模式的に示すブロック図である。電源電位制御回路２０は、電源電位制御回路１０の信号生成回路１１を信号生成回路２１に置換した構成を有する。信号生成回路２１は、ＡＮＤ回路１１２及びインバータＩＮＶ１１を有する。インバータＩＮＶ１１は、電源電位制御回路１０と同様に、検知信号ＡＢＬを反転した信号を出力する。ＡＮＤ回路１１２の一方の入力にはワード線電位検出信号ＡＷＬが入力され、他方の入力はインバータＩＮＶ１１の出力と接続される。電源電位制御回路２０のその他の構成は、電源電位制御回路１０と同様であるので説明を省略する。また、ＳＲＡＭ２００のその他の構成は、ＳＲＡＭ１００と同様であるので説明を省略する。

続いて、ＳＲＡＭ２００の動作について説明する。図１１は、実施の形態２にかかるＳＲＡＭ２００の動作を示すタイミングチャートである。ここでは、図２に示すＮＭＯＳトランジスタＮＣ３及びＮＣ４（伝達トランジスタ）をオンにした時に、電位がグランド電位ＶＳＳに降下するビット線をビット線ＢＳとする。上述のように、ＳＲＡＭ２００はＮ対のビット線対ＢＬ＿１〜ＢＬ＿Ｎを有するので、ビット線ＢＳもＮ本存在する。よって、ビット線対ＢＬ＿１〜ＢＬ＿Ｎのそれぞれに対応するビット線ＢＳを、ビット線ＢＳ＿１〜ＢＳ＿Ｎとする。図１１では、ビット線ＢＳ＿１〜ＢＳ＿Ｎの電位を表すため、符号ＢＳ＿１〜ＢＳ＿Ｎを用いている。

図１１における初期状態は、図５と同様である。つまり、全てのビット線（ビット線ＢＬＴ＿１〜ＢＬＴ＿Ｎ、ビット線ＢＬＢ＿１〜ＢＬＢ＿Ｎ）の電位はＨＩＧＨ（電源電位ＶＤＤ）となる。つまり、ビット線ＢＳ＿１〜ＢＳ＿Ｎの電位も、この時点ではＨＩＧＨ（電源電位ＶＤＤ）である。よって、検知信号ＡＢＬはＬＯＷ（グランド電位ＶＳＳ）となる。クロック信号ＣＬＫはＬＯＷ（グランド電位ＶＳＳ）である。ドライバ電源ＶＷＬの電位は電源電位ＶＤＤである。また、ワード線ＷＬ（ワード線ＷＬ＿１〜ＷＬ＿Ｍ）の電位はＬＯＷ（グランド電位ＶＳＳ）であるので、ワード線電位検出信号ＡＷＬはＬＯＷ（グランド電位ＶＳＳ）となる。

この状態で、クロック信号ＣＬＫがＬＯＷ（グランド電位ＶＳＳ）からＨＩＧＨ（電源電位ＶＤＤ）に遷移すると、ワード線ドライバ３は、選択したワード線ＷＬの電位をグランド電位ＶＳＳから電源電位ＶＤＤに上昇させる（タイミングＴ２１）。

時間Δｔの経過後、ワード線ＷＬの電位が電源電位ＶＤＤに到達すると、ワード線電位検知回路５は、ワード線電位検出信号ＡＷＬをＬＯＷ（グランド電位ＶＳＳ）からＨＩＧＨ（電源電位ＶＤＤ）へ遷移させる。すると、電源電位制御回路２０のＡＮＤ回路１１２の２つの入力はＨＩＧＨ（電源電位ＶＤＤ）となる。よって、ＡＮＤ回路１１２はＨＩＧＨ（電源電位ＶＤＤ）を出力するので、ＰＭＯＳトランジスタＭＰ１１のゲートはＨＩＧＨ（高電位側電源電位ＣＶＤＤ）、ＰＭＯＳトランジスタＭＰ１２のゲートはＬＯＷ（グランド電位ＶＳＳ）となる。従って、電源電位制御回路２０は、ドライバ電源ＶＷＬの電位として電源電位ＶＤＤよりも高い電位を出力する。その結果、ワード線ドライバ３は、選択したワード線ＷＬの電位を電源電位ＶＤＤから電源電位ＶＤＤよりも高い電位に上昇させる。同時に、読み出し書き込み回路４は、データの読み出しを開始する。よって、ビット線ＢＳ＿１〜ＢＳ＿Ｎの電位が降下を始める（タイミングＴ２２）。

その後、実施の形態１と同様に、ビット線ＢＳ＿１〜ＢＳ＿Ｎの電位が閾値Ｖｔｈよりも小さくなると、検知信号ＡＢＬはＨＩＧＨ（電源電位ＶＤＤ）となる。すると、電源電位制御回路２０のＡＮＤ回路１１２はＬＯＷ（グランド電位ＶＳＳ）を出力する。なお、ビット線ＢＳ＿１〜ＢＳ＿Ｎの電位の降下速度は一様ではなく、ばらつきがある。そのため、図１１では、ビット線ＢＳ＿１〜ＢＳ＿Ｎのうち、電位降下が最も速いビット線をＢＬＦ、電位降下が最も遅いビット線をＢＬＤと表示している。

よって、電源電位制御回路２０は、実施の形態１と同様に、ドライバ電源ＶＷＬの電位として電源電位ＶＤＤを出力する。その結果、ワード線ドライバ３は、選択したワード線ＷＬの電位を電源電位ＶＤＤに降下させる（タイミングＴ２３）。

その後、クロック信号ＣＬＫがＨＩＧＨ（電源電位ＶＤＤ）からＬＯＷ（グランド電位ＶＳＳ）に遷移する（タイミングＴ２４）。これにともない、ワード線ＷＬの電位はグランド電位ＶＳＳに降下する。

これにより、ワード線電位検知回路５は、ワード線電位検出信号ＡＷＬをＨＩＧＨ（電源電位ＶＤＤ）からＬＯＷ（グランド電位ＶＳＳ）へ遷移させる（タイミングＴ２５）。タイミングＴ２５でのその他の動作は、図５のタイミングＴ１５と同様であるので、説明を省略する。

以上の動作により、ＳＲＡＭ２００では、ＳＲＡＭ１００と同様に、読み出し時のワード線ＷＬ電位を、電源電位ＶＤＤから電源電位ＶＤＤよりも高い電位に上昇させることができる。そのため、ＮＭＯＳトランジスタを速やかに動作させることができ、その結果、ＬＯＷ（グランド電位ＶＳＳ）が読み出されるべきビット線を速やかに放電させることができる。

実施の形態１にかかるＳＲＡＭ１００では、遅延回路１１１を用いて、ワード線ドライバ３に供給するドライバ電源ＶＷＬの電位を、電源電位ＶＤＤから電源電位ＶＤＤよりも高い電位へ切り替えるタイミングを制御している。ところが、遅延回路１１１による遅延時間が、ワード線ＷＬがグランド電位ＶＳＳから電源電位ＶＤＤに到達するまでの時間よりも短くなる場合が生じ得る。この場合、ワード線ＷＬの電位が電源電位ＶＤＤに到達する前に、ドライバ電源ＶＷＬの電位が電源電位ＶＤＤから電源電位ＶＤＤよりも高い電位に切り替わってしまう。その結果、ビット線の遅延や消費電力が増加する恐れがある。

これに対し本構成では、ワード線ＷＬの電位を検出しているので、ワード線ＷＬが電源電位ＶＤＤに到達したことを確実に検出することができる。よって、ワード線ＷＬの電位が電源電位ＶＤＤに到達する前に、ドライバ電源ＶＷＬの電位が電源電位ＶＤＤから電源電位ＶＤＤよりも高い電位に切り替わる事態を防止できる。よって、ＳＲＡＭ２００は、ＳＲＡＭ１００と異なり、ビット線の遅延や消費電力の増加を防止することができる。

実施の形態３
次に、実施の形態３にかかるＳＲＡＭ３００について説明する。図１２は、実施の形態３にかかるＳＲＡＭ３００の構成を模式的に示すブロック図である。ＳＲＡＭ３００は、実施の形態２にかかるＳＲＡＭ２００の電源電位制御回路２０を電源電位制御回路３０に置換した構成を有する。

ＳＲＡＭ３００では、ＳＲＡＭ１００と同様に、メモリセルアレイ１、ビット線電位検知回路２及び読み出し書き込み回路４は、ビット線対ＢＬ＿１〜ＢＬ＿Ｎ（Ｎは、１以上の整数）を介して接続される。ビット線対ＢＬ＿１〜ＢＬ＿Ｎは、それぞれ２本のビット線を有する。以下では、任意のビット線対ＢＬ＿ｋ（ｋは、１≦ｋ≦Ｎの整数）が有するビット線を、ビット線ＢＬＴ＿ｋ及びビット線ＢＬＢ＿ｋとする。例えば、ビット線対ＢＬ＿１は、ビット線ＢＬＴ＿１及びビット線ＢＬＢ＿１を有する。また、例えば、ビット線対ＢＬ＿Ｎは、ビット線ＢＬＴ＿Ｎ及びビット線ＢＬＢ＿Ｎを有する。

なお、図面の簡略化のため、図１２では、ビット線対ＢＬ＿１（ビット線ＢＬＴ＿１及びビット線ＢＬＢ＿１）及びビット線対ＢＬ＿Ｎ（ビット線ＢＬＴ＿Ｎ及びビット線ＢＬＢ＿Ｎ）を表示し、ビット線対ＢＬ＿２（ビット線ＢＬＴ＿２及びビット線ＢＬＢ＿２）〜ＢＬ＿Ｎ−１（ビット線ＢＬＴ＿Ｎ−１及びビット線ＢＬＢ＿Ｎ−１）を省略している。

続いて、電源電位制御回路３０について説明する。電源電位制御回路３０は、電源電位として電源電位ＶＤＤ及び高電位側電源電位ＣＶＤＤが供給され、検知信号ＡＢＬ及びワード線電位検出信号ＡＷＬに基づいて、ドライバ電源ＶＷＬとして電源電位ＶＤＤ又は電源電位ＶＤＤよりも高い電位を出力する。図１３は、電源電位制御回路３０の構成を模式的に示すブロック図である。電源電位制御回路３０は、電源電位制御回路２０の信号生成回路２１を信号生成回路３１に置換した構成を有する。また、電源電位制御回路３０は、電源電位制御回路２０に読み出し活性化信号生成回路３２及び書き込み活性化信号生成回路３３を追加した構成を有する。読み出し活性化信号生成回路３２は、検知信号ＡＢＬ、クロック信号ＣＬＫ及び書き込みイネーブル信号ＷＥに基づいて、読み出し活性化信号ＲＰを生成する。書き込み活性化信号生成回路３３は、検知信号ＡＢＬ、クロック信号ＣＬＫ及び書き込みイネーブル信号ＷＥに基づいて、書き込み活性化信号ＷＰを生成する。

信号生成回路３１は、ＡＮＤ回路１１２、遅延回路３１１及びＮＯＲ回路３１２を有する。遅延回路３１１は、書き込み活性化信号ＷＰに遅延を与えた信号ＤＷＰを出力する。ＮＯＲ回路３１２には、読み出し活性化信号ＲＰと、遅延回路３１１から出力される信号ＤＷＰとが入力される。ＡＮＤ回路１１２の一方の入力はワード線電位検出信号ＡＷＬが入力され、他方の入力はＮＯＲ回路３１２の出力と接続される。ＡＮＤ回路１１２の出力はレベル変換回路１２と接続される。

読み出し活性化信号生成回路３２は、インバータＩＮＶ３０及びＡＮＤ回路３２１を有する。ＡＮＤ回路３２１は、３入力１出力のＡＮＤ回路である。ＡＮＤ回路３２１には、検知信号ＡＢＬ、クロック信号ＣＬＫ及びインバータＩＮＶ３０を介して書き込みイネーブル信号ＷＥの反転信号が入力される。そして、ＡＮＤ回路３２１は、読み出し活性化信号ＲＰを出力する。

書き込み活性化信号生成回路３３は、ＡＮＤ回路３３１を有する。ＡＮＤ回路３３１は、３入力１出力のＡＮＤ回路である。ＡＮＤ回路３３１には、検知信号ＡＢＬ、クロック信号ＣＬＫ及び書き込みイネーブル信号ＷＥが入力される。そして、ＡＮＤ回路３３１は、書き込み活性化信号ＷＰを出力する。電源電位制御回路３０のその他の構成は、電源電位制御回路２０と同様であるので説明を省略する。また、ＳＲＡＭ３００のその他の構成は、ＳＲＡＭ２００と同様であるので説明を省略する。

続いて、ＳＲＡＭ３００の動作について説明する。図１４Ａは、実施の形態３にかかるＳＲＡＭ３００の読み出し時の動作を示すタイミングチャートである。図１４Ａでは、説明を一般化するため、読み出し対象のビット線として、任意のビット線対ＢＬ＿ｋのビット線ＢＬＴ＿ｋ及びビット線ＢＬＢ＿ｋを表示している。

図１４Ａにおける初期状態は、図１１と同様である。つまり、全てのビット線（ビット線ＢＬＴ＿１〜ＢＬＴ＿Ｎ、ビット線ＢＬＢ＿１〜ＢＬＢ＿Ｎ）の電位はＨＩＧＨ（電源電位ＶＤＤ）となる。すなわち、ビット線ＢＬＴ＿ｋ及びビット線ＢＬＢ＿ｋの電位はＨＩＧＨ（電源電位ＶＤＤ）となる。よって、検知信号ＡＢＬはＬＯＷ（グランド電位ＶＳＳ）となる。クロック信号ＣＬＫはＬＯＷ（グランド電位ＶＳＳ）である。ドライバ電源ＶＷＬの電位は電源電位ＶＤＤである。ワード線ＷＬ（ワード線ＷＬ＿１〜ＷＬ＿Ｍ）の電位はＬＯＷ（グランド電位ＶＳＳ）であるので、ワード線電位検出信号ＡＷＬはＬＯＷ（グランド電位ＶＳＳ）となる。よって、読み出し活性化信号ＲＰ及び書き込み活性化信号ＷＰは、ＬＯＷ（グランド電位ＶＳＳ）である。また、書き込みイネーブル信号ＷＥはＬＯＷ（グランド電位ＶＳＳ）である。

読み出し活性化信号ＲＰ及び書き込み活性化信号ＷＰはＬＯＷ（グランド電位ＶＳＳ）なので、ＮＯＲ回路３１２はＬＯＷ（グランド電位ＶＳＳ）を出力する。よって、ドライバ電源ＶＷＬの電位は、初期状態において、ＨＩＧＨ（電源電位ＶＤＤ）となる。

タイミングＴ３１での動作は、図１１のタイミングＴ２１と同様である。これにより、選択されたワード線ＷＬの電位がグランド電位ＶＳＳから電源電位ＶＤＤに上昇する。

タイミングＴ３２での動作は、図１１のタイミングＴ２２と同様である。これにより、ワード線電位検出信号ＡＷＬがＬＯＷ（グランド電位ＶＳＳ）からＨＩＧＨ（電源電位ＶＤＤ）に遷移する。従って、ワード線ドライバ３は、選択したワード線ＷＬの電位を電源電位ＶＤＤから電源電位ＶＤＤよりも高い電位に上昇させる。同時に、読み出し書き込み回路４は、データの読み出しを開始し、例えばビット線ＢＬＴ＿ｋの電位が降下を始める。

その後、実施の形態１と同様に、ビット線ＢＳ＿１〜ＢＳ＿Ｎの電位が閾値Ｖｔｈよりも小さくなると、検知信号ＡＢＬはＨＩＧＨ（電源電位ＶＤＤ）となる。この例では、図１４Ａにおいて、ビット線ＢＬＴ＿ｋの電位が閾値Ｖｔｈよりも小さくなる。この場合、読み出し活性化信号生成回路３２のＡＮＤ回路３２１の３つの入力がＨＩＧＨ（電源電位ＶＤＤ）となる。よって、読み出し活性化信号生成回路３２は、読み出し活性化信号ＲＰをＬＯＷ（グランド電位ＶＳＳ）からＨＩＧＨ（電源電位ＶＤＤ）に遷移させる。これにより、ＡＮＤ回路１１２はＬＯＷ（グランド電位ＶＳＳ）を出力する。よって、電源電位制御回路３０は、実施の形態２と同様に、ドライバ電源ＶＷＬの電位として電源電位ＶＤＤを出力する。その結果、ワード線ドライバ３は、選択したワード線ＷＬの電位を電源電位ＶＤＤよりも高い電位から電源電位ＶＤＤに降下させる（タイミングＴ３３）。

その後、クロック信号ＣＬＫがＨＩＧＨ（電源電位ＶＤＤ）からＬＯＷ（グランド電位ＶＳＳ）に遷移する（タイミングＴ３４）。これにともない、ワード線ＷＬの電位はグランド電位ＶＳＳに降下する。読み出し活性化信号生成回路３２は、読み出し活性化信号ＲＰをＨＩＧＨ（電源電位ＶＤＤ）からＬＯＷ（グランド電位ＶＳＳ）に遷移させる。

その後のタイミングＴ３５での動作は、図１１のタイミングＴ２５と同様であるので、説明を省略する。

一般に、ビット線の電位が中間電位に留まると、ビット線の電位が入力されるＣＭＯＳ回路において貫通電流が発生し、消費電力が増加する恐れがある。これに対し、本構成では、ビット線の電位が電源電位ＶＤＤ又はグランド電位ＶＳＳに確定した後に読み出し活性化信号ＲＰを用いて、ビット線の電位が入力されるＣＭＯＳ回路を活性化させるので、ＣＭＯＳ回路において貫通電流が発生せず、安定した読出し操作を行うことが可能である。

続いて、ＳＲＡＭ３００の書き込み時の動作について説明する。図１４Ｂは、実施の形態３にかかるＳＲＡＭ３００の書き込み時の動作を示すタイミングチャートである。図１４Ｂでは、説明を一般化するため、書き込み対象のビット線として、任意のビット線対ＢＬ＿ｋのビット線ＢＬＴ＿ｋ及びビット線ＢＬＢ＿ｋを表示している。

書き込み動作では、書き込みイネーブル信号ＷＥは、ＨＩＧＨ（電源電位ＶＤＤ）である。その他の初期状態は、図１４Ａにおける初期状態と同様であるので、説明を省略する。

タイミングＴ３６での動作は、図１４ＡのタイミングＴ３１と同様である。これにより、選択されたワード線ＷＬの電位がグランド電位ＶＳＳから電源電位ＶＤＤに上昇する。

タイミングＴ３７での動作は、図１４ＡのタイミングＴ３２と同様である。これにより、ワード線電位検出信号ＡＷＬがＬＯＷ（グランド電位ＶＳＳ）からＨＩＧＨ（電源電位ＶＤＤ）に遷移する。従って、ワード線ドライバ３は、選択したワード線ＷＬの電位を電源電位ＶＤＤから電源電位ＶＤＤよりも高い電位に上昇させる。同時に、読み出し書き込み回路４は、データの読み出しを開始し、例えばビット線ＢＬＢ＿ｋの電位が降下を始める。

その後、実施の形態１と同様に、ビット線ＢＳ＿１〜ＢＳ＿Ｎの電位が閾値Ｖｔｈよりも小さくなると、検知信号ＡＢＬはＨＩＧＨ（電源電位ＶＤＤ）となる。この例では、図１４Ｂにおいて、ビット線ＢＬＢ＿ｋの電位が閾値Ｖｔｈよりも小さくなる。この場合、書き込み活性化信号生成回路３３のＡＮＤ回路３３１の３つの入力がＨＩＧＨ（電源電位ＶＤＤ）となる。よって、書き込み活性化信号生成回路３３は、書き込み活性化信号ＷＰをＬＯＷ（グランド電位ＶＳＳ）からＨＩＧＨ（電源電位ＶＤＤ）に遷移させる（タイミングＴ３８）。

読み出し時においては、ＡＮＤ回路１１２は読み出し活性化信号ＲＰに同期してＬＯＷを出力するが、書き込み時においては、書き込み活性化信号ＷＰは、遅延回路３１１を介するため、書き込み活性化信号ＷＰとＡＮＤ回路１１２の動作とは同期せず、書き込み活性化信号ＷＰがＨＩＧＨに遷移しても、一定時間の間、ＡＮＤ回路１１２はＨＩＧＨを保持する。よって、電源電位制御回路３０は、ドライバ電源ＶＷＬの電位として電源電位ＶＤＤより高い電位を保持し、ワード線ドライバ３も同様に、選択したワード線ＷＬの電位を電源電位ＶＤＤよりも高い電位に保持する。

書き込み活性化信号ＷＰの遷移により、読み出し書き込み回路４は、例えば、ビット線ＢＬＴ＿ｋ及びビット線ＢＬＢ＿ｋに、それぞれＨＩＧＨ及びＬＯＷを出力する。これにより、選択されたメモリセルにデータが書き込まれる。

書き込み活性化信号ＷＰが遷移するタイミングＴ３８から遅延回路３１１の遅延時間分だけ遅れた後に、ＡＮＤ回路１１２はＬＯＷ（グランド電位ＶＳＳ）を出力する。よって、電源電位制御回路３０は、ドライバ電源ＶＷＬの電位として電源電位ＶＤＤを出力し、ワード線ドライバ３も同様に、選択したワード線の電位を電源電位ＶＤＤよりも高い電位から電源電位ＶＤＤに降下させる。

その後、クロック信号ＣＬＫがＨＩＧＨ（電源電位ＶＤＤ）からＬＯＷ（グランド電位ＶＳＳ）に遷移する（タイミングＴ３９）。これにともない、ワード線ＷＬの電位はグランド電位ＶＳＳに降下する。これにより、ワード線電位検知回路５は、ワード線電位検出信号ＡＷＬをＨＩＧＨ（電源電位ＶＤＤ）からＬＯＷ（グランド電位ＶＳＳ）へ遷移させる。書き込み活性化信号生成回路３３は、書き込み活性化信号ＷＰをＨＩＧＨ（電源電位ＶＤＤ）からＬＯＷ（グランド電位ＶＳＳ）に遷移させる。

その後のタイミングＴ４０での動作は、図１４ＡのタイミングＴ３５と同様であるので、説明を省略する。

書込み動作時において、読み出し書き込み回路４よりＳＲＡＭセル１ａにデータが書き込まれるが、保持データと書込みデータとが異なる場合、タイミングＴ３８において信号ＷＰが活性化されてからデータが書き換わるまでの間、ＳＲＡＭセル１ａと読み出し書き込み回路４との間で貫通電流が発生する。ここで、書き込み動作は、読み出し動作と同様にＮＣ３及びＮＣ４を介して行われるため、データの書き換え時間は、図６Ａや図６Ｂと同様の特性を示し、「ＳＳ」もしくは「ＳＦ」において、書き換え時間は最も長い。本構成において、タイミングＴ３８に信号ＷＰを活性化することで、ワード線ＷＬの電位を電源電位ＶＤＤよりも高い電位において書き換え動作がなされるので、書き換え動作を速やかに完了させることができる。よって、図６Ｂに示す特性と同様に、ＮＭＯＳトランジスタの特性にかかわらず、書き換え時間を短くすることができる。書き換え時間が短くなることにより、結果として、読み出し書き込み回路４とＳＲＡＭセル１ａとの間の貫通電流が削減され、書き込み動作時のＳＲＡＭの消費電力も同様に削減される。

実施の形態４
次に、実施の形態４にかかるＳＲＡＭ４００について説明する。図１５Ａは、実施の形態４にかかるＳＲＡＭ４００の構成を模式的に示すブロック図である。ＳＲＡＭ４００は、実施の形態３にかかるＳＲＡＭ３００にセレクタ制御回路７を追加した構成を有する。また、ＳＲＡＭ４００は、メモリセルアレイ１をＮ個のメモリセルアレイ／カラムセレクタ部ＭＣ＿１〜ＭＣ＿Ｎ（Ｎは、１以上の整数）に置換した構成を有する。メモリセルアレイ／カラムセレクタ部ＭＣ＿１〜ＭＣ＿Ｎは、それぞれ同様の構成を有する。メモリセルアレイ／カラムセレクタ部ＭＣ＿１〜ＭＣ＿Ｎには、電源電位として、高電位側電源電位ＣＶＤＤが供給される。

メモリセルアレイ／カラムセレクタ部ＭＣ＿１〜ＭＣ＿Ｎは、それぞれ信号線対ＹＢＬ＿１〜ＹＢＬ＿Ｎを介して、ビット線電位検知回路２及び読み出し書き込み回路４と接続される。信号線対ＹＢＬ＿１〜ＹＢＬ＿Ｎは、それぞれ２本の信号線を有する。以下では、任意の信号線対ＹＢＬ＿ｊ（ｊは、１≦ｊ≦Ｎの整数）が有する信号線を、信号線ＹＢＬＴ＿ｊ及び信号線ＹＢＬＢ＿ｊとする。例えば、信号線対ＹＢＬ＿１は、信号線ＹＢＬＴ＿１及び信号線ＹＢＬＢ＿１を有する。また、例えば、信号線対ＹＢＬ＿Ｎは、信号線ＹＢＬＴ＿Ｎ及び信号線ＹＢＬＢ＿Ｎを有する。

なお、図面の簡略化のため、図１５Ａでは、メモリセルアレイ／カラムセレクタ部ＭＣ＿１及びメモリセルアレイ／カラムセレクタ部ＭＣ＿Ｎを表示し、メモリセルアレイ／カラムセレクタ部ＭＣ＿２〜ＭＣ＿Ｎ−１を省略している。それに応じて、図１４では、信号線対ＹＢＬ＿１及び信号線対ＹＢＬ＿Ｎのみを表示し、信号線対ＹＢＬ＿２〜ＹＢＬ＿Ｎ−１を省略している。

続いて、メモリセルアレイ／カラムセレクタ部ＭＣ＿１〜ＭＣ＿Ｎについて説明する。図１５Ｂは、任意のメモリセルアレイ／カラムセレクタ部ＭＣ＿ｊの構成を示すブロック図である。

図１５Ｂでは、説明を一般化するため、任意のメモリセルアレイ／カラムセレクタ部ＭＣ＿ｊについて説明する。メモリセルアレイ／カラムセレクタ部ＭＣ＿ｊは、メモリセルアレイ１及びカラムセレクタ６を有する。すなわち、ＳＲＡＭ４００は、メモリセルアレイ１及びカラムセレクタ６をＮ個ずつ有する。

メモリセルアレイ／カラムセレクタ部ＭＣ＿ｊでは、メモリセルアレイ１とカラムセレクタ６とは、Ｌ（Ｌは１以上の整数）対のビット線対を介して接続される。よって、ＳＲＡＭ４００全体で見た場合、ビット線対は。（Ｌ×Ｎ）組存在することとなる。以下では、ｊ番目のメモリセルアレイ／カラムセレクタ部ＭＣ＿ｊに接続されるＬ組のビット線対を、それぞれビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋１）〜ＢＬ＿（Ｌ＊ｊ）と表記する。ビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋１）〜ＢＬ＿（Ｌ＊ｊ）は、それぞれ２本のビット線を有する。以下では、任意のビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋ｋ）（ｋは、１≦ｋ≦Ｌの整数）が有するビット線を、ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋ｋ）及びビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋ｋ）とする。例えば、ビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋１）は、ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）及びビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１）を有する。また、例えば、ビット線対ＢＬ＿（Ｌ＊ｊ）は、ビット線ＢＬＴ＿（Ｌ＊ｊ）及びビット線ＢＬＢ＿（Ｌ＊ｊ）を有する。

なお、図面の簡略化のため、図１５Ｂでは、ビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋１）（ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）及びビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１））及びビット線対ＢＬ＿（Ｌ＊ｊ）（ビット線ＢＬＴ＿（Ｌ＊ｊ）及びビット線ＢＬＢ＿（Ｌ＊ｊ））を表示し、ビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋２）（ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋２）及びビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋２））〜ＢＬ＿（Ｌ＊ｊ−Ｌ）（ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ）及びビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ））を省略している。

メモリセルアレイ１は、ワード線ＷＬと接続される。カラムセレクタ６は、カラム指定信号ＹＳにより、選択状態又は非選択状態となる。

図１５Ａ及び１５Ｂでは、図面の簡略化のため、ワード線ＷＬ及びカラム指定信号ＹＳを１本としているが、Ｎ個のメモリセルアレイ／カラムセレクタ部ＭＣ＿１〜ＭＣ＿Ｎは、実際には異なるワード線及びカラム指定信号でメモリセルが指定され、それぞれアドレスが異なるメモリセルが選択可能である。

図１６は、任意のメモリセルアレイ／カラムセレクタ部ＭＣ＿ｊのカラムセレクタ６の構成を模式的に示すブロック図である。カラムセレクタ６は、セレクタＳＥＬ＿１〜ＳＥＬ＿Ｌを有する。セレクタＳＥＬ１〜ＳＥＬ＿Ｌは、同様の構成を有する。図面の簡略化のため、図１６では、セレクタＳＥＬ＿１及びセレクタＳＥＬ＿Ｌを表示し、セレクタＳＥＬ＿２〜ＳＥＬ＿Ｌ−１を省略している。それに応じて、図１６では、ビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋１）のビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）及びビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１）、ビット線対ＢＬ＿（Ｌ＊ｊ）のビット線ＢＬＴ＿（Ｌ＊ｊ）及びビット線ＢＬＢ＿（Ｌ＊ｊ）を表示し、ビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋２）〜ＢＬ＿（Ｌ＊ｊ−Ｌ）のビット線を省略している。また、セレクタＳＥＬ＿Ｌについては、内部構造の表示を省略している。

セレクタＳＥＬ＿１〜ＳＥＬ＿Ｌには、それぞれカラム指定信号ＹＳ＿１〜ＹＳ＿Ｌが入力する。すなわち、図１５Ａ及び１５Ｂのカラム指定信号ＹＳは、カラム指定信号ＹＳ＿１〜ＹＳ＿Ｌを含むものとして理解できる。図面の簡略化のため、図１６では、カラム指定信号ＹＳ＿１及びカラム指定信号ＹＳ＿Ｌを表示し、カラム指定信号ＹＳ＿２〜ＹＳ＿Ｌ−１を省略している。

セレクタＳＥＬ＿１〜ＳＥＬ＿Ｌの入力は、それぞれビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋１）（ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）、ビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１））〜ＢＬ＿（Ｌ＊ｊ）（ビット線ＢＬＴ＿（Ｌ＊ｊ）、ビット線ＢＬＢ＿（Ｌ＊ｊ））と接続される。セレクタＳＥＬ＿１〜ＳＥＬ＿Ｌの出力は、信号線対ＹＢＬ＿ｊ（信号線ＹＢＬＴ＿ｊ及び信号線ＹＢＬＢ＿ｊ）と接続される。これは、メモリセルアレイ／カラムセレクタ部ＭＣ＿２〜ＭＣ＿Ｌにおいても同様である。

セレクタＳＥＬ＿１〜ＳＥＬ＿Ｌは、カラム指定信号ＹＳにより、択一的に活性化される。これにより、ビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋１）（ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）、ビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１））〜ＢＬ＿（Ｌ＊ｊ）（ビット線ＢＬＴ＿（Ｌ＊ｊ）、ビット線ＢＬＢ＿（Ｌ＊ｊ））のいずれかのみが、信号線対ＹＢＬ＿ｊ（信号線ＹＢＬＴ＿ｊ及び信号線ＹＢＬＢ＿ｊ）と接続される。

セレクタＳＥＬ＿１〜ＳＥＬ＿Ｌは、それぞれ同様の構成を有する。以下では、代表として、セレクタＳＥＬ＿１の構成について説明する。セレクタＳＥＬ＿１は、ＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１及びＮ２を有する。セレクタＳＥＬ＿１には、ビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋１）のビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）及びＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１）が接続される。

ＰＭＯＳトランジスタＰ１及びＰ２のソースは、相互に接続され、電源電位ＶＤＤが供給される。ＰＭＯＳトランジスタＰ１のドレインは、ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）と接続される。ＰＭＯＳトランジスタＰ２のドレインは、ビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１）と接続される。ＰＭＯＳトランジスタＰ１のゲートは、ビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１）と接続される。ＰＭＯＳトランジスタＰ２のゲートは、ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）と接続される。ＰＭＯＳトランジスタＰ１及びＰ２は、ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）及びＢＬＢ＿１の論理を保持するラッチ回路６ａとして機能する。

ＰＭＯＳトランジスタＰ３及びＰ４のソースは、相互に接続され、電源電位ＶＤＤが供給される。ＰＭＯＳトランジスタＰ３のドレインは、ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）と接続される。ＰＭＯＳトランジスタＰ４のドレインは、ビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１）と接続される。ＰＭＯＳトランジスタＰ３及びＰ４のゲートは、プリチャージ信号ＰＣが供給される。ＰＭＯＳトランジスタＰ３及びＰ４は、プリチャージ信号ＰＣがＬＯＷ（グランド電位ＶＳＳ）の場合に、ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）及びＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１）を電源電位ＶＤＤにプリチャージするプリチャージ回路６ｂとして機能する。

ＮＭＯＳトランジスタＮ１のドレインはビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）と接続され、ソースは信号線ＹＢＬＴ＿ｊと接続される。ＮＭＯＳトランジスタＮ２のドレインはビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１）と接続され、ソースは信号線ＹＢＬＢ＿ｊと接続される。セレクタＳＥＬ＿１〜ＳＥＬ＿ＬのＮＭＯＳトランジスタＮ１及びＮ２のゲートには、それぞれカラム指定信号ＹＳ＿１〜ＹＳ＿Ｌが供給される。つまり、ＳＥＬ＿ｋのＮＭＯＳトランジスタＮ１及びＮ２は、カラム指定信号ＹＳ＿ｋによりオンとなった場合に、ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋ｋ）と信号線ＹＢＬＴ＿ｊとを接続し、ビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋ｋ）と信号線ＹＢＬＢ＿ｊとを接続する。すなわち、ＮＭＯＳトランジスタＮ１及びＮ２は、スイッチ回路６ｃとして機能する。

セレクタ制御回路７は、クロック信号ＣＬＫ及びカラムアドレス信号ＹＡが入力される。また、セレクタ制御回路７には、電源電位制御回路３０からドライバ電源ＶＷＬの電位が供給される。セレクタ制御回路７は、クロック信号ＣＬＫに応じてカラムアドレス信号ＹＡを変換し、読み出し及び書き込み時のメモリセルを指定するためのカラム指定信号ＹＳを出力する。セレクタ制御回路７は、ワード線ＷＬの電位が電源電位ＶＤＤよりも上昇している場合には、同様にカラム指定信号ＹＳの電位を電源電位ＶＤＤよりも上昇させることができる。

これにより、カラムセレクタ６のスイッチ回路は、ＮＭＯＳトランジスタＮ１及びＮ２のみで構成することができる。すなわち、ＮＭＯＳトランジスタＮ１及びＮ２のゲートに入力されるカラム指定信号ＹＳの電位を電源電位ＶＤＤよりも上昇させることができるので、ＮＭＯＳトランジスタのみでも十分な駆動能力を確保できる。

これに対し、カラム指定信号ＹＳの電位を電源電位ＶＤＤよりも上昇させることができない構成では、十分な駆動能力を確保するため、Ｐチャネルトランジスタ及びＮチャネルトランジスタを組み合わせたトランスファーゲートを用いてスイッチ回路を構成する必要がある。さらに、Ｐチャネルトランジスタ及びＮチャネルトランジスタを同期してオン／オフさせるために、Ｐチャネルトランジスタ及びＮチャネルトランジスタの一方のゲートには、カラム指定信号ＹＳを反転論理で入力させる必要がある。そのため、カラム指定信号ＹＳを反転させるインバータが更に必要となってしまう。

しかし、本構成によれば、Ｎチャネルトランジスタのみでカラムセレクタ６のスイッチ回路を構成できるので、上述のようなＰチャネルトランジスタやインバータは不要である。つまり、本構成のように、カラムセレクタ６に与えるカラム指定信号ＹＳの電位を電源電位ＶＤＤよりも上昇させることにより、カラムセレクタ６を省面積化することができる。また、本構成では、ビット線電位検知回路２及び読み出し書き込み回路４の構成を変更することなく、容易に複数のメモリセルアレイからの読み出し／書き込みに対応することができる。

実施の形態５
次に、実施の形態５にかかるＳＲＡＭ５００について説明する。図１７Ａは、実施の形態５にかかるＳＲＡＭ５００の構成を模式的に示すブロック図である。ＳＲＡＭ５００は、実施の形態４にかかるＳＲＡＭ４００のメモリセルアレイ／カラムセレクタ部ＭＣ＿１〜ＭＣ＿Ｎをメモリセルアレイ／カラムセレクタ部ＭＣｂ＿１〜ＭＣｂ＿Ｎに置換した構成を有する。メモリセルアレイ／カラムセレクタ部ＭＣｂ＿１〜ＭＣｂ＿Ｎは、それぞれ同様の構成を有する。メモリセルアレイ／カラムセレクタ部ＭＣｂ＿１〜ＭＣｂ＿Ｎには、電源電位として、高電位側電源電位ＣＶＤＤが供給される。

メモリセルアレイ／カラムセレクタ部ＭＣｂ＿１〜ＭＣｂ＿Ｎは、それぞれ信号線対ＹＢＬ＿１〜ＹＢＬ＿Ｎを介して、ビット線電位検知回路２及び読み出し書き込み回路４と接続される。信号線対ＹＢＬ＿１〜ＹＢＬ＿Ｎは、それぞれ２本の信号線を有する。以下では、任意の信号線対ＹＢＬ＿ｊ（ｊは、１≦ｊ≦Ｌの整数）が有する信号線を、信号線ＹＢＬＴ＿ｊ及び信号線ＹＢＬＢ＿ｊとする。例えば、信号線対ＹＢＬ＿１は、信号線ＹＢＬＴ＿１及び信号線ＹＢＬＢ＿１を有する。また、例えば、信号線対ＹＢＬ＿Ｎは、信号線ＹＢＬＴ＿Ｎ及び信号線ＹＢＬＢ＿Ｎを有する。

なお、図面の簡略化のため、図１７Ａでは、メモリセルアレイ／カラムセレクタ部ＭＣｂ＿１及びメモリセルアレイ／カラムセレクタ部ＭＣｂ＿Ｎを表示し、メモリセルアレイ／カラムセレクタ部ＭＣｂ＿２〜ＭＣｂ＿Ｎ−１を省略している。それに応じて、図１７Ａでは、信号線対ＹＢＬ＿１及び信号線対ＹＢＬ＿Ｎのみを表示し、信号線対ＹＢＬ＿２〜ＹＢＬ＿Ｎ−１を省略している。

続いて、メモリセルアレイ／カラムセレクタ部ＭＣｂ＿１〜ＭＣｂ＿Ｎについて説明する。図１７Ｂは、任意のメモリセルアレイ／カラムセレクタ部ＭＣｂ＿ｊの構成を示すブロック図である。

図１７Ｂでは、説明を一般化するため、任意のメモリセルアレイ／カラムセレクタ部ＭＣｂ＿ｊについて説明する。メモリセルアレイ／カラムセレクタ部ＭＣｂ＿ｊは、メモリセルアレイ８及びカラムセレクタ９を有する。すなわち、ＳＲＡＭ５００は、メモリセルアレイ８及びカラムセレクタ９をＮ個ずつ有する。

メモリセルアレイ／カラムセレクタ部ＭＣｂ＿ｊでは、メモリセルアレイ８とカラムセレクタ９とは、Ｌ（Ｌは１以上の整数）対のビット線対を介して接続される。よって、ＳＲＡＭ５００全体で見た場合、ビット線対は。（Ｌ×Ｎ）組存在することとなる。以下では、ｊ番目のメモリセルアレイ／カラムセレクタ部ＭＣｂ＿ｊに接続されるＬ組のビット線対を、それぞれビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋１）〜ＢＬ＿（Ｌ＊ｊ）と表記する。ビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋１）〜ＢＬ＿（Ｌ＊ｊ）、それぞれ２本のビット線を有する。以下では、任意のビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋ｋ）（ｋは、１≦ｋ≦Ｌの整数）が有するビット線を、ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋ｋ）及びビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋ｋ）とする。例えば、ビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋１）は、ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）及びビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１）を有する。また、例えば、ビット線対ＢＬ＿（Ｌ＊ｊ）は、ビット線ＢＬＴ＿（Ｌ＊ｊ）及びビット線ＢＬＢ＿（Ｌ＊ｊ）を有する。

なお、図面の簡略化のため、図１７Ｂでは、ビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋１）（ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）及びビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１））及びビット線対ＢＬ＿（Ｌ＊ｊ）（ビット線ＢＬＴ＿（Ｌ＊ｊ）及びビット線ＢＬＢ＿（Ｌ＊ｊ））を表示し、ビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋２）（ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋２）及びビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋２））〜ＢＬ＿（Ｌ＊ｊ−Ｌ）（ビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ）及びビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ））を省略している。

メモリセルアレイ８は、ワード線ＷＬと接続される。カラムセレクタ９は、カラム指定信号ＹＳにより、選択状態又は非選択状態となる。

図１７Ａ及び１７Ｂでは、図面の簡略化のため、ワード線ＷＬ及びカラム指定信号ＹＳを１本としているが、Ｌ個のメモリセルアレイ／カラムセレクタ部ＭＣｂ＿１〜ＭＣｂ＿Ｎは、実際には異なるワード線及びカラム指定信号でメモリセルが指定され、それぞれアドレスが異なるメモリセルが選択可能である。

上述の実施の形態１〜４では、メモリセルアレイ１には電源電位として高電位側電源電位ＣＶＤＤが供給されていた。これに対し、メモリセルアレイ８は、電源電位としてカラムセレクタ９から電源電位ＶＣＬ＿１〜ＶＣＬ＿Ｌが供給される。メモリセルアレイ８のその他の構成は、メモリセルアレイ１と同様であるので、説明を省略する。

なお、以下では、任意のメモリセルアレイ／カラムセレクタ部ＭＣｂ＿ｊが選択される場合のＳＲＡＭ５００について説明する。図１８は、任意のメモリセルアレイ／カラムセレクタ部ＭＣｂ＿ｊのメモリセルアレイ８及びカラムセレクタ９の要部の構成を示す回路図である。

カラムセレクタ９は、実施の形態４にかかるカラムセレクタ６のセレクタＳＥＬ＿１〜ＳＥＬ＿Ｌを、それぞれセレクタＳＥＬ９＿１〜ＳＥＬ９＿Ｌに置換した構成を有する。セレクタＳＥＬ９＿１〜ＳＥＬ９＿Ｌは、セレクタＳＥＬ＿１〜ＳＥＬ＿ＬにＰＭＯＳトランジスタＰ５を追加した構成を有する。なお、セレクタＳＥＬ９＿１〜ＳＥＬ９＿Ｌは、同様の構成を有する。

図面の簡略化のため、図１８ではセレクタＳＥＬ９＿１及びセレクタＳＥＬ９＿Ｌのみを表示し、セレクタＳＥＬ９＿２〜ＳＥＬ９＿Ｌ−１を省略している。それに応じて、図１８では、ビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋１）のビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）及びビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１）、ビット線対ＢＬ＿（Ｌ＊ｊ）のビット線ＢＬＴ＿（Ｌ＊ｊ）及びビット線ＢＬＢ＿（Ｌ＊ｊ）を表示し、ビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋２）〜ＢＬ＿（Ｌ＊ｊ−Ｌ）のビット線を省略している。また、セレクタＳＥＬ９＿Ｌについては、内部構造の表示を省略している。

セレクタＳＥＬ９＿１〜ＳＥＬ９＿Ｌでは、ＰＭＯＳトランジスタＰ５のソースには、高電位側電源電位ＣＶＤＤが供給される。セレクタＳＥＬ９＿１〜ＳＥＬ９＿ＬのＰＭＯＳトランジスタＰ５のドレインは、それぞれ同じカラムに配置されたメモリセルアレイ８に含まれるメモリセル１ａのＰＭＯＳトランジスタＰＣ１及びＰＣ２のソースに電源電位ＶＣＬ＿１〜ＶＣＬ＿Ｌを出力する。セレクタＳＥＬ９＿１〜ＳＥＬ９＿ＬのＰＭＯＳトランジスタＰ５のゲートには、それぞれカラム指定信号ＹＳ＿１〜ＹＳ＿Ｌが供給される。

続いて、ＳＲＡＭ５００の動作について説明する。ＳＲＡＭ５００の読み出し時の動作はＳＲＡＭ３００と同様であるので、説明を省略する。以下では、ＳＲＡＭ５００の書き込み時の動作について説明する。図１９は、実施の形態５にかかるＳＲＡＭ５００の書き込み時の動作を示すタイミングチャートである。図１９では、カラム選択信号ＹＳ＿１により、セレクタＳＥＬ９＿１が選択される場合について説明する。そのため、電源電位ＶＣＬ＿１〜ＶＣＬ＿Ｌのうち、電源電位ＶＣＬ＿１の電位のみを表示している。また、図１９では、読み出し対象のビット線として、任意のビット線対ＢＬ＿（Ｌ＊ｊ−Ｌ＋ｋ）のビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋ｋ）及びビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋ｋ）を表示している。

図１９における初期状態では、カラム指定信号ＹＳ＿１〜ＹＳ＿ＬはＬＯＷ（グランド電位ＶＳＳ）である。従って、カラムセレクタ９のＰＭＯＳトランジスタＰ５はオン状態である。そのため、メモリセルアレイ８内のメモリセルには、電源電位ＶＣＬ＿１〜ＶＣＬ＿Ｌとして高電位側電源電位ＣＶＤＤが供給される。その他の初期状態は図１４Ｂと同様であるので、説明を省略する。

タイミングＴ５１での動作は、図１４ＢのタイミングＴ３６と同様である。これにより、選択されたワード線ＷＬの電位がグランド電位ＶＳＳから電源電位ＶＤＤに上昇する。

タイミングＴ５２での動作は、図１４ＢのタイミングＴ３７と同様である。これにより、ワード線電位検出信号ＡＷＬがＬＯＷ（グランド電位ＶＳＳ）からＨＩＧＨ（電源電位ＶＤＤ）に遷移する。従って、ワード線ドライバ３は、選択したワード線ＷＬの電位を電源電位ＶＤＤから電源電位ＶＤＤよりも高い電位に上昇させる。

その後、電位がＬＯＷ（グランド電位ＶＳＳ）に降下したビット線（図５のビット線ＢＳ＿１〜ＢＳ＿Ｌに対応）の電位が閾値Ｖｔｈよりも小さくなる。この例では、図１９において、ビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋ｋ）の電位が閾値Ｖｔｈよりも小さくなる。その結果、検知信号ＡＢＬはＨＩＧＨ（電源電位ＶＤＤ）となる。この場合、書き込み活性化信号生成回路３３のＡＮＤ回路３３１の３つの入力がＨＩＧＨ（電源電位ＶＤＤ）となる。よって、書き込み活性化信号生成回路３３は、書き込み活性化信号ＷＰをＬＯＷ（グランド電位ＶＳＳ）からＨＩＧＨ（電源電位ＶＤＤ）に遷移させる（タイミングＴ５３）。

同時に、例えばカラム指定信号ＹＳ＿１がグランド電位ＶＳＳから電源電位ＶＤＤに遷移する。これにより、１番目のカラムが選択され、セレクタＳＥＬ９＿１のＰＭＯＳトランジスタＰ５がオフとなる。その結果、電源電位ＶＣＬ＿１が電源電位ＶＤＤよりも高い電位から降下する。

この状態で、書き込み活性化信号ＷＰの遷移により、読み出し書き込み回路４は、選択されたメモリセルにデータを書き込む。これにより、例えばビット線ＢＬＴ＿（Ｌ＊ｊ−Ｌ＋１）がＨＩＧＨ（電源電位ＶＤＤ）、ビット線ＢＬＢ＿（Ｌ＊ｊ−Ｌ＋１）がＬＯＷ（グランド電位ＶＳＳ）となる。

同時に書き込みの終了後に、カラム指定信号ＹＳ＿１が電源電位ＶＤＤからグランド電位ＶＳＳに遷移する。これにより、セレクタＳＥＬ９＿１のＰＭＯＳトランジスタＰ５がオンとなり、電源電位ＶＣＬ＿１は高電位側電源電位ＣＶＤＤへ向けて上昇を開始する。

書き込み活性化信号ＷＰは、遅延回路３１１で遅延され、信号ＤＷＰとしてＡＮＤ回路１１２に入力される。よって、書き込み活性化信号ＷＰの遷移からΔＴ_ＷＰだけ遅延して、ＬＯＷ（グランド電位ＶＳＳ）を出力する。これにより、電源電位制御回路３０は、実施の形態２と同様に、ドライバ電源ＶＷＬの電位として電源電位ＶＤＤを出力する。その結果、ワード線ドライバ３は、選択したワード線ＷＬの電位を電源電位ＶＤＤよりも高い電位から電源電位ＶＤＤに降下させる（タイミングＴ５４）。

その後のタイミングＴ５５での動作は、それぞれ図１４ＢのタイミングＴ４０と同様であるので、説明を省略する。

以上、本構成によれば、書き込み時のメモリセルに与える電源電位ＶＣＬ＿１〜ＶＣＬ＿Ｌを、高電位側電源電位ＣＶＤＤよりも降下させることができる。これにより、書き込み対象のメモリセルのＰＭＯＳトランジスタＰＣ１及びＰＣ２の駆動能力を低下させることができる。ＰＭＯＳトランジスタＰ５の駆動能力を小さくすることで、書き込み時の電源電位ＶＣＬ＿１〜ＶＣＬ＿Ｌが低下する。これにより、書き込み対象のメモリセルのＮＭＯＳトランジスタＮＣ３及びＮＣ４の駆動能力がＰＭＯＳトランジスタＰＣ１及びＰＣ２の駆動能力よりも小さい場合であっても、書き込み時の電源電位ＶＣＬ＿１〜ＶＣＬ＿Ｎが低下するので、書き込み対象のメモリセルのＮＭＯＳトランジスタＮＣ３及びＮＣ４の駆動能力をＰＭＯＳトランジスタＰＣ１及びＰＣ２の駆動能力よりも実質的に大きくすることができる。その結果、書き込み対象のメモリセルでは、安定的な書き込み動作を行うことが可能となる。

実施の形態６
次に、実施の形態６について説明する。本実施の形態では、ＳＲＡＭ１００、２００、３００、４００及び５００の切替回路１３の構成例である切替回路１３ａについて説明する。図２０は、切替回路１３の構成例である切替回路１３ａの構成を模式的に示す回路図である。切替回路１３ａは、切替回路１３の抵抗Ｒ１１を電流源１３１に置換した構成を有する。切替回路１３ａには、電源電位として、電源電位ＶＤＤ及び高電位側電源電位ＣＶＤＤが供給される。

電流源１３１は、インバータＩＮＶｒ、ＰＭＯＳトランジスタＰｒ１及びＰｒ２、ＮＭＯＳトランジスタＮｒ１を有する。インバータＩＮＶｒの入力は、インバータＩＮＶ１２の出力と接続される。ＰＭＯＳトランジスタＰｒ１のソースには高電位側電源電位ＣＶＤＤが印加され、ドレインはＮＭＯＳトランジスタＮｒ１のドレインと接続される。ＮＭＯＳトランジスタＮｒ１のソースにはグランド電位ＶＳＳが印加され、ゲートはインバータＩＮＶｒの出力と接続される。ＰＭＯＳトランジスタＰｒ２のソースには高電位側電源電位ＣＶＤＤが印加され、ドレインはＰＭＯＳトランジスタＭＰ１２のソースと接続される。ＰＭＯＳトランジスタＰｒ１及びＰｒ２のゲートは、ＰＭＯＳトランジスタＰｒ１のドレイン及びＮＭＯＳトランジスタＮｒ１のドレインと接続される。

以上より、電流源１３１は、ＰＭＯＳトランジスタＭＰ１２に直列に接続されたＰＭＯＳ電流源として機能する。抵抗Ｒ１１は抵抗素子であるので、抵抗Ｒ１１の駆動能力は高電位側電源電位ＣＶＤＤの変動に依存して変動する。これに対し、電流源１３１の駆動能力は、電源電位ＶＤＤ変動に依存して変動する。

本構成では、インバータＩＮＶ１２の出力がＬＯＷ（グランド電位ＶＳＳ）となると、ＰＭＯＳトランジスタＭＰ１２がオンとなる。また、インバータＩＮＶｒの出力はＨＩＧＨ（電源電位ＶＤＤ）となるので、電流源１３１のＮＭＯＳトランジスタＮｒ１もオンとなる。よって、電流源１３１は、電流源としての動作を行う。一方、インバータＩＮＶ１２の出力がＨＩＧＨ（高電位側電源電位ＣＶＤＤ）となると、ＰＭＯＳトランジスタＭＰ１２がオフとなる。また、インバータＩＮＶｒの出力はＬＯＷ（グランド電位ＶＳＳ）となるので、電流源１３１のＮＭＯＳトランジスタＮｒ１もオフとなる。よって、電流源１３１はオフとなり、電流は出力されない。

実施の形態７
次に、実施の形態７について説明する。本実施の形態では、ＳＲＡＭ１００、２００、３００、４００及び５００の切替回路１３の構成転換例である切替回路１３ｂについて説明する。図２１は、切替回路１３の構成転換例である切替回路１３ｂの構成を模式的に示す回路図である。切替回路１３ｂは、切替回路１３のインバータＩＮＶ１３を削除し、ＮＭＯＳトランジスタＭＮ１１及び容量Ｃ１を追加した構成を有する。切替回路１３ｂには、電源電位として、電源電位ＶＤＤが供給される。

ＰＭＯＳトランジスタＭＰ１１のゲートは、インバータＩＮＶ１２の入力と接続される。従って、ＰＭＯＳトランジスタＭＰ１１は、実施の形態１と同様の動作が可能である。

インバータＩＮＶ１２の出力は、ＰＭＯＳトランジスタＭＰ１２のゲートと接続される。抵抗Ｒ１１の一端には電源電位ＶＤＤが印加され、他端はＰＭＯＳトランジスタＭＰ１２のソースと接続される。ＰＭＯＳトランジスタＭＰ１２のドレインは、ＮＭＯＳトランジスタＭＮ１１のドレインと接続される。ＮＭＯＳトランジスタＭＮ１１のソースには、グランド電位ＶＳＳが印加される。ＮＭＯＳトランジスタＭＮ１１のゲートは、インバータＩＮＶ１２の出力と接続される。また、ＰＭＯＳトランジスタＭＰ１２のドレインとドライバ電源ＶＷＬの電位の出力ノードとの間に、容量Ｃ１が挿入される。切替回路１３ｂのその他の構成は、切替回路１３と同様であるので、説明を省略する。

本構成では、インバータＩＮＶ１２の出力がＨＩＧＨ（電源電位ＶＤＤ）（すなわち、インバータＩＮＶ１２の入力がＬＯＷ（グランド電位ＶＳＳ））である場合、ＰＭＯＳトランジスタＭＰ１１がオン、ＰＭＯＳトランジスタＭＰ１２がオフ、ＮＭＯＳトランジスタＭＮ１１がオンとなる。これにより、容量Ｃ１が電源電位ＶＤＤにより充電される。

その後、インバータＩＮＶ１２の出力がＬＯＷ（グランド電位ＶＳＳ）（すなわち、インバータＩＮＶ１２の入力がＨＩＧＨ（高電位側電源電位ＣＶＤＤ））である場合、ＰＭＯＳトランジスタＭＰ１１がオフ、ＰＭＯＳトランジスタＭＰ１２がオン、ＮＭＯＳトランジスタＭＮ１１がオフとなる。これにより、容量Ｃ１のＰＭＯＳトランジスタＭＰ１２側の電位がグランド電位ＶＳＳから電源電位ＶＤＤへ徐々に上昇する。また、上述で説明したように既に容量Ｃ１が充電されているので、容量Ｃ１のＰＭＯＳトランジスタＭＰ１２側の電位が上昇するのに伴い、ドライバ電源ＶＷＬの電位は電源電位ＶＤＤから上昇することとなる。換言すれば、ＰＭＯＳトランジスタＭＰ１２と容量Ｃ１とはチャージポンプを構成し、高電位側電源電位ＣＶＤＤを用意せずとも、高電位側電源電位ＣＶＤＤに相当する電源電位ＶＤＤよりも高い電圧を、ドライバ電源ＶＷＬの電位として提供することができる。

以上、本構成によれば、高電位側電源電位ＣＶＤＤを出力する電源がなくとも、高電位側電源電位ＣＶＤＤに相当する電源電位ＶＤＤよりも高い電圧をドライバ電源ＶＷＬの電位として提供することができる切替回路を実現することができる。これにより、容量Ｃ１を設けるだけで、高電位側電源電位ＣＶＤＤにかかる消費電流を低減することができる。

その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、電源電位制御回路３０は、ＳＲＡＭ１００に適用することも可能である。

メモリセルアレイ／カラムセレクタ部ＭＣ＿１〜ＭＣ＿Ｌは、ＳＲＡＭ１００又は２００に適用することも可能である。

メモリセルアレイ／カラムセレクタ部ＭＣｂ＿１〜ＭＣｂ＿Ｌは、ＳＲＡＭ１００又は２００に適用することも可能である。

上述の実施の形態における電源電位制御回路、ワード線電位検知回路、ビット線電位検知回路、メモリセルアレイ／カラムセレクタ部、セレクタ制御回路の構成は例示に過ぎない。よって、同様の機能を発揮できるならば、適宜他の回路構成とすることが可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１、８ メモリセルアレイ
１ａ メモリセル
２ ビット線電位検知回路
２ａ＿１〜２ａ＿Ｎ ２入力ＮＡＮＤ回路
２ｂ Ｎ入力ＡＮＤ回路
３ ワード線ドライバ
４ 読み出し書き込み回路
５ ワード線電位検知回路
５ａ ＮＡＮＤ回路
６、９ カラムセレクタ
７ セレクタ制御回路
１０、２０、３０ 電源電位制御回路
１１、２１、３１ 信号生成回路
１２ レベル変換回路
１３、１３ａ、１３ｂ 切替回路
３２ 読み出し活性化信号生成回路
３３ 書き込み活性化信号生成回路
１１１、３１１ 遅延回路
１１２、３２１、３３１ ＡＮＤ回路
１３１ 電流源
３１２ ＮＯＲ回路
ＡＢＬ 検知信号
ＡＷＬ ワード線電位検出信号
ＢＬ＿１〜ＢＬ＿Ｎ ビット線対
ＢＬＴ＿１〜ＢＬＴ＿Ｎ、ＢＬＢ＿１〜ＢＬＢ＿Ｎ ビット線
Ｃ１ 容量
ＣＬＫ クロック信号
ＣＶＤＤ 高電位側電源電位
ＩＮＶ、ＩＮＶ１１〜ＩＮＶ１３、ＩＮＶ３０、ＩＮＶ＿１〜ＩＮＶ＿Ｍ、ＩＮＶｒ インバータ
ＬＦ 線
ＭＣ＿１〜ＭＣ＿Ｌ、ＭＣｂ＿１〜ＭＣｂ＿Ｌ メモリセルアレイ／カラムセレクタ部
ＭＰ１１、ＭＰ１２、Ｐｒ１、Ｐｒ２、Ｐ１〜Ｐ５、ＰＣ１、ＰＣ２ Ｐｃｈトランジスタ
ＭＮ１１、Ｎｒ１、Ｎ１、Ｎ２、ＮＣ１〜ＮＣ４ ＮＭＯＳトランジスタ
ＰＣ プリチャージ信号
Ｒ１１ 抵抗
ＲＰ 読み出し活性化信号
ＳＥＬ＿１〜ＳＥＬ＿Ｎ、ＳＥＬ９＿１〜ＳＥＬ９＿Ｎ セレクタ
ＶＣＬ＿１〜ＶＣＬ＿Ｎ 電源電位
ＶＤＤ 電源電位
ＶＳＳ グランド電位
ＶＷＬ ドライバ電源
ＷＥ 書き込みイネーブル信号
ＷＬ、ＷＬ＿１〜ＷＬ＿Ｍ ワード線
ＷＰ 書き込み活性化信号
ＹＡ カラムアドレス信号
ＹＢＬ＿１〜ＹＢＬ＿Ｌ 信号線対
ＹＢＬＴ１〜ＹＢＬＴ＿Ｌ、ＹＢＬＢ＿１〜ＴＢＬＢ＿Ｌ 信号線
ＹＳ、ＹＳ＿１〜ＹＳ＿Ｎ カラム指定信号

Claims (10)

1. メモリセルアレイに接続される１又は複数のビット線対の一方のビット線が第１の電位まで放電されたことを検出するビット線電位検知回路と、
   タイミング信号に応じて電源電位を前記メモリセルアレイに接続されるワード線に出力するワード線ドライバと、
   前記ワード線ドライバが前記電源電位の出力を開始してから第１の時間までは前記第１の電位よりも高い第２の電位を、前記第１の時間の経過後は前記第２の電位よりも高い第３の電位を、前記１又は複数のビット線対の一方のビット線がそれぞれ前記第１の電位まで放電されたら前記第２の電位を、前記電源電位として出力する電源電位制御回路と、を備える、
   ＳＲＡＭ。
2. 前記ワード線ドライバが前記電源電位の出力を開始してから前記第１の時間が経過した時の前記ワード線の電位は前記第２の電位である、
   請求項１に記載のＳＲＡＭ。
3. 前記電源電位制御回路は、
   前記タイミング信号を前記第１の時間だけ遅延させる遅延回路と、
   遅延された前記タイミング信号に応じて、前記電源電位を前記第１の電位から前記第２の電位に切り替える切替回路と、を備える、
   請求項２に記載のＳＲＡＭ。
4. 前記ワード線への前記電源電位の供給が開始してから前記ワード線の電位が前記第２の電位に到達した場合に、第１の検知信号を出力するワード線電位検知回路を更に備え、
   前記電源電位制御回路は、前記第１の検知信号に応じて、前記電源電位を前記第１の電位から前記第２の電位に切り替える、
   請求項２に記載のＳＲＡＭ。
5. 読み出し活性化信号に応じて前記メモリセルアレイからデータを読み出し、書き込み活性化信号に応じて前記メモリセルアレイにデータを書き込む、読み出し書き込み回路を更に備え、
   前記電源電位制御回路は、
   前記ワード線ドライバが前記電源電位の出力を開始してから前記第１の時間を経過した後に、前記読み出し活性化信号を出力する読み出し活性化信号生成回路と、
   前記ワード線ドライバが前記電源電位の出力を開始してから前記第１の時間を経過した後に、前記書き込み活性化信号を出力する書き込み活性化信号生成回路と、を更に備える、
   請求項３に記載のＳＲＡＭ。
6. 前記読み出し書き込み回路は、前記ワード線の電位が前記第２の電位よりも高い状態で、前記メモリセルアレイにデータを書き込む、
   請求項５に記載のＳＲＡＭ。
7. 前記電源電位制御回路は、外部からの信号に応じて、前記読み出し活性化信号及び前記書き込み活性化信号のいずれかを択一的に出力する、
   請求項５に記載のＳＲＡＭ。
8. カラム指定信号に応じて前記メモリセルアレイの複数のカラムに接続されるビット線対から１つのビット線対を選択し、選択した前記ビット線対を前記読み出し書き込み回路に接続するカラムセレクタと、
   前記電源電位制御回路から前記電源電位が供給され、外部からのアドレス指定信号に応じて前記カラム指定信号を出力するセレクタ制御回路と、を更に備え、
   前記セレクタ制御回路は、前記ワード線ドライバが前記電源電位の出力を開始してから前記第１の時間の経過後に、前記電源電位の変化に応じて、前記アドレス指定信号の電位を前記第２の電位よりも上昇させる、
   請求項５に記載のＳＲＡＭ。
9. 前記カラムセレクタは、
   選択された前記ビット線対の一方に挿入され、前記カラム指定信号に応じてオン／オフする第１のトランジスタと、
   選択された前記ビット線対の他方に挿入され、前記カラム指定信号に応じて前記第１のトランジスタに同期してオン／オフする第２のトランジスタと、を備える、
   請求項８に記載のＳＲＡＭ。
10. 前記カラムセレクタは、
    一端に前記第３の電位が供給され、他端が前記メモリセルアレイに含まれるメモリセルの電源端子と接続され、前記カラム指定信号に応じて非選択状態の場合にオフとなる第３のトランジスタを更に備える、
    請求項９に記載のＳＲＡＭ。

Images