JP2014078305A - 半導体記憶装置 - Google Patents

Abstract

【課題】消費電力の低減可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、揮発性メモリセルと、前記揮発性メモリセルに接続されたローカルビット線対と、電流経路の一端が電源に接続され、電流経路の他端が前記ローカルビット線対に接続される第１トランジスタ群と、電流経路の一端が前記ローカルビット線対に接続される第２トランジスタ群と、前記第２トランジスタ群の電流経路の他端に接続されるグローバルビット線と、電流経路の一端が前記グローバルビット線に接続され、電流経路の他端が前記電源に接続される第３トランジスタ群と、前記第１トランジスタ群、前記第２トランジスタ群、前記第３トランジスタ群を制御する制御部とを備える。
【選択図】図１

Description

本実施形態は、半導体記憶装置に関し、例えばＳＲＡＭを用いた半導体記憶装置に関する。

半導体記憶装置として、CMOS（Complementary Metal-Oxide Semiconductor）型のSRAM (Static Random Access Memory）が知られている。

特開２００７−２７３００７号公報

本実施形態は、消費電力の低減可能な半導体記憶装置を提供する。

本実施形態にかかる半導体記憶装置は、揮発性メモリセルと、前記揮発性メモリセルに接続されたローカルビット線対と、電流経路の一端が電源に接続され、電流経路の他端が前記ローカルビット線対に接続される第１トランジスタ群と、電流経路の一端が前記ローカルビット線対に接続される第２トランジスタ群と、前記第２トランジスタ群の電流経路の他端に接続されるグローバルビット線と、電流経路の一端が前記グローバルビット線に接続され、電流経路の他端が前記電源に接続される第３トランジスタ群と、前記第１トランジスタ群、前記第２トランジスタ群、前記第３トランジスタ群を制御する制御部とを備える。

第１実施形態における半導体記憶装置の構成を示すブロック図。 第１実施形態におけるメモリユニットＭＵ１１を示す回路図。 第１実施形態におけるメモリセルＭＣを示す回路図。 第１実施形態における制御回路内を示す回路図。 第１実施形態における半導体記憶装置の動作を示すタイミングチャート図。 比較例のメモリユニットを示す回路図。 比較例の半導体記憶装置の動作を示すタイミングチャート図。 図８（ａ）は、比較例において、動作時のローカルビット線及びグローバルビット線に印加される電圧関係を示す表であり、図８（ｂ）は、第１実施形態において、動作時のローカルビット線及びグローバルビット線に印加される電圧関係を示す表である。 第２実施形態におけるメモリユニットＭＵ１１を示す回路図。 第２実施形態における制御回路内を示す回路図。 第２実施形態における半導体記憶装置の動作を示すタイミングチャート図。 第２実施形態において、動作時のローカルビット線及びグローバルビット線に印加される電圧関係を示す表。

以下，本発明の実施形態について，図面を参照しながら説明する。なお，図面は模式的または概念的なものであり，各部分の厚みと幅との関係，部分間の大きさの比係数などは，必ずしも現実のものと同一とは限らない。また，同じ部分を表す場合であっても，図面により互いの寸法や比係数が異なって表される場合もある。

また，本願明細書と各図において，既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
［半導体記憶装置の構成］
第１実施形態における半導体記憶装置の構成について、図１のブロック図を用いて説明する。図１に示すように、本実施形態の半導体記憶装置１００は、おおまかにメモリセルアレイ１０と、カラムセレクタ２０と、センスアンプ、ライドドライバ３０（図１では、Ｓ／Ａ、ＷＤと示した）と、ロウデコーダ４０と、電圧発生回路５０と、制御回路６０を備える。

＜メモリセルアレイ１０＞
メモリセルアレイ１０は、複数のメモリユニットＭＵ１１〜ＭＵｘｍ（ｘ、ｍはいずれも自然数）を有する。これらのメモリユニットＭＵ１１〜ＭＵｘｍはマトリックス状に配置される。以下、メモリユニットＭＵ１１〜ＭＵｘｍについて、これらを区別しない場合には一括してメモリユニットＭＵと呼ぶ。

図１に示すように、複数のメモリユニットＭＵは、グローバルビット線ＧＢＬＴ，ＧＢＬＣに接続される。例えば、メモリユニットＭＵ１１〜ＭＵ１ｍは、グローバルビット線ＧＢＬＴ１とグローバルビット線ＧＢＬＣ１との間に挟まれ、グローバルビット線ＧＢＬＴ１とグローバルビット線ＧＢＬＣ１に接続される。

メモリユニットＭＵの構成について、図２のメモリユニットＭＵ１１を例として説明する。メモリユニットＭＵ１１〜ＭＵｘｍは同じ構成を有する。

メモリユニットＭＵ１１は、複数のメモリセルＭＣ（ＳＲＡＭ）と、複数のＮチャネル型ＭＯＳトランジスタＮａ１１〜Ｎｄ１１を有する。複数のメモリセルＭＣは、ローカルビット線ＬＢＬＴ１とローカルビット線ＬＢＬＣ１との間に挟まれ、ローカルビット線ＬＢＬＴ１とローカルビット線ＬＢＬＣ１に接続される。

メモリセルＭＣそれぞれは、対応するワード線ＷＬ１〜ＷＬｋに接続される。

トランジスタＮａ１１，Ｎｂ１１は、ローカルビット線ＬＢＬＴ１，ＬＢＬＣ１をプリチャージする機能を有する。トランジスタＮａ１１の電流経路の一端は、電源ＶＤＤに接続され、電流経路の他端はローカルビット線ＬＢＬＴ１の一端に接続され、ゲートにはＰＣＬ信号が供給される。同様に、トランジスタＮｂ１１の電流経路の一端は、電源ＶＤＤに接続され、電流経路の他端はローカルビット線ＬＢＬＣ１の一端に接続され、ゲートにはＰＣＬ信号が供給される。トランジスタＮａ１１とトランジスタＮｂ１１のゲートは共通接続される。

ここで、ＰＣＬ信号は、ローカルビット線ＬＢＬＴ，ＬＢＬＣをプリチャージするための制御信号である。また、ＰＣＬ信号はロウデコーダ４０により供給される。

トランジスタＮｃ１１の電流経路の一端は、ローカルビット線ＬＢＬＴ１の他端に接続され、電流経路の他端はグローバルビット線ＧＢＬＴ１に接続され、ゲートにはＣＯＬ信号が入力される。同様に、トランジスタＮｄ１１の電流経路の一端は、ローカルビット線ＬＢＬＣ１の他端に接続され、電流経路の他端はグローバルビット線ＧＢＬＣ１に接続され、ゲートにはＣＯＬ信号が入力される。ここで、ＣＯＬ信号は、カラムを選択するための制御信号である。このＣＯＬ信号はロウデコーダ４０により供給される。ＣＯＬ信号は、カラムごとに異なる複数の信号を有する。図示の便宜上、図１では、この複数の信号をまとめて“ＣＯＬ”と表記した。

図１に示すように、複数のＮチャネル型ＭＯＳトランジスタＮｅ，Ｎｆは、グローバルビット線ＧＢＬＴ，ＧＢＬＣと電源ＶＤＤとの間に接続される。例えば、トランジスタＮｅ１の電流経路の一端はグローバルビット線ＧＢＬＴ１に接続され、他端は電源ＶＤＤに接続され、ゲートにはＰＣＧ信号が供給される。トランジスタＮｆ１の電流経路の一端はグローバルビット線ＧＢＬＣ１に接続され、他端は電源ＶＤＤに接続され、ゲートにはＰＣＧ信号が供給される。トランジスタＮｅ１のゲートと、トランジスタＮｆ１のゲートは共通に接続される。

ここで、ＰＣＧ信号は、グローバルビット線ＧＢＬＴ，ＧＢＬＣをプリチャージするための制御信号である。ＰＣＧ信号は、カラムごとに異なる複数の信号を有し、これらの複数の信号によって、カラムごとにグローバルビット線ＧＢＬＴ，ＧＢＬＣのプリチャージを制御する。このＰＣＧ信号はロウデコーダ４０により供給される。図示の便宜上、図１では、この複数の信号をまとめて“ＰＣＧ”と表記した。

次に、メモリセルＭＣについて、図３の回路図を用いて説明する。

図３に示すように、メモリセルＭＣは、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２を有する。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャネル型ＭＯＳトランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャネル型ＭＯＳトランジスタを用いる。

具体的に、伝送トランジスタＦ１の電流経路の一端はローカルビット線ＬＢＬＴ１に接続され、他端はノードｎに接続され、ゲートはワード線ＷＬｉ（ｉ＝１、２、…ｋ、…ｙ）に接続される。負荷トランジスタＬ１の電流経路の一端は電源ＶＤＤに接続され、他端はノードｎに接続され、ゲートはノードｎｂに接続される。駆動トランジスタＤ１の電流経路の一端は接地され、他端はノードｎに接続され、ゲートはノードｎｂに接続される。

負荷トランジスタＬ２の電流経路の一端は電源ＶＤＤに接続され、他端はノードｎｂに接続され、ゲートはノードｎに接続される。駆動トランジスタＤ２の電流経路の一端は接地され、他端はノードｎｂに接続され、ゲートはノードｎに接続される。伝送トランジスタＦ２の電流経路の一端はローカルビット線ＬＢＬＣ１に接続され、他端はノードｎｂに接続され、ゲートはワード線ＷＬｉに接続される。

このように、メモリセルＭＣは、駆動トランジスタＤ１と負荷トランジスタＬ１が直列接続されることで構成される第１ＣＭＯＳインバータと，駆動トランジスタＤ２と負荷トランジスタＬ２が直列接続されることで構成される第２ＣＭＯＳインバータを有する。

＜カラムセレクタ＞
カラムセレクタ２０は、メモリセルアレイ１０からカラム方向の選択をする機能を有する。すなわち、カラムセレクタ２０は、カラム方向のグローバルビット線ＧＢＬＴ１〜ＧＢＬＴｘ、ＧＢＬＣ１〜ＧＢＬＣｘから所望のグローバルビット線対ＧＢＬＴ，ＧＢＬＣを選択する。

＜センスアンプ、ライトドライバ＞
センスアンプ３０は、カラムセレクタ２０を介して選択されたメモリセルＭＣのデータをセンスする機能を有する。具体的には、センスアンプ３０は、選択されたビット線対ＧＢＬＴ，ＧＢＬＣに読み出されたデータ信号を増幅して、読み出し動作を行う。

また、ライトドライバ３０は、カラムセレクタ２０を介して選択されたメモリセルＭＣにデータを書き込む機能を有する。

＜ロウデコーダ＞
ロウデコーダ４０は、データの書き込み動作時、及び読み出し動作時において、後述するアドレスバッファ７０から供給されるロウアドレス（ＲｏｗＡＤＤ）に基づいて、所望のワード線ＷＬを選択する機能を有する。ロウデコーダ４０には、後述する制御回路６０から制御信号Ｓ１〜Ｓ４が供給される。ロウデコーダ４０は、ロウアドレスと制御信号Ｓ１〜Ｓ４に基づいて、複数のワード線ＷＬのうちいずれかのワード線ＷＬを、ＣＯＬ信号を供給する配線からいずれかの配線を、ＰＣＬ信号を供給する配線からいずれかの配線を、ＰＣＧ信号を供給する配線からいずれかの配線を選択し、所望の信号を転送する。

プリデコーダは、アドレス、チップイネーブル信号ＣＥとクロック信号ＣＫに基づいて、ワード線を駆動するタイミングをロウデコーダ４０に転送する機能を有する。

＜電圧発生回路＞
電圧発生回路５０は、外部から与えられる電圧を昇圧または降圧することにより、データの書き込み動作、及び読み出し動作に必要な電圧を発生する。

＜制御回路＞
制御回路６０は、半導体記憶装置１００全体の動作を制御する。すなわち、データ入出力回路（図示略）を介して、半導体記憶装置の外部（例えばコントローラ）から与えられたアドレス、及びコマンドに基づいて、データの書き込み動作、及び読み出し動作における動作シーケンスを実行する。制御回路６０はアドレス、及び動作シーケンスに基づき、カラム選択信号ＣＳＥＬ、ロウ選択信号、及びプリチャージ信号を生成する。

制御回路６０は、上記のＷＬ信号（ワード線ＷＬに印加する信号）、ＰＣＬ信号、ＣＯＬ信号、ＰＣＧ信号を生成しメモリセルアレイ１０に供給するよう、ロウデコーダ４０や電圧発生回路５０等を制御する。

制御回路６０のうち、ＷＬ信号、ＰＣＬ信号、ＣＯＬ信号、ＰＣＧ信号を生成し、メモリセルアレイ１０に供給するよう制御する生成部について、図１及び図４の回路図を用いて説明する。図示の便宜上、生成部以外については、省略した。

図１に示すように、制御回路６０は、制御信号Ｓ１〜Ｓ４をロウデコーダ４０に出力し、ＷＬ信号、ＰＣＬ信号、ＣＯＬ信号、ＰＣＧ信号をメモリセルアレイ１０に供給するよう制御する。

ここで、制御信号Ｓ１は、ＷＬ信号をメモリセルアレイ１０に供給するよう制御するための信号である。制御信号Ｓ２は、ＣＯＬ信号をメモリセルアレイ１０に供給するよう制御するための信号である。制御信号Ｓ３は、ＰＣＧ信号をメモリセルアレイ１０に供給するよう制御するための信号である。制御信号Ｓ４は、ＰＣＬ信号をメモリセルアレイ１０に供給するよう制御するための信号である。

図４に示すように、制御回路６０は、複数のインバータＩＮＶ１〜ＩＮＶ６、複数のＮＡＮＤ回路ＮＡＮＤ１〜ＮＡＮＤ４、遅延回路Ｄ１を有する生成部を含む。

インバータＩＮＶ１の入力端子には、クロックＣＫが供給される。インバータＩＮＶ１の出力端子は、遅延回路Ｄ１の入力端子に接続される。ここで、遅延回路Ｄ１は例えば複数のインバータを含む構成である。遅延回路Ｄ１の出力端子はインバータＩＮＶ２の入力端子に接続される。ＮＡＮＤ回路ＮＡＮＤ１の第１入力端子には、クロックＣＫが供給される。ＮＡＮＤ回路ＮＡＮＤ１の第２入力端子は、インバータＩＮＶ２の出力端子に接続される。ＮＡＮＤ回路ＮＡＮＤ１の出力端子は、インバータＩＮＶ３の入力端子に接続される。インバータＩＮＶ３の出力端子はロウデコーダ４０を介してワード線ＷＬに接続される。また、インバータＩＮＶ３の出力端子は、ＮＡＮＤ回路ＮＡＮＤ２の第１入力端子にも接続される。ＮＡＮＤ回路ＮＡＮＤ２の第２入力端子には、カラム選択信号ＣＳＥＬが供給される。ＮＡＮＤ回路ＮＡＮＤ２の出力端子は、インバータＩＮＶ４の入力端子に接続される。インバータＩＮＶ４の出力端子は、ロウデコーダ４０を介してトランジスタＮｃ，Ｎｄのゲートに接続される。すなわち、インバータＩＮＶ４の出力端子から出力される信号がＣＯＬ信号となる。

ＮＡＮＤ回路ＮＡＮＤ４の第１入力端子は遅延回路Ｄ１の出力端子に接続されており、ＮＡＮＤ回路ＮＡＮＤ４の第２入力端子にはクロック信号ＣＫが供給される。このＮＡＮＤ回路ＮＡＮＤ４の出力端子は、インバータＩＮＶ６の入力端子に接続される。

ＮＡＮＤ回路ＮＡＮＤ３の第１入力端子にはカラム選択信号ＣＳＥＬが供給され、第２入力端子にはリードイネーブルＲＥ信号が供給される。ＮＡＮＤ回路ＮＡＮＤ３の第３入力端子はインバータＩＮＶ６の出力端子に接続される。インバータＩＮＶ６の出力端子は、ロウデコーダ４０を介してトランジスタＮａ，Ｎｂのゲートに接続される。すなわち、インバータＩＮＶ６の出力端子から出力される信号はＰＣＬ信号となる。

ＮＡＮＤ回路ＮＡＮＤ３の出力端子はインバータＩＮＶ５の入力端子に接続される。インバータＩＮＶ５の出力端子は、ロウデコーダ４０を介してトランジスタＮｅ，Ｎｆのゲートに接続される。すなわち、インバータＩＮＶ５の出力端子から出力される信号がＰＣＧ信号となる。

＜アドレスバッファ＞
アドレスバッファ７０は、外部から供給されたアドレス情報（ロウアドレス・カラムアドレス等）をカラムセレクタ２０及びロウデコーダ４０に転送する。

［半導体記憶装置の動作シーケンス］
次に、本実施形態の半導体記憶装置の読み出し動作、書き込み動作について、図５のタイミングチャート図を用いて説明する。

（１）書き込み動作
図５（ａ）は、選択カラムのメモリセルＭＣにデータを書き込む場合のタイミングチャートを示し、図５（ｂ）は、書き込み動作時の非選択カラムを示すタイミングチャートである。

図５（ａ）、（ｂ）に示すように、時刻ｔ１で、クロック信号ＣＫが“Ｈ”レベルに遷移し、全カラム共通のＰＣＬ信号が“Ｈ”レベルに遷移する。ＣＯＬ信号、ＰＣＧ信号は“Ｌ”レベルのままである。

全カラムのＰＣＬ信号が“Ｈ”レベルに遷移することで、トランジスタＮａ、Ｎｂがオン状態となり、ローカルビット線ＬＢＬＴ，ＬＢＬＣは電源ＶＤＤでプリチャージされる。ローカルビット線ＬＢＬＴ，ＬＢＬＣの電位は、ＶＤＤ−Ｖｔｈ１まで充電される。ここで、Ｖｔｈ１はトランジスタＮａ、Ｎｂの閾値電圧を示す。

ＣＯＬ信号、ＰＣＧ信号は“Ｌ”レベルのままであり、トランジスタＮｃ，Ｎｄ，Ｎｅ，Ｎｆはオフ状態のままである。その結果、グローバルビット線ＧＢＬＴ，ＧＢＬＣはフローティングのままである。

時刻ｔ２では、選択されたワード線ＷＬを“Ｈ”レベルに遷移し、選択カラムのＣＯＬ信号は“Ｈ”レベルに遷移し、非選択のＣＯＬ信号は“Ｌ”レベルのままである。ＰＣＬ信号は“Ｌ”レベルに遷移する。ＰＣＧ信号は“Ｌ”レベルのままである。

ＰＣＬ信号は“Ｌ”レベルに遷移し、ローカルビット線ＬＢＬＴ，ＬＢＬＣの充電を終了する。

選択カラムのＣＯＬ信号のみ“Ｈ”レベルに遷移することで、ライトドライバ３０と選択カラムのローカルビット線ＬＢＬＴ，ＬＢＬＣは導通する。また、ワード線ＷＬを“Ｈ”レベルに遷移することで、ライトドライバ３０のデータをメモリセルＭＣに転送を開始する。

なお、非選択のＣＯＬ信号は“Ｌ”レベルのままであるため、ライトドライバ３０と非選択カラムのローカルビット線ＬＢＬＴ，ＬＢＬＣは導通せず、ローカルビット線ＬＢＬＴ，ＬＢＬＣは充電の終了後にフローティングとなる。

時刻ｔ３で、データの転送が終了すると、クロック信号ＣＫ、ワード線ＷＬ、選択カラムのＣＯＬ信号は“Ｌ”レベルに遷移する。その結果、データの書き込み動作は完了する。

（２）読み出し動作
図５（ｃ）は、選択カラムのメモリセルＭＣからデータを読み出す場合のタイミングチャートを示し、図５（ｄ）は、読み出し動作時の非選択カラムを示すタイミングチャートである。

図５（ｃ）、（ｄ）に示すように、時刻ｔ４で、クロック信号ＣＫが“Ｈ”レベルに遷移し、全カラム共通のＰＣＬ信号が“Ｈ”レベルに遷移する。ＣＯＬ信号は“Ｌ”レベルのままである。選択カラムのＰＣＧ信号は“Ｈ”レベルに遷移し、非選択のカラムのＰＣＧ信号は“Ｌ”レベルのままである。

全カラムのＰＣＬ信号が“Ｈ”レベルに遷移することで、トランジスタＮａ、Ｎｂがオン状態となり、ローカルビット線ＬＢＬＴ，ＬＢＬＣは電源ＶＤＤでプリチャージされる。ローカルビット線ＬＢＬＴ，ＬＢＬＣの電位は、ＶＤＤ−Ｖｔｈ１まで充電される。ここで、Ｖｔｈ１はトランジスタＮａ、Ｎｂの閾値電圧を示す。

ＣＯＬ信号は“Ｌ”レベルのままであり、トランジスタＮｃ，Ｎｄはオフ状態のままである。また、選択カラムのＰＣＧ信号は“Ｈ”レベルに遷移するため、トランジスタＮｅ，Ｎｆがオン状態となり、選択カラムのグローバルビット線ＧＢＬＴ，ＧＢＬＣはＶＤＤ−Ｖｔｈ２まで充電される。ここで、Ｖｔｈ２はトランジスタＮｅ、Ｎｆの閾値電圧を示す。選択カラムのグローバルビット線ＧＢＬＴ，ＧＢＬＣの充電について、グローバルビット線ＧＢＬＴ，ＧＢＬＣをフローティングにすると、グローバルビット線ＧＢＬＴ，ＧＢＬＣの電位に応じてメモリセルＭＣのデータの誤読み出しが生じる場合がある。この誤読み出しを防ぐべく、選択カラムのグローバルビット線ＧＢＬＴ，ＧＢＬＣを充電する。

非選択カラムのグローバルビット線ＧＢＬＴ，ＧＢＬＣはフローティングのままである。

時刻ｔ５では、選択されたワード線ＷＬを“Ｈ”レベルに遷移し、選択カラムのＣＯＬ信号は“Ｈ”レベルに遷移し、非選択のＣＯＬ信号は“Ｌ”レベルのままである。ＰＣＬ信号は“Ｌ”レベルに遷移する。ＰＣＧ信号は“Ｌ”レベルに遷移する。

ＰＣＬ信号は“Ｌ”レベルに遷移し、ローカルビット線ＬＢＬＴ，ＬＢＬＣの充電を終了する。ＰＣＧ信号は“Ｌ”レベルに遷移し、グローバルビット線ＧＢＬＴ，ＧＢＬＣの充電を終了する。

選択カラムのＣＯＬ信号のみ“Ｈ”レベルに遷移することで、センスアンプ３０と選択カラムのローカルビット線ＬＢＬＴ，ＬＢＬＣは導通する。また、ワード線ＷＬを“Ｈ”レベルに遷移することで、メモリセルＭＣのデータをセンスアンプ３０に転送を開始する。

なお、非選択のＣＯＬ信号は“Ｌ”レベルのままであるため、センスアンプ３０と非選択カラムのローカルビット線ＬＢＬＴ，ＬＢＬＣは導通せず、ローカルビット線ＬＢＬＴ，ＬＢＬＣは充電の終了後にフローティングとなる。

時刻ｔ６で、データの転送が終了すると、クロック信号ＣＫ、ワード線ＷＬ、選択カラムのＣＯＬ信号は“Ｌ”レベルに遷移する。その結果、データの読み出し動作は完了する。

［第１実施形態の効果］
以上より、本実施形態は、消費電力の低減可能な半導体記憶装置を提供できる。以下、具体的に説明する。図６及び図７の半導体記憶装置を比較例として、本実施形態の半導体記憶装置の効果を説明する。

比較例の半導体記憶装置では、本実施形態のトランジスタＮａ，Ｎｂはなく、図６及び図７に示すように、ローカルビット線ＬＢＬＴ，ＬＢＬＣをプリチャージするとき、グローバルビット線ＧＢＬＴ，ＧＢＬＣを介してローカルビット線ＬＢＬＴ，ＬＢＬＣのプリチャージをする必要がある。グローバルビット線ＧＢＬＴ，ＧＢＬＣの負荷容量は配線容量が支配的であり、メモリセルアレイ１０内のメモリセルＭＣの数が増加すればするほど、グローバルビット線ＧＢＬＴ，ＧＢＬＣの負荷容量のローカルビット線ＬＢＬＴ，ＬＢＬＣの負荷容量に対する割合が高くなる。

本実施形態では、トランジスタＮａ，Ｎｂを設けたことにより、ローカルビット線ＬＢＬＴ，ＬＢＬＣをグローバルビット線ＧＢＬＴ，ＧＢＬＣを介さずにプリチャージすることができる。その結果、グローバルビット線ＧＢＬＴ，ＧＢＬＣの負荷容量の充電を必要以上にしなくて済むため、本実施形態の半導体記憶装置は、比較例と比べて消費電力を低減することができる（図８（ｂ）参照）。

また、比較例では、本実施形態のトランジスタＮｅ，Ｎｆに対応するトランジスタはＰチャネル型ＭＯＳトランジスタで形成されている。その結果、グローバルビット線ＧＢＬＴ，ＧＢＬＣにＶＤＤがプリチャージされる（図８（ａ）参照）。

本実施形態では、トランジスタＮｅ，ＮｆはＮチャネルＭＯＳトランジスタで形成されており、グローバルビット線ＧＢＬＴ，ＧＢＬＣにＶＤＤ−Ｖｔｈ２がプリチャージされる（選択カラムのグローバルビット線における読み出し動作のときのみプリチャージされる。図８（ｂ）参照）。したがって、本実施形態は、比較例に対して、差分のＶｔｈ２分だけさらに消費電力を低減することができる。

（第２実施形態）
次に、第２実施形態の半導体記憶装置について、図９の回路図乃至図１２の表を用いて説明する。

［第２実施形態の半導体記憶装置の構成］
第２実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置に対して、ＰＣＬ信号がカラムごとに区別されている点と、複数のＰＣＬ信号に対応した制御回路６０の構成が相違し、その他の構成は同様の構成であり詳細の説明は省略する。

＜メモリユニットＭＵ＞
図９に示すように、メモリユニットＭＵは、ＰＣＬ信号を供給するための配線がカラムごとに設けられている点で第１実施形態と相違する。具体的には、ＰＣＬ信号が複数の信号を有し、これらの信号により、カラムごとにローカルビット線ＬＢＬＴ，ＬＢＬＣのプリチャージを制御することができる。

＜制御回路６０＞
第２実施形態の制御回路６０は、図１０に示すように、第１実施形態と生成部の構成が相違する。

図１０に示すように、制御回路６０は、複数のインバータＩＮＶ７〜ＩＮＶ１４、ＮＡＮＤ回路ＮＡＮＤ５〜ＮＡＮＤ９、ＮＯＲ回路ＮＯＲ１、遅延回路Ｄ２を有する。

インバータＩＮＶ７の入力端子には、クロックＣＫが供給される。インバータＩＮＶ７の出力端子は、遅延回路Ｄ２の入力端子に接続される。ここで、遅延回路Ｄ２は例えば複数のインバータを含む構成である。遅延回路Ｄ２の出力端子はインバータＩＮＶ８の入力端子に接続される。ＮＡＮＤ回路ＮＡＮＤ５の第１入力端子には、クロック信号ＣＫが供給される。ＮＡＮＤ回路ＮＡＮＤ５の第２入力端子は、インバータＩＮＶ８の出力端子に接続される。ＮＡＮＤ回路ＮＡＮＤ５の出力端子は、インバータＩＮＶ９の入力端子に接続される。インバータＩＮＶ９の出力端子はロウデコーダ４０を介してワード線ＷＬに接続される。

また、ＮＡＮＤ回路ＮＡＮＤ６の第１入力端子には、クロック信号ＣＫが供給される。ＮＡＮＤ回路ＮＡＮＤ６の第２入力端子には、カラム選択信号ＣＳＥＬが供給される。ＮＡＮＤ回路ＮＡＮＤ６の出力端子は、インバータＩＮＶ１０の入力端子に接続される。インバータＩＮＶ１０の出力端子は、ロウデコーダ４０を介してトランジスタＮｃ，Ｎｄのゲートに接続される。すなわち、インバータＩＮＶ１０の出力端子から出力される信号がＣＯＬ信号となる。

ＮＡＮＤ回路ＮＡＮＤ８の第１入力端子は遅延回路Ｄ２の出力端子に接続されており、ＮＡＮＤ回路ＮＡＮＤ８の第２入力端子にはクロック信号ＣＫが供給される。このＮＡＮＤ回路ＮＡＮＤ８の出力端子は、インバータＩＮＶ１３の入力端子に接続される。

ＮＡＮＤ回路ＮＡＮＤ７の第１入力端子は、カラム選択信号ＣＳＥＬが供給される。ＮＡＮＤ回路ＮＡＮＤ７の第２入力端子は、リードイネーブル信号ＲＥが供給される。ＮＡＮＤ回路ＮＡＮＤ７の第３入力端子は、インバータＩＮＶ１３の出力端子に接続される。

ＮＡＮＤ回路ＮＡＮＤ７の出力端子は、インバータＩＮＶ１１の入力端子に接続される。インバータＩＮＶ１１の出力端子は、ロウデコーダ４０を介してトランジスタＮｅ，Ｎｆのゲートに接続される。すなわち、インバータＩＮＶ１１の出力端子から出力される信号がＰＣＧ信号となる。

ＮＯＲ回路ＮＯＲ１の第１入力端子には、カラム選択信号ＣＳＥＬが供給される。ＮＯＲ回路ＮＯＲ１の第２入力端子には、リードイネーブル信号ＲＥが供給される。ＮＯＲ回路ＮＯＲ１の出力端子は、インバータＩＮＶ１２の入力端子に接続される。インバータＩＮＶ１２の出力端子はＮＡＮＤ回路ＮＡＮＤ９の第１入力端子に接続される。

ＮＡＮＤ回路ＮＡＮＤ９の第２入力端子はインバータＩＮＶ１３の出力端子に接続される。ＮＡＮＤ回路ＮＡＮＤ９の出力端子は、インバータＩＮＶ１４の入力端子に接続される。インバータＩＮＶ１４の出力端子は、ロウデコーダ４０を介してトランジスタＮａ，Ｎｂのゲートに接続される。すなわち、インバータＩＮＶ１４の出力端子から出力される信号はＰＣＬ信号となる。

インバータＩＮＶ１４の出力端子はカラムごとに区別される。カラムごとにＰＣＬ信号をメモリセルアレイ１０に供給する。

［第２実施形態の半導体記憶装置の動作シーケンス］
次に、本実施形態の半導体記憶装置の読み出し動作、書き込み動作について、図１１のタイミングチャート図を用いて説明する。

（１）書き込み動作
図１１（ａ）は、選択カラムのメモリセルＭＣにデータを書き込む場合のタイミングチャートを示し、図１１（ｂ）は、書き込み動作時の非選択カラムを示すタイミングチャートである。

図１１（ａ）、（ｂ）に示すように、時刻ｔ１１で、クロック信号ＣＫが“Ｈ”レベルに遷移し、選択カラムのＣＯＬ信号を“Ｈ”レベルに遷移し、非選択カラムのＣＯＬ信号を“Ｌ”レベルのままにする。選択カラムのＰＣＬ信号が“Ｌ”レベルのままであり、非選択カラムのＰＣＬ信号は“Ｈ”レベルに遷移する。ＰＣＧ信号は“Ｌ”レベルのままである。

選択カラムのＰＣＬ信号が“Ｌ”レベルのままであり、非選択カラムのＰＣＬ信号が“Ｈ”レベルに遷移することで、選択カラムではトランジスタＮａ、Ｎｂがオフ状態であり、ローカルビット線ＬＢＬＴ，ＬＢＬＣはフローティングとなる。

他方で、非選択カラムのトランジスタＮａ、Ｎｂはオン状態となり、ローカルビット線ＬＢＬＴ，ＬＢＬＣは電源ＶＤＤでプリチャージされる。ローカルビット線ＬＢＬＴ，ＬＢＬＣの電位は、ＶＤＤ−Ｖｔｈ１まで充電される。ここで、Ｖｔｈ１はトランジスタＮａ、Ｎｂの閾値電圧を示す。

選択カラムのＣＯＬ信号は“Ｈ”レベルであり、トランジスタＮｃ，Ｎｄはオン状態である。すなわち、選択カラムでは、ライトドライバ３０と選択カラムのローカルビット線ＬＢＬＴ，ＬＢＬＣは導通する。非選択カラムのＣＯＬ信号は“Ｌ”レベルのままであり、トランジスタＮｃ，Ｎｄはオフ状態のままである。

ＰＣＧ信号は“Ｌ”レベルのままであり、トランジスタＮｅ，Ｎｆはオフ状態のままである。その結果、グローバルビット線ＧＢＬＴ，ＧＢＬＣはフローティングのままである。

時刻ｔ１２では、選択されたワード線ＷＬを“Ｈ”レベルに遷移し、選択カラムのＣＯＬ信号は“Ｈ”レベルのままとし、非選択のＣＯＬ信号は“Ｌ”レベルのままである。選択カラムのＰＣＬ信号は“Ｌ”レベルのままであり、非選択カラムのＰＣＬ信号は“Ｌ”レベルに遷移する。ＰＣＧ信号は“Ｌ”レベルのままである。

非選択カラムのＰＣＬ信号は“Ｌ”レベルに遷移し、非選択カラムのローカルビット線ＬＢＬＴ，ＬＢＬＣの充電を終了する。

ワード線ＷＬを“Ｈ”レベルに遷移することで、ライトドライバ３０のデータをメモリセルＭＣに転送を開始する。

なお、非選択のＣＯＬ信号は“Ｌ”レベルのままであるため、ライトドライバ３０と非選択カラムのローカルビット線ＬＢＬＴ，ＬＢＬＣは導通せず、ローカルビット線ＬＢＬＴ，ＬＢＬＣは充電の終了後にフローティングとなる。

時刻ｔ１３で、データの転送が終了すると、クロック信号ＣＫ、ワード線ＷＬ、選択カラムのＣＯＬ信号は“Ｌ”レベルに遷移する。その結果、データの書き込み動作は完了する。

（２）読み出し動作
図１１（ｃ）は、選択カラムのメモリセルＭＣからデータを読み出す場合のタイミングチャートを示し、図１１（ｄ）は、読み出し動作時の非選択カラムを示すタイミングチャートである。

図１１（ｃ）、（ｄ）に示すように、時刻ｔ１４で、クロック信号ＣＫが“Ｈ”レベルに遷移し、ＰＣＬ信号が“Ｈ”レベルに遷移する。選択カラムのＣＯＬ信号を“Ｈ”レベルに遷移し、非選択カラムのＣＯＬ信号を“Ｌ”レベルのままにする。選択カラムのＰＣＧ信号は“Ｈ”レベルに遷移し、非選択のカラムのＰＣＧ信号は“Ｌ”レベルのままである。

全カラムのＰＣＬ信号が“Ｈ”レベルに遷移することで、トランジスタＮａ、Ｎｂがオン状態となり、ローカルビット線ＬＢＬＴ，ＬＢＬＣは電源ＶＤＤでプリチャージされる。ローカルビット線ＬＢＬＴ，ＬＢＬＣの電位は、ＶＤＤ−Ｖｔｈ１まで充電される。ここで、Ｖｔｈ１はトランジスタＮａ、Ｎｂの閾値電圧を示す。

選択カラムのＣＯＬ信号は“Ｈ”レベルであり、トランジスタＮｃ，Ｎｄはオン状態である。すなわち、選択カラムでは、ライトドライバ３０と選択カラムのローカルビット線ＬＢＬＴ，ＬＢＬＣは導通する。非選択カラムのＣＯＬ信号は“Ｌ”レベルのままであり、トランジスタＮｃ，Ｎｄはオフ状態のままである。

選択カラムのＰＣＧ信号は“Ｈ”レベルに遷移するため、トランジスタＮｅ，Ｎｆがオン状態となり、選択カラムのグローバルビット線ＧＢＬＴ，ＧＢＬＣはＶＤＤ−Ｖｔｈ２まで充電される。ここで、Ｖｔｈ２はトランジスタＮｅ、Ｎｆの閾値電圧を示す。選択カラムのグローバルビット線ＧＢＬＴ，ＧＢＬＣの充電について、グローバルビット線ＧＢＬＴ，ＧＢＬＣをフローティングにすると、グローバルビット線ＧＢＬＴ，ＧＢＬＣの電位に応じてメモリセルＭＣのデータの誤読み出しが生じる場合がある。この誤読み出しを防ぐべく、選択カラムのグローバルビット線ＧＢＬＴ，ＧＢＬＣを充電する。

非選択カラムのグローバルビット線ＧＢＬＴ，ＧＢＬＣはフローティングのままである。

時刻ｔ１５では、選択されたワード線ＷＬを“Ｈ”レベルに遷移し、選択カラムのＣＯＬ信号は“Ｈ”レベルのまま、非選択のＣＯＬ信号は“Ｌ”レベルのままである。ＰＣＬ信号は“Ｌ”レベルに遷移する。ＰＣＧ信号は“Ｌ”レベルに遷移する。

ＰＣＬ信号は“Ｌ”レベルに遷移し、ローカルビット線ＬＢＬＴ，ＬＢＬＣの充電を終了する。ＰＣＧ信号は“Ｌ”レベルに遷移し、グローバルビット線ＧＢＬＴ，ＧＢＬＣの充電を終了する。

選択カラムのＣＯＬ信号のみ“Ｈ”レベルのままとすることで、センスアンプ３０と選択カラムのローカルビット線ＬＢＬＴ，ＬＢＬＣは導通する。また、ワード線ＷＬを“Ｈ”レベルに遷移することで、メモリセルＭＣのデータをセンスアンプ３０に転送を開始する。

なお、非選択のＣＯＬ信号は“Ｌ”レベルのままであるため、センスアンプ３０と非選択カラムのローカルビット線ＬＢＬＴ，ＬＢＬＣは導通せず、ローカルビット線ＬＢＬＴ，ＬＢＬＣは充電の終了後にフローティングとなる。

時刻ｔ１６で、データの転送が終了すると、クロック信号ＣＫ、ワード線ＷＬ、選択カラムのＣＯＬ信号は“Ｌ”レベルに遷移する。その結果、データの読み出し動作は完了する。

［第２実施形態の効果］
以上より、本実施形態は、第１実施形態と同様に消費電力の低減可能な半導体記憶装置を提供できる。

また、本実施形態の半導体記憶装置では、書き込み動作時において、選択カラムのローカルビット線ＬＢＬＴ，ＬＢＬＣのプリチャージを実施していない（図１２）。したがって、本実施形態の半導体記憶装置は、第１実施形態と比較しても、書き込み動作時における選択カラムのローカルビット線ＬＢＬＴ，ＬＢＬＣのプリチャージが不要な分消費電力を低減することができる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１０…メモリセルアレイ
２０…カラムセレクタ
３０…センスアンプ、ライトドライバ
４０…ロウデコーダ
５０…電圧発生回路
６０…制御回路
１００…半導体記憶装置

Claims (4)

1. 揮発性メモリセルと、
   前記揮発性メモリセルに接続されたローカルビット線対と、
   電流経路の一端が電源に接続され、電流経路の他端が前記ローカルビット線対に接続される第１トランジスタ群と、
   電流経路の一端が前記ローカルビット線対に接続される第２トランジスタ群と、
   前記第２トランジスタ群の電流経路の他端に接続されるグローバルビット線と、
   電流経路の一端が前記グローバルビット線に接続され、電流経路の他端が前記電源に接続される第３トランジスタ群と、
   前記第１トランジスタ群、前記第２トランジスタ群、前記第３トランジスタ群を制御する制御部と
   を備えることを特徴とする半導体記憶装置。
2. 前記制御部は、（１）データの書き込み動作時に前記ローカルビット線のプリチャージ動作を行うとき、全カラムの前記第１トランジスタ群をオンし、前記全カラムの前記第３トランジスタ群をオフし、
   （２）データの読み出し動作時に前記ローカルビット線のプリチャージ動作を行うとき、非選択カラムの前記第１トランジスタ群をオンし、前記非選択カラムの前記第３トランジスタ群をオフするよう制御することを特徴とする請求項１記載の半導体記憶装置。
3. 前記制御部は、データの読み出し動作時に前記ローカルビット線のプリチャージ動作を行うとき、選択カラムの前記第１トランジスタ群をオンし、前記選択カラムの前記第３トランジスタ群をオンするよう制御することを特徴とする請求項２記載の半導体記憶装置。
4. 前記制御部は、（１）データの書き込み動作時に前記ローカルビット線のプリチャージ動作を行うとき、選択カラムの前記第２トランジスタ群をオンし、前記選択カラムの前記第１及び第３トランジスタ群をオフするように制御することを特徴とする請求項１記載の半導体記憶装置。

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