KR20120115318A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20120115318A
KR20120115318A KR1020127018470A KR20127018470A KR20120115318A KR 20120115318 A KR20120115318 A KR 20120115318A KR 1020127018470 A KR1020127018470 A KR 1020127018470A KR 20127018470 A KR20127018470 A KR 20127018470A KR 20120115318 A KR20120115318 A KR 20120115318A
Authority
KR
South Korea
Prior art keywords
transistor
electrically connected
inverter circuit
drain
source
Prior art date
Application number
KR1020127018470A
Other languages
English (en)
Inventor
마사토 이시이
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20120115318A publication Critical patent/KR20120115318A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Abstract

소비전력이 억제된 반도체 장치를 제공한다. 제 1 트랜지스터와, 제 2 트랜지스터와, 제 1 인버터 회로와, 제 2 인버터 회로를 갖으며, 상기 제 1 트랜지스터의 게이트에 반전 클럭 신호가 입력되고, 상기 제 2 트랜지스터의 게이트에 클럭 신호가 입력되며, 상기 제 1 트랜지스터의 소스 또는 드레인 중 한 쪽에 제 1 배선이 전기적으로 접속되고, 상기 제 1 트랜지스터의 소스 또는 드레인 중 다른 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되며, 상기 제 1 인버터 회로의 출력에 상기 제 2 트랜지스터의 소스 또는 드레인 중 한 쪽이 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 또는 드레인 중 다른 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되며, 상기 제 2 인버터 회로의 출력에 제 2 배선이 전기적으로 접속되어 있다.

Description

반도체 장치{Semiconductor device}
본 명세서에 개시하는 발명은 반도체 장치에 관한 것으로서, 특히, 논리회로 중 하나인 플립플롭(flip-flop)에 관한 것이다.
근래, 전자기기는 환경에 대한 부하를 줄인다는 시대적 요청에 따라 더욱 저소비 전력화가 요구되고 있다. 저소비 전력화를 구현하기 위해, 전자기기에 탑재되어 있는 집적회로(예를 들면, LSI: Large Scale Integration)의 소비전력을 저감하는 것이 해결책 중 하나로서 들 수 있다.
집적회로는 논리회로 중 하나인 플립플롭을 가지고 있다. 플립플롭의 종류에는 클럭 신호의 펄스별로 데이터를 취득하는 단순한 플립플롭뿐만 아니라, 리셋 단자를 갖는 플립플롭이나, 세트 단자를 갖는 플립플롭, 리셋 단자 및 세트 단자를 갖는 플립플롭이 있다. 이들 플립플롭을 구성하기 위해, 각 플립플롭은 데이터를 홀딩하는 기능을 갖는 래치 회로를 갖고 있다(예를 들면, 특허문헌 1 참조). 또한, 리셋 단자를 갖는 플립플롭이나, 세트 단자를 갖는 플립플롭, 리셋 단자 및 세트 단자를 갖는 플립플롭은 추가로 NAND 회로 등을 갖고 있다.
특허문헌 1 : 미국특허 제4554467호 공보
상술한 바와 같이, 플립플롭은 데이터를 홀딩하는 기능을 갖는 래치 회로나, NAND 회로 등을 갖고 있다. 그리고, 래치 회로나 NAND 회로를 구성하기 위해 다수의 트랜지스터가 사용되고 있기 때문에, 소비전력의 저감이 곤란하다.
본 발명의 일 양태는 상기 과제를 감안하여 이루어진 것으로, 소비전력을 저감한 플립플롭을 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 양태는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 1 인버터 회로와, 제 2 인버터 회로를 갖으며, 상기 제 1 트랜지스터의 게이트에 반전 클럭 신호가 입력되고, 상기 제 2 트랜지스터의 게이트에 클럭 신호가 입력되며, 상기 제 1 트랜지스터의 소스 또는 드레인 중 한 쪽에 제 1 배선이 전기적으로 접속되고, 상기 제 1 트랜지스터의 소스 또는 드레인 중 다른 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되며, 상기 제 1 인버터 회로의 출력에 상기 제 2 트랜지스터의 소스 또는 드레인 중 한 쪽이 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 또는 드레인 중 다른 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되며, 상기 제 2 인버터 회로의 출력에 제 2 배선이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 일 양태는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 1 인버터 회로와, 제 2 인버터 회로를 가지며, 상기 제 1 트랜지스터의 게이트에 반전 클럭 신호가 입력되고, 상기 제 2 트랜지스터의 게이트에 클럭 신호가 입력되며, 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트 각각에 리셋 신호가 입력되고, 상기 제 1 트랜지스터의 소스 또는 드레인 중 한 쪽에 제 1 배선이 전기적으로 접속되며, 상기 제 1 트랜지스터의 소스 또는 드레인 중 다른 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되고, 상기 제 1 인버터 회로의 출력에 상기 제 2 트랜지스터의 소스 또는 드레인 중 한 쪽이 전기적으로 접속되며, 상기 제 2 트랜지스터의 소스 또는 드레인 중 다른 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되고, 상기 제 2 인버터 회로의 출력에 제 2 배선이 전기적으로 접속되며, 상기 제 3 트랜지스터의 소스 또는 드레인 중 한 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되고, 상기 제 3 트랜지스터의 소스 또는 드레인 중 다른 쪽에 저전위 전원선이 전기적으로 접속되며, 상기 제 4 트랜지스터의 소스 또는 드레인 중 한 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되고, 상기 제 4 트랜지스터의 소스 또는 드레인 중 다른 쪽에 고전위 전원선이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 일 양태는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 5 트랜지스터와, 제 6 트랜지스터와, 제 1 인버터 회로와, 제 2 인버터 회로를 가지며, 상기 제 1 트랜지스터의 게이트에 반전 클럭 신호가 입력되고, 상기 제 2 트랜지스터의 게이트에 클럭 신호가 입력되며, 상기 제 5 트랜지스터의 게이트 및 상기 제 6 트랜지스터의 게이트 각각에 세트 신호가 입력되고, 상기 제 1 트랜지스터의 소스 또는 드레인 중 한 쪽에 제 1 배선이 전기적으로 접속되며, 상기 제 1 트랜지스터의 소스 또는 드레인 중 다른 한 쪽에 제 1 인버터 회로의 입력이 전기적으로 접속되고, 상기 제 1 인버터 회로의 출력에 상기 제 2 트랜지스터의 소스 또는 드레인 중 한 쪽이 전기적으로 접속되며, 상기 제 2 트랜지스터의 소스 또는 드레인 중 다른 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되고, 상기 제 2 인버터 회로의 출력에 제 2 배선이 전기적으로 접속되며, 상기 제 5 트랜지스터의 소스 또는 드레인 중 한 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되고, 상기 제 5 트랜지스터의 소스 또는 드레인 중 다른 쪽에 고전위 전원선이 전기적으로 접속되며, 상기 제 6 트랜지스터의 소스 또는 드레인 중 한족에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되고, 상기 제 6 트랜지스터의 소스 또는 드레인 중 다른 쪽에 저전위 전원선이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 일 양태는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 6 트랜지스터와, 제 1 인버터 회로와, 제 2 인버터 회로를 가지며, 상기 제 1 트랜지스터의 게이트에 반전 클럭 신호가 입력되고, 상기 제 2 트랜지스터의 게이트에 클럭 신호가 입력되며, 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트 각각에 리셋 신호가 입력되고, 상기 제 5 트랜지스터의 게이트 및 상기 제 6 트랜지스터의 게이트 각각에 세트 신호가 입력되며, 상기 제 1 트랜지스터의 소스 또는 드레인 중 한 쪽에 제 1 배선이 전기적으로 접속되고, 상기 제 1 트랜지스터의 소스 또는 드레인 중 다른 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되며, 상기 제 1 인버터 회로의 출력에 상기 제 2 트랜지스터의 소스 또는 드레인 중 한 쪽이 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 또는 드레인의 다른 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되며, 상기 제 2 인버터 회로의 출력에 제 2 배선이 전기적으로 접속되고, 상기 제 3 트랜지스터의 소스 또는 드레인 중 한 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되며, 상기 제 3 트랜지스터의 소스 또는 드레인 중 다른 쪽에 저전위 전원선이 전기적으로 접속되고, 상기 제 4 트랜지스터의 소스 또는 드레인 중 한 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되며, 제 4 트랜지스터의 소스 또는 드레인 중 다른 쪽에 고전위 전원선이 전기적으로 접속되고, 상기 제 5 트랜지스터의 소스 또는 드레인 중 한 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되고, 상기 제 5 트랜지스터의 소스 또는 드레인 중 다른 쪽에 상기 고전위 전원선이 전기적으로 접속되며, 상기 제 6 트랜지스터의 소스 또는 드레인 중 한 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되고, 상기 제 6 트랜지스터의 소스 또는 드레인 중 다른 쪽에 상기 저전위 전원선이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 일 양태는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 1 인버터 회로와, 제 2 인버터 회로와, 한 쌍의 전극을 갖는 제 1 용량소자와, 한 쌍의 전극을 갖는 제 2 용량소자를 가지며, 상기 제 1 트랜지스터의 게이트에 반전 클럭 신호가 입력되고, 상기 제 2 트랜지스터의 게이트에 클럭 신호가 입력되며, 상기 제 1 트랜지스터의 소스 또는 드레인 중 한 쪽에 제 1 배선이 전기적으로 접속되고, 상기 제 1 트랜지스터의 소스 또는 드레인 중 다른 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되며, 상기 제 1 인버터 회로의 출력에 상기 제 2 트랜지스터의 소스 또는 드레인 중 한 쪽이 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 또는 드레인 중 다른 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되며, 상기 제 2 인버터 회로의 출력에 제 2 배선이 전기적으로 접속되고, 상기 제 1 용량소자의 일측 전극에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되며, 상기 제 1 용량소자의 타측 전극에 저전위 전원선이 전기적으로 접속되고, 상기 제 2 용량소자의 일측 전극에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되며, 상기 제 2 용량소자의 타측 전극에 상기 저전위 전원선이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 일 양태는 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 각각은 캐리어 농도가 1×1014/cm3 미만인 산화물 반도체층을 갖는 것을 특징으로 한다.
또한, 본 발명의 일 양태는 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터 각각은 캐리어 농도가 1×1014/cm3 미만인 산화물 반도체층을 갖는 것을 특징으로 한다.
또한, 본 발명의 일 양태는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은 캐리어 농도가 1×1014/cm3 미만인 산화물 반도체층을 갖는 것을 특징으로 한다.
또한, 본 발명의 일 양태는 상기 산화물 반도체층은 밴드 갭이 2eV 이상인 것을 특징으로 한다.
또한, 본 발명의 일 양태는 상기 제 1 인버터 회로 및 상기 제 2 인버터 회로 각각은 CMOS 인버터 회로인 것을 특징으로 한다.
또한, 본 발명의 일 양태는 상기 반도체 장치는 플립플롭인 것을 특징으로 한다. 이 플립플롭은 예를 들면 시프트 레지스터의 일단(一段)으로서 사용할 수 있다. 또한, 표시장치의 구동회로의 일부로서 사용할 수도 있다.
또한, 본 발명의 일 양태는 상기 반도체 장치를 구비하는 전자기기이다.
또한, 트랜지스터는 그 구조상 소스와 드레인의 구별이 곤란하다. 또한, 회로의 동작에 따라서는 전위의 고저가 뒤바뀌는 경우도 있다. 따라서, 본 명세서 중에서는 소스와 드레인은 특별히 특정하지 않고, 제 1 전극(또는 제 1 단자), 제 2 전극(또는 제 2 단자)으로 기술하는 일이 있다. 예를 들면, 제 1 전극이 소스인 경우에는 제 2 전극이란 드레인을 가리키고, 반대로 제 1 전극이 드레인인 경우에는 제 2 전극이란 소스를 가리키는 것으로 한다.
또한, 본 명세서에 있어서, "A와 B가 접속되어 있다"라고 기재할 경우는 A와 B가 전기적으로 접속되어 있는 경우(즉, A와 B 사이에 다른 소자나 다른 회로를 끼고 접속되어 있는 경우)와, A와 B가 기능적으로 접속되어 있는 경우(즉, A와 B 사이에 다른 회로를 끼고 기능적으로 접속되어 있는 경우)와, A와 B가 직접 접속되어 있는 경우(즉, A와 B 사이에 다른 소자나 다른 회로를 끼우지 않고 접속되어 있는 경우)를 포함하는 것으로 한다. 또한, A, B는 각각 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 본 명세서에서 사용하는 제 1, 제 2, 제 3~제 N(N은 자연수)라는 용어는 구성 요소의 혼동을 피하기 위해 붙인 것으로, 수적으로 한정하는 것이 아니다. 예를 들면, '제 1 트랜지스터'라고 본 명세서에서 기재하고 있어도, 다른 구성요소와 혼동을 일으키지 않는 범위에서 '제 2 트랜지스터'로 대체하여 그대로 적용하는 것이 가능하다.
본 발명의 일 양태는 래치 회로를 사용하지 않고 플립플롭을 구성할 수 있기 때문에, 플립플롭에 사용하는 트랜지스터의 수를 삭감할 수 있다. 그 결과, 소비전력을 저감할 수 있다. 또한, 트랜지스터의 수를 삭감함으로써, 집적회로에서의 플립플롭의 점유면적을 축소할 수 있다.
또한, 본 발명의 일 양태는 플립플롭의 트랜지스터로서, 캐리어 농도가 1×1014/cm3 미만인 산화물 반도체를 갖는 트랜지스터를 사용하고 있다. 즉, 오프 전류가 극히 적은 트랜지스터를 사용함으로써, 래치 회로를 구비하지 않고도 플립플롭을 구성할 수 있다.
도 1은 플립플롭의 구성의 일 예를 나타낸 도면.
도 2는 플립플롭의 타이밍 챠트를 나타낸 도면.
도 3은 플립플롭의 구성의 일 예를 나타낸 도면.
도 4는 플립플롭의 타이밍 챠트를 나타낸 도면.
도 5는 플립플롭의 구성의 일 예를 나타낸 도면.
도 6은 플립플롭의 타이밍 챠트를 나타낸 도면.
도 7은 플립플롭의 구성의 일 예를 나타낸 도면.
도 8은 인버터를 나타낸 도면.
도 9(A) 및 도 9(B)는 트랜지스터의 일 예를 나타낸 평면도 및 단면도.
도 10(A) 내지 도 10(E)는 트랜지스터의 제작방법의 일 예를 나타낸 단면도.
도 11(A) 내지 도 11(E)는 트랜지스터의 제작방법의 일 예를 나타낸 단면도.
도 12(A) 내지 도 12(D)는 트랜지스터의 제작방법의 일 예를 나타낸 단면도.
도 13(A) 내지 도 13(D)는 트랜지스터의 제작방법의 일 예를 나타낸 단면도.
도 14(A) 내지 도 14(C)는 전자기기를 나타낸 도면.
도 15(A) 내지 도 15(D)는 전자기기를 나타낸 도면.
도 16은 플립플롭의 구성의 일 예를 나타낸 도면.
본 발명의 일 양태에 따른 실시 형태에 대해, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위에서 벗어나지 않고 그 형태 및 상세사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 실시형태의 기재내용으로 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 본 발명의 일 양태에 있어서, 동일한 물건을 가리키는 부호는 서로 다른 도면들 사이에서 공통하는 것으로 한다.
또한, 이하에 설명하는 실시 형태에 있어서, 특별히 언급이 없는 한, 본 명세서에 기재되어 있는 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 양태인 플립플롭의 구성의 일 예에 대해 설명한다.
도 1에 나타낸 바와 같이, 본 실시형태에서의 플립플롭은 제 1 트랜지스터(100), 제 2 트랜지스터(101), 제 1 인버터 회로(102), 및 제 2 인버터 회로(103)를 갖는다.
제 1 트랜지스터(100)의 게이트는 반전 클럭 신호선으로서 기능하는 배선에 전기적으로 접속되어 있다. 즉, 제 1 트랜지스터(100)의 게이트에는 배선을 통해 반전 클럭 신호(CK_B)가 입력된다. 또한, 제 2 트랜지스터(101)의 게이트는 클럭 신호선으로서 기능하는 배선에 전기적으로 접속되어 있다. 즉, 제 2 트랜지스터(101)의 게이트에는 배선을 통해 클럭 신호(CK)(비반전 클럭 신호라 부를 수도 있다)가 입력된다. 또한, 클럭 신호(CK)와 반전 클럭 신호(CK_B)는 서로 동기된 신호이며, 클럭 신호(CK)를 반전시킨 신호가 반전 클럭 신호(CK_B)가 된다.
제 1 트랜지스터(100)의 소스 또는 드레인 중 한 쪽은 배선을 통해 입력단자(21)에 전기적으로 접속되어 있다. 입력단자(21)는 플립플롭의 입력부에 상당하는 것으로, 데이터 신호가 입력된다. 또한, 제 1 트랜지스터(100)의 소스 또는 드레인 중 다른 쪽은 배선을 통해 제 1 인버터 회로(102)의 입력에 전기적으로 접속되어 있다. 또한, 제 1 인버터(102)의 출력은 배선을 통해 제 2 트랜지스터(101)의 소스 또는 드레인 중 한 쪽에 전기적으로 접속되어 있다. 또한, 제 2 트랜지스터(101)의 소스 또는 드레인 중 다른 쪽은 배선을 통해 제 2 인버터 회로(103)의 입력에 전기적으로 접속되어 있다. 또한, 제 2 인버터(103)의 출력은 배선을 통해 출력단자(22)에 전기적으로 접속되어 있다. 또한, 출력단자(22)는 플립플롭의 출력부에 상당하는 것이다.
또한, 도 1에 있어서, VDD는 고전원전위를 가리키며, VSS는 저전원전위를 가리킨다. 본 명세서에 있어서, '고전원전위(VDD)'란 기준전위보다 높은 전위를 가리키며, '저전원전위(VSS)'란 기준전위 이하의 전위(예를 들면, 그라운드 전위)를 가리킨다. 그리고, 고전원전위(VDD)를 트랜지스터 등의 소자에 공급하는 배선을 고전위 전원선이라고 부르며, 저전원전위(VSS)를 트랜지스터 등의 소자에 공급하는 배선을 저전위 전원선이라 부른다. 또한, 고전원전위와 저전원전위와의 전위차는 플립플롭이 동작가능한 정도인 것이 바람직하다.
또한, 전압이란 어떤 전위와 기준 전위(예를 들면 그라운드 전위)와의 전위차를 나타내는 경우가 많다. 따라서, 전압, 전위, 전위차를 각각 전위, 전압, 전압차로 바꿔말하는 것이 가능하다.
도 1에서의 제 1 트랜지스터(100) 및 제 2 트랜지스터(101)의 특징에 대해 설명하면 다음과 같다.
제 1 트랜지스터(100) 및 제 2 트랜지스터(101)는 채널형성영역에 사용하는 반도체로서 각각 고순도의 산화물 반도체를 사용하고 있다. 여기서, 본 명세서에서의 '고순도의 산화물 반도체'는 산화물 반도체에서의 수소가 가능한 저감되어 있는 것으로서, 진성 또는 실질적으로 진성인 반도체를 가리킨다. 고순도의 산화물 반도체의 일 예로서는 캐리어 농도가 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만, 또는 6.0×1010/cm3 미만인 산화물 반도체를 들 수 있다. 고순도의 산화물 반도체를 채널형성영역에 사용한 트랜지스터는 실리콘을 채널형성영역에 사용한 트랜지스터 등에 비해 오프 전류가 매우 작다는 특징을 갖고 있다. 또한, 본 실시형태에서는 고순도의 산화물 반도체를 사용한 제 1 트랜지스터(100) 및 제 2 트랜지스터(101)는 모두 n채널형 트랜지스터인 것으로서 이하에 설명한다.
이어, 도 1에서의 제 1 인버터 회로(102) 및 제 2 인버터 회로(103)에 대해 설명한다.
도 1에 나타낸 제 1 인버터 회로(102) 및 제 2 인버터 회로(103)는 CMOS 인버터이다. CMOS 인버터는 n채널형 트랜지스터와 p채널형 트랜지스터를 갖는다. 그리고, 인버터 회로의 입력신호는 n채널형 트랜지스터의 게이트 및 p채널형 트랜지스터의 게이트에 입력되며, n채널형 트랜지스터의 소스 또는 드레인 중 한 쪽은 저전위 전원선에 전기적으로 접속되고, p채널형 트랜지스터의 소스 또는 드레인 중 한 쪽은 고전위 전원선에 전기적으로 접속된다. 또한, n채널형 트랜지스터의 소스 또는 드레인 중 다른 쪽은 p채널형 트랜지스터의 소스 또는 드레인 중 다른 쪽과 전기적으로 접속되고, n채널형 트랜지스터의 소스 또는 드레인 중 다른 쪽과 p채널형 트랜지스터의 소스 또는 드레인 중 다른 쪽 사이에서의 배선 전위가 인버터 회로의 출력신호가 된다.
CMOS 인버터가 갖는 p채널형 트랜지스터는 실리콘층을 채널형성영역에 사용한 트랜지스터로 구성하는 것이 바람직하다. 또한, CMOS 인버터가 갖는 n채널형 트랜지스터는 실리콘층을 채널형성영역에 사용한 트랜지스터로 구성하여도 좋고, 고순도의 산화물 반도체층을 채널형성영역에 사용한 트랜지스터로 구성하여도 좋다.
또한, 도 1에서는 제 1 인버터 회로(102) 및 제 2 인버터 회로(103)로서 CMOS 인버터를 사용한 것을 나타내고 있는데, 본 발명은 이 구성에 한정되지 않는다. 즉, 도 1에서의 제 1 인버터 회로(102) 및 제 2 인버터 회로(103)는 도 8에 나타낸 논리신호인 인버터(120)로 각각 치환할 수 있다.
이어, 도 1에 나타낸 플립플롭의 동작에 대해 도 2를 사용하여 설명한다. 구체적으로는 도 1에 나타낸 플립플롭이 입력 데이터를 홀딩하고, 홀딩한 데이터를 출력할 때까지의 동작을 타이밍 챠트를 사용하여 설명한다. 도 2에 있어서, D는 입력단자(21)에 입력되는 데이터 신호(또는 플립플롭의 입력신호)를 나타내며, SM은 제 1 인버터 회로(102)의 출력과 제 2 트랜지스터(101)의 소스 또는 드레인 중 한 쪽 사이에서의 배선의 전위(도 1에서의 M점의 전위)를 나타내고, Q는 출력단자(22)에 출력되는 신호(제 2 인버터 회로(103)의 출력신호 또는 플립플롭의 출력신호)를 나타낸다.
시간 2000에 도달하면, 제 1 트랜지스터(100)의 게이트에 입력되는 반전 클럭 신호(CK_B)가 고전위가 되기 때문에, 제 1 트랜지스터(100)의 소스와 드레인 사이가 도통되어, 데이터 신호(D)가 제 1 인버터 회로(102)에 입력된다. 제 1 인버터 회로(102)는 데이터 신호(D)를 반전한 전위(SM)를 M점에 출력한다.
시간 2000으로부터 시간 2001에 이를 때까지의 기간에는 반전 클럭 신호(CK_B)가 고전위이기 때문에, 제 1 트랜지스터(100)의 소스와 드레인 사이는 도통된 채로이며, 데이터 신호(D)가 저전위에서 고전위로 변화하면, M점의 전위(SM)는 고전위에서 저전위로 변화한다. 그 동안, 클럭 신호(CK)는 저전위이기 때문에, 제 2 트랜지스터(101)의 소스와 드레인 사이는 비도통 상태로 되어 있다. 그 결과, M점에서의 전위 변화에 따르지 않고, 제 2 인버터 회로(103)의 출력신호, 즉 플립플롭의 출력신호(Q)의 전위는 변화하지 않는다.
시간 2001에 도달하면, 반전 클럭 신호(CK_B)가 저전위가 되기 때문에, 제 1 트랜지스터(100)의 소스와 드레인 사이가 비도통 상태가 되어, 제 1 트랜지스터(100)의 소스 또는 드레인 중 다른 쪽과 제 1 인버터 회로(102)의 입력 사이에서 의 배선의 전위(도 1에서의 L점의 전위)는 비도통이 되기 직전의 전위인 고전위를 유지한 채, 어느 것과도 도통되지 않는 부유상태(플로팅 상태)가 된다.
여기서, 상술한 바와 같이, 제 1 트랜지스터(100)는 고순도의 산화물 반도체층을 갖고 있으며, 오프 전류가 매우 작다는 특징을 갖고 있다. 그 때문에, 제 1 트랜지스터(100)를 통해 발생하는 L점의 전위 변동은 극히 적다. 그 결과, 제 1 트랜지스터(100)의 소스 또는 드레인 중 다른 쪽과 제 1 인버터 회로(102)의 입력을 전기적으로 접속하는 배선에 의해, 데이터 신호(D)의 전위, 즉 플립플롭의 입력 데이터를 기억할 수 있다. 그리고, 제 1 인버터 회로(102)는 이 배선에서 유지하고 있는 고전위의 신호를 반전하여 저전위의 전위(SM)를 M점으로 계속 출력한다.
또한, 시간 2001에 도달하면, 반전 클럭 신호(CK_B)가 저전위가 됨과 동시에 클럭 신호(CK)가 고전위가 되기 때문에, 제 2 트랜지스터(101)의 소스와 드레인 사이가 도통되어, M점의 전위(SM)가 제 2 인버터 회로(103)에 입력된다. 제 2 인버터 회로(103)는 M점의 전위(SM)를 반전하고, 제 1 트랜지스터(100)의 소스 또는 드레인 중 다른 쪽과 제 1 인버터 회로(102)의 입력을 서로 전기적으로 접속하는 배선에 의해 유지되고 있는 L점의 전위와 동일한 고전위의 신호를 플립플롭의 출력신호(Q)로서 출력한다.
이어, 시간 2002에 도달하면, 다시 반전 클럭 신호(CK_B)가 고전위가 되기 때문에, 제 1 트랜지스터(100)의 소스와 드레인 사이가 도통되어, 데이터 신호(D)가 제 1 인버터 회로(102)에 입력된다. 또한 동시에, 클럭 신호(CK)가 저전위가 되기 때문에, 제 2 트랜지스터(101)의 소스와 드레인 사이는 비도통 상태가 되어, 제 2 트랜지스터(101)의 소스 또는 드레인 중 다른 쪽과 제 2 인버터 회로(103)의 입력 사이에서의 배선의 전위(도 1에서의 N점의 전위)는 비도통이 되기 직전의 전위인 저전위를 유지한 채, 어느 것과도 도통되지 않는 부유상태(플로팅 상태)가 된다.
여기서, 제 1 트랜지스터(100)와 마찬가지로, 제 2 트랜지스터(101)는 고순도의 산화물 반도체층을 갖고 있어 오프 전류가 매우 작다는 특징으로 갖고 있다. 이 때문에, 제 2 트랜지스터(101)를 통해 발생하는 N점의 전위 변동은 극히 적다. 그 결과, 제 2 트랜지스터(101)의 소스 또는 드레인 중 다른 쪽과 제 2 인버터 회로(103)이 입력을 서로 전기적으로 접속하는 배선에 의해, 시간 2001에서 시간 2002에 도달하는 기간 중에 기억한 입력 데이터를, 시간 2002에서 시간 2003에 도달할 때까지의 기간에 걸쳐 홀딩할 수 있다. 이 때문에, 데이터 신호(D)의 전위가 변화하여 M점의 전위가 변화했다고 하더라도, 플립플롭의 출력신호(Q)의 전위는 변화하지 않는다.
이상에서 설명한 바와 같이, 본 실시형태에서의 플립플롭은 클럭 신호(CK)가 고전위이며, 반전 클럭 신호(CK_B)가 저전위인 기간에서는 제 1 트랜지스터(100)의 소스 또는 드레인 중 다른 쪽과 제 1 인버터 회로(102)의 입력을 서로 전기적으로 접속하는 배선에 의해 입력 데이터를 홀딩하고, 그 데이터를 출력하고 있다. 또한, 클럭 신호(CK)가 저전위이며, 반전 클럭 신호(CK_B)가 고전위인 기간에는 제 2 트랜지스터(101)의 소스 또는 드레인 중 다른 쪽과 제 2 인버터 회로(103)의 입력을 서로 전기적으로 접속하는 배선에 의해 입력 데이터를 홀딩하고, 그 데이터를 출력하고 있다. 이로써, 본 실시형태에서의 플립플롭은 클럭 신호의 1싸이클 동안 입력 데이터를 홀딩하고 출력할 수 있다.
본 실시형태에서는 오프 전류가 극히 작다는 특징을 갖는, 고순도의 산화물 반도체층을 포함하는 트랜지스터를 사용하고 있다. 이 때문에, 래치 회로를 사용하지 않고도 플립플롭을 구성할 수 있다. 그 결과, 플립플롭을 구성하는 트랜지스터의 수를 대폭 삭감하는 것이 가능해지기 때문에, 플립플롭의 소비전력을 삭감할 수 있다. 또한, 플립플롭의 점유면적을 축소할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 플립플롭과는 다른 구성의 일 예에 대해 설명한다.
도 3에 나타낸 바와 같이, 본 실시형태에서의 플립플롭은 제 1 트랜지스터(100), 제 1 인버터 회로(102), 제 2 트랜지스터(101), 제 2 인버터 회로(103), 제 3 트랜지스터(104), 및 제 4 트랜지스터(105)를 갖는다. 또한, 실시형태 1에서 설명한 플립플롭과 비교하면, 제 3 트랜지스터(104) 및 제 4 트랜지스터(105)를 갖고 있는 점에서 서로 다르지만, 기타 부분에 대해서는 공통하고 있다. 공통점에 대해서는 실시형태 1을 참조할 수 있으므로, 본 실시형태에서는 공통점에 대한 설명을 생략한다.
제 3 트랜지스터(104)의 게이트 및 제 4 트랜지스터(105)의 게이트 각각은 리셋 신호선으로서 기능하는 배선을 통해 리셋 단자(23)에 전기적으로 접속되어 있다. 즉, 제 3 트랜지스터(104)의 게이트 및 제 4 트랜지스터(105)의 게이트 각각에는 배선을 통해 리셋 신호가 입력된다.
제 3 트랜지스터(104)의 소스 또는 드레인 중 한 쪽은 배선을 통해 제 1 인버터(102)의 입력에 전기적으로 접속되어 있다. 즉, 제 3 트랜지스터(104)의 소스 또는 드레인 중 한 쪽 전위는 L점의 전위와 동등하다. 또한, 제 3 트랜지스터(104)의 소스 또는 드레인 중 다른 쪽은 저전위 전원선과 전기적으로 접속되어 있다. 또한, 제 4 트랜지스터(105)의 소스 또는 드레인 중 한 쪽은 배선을 통해 제 2 인버터(103)의 입력에 전기적으로 접속되어 있다. 즉, 제 4 트랜지스터(105)의 소스 또는 드레인 중 한 쪽 전위는 N점의 전위와 동등하다. 또한, 제 4 트랜지스터(105)의 소스 또는 드레인 중 다른 쪽은 고전위 전원선과 전기적으로 접속되어 있다.
또한, 도 3에서는 제 1 인버터 회로(102) 및 제 2 인버터 회로(102)로서 CMOS 인버터를 사용한 것을 나타내고 있는데, 본 발명은 이 구성에 한정되지 않는다. 즉, 도 3에서의 제 1 인버터 회로(102) 및 제 2 인버터 회로(103)는 도 8에 나타낸 논리회로인 인버터(120)로 각각 치환할 수 있다.
이어, 도 3에서의 제 3 트랜지스터(104) 및 제 4 트랜지스터(105)의 특징에 대해 설명한다.
제 3 트랜지스터(104) 및 제 4 트랜지스터(105)는 채널형성영역에 사용하는 반도체로서 각각 고순도의 산화물 반도체를 사용하고 있다. 즉, 본 실시형태에서는 제 1~제 4 트랜지스터(100, 101, 104, 105)는 채널형성영역에 사용하는 반도체로서 각각 고순도의 산화물 반도체가 사용되고 있다. 상술한 바와 같이, 고순도의 산화물 반도체를 채널형성영역에 사용한 트랜지스터는 실리콘을 채널형성영역에 사용한 트랜지스터 등에 비해 오프 전류가 매우 작다는 특징을 갖고 있다. 또한, 본 실시형태에서는 고순도의 산화물 반도체를 사용한 제 1~제4 트랜지스터(100, 101, 104, 105)는 각각 n채널형 트랜지스터인 것으로서 이하에 설명한다.
이어, 도 3에 나타낸 플립플롭의 동작에 대해 도 4를 사용하여 설명한다. 구체저으로는 도 3에 나타낸 플립플롭에 대해 리셋 신호를 입력함으로써 플립플롭을 리셋 상태로 한 후, 입력 데이터를 홀딩하고, 홀딩한 데이터를 출력할 때까지의 동작을 타이밍 챠트를 사용하여 설명한다. 또한, 도 4에 있어서, R은 리셋 단자(23)에 입력되는 리셋 신호를 나타낸다.
시간 1998 이후에, 리셋 신호(R)가 리셋의 유효를 나타내는 고전위가 되기 때문에, 제 3 트랜지스터(104)의 소스와 드레인 사이가 도통되어, 저전원전위의 신호가 제 1 인버터 회로(102)에 입력된다. 제 1 인버터 회로(102)는 저전위의 신호를 반전하여 고전위 신호를 M점으로 출력한다. 시간 1999에 이를 때까지는 반전 클럭 신호(CK_B)의 전위 변화에 따른 제 1 트랜지스터(100)의 도통, 비도통에 상관없이, M점의 신호(SM)는 고전위인 채로 변화하지 않는다. 또한, 제 4 트랜지스터(105)의 소스와 드레인 사이가 도통되어, 고전원전위의 신호가 제 2 인버터 회로(103)에 입력된다. 제 2 인버터 회로(103)는 고전위의 신호를 반전하고, 저전위의 신호를 플립플롭의 출력신호(Q)로서 출력한다. 이와 같이, 시간 1998 이후에서 시간 1999에 이를 때까지는 리셋 신호(R)가 리셋의 유효를 나타내는 고전위가 되기 때문에, 클럭 신호(CK)의 전위 변화에 따른 제 2 트랜지스터(101)의 도통, 비도통에 상관없이, 플립플롭의 출력신호(Q)는 저전위인 채로 변화하지 않아, 플립플롭은 리셋 상태가 된다.
시간 1998에서 충분히 시간이 경과한 시간 1999 이후에, 리셋 신호(R)가 리셋의 무효를 나타내는 저전위가 되어, 제 3 트랜지스터(104) 및 제 4 트랜지스터(105)의 소스와 드레인 사이가 비도통이 된다. 여기서, 상술한 바와 같이, 제 3 트랜지스터(104) 및 제 4 트랜지스터(105)는 고순도의 산화물 반도체층을 갖고 있어 오프 전류가 매우 작다는 특징을 갖고 있다. 이 때문에, 제 3 트랜지스터(104)를 통해 발생하는 L점의 전위 변동을 극히 적게 할 수 있음과 아울러, 제 4 트랜지스터(105)를 통해 발생하는 N점의 전위 변동을 극히 적게 할 수 있어, 리셋 상태가 아닌 기간에도 통상의 플립플롭의 동작에 지장을 초래하지 않는다.
시간 2000 이후의 동작에서는 제 3 트랜지스터(104) 및 제 4 트랜지스터(105)의 소스와 드레인 사이가 비도통이 되기 때문에, 실시형태 1에서 기술한 플립플롭의 동작을 참조할 수 있다.
이상에서 설명한 바와 같이, 본 실시형태에서의 플립플롭은 리셋 신호(R)에 의해 게이트가 제어되는 제 3 트랜지스터(104) 및 제 4 트랜지스터(105)를 갖고 있다. 이 때문에, 플립플롭의 리셋을 수행할 수 있다.
또한, 본 실시형태에서는 오프 전류가 극히 작다는 특징을 갖는, 고순도의 산화물 반도체층을 포함하는 트랜지스터를 사용하고 있다. 그 결과, 리셋 단자를 갖는 플립플롭을 구성하는 트랜지스터의 수를 대폭 삭감하는 것이 가능해지기 때문에, 리셋 단자를 갖는 플립플롭의 소비전력을 삭감할 수 있다. 또한, 리셋 단자를 갖는 플립플롭의 점유면적을 축소할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1에서 설명한 플립플롭과는 다른 구성의 일 예에 대해 설명한다.
도 5에 나타낸 바와 같이, 본 실시형태에서의 플립플롭은 제 1 트랜지스터(100), 제 1 인버터 회로(102), 제 2 트랜지스터(101), 제 2 인버터 회로(103), 제 5 트랜지스터(106), 및 제 6 트랜지스터(107)를 갖는다. 또한, 실시형태 1에서 설명한 플립플롭과 비교하면, 제 5 트랜지스터(106) 및 제 6 트랜지스터(107)를 갖고 있는 점에서 서로 다르지만, 기타 부분에 대해서는 공통하고 있다. 공통점에 대해서는 실시형태 1를 참조할 수 있으므로, 본 실시형태에서는 공통점에 대한 설명을 생략한다.
제 5 트랜지스터(106)의 게이트 및 제 6 트랜지스터(107)의 게이트 각각은 세트 신호선으로서 기능하는 배선을 통해 세트 단지(24)에 전기적으로 접속되어 있다. 즉, 제 5 트랜지스터(106)의 게이트 및 제 6 트랜지스터(107)의 게이트 각각에는 배선을 통해 세트 신호가 입력된다.
제 5 트랜지스터(106)의 소스 또는 드레인 중 한 쪽은 배선을 통해 제 1 인버터(102)의 입력에 전기적으로 접속되어 있다. 즉, 제 5 트랜지스터(106)의 소스 또는 드레인 중 한 쪽의 전위는 L점의 전위와 동등하다. 또한, 제 5 트랜지스터(106)의 소스 또는 드레인 중 다른 쪽은 고전위 전원선과 전기적으로 접속되어 있다. 또한, 제 6 트랜지스터(107)의 소스 또는 드레인 중 한 쪽은 배선을 통해 제 2 인버터(103)의 입력에 전기적으로 접속되어 있다. 즉, 제 6 트랜지스터(107)의 소스 또는 드레인 중 한 쪽의 전위는 N점의 전위와 동등하다. 또한, 제 6 트랜지스터(107)의 소스 또는 드레인 중 다른 쪽은 저전위 전원선과 전기적으로 접속되어 있다.
또한, 도 5에서는 제 1 인버터 회로(102) 및 제 2 인버터 회로(103)로서 CMOS 인버터를 사용한 것을 나타내고 있는데, 본 발명은 이 구성에 한정되지 않는다. 즉, 도 5에서의 제 1 인버터 회로(102) 및 제 2 인버터 회로(103)는 도 8에 나타낸 논리신호인 인버터(120)로 각각 치환할 수 있다.
이어, 도 5에서의 제 5 트랜지스터(106) 및 제 6 트랜지스터(107)의 특징에 대해 설명한다.
제 5 트랜지스터(106) 및 제 6 트랜지스터(107)는 채널형성영역에 사용하는 반도체로서 각각 고순도의 산화물 반도체를 사용하고 있다. 즉, 본 실시형태에서는 제 1 트랜지스터(100), 제 2 트랜지스터(101), 제 5 트랜지스터(106), 및 제 6 트랜지스터(107)는 채널형성영역에 사용하는 반도체로서 각각 고순도의 산화물 반도체가 사용되고 있다. 상술한 바와 같이, 고순도의 산화물 반도체를 채널형성영역에 사용한 트랜지스터는 실리콘을 채널형성영역에 사용한 트랜지스터 등에 비해 오프 전류가 매우 작다는 특징을 갖고 있다. 또한, 본 실시형태에서는 고순도의 산화물 반도체를 이용한 제 1 트랜지스터(100), 제 2 트랜지스터(101), 제 5 트랜지스터(106), 및 제 6 트랜지스터(107)는 각각 n채널형 트랜지스터인 것으로서 이하에 설명한다.
이어, 도 5에 나타낸 플립플롭의 동작에 대해 도 6을 사용하여 설명한다. 구체적으로는 도 5에 나타낸 플립플롭에 대해 세트 신호를 입력함으로써 플립플롭을 세트 상태로 한 후, 입력 데이터를 홀딩하고, 홀딩한 데이터를 출력할 때까지의 동작을 타이밍 챠트를 이용하여 설명한다. 또한, 도 6에 있어서, S는 세트 단자(24)에 입력되는 세트 신호를 나타낸다.
시간 1998 이후에, 세트 신호(S)가 세트의 유효를 나타내는 고전위가 되기 때문에, 제 5 트랜지스터(106)의 소스와 드레인 사이가 도통되어 고전원전위의 신호가 제 1 인버터 회로(102)에 입력된다. 제 1 인버터 회로(102)는 고전위의 신호를 반전하고, 저전위의 신호를 M점에 출력한다. 시간 1999에 이를 때까지는 반전 클럭 신호(CK_B)의 전위 변화에 따른 제 1 트랜지스터(100)의 도통, 비도통에 상관없이, M점의 신호(SM)은 저전위인 채로 변화하지 않는다. 또한, 제 6 트랜지스터(107)의 소스와 드레인 사이가 도통되어 저전원전위의 신호가 제 2 인버터 회로(103)에 입력된다. 제 2 인버터 회로(103)는 저전위의 신호를 반전하고, 고전위의 신호를 플립플롭의 출력신호(Q)로서 출력한다. 이와 같이, 시간 1998 이후부터 시간 1999에 이를 때까지는 세트 신호(S)가 세트의 유효를 나타내는 고전위가 되기 때문에, 클럭 신호(CK)의 전위 변화에 따른 제 2 트랜지스터(101)의 도통, 비도통에 상관없이 플립플롭의 출력신호(Q)는 고전위인 채로 변화하지 않아, 플립플롭은 세트 상태가 된다.
시간 1998에서 충분히 시간이 경과한 시간 1999 이후에, 세트 신호(S)가 세트의 무효를 나타내는 저전위가 되어, 제 5 트랜지스터(106) 및 제 6 트랜지스터(107)의 소스와 드레인 사이가 비도통이 된다. 여기서, 상술한 바와 같이, 제 5 트랜지스터(106) 및 제 6 트랜지스터(107)는 고순도의 산화물 반도체층을 갖고 있어 오프 전류가 매우 작다는 특징을 갖고 있다. 이 때문에, 제 5 트랜지스터(106)를 통해 발생하는 L점의 전위 변동을 극히 적게 할 수 있음과 아울러, 제 6 트랜지스터(107)를 통해 발생하는 N점의 전위 변동을 극히 적게 할 수 있어, 세트 상태가 아닌 기간에도 통상의 플립플롭의 동작에 지장을 초래하지 않는다.
시간 2000 이후의 동작에서는 제 5 트랜지스터(106) 및 제 6 트랜지스터(107)의 소스와 드레인 사이가 비도통이 되기 때문에, 실시형태 1에서 기술한 플립플롭의 동작을 참조할 수 있다.
이상에서 설명한 바와 같이, 본 실시형태에서의 플립플롭은 세트 신호(S)에 의해 게이트가 제어되는 제 5 트랜지스터(106) 및 제 6 트랜지스터(107)를 갖고 있다. 이 때문에, 플립플롭의 세트를 수행할 수 있다.
본 실시형태에서는 오프 전류가 극히 작다는 특징을 갖는, 고순도의 산화물 반도체층을 포함하는 트랜지스터를 사용하고 있다. 그 결과, 세트 단자를 갖는 플립플롭을 구성하는 트랜지스터의 수를 대폭 삭감하는 것이 가능해지기 때문에, 세트 단자를 갖는 플립플롭의 소비전력을 삭감할 수 있다. 또한, 세트 단자를 갖는 플립플롭의 점유면적을 축소할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1에서 설명한 플립플롭과는 다른 구성의 일 예에 대해 설명한다.
도 7에 나타낸 바와 같이, 본 실시형태에서의 플립플롭은 제 1 트랜지스터(100), 제 1 인버터 회로(102), 제 2 트랜지스터(101), 제 2 인버터 회로(103), 제 3 트랜지스터(104), 제 4 트랜지스터(105), 제 5 트랜지스터(106), 및 제 6 트랜지스터(107)를 갖는다. 또한, 실시형태 1에서 설명한 플립플롭과 비교하면, 제 3 트랜지스터(104), 제 4 트랜지스터(105), 제 5 트랜지스터(106), 및 제 6 트랜지스터(107)를 갖고 있는 점에서 서로 다르지만, 기타 부분에 대해서는 공통하고 있다. 공통점에 대해서는 실시형태 1을 참조할 수 있으므로, 본 실시형태에서는 공통점에 대한 설명을 생략한다. 또한, 제 3 트랜지스터(104), 제 4 트랜지스터(105)의 구성이나 접속관계, 동작 등에 대해서는 실시형태 2에서 설명하였음으로, 여기에서는 설명을 생략한다. 또한, 제 5 트랜지스터(106), 제 6 트랜지스터(107)의 구성이나 접속관계, 동작 등에 대해서는 실시형태 3에서 설명하였으므로, 여기에서는 설명을 생략한다.
본 실시형태에서는 오프 전류가 극히 작다는 특징을 갖는, 고순도의 산화물 반도체층을 포함하는 트랜지스터를 사용하고 있다. 그 결과, 세트 단자 및 리셋 단자를 갖는 플립플롭을 구성하는 트랜지스터의 수를 대폭 삭감하는 것이 가능해지기 때문에, 세트 단자 및 리셋 단자를 갖는 플립플롭의 소비전력을 삭감할 수 있다. 또한, 세트 단자 및 리셋 단자를 갖는 플립플롭의 점유면적을 축소할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 1에서 설명한 플립플롭과는 다른 구성의 일 예에 대해 설명한다.
도 16에 나타낸 바와 같이, 본 실시형태에서의 플립플롭은 제 1 트랜지스터(100), 제 2 인버터 회로(102), 제 2 트랜지스터(101), 제 2 인버터 회로(103), 제 1 용량소자(111), 제 2 용량소자(112)를 갖는다. 또한, 실시형태 1에서 설명한 플립플롭과 비교하면, 제 1 용량소자(111) 및 제 2 용량소자(112)를 갖고 있는 점에서 서로 다르지만, 기타 부분에 대해서는 공통하고 있다. 공통점에 대해서는 실시형태 1을 참조할 수 있으므로, 본 실시형태에서는 공통점에 대한 설명을 생략한다.
제 1 용량소자(111) 및 제 2 용량소자(112)는 각각 한 쌍의 전극을 갖고 있다. 제 1 용량소자(111)의 일측 전극에는 제 1 인버터 회로(102)의 입력이 전기적으로 접속되며, 제 1 용량소자(111)의 타측 전극에는 저전위 전원선이 전기적으로 접속되어 있다. 또한, 제 2 용량소자(112)의 일측 전극에는 제 2 인버터 회로(103)의 입력이 전기적으로 접속되며, 제 2 용량소자(112)의 타측 전극에는 저전위 전원선이 전기적으로 접속되어 있다. 이와 같이, 본 실시형태에서의 플립플롭은 제 1 용량소자(111) 및 제 2 용량소자(112)를 가짐으로써, 플립플롭의 입력 데이터의 저장을 보다 용이하게 실현할 수 있다.
또한, 제 1 용량소자(111)의 타측 전극에 전기적으로 접속되는 저전위 전원선과, 제 2 용량소자(112)의 타측 전극에 전기적으로 접속되는 저전위 전원선은 도 16에 나타낸 바와 같이 서로 동일한 전위(예를 들면, 그라운드 전위)가 부여되어 있어도 좋지만, 본 발명은 이 구성에 한정되지 않고, 서로 다른 전위가 부여되어 있어도 좋다. 또한, 도 16에서는 제 1 용량소자(111)의 타측 전극에 전기적으로 접속되는 저전위 전원선, 및 제 2 용량소자(112)의 타측 전극에 전기적으로 접속되는 저전위 전원선은 제 1 인버터 회로(102)의 n채널형 트랜지스터의 소스 또는 드레인 중 한 쪽과 전기적으로 접속되는 저전위 전원선, 및 제 2 인버터 회로(103)의 n채널형 트랜지스터의 소스 또는 드레인 중 한 쪽과 전기적으로 접속되는 저전위 전원선 모두 동일한 전위가 부여되는 구성을 나타내고 있는데, 본 발명은 이 구성에 한정되지 않고, 다른 전위가 부여되어 있어도 좋다.
또한, 본 실시형태에서는 실시형태 1에서 설명한 도 1의 구성에 부가하여, 제 1 용량소자(111) 및 제 2 용량소자(112)를 추가로 갖는 구성을 설명하였는데, 본 발명은 이 구성에 한정되지 않는다. 즉, 실시형태 2에서 설명한 도 3의 구성이나 실시형태 3에서 설명한 도 5의 구성, 또는 실시형태 4에서 설명한 도 7의 구성에 부가하여, 제 1 용량소자(111) 및 제 2 용량소자(112)를 추가로 갖는 구성으로 할 수도 있다.
(실시형태 6)
본 실시형태에서는 실시형태 1~5에서의 각 트랜지스터의 특징에 대해 상세하게 설명한다. 즉, 고순도의 산화물 반도체층을 갖는 트랜지스터의 특징에 대해 상세히 설명한다.
고순도의 산화물 반도체층은 산화물 반도체를 사용한 트랜지스터의 전기 특성에 악영향을 주는 불순물이 극히 적은 레벨에까지 저감된 것이다. 전기 특성에 악영향을 주는 불순물의 대표적인 예로서는 수소를 들 수 있다. 수소는 산화물 반도체 중에서 캐리어의 공여체(도너)가 될 수 있는 불순물이며, 산화물 반도체 중에 수소가 다량 포함되어 있으면, 산화물 반도체층가 N형화되어 버린다. 이와 같이 수소가 다량으로 포함된 산화물 반도체층을 이용한 트랜지스터는 노멀리 온이 되어버린다. 그리고, 트랜지스터의 온/오프비를 충분히 취할 수 없다. 따라서, 본 명세서에 있어서, '고순도의 산화물 반도체'는 산화물 반도체의 수소가 가능한 저감되어 있는 것으로서, 진성 또는 실질적으로 진성인 반도체를 가리킨다. 고순도의 산화물 반도체의 일 예로서는 캐리어 농도가 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만, 또는 6.0×1010/cm3 미만인 산화물 반도체를 들 수 있다. 산화물 반도체층에 포함되는 수소를 철저하게 제거함으로써 얻어지는 고순도의 산화물 반도체를 채널형성영역에 사용한 트랜지스터는 실리콘을 채널형성영역에 사용한 트랜지스터 등에 비해 오프 전류가 매우 작다는 특징을 갖고 있다. 또한, 본 실시형태에서는 고순도의 산화물 반도체를 사용한 트랜지스터는 n채널형 트랜지스터인 것으로서 이하에 설명한다.
또한, 본 명세서에서 오프 전류(누설 전류라고도 한다)란, n채널형 트랜지스터에서 문턱값(Vth)이 포지티브인 경우, 실온에서 -20V 이상 -5V 이하의 범위에서 임의의 게이트 전압을 인가했을 때에 트랜지스터의 소스-드레인 사이를 흐르는 전류를 가리킨다. 또한, 실온은 15도 이상 25도 이하로 한다. 본 명세서에 개시하는 산화물 반도체를 사용한 트랜지스터는 실온에서 채널 폭(w)당 전류값이 100zA/μm 이하, 바람직하게는 10zA/μm 이하이다.
또한, 오프 전류와 드레인 전압의 값을 알 수 있으면 옴의 법칙으로부터 트랜지스터가 오프 상태일 때의 저항값(오프 저항(R))을 산출할 수 있으며, 채널형성영역의 단면적(A)과 채널길이(L)을 알 수 있다면 ρ=RA/L의 식(R은 오프 저항을 나타낸다)으로부터 오프 저항률(ρ)을 산출할 수도 있다. 오프 저항률은 1×109 Ω?m 이상(또는 1×1010 Ω?m)이 바람직하다. 여기서, 단면적(A)은 채널형성영역의 막두께를 d라 하고, 채널 폭을 W라 할 때, A=dW로부터 산출할 수 있다.
또한, 산화물 반도체층의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다.
또한, 고순도의 산화물 반도체를 사용한 트랜지스터는 온도 특성이 양호하다. 대표적으로는 -25℃에서 150℃까지의 온도 범위의 트랜지스터의 전류전압특성에서 온 전류, 오프 전류, 전계효과 이동도, S값, 및 문턱값 전압의 변동이 거의 없어, 온도에 따른 전류전압특성의 열화(劣化)를 거의 볼 수 없다.
이어, 산화물 반도체를 사용한 트랜지스터의 핫 캐리어 열화(hot-carrier degradation)에 대해 설명한다.
핫 캐리어 열화란, 고속으로 가속된 전자가 채널 중의 드레인 근방에서 게이트 절연막 중으로 주입되어 고정 전하가 되거나, 고속으로 가속된 전자가 게이트 절연막 계면에 트랩 준위를 형성함으로써, 문턱 전압의 변동이나 게이트 누설 등의 트랜지스터 특성의 열화가 발생하는 것이며, 핫 캐리어 열화의 요인으로서는 채널 핫 일렉트론 주입(CHE 주입)과 드레인 애벌란시 핫 캐리어 주입(DAHC 주입)이 있다.
실리콘은 밴드 갭이 1.12eV로 작기 때문에, 애벌란시 항복이라 불리는 눈사태와 같이 전자가 발생하는 현상이 일어나기 쉽고, 게이트 절연막으로의 장벽을 넘을 수 있을 정도로 고속으로 가속되는 전자 수가 증가한다. 한편, 본 실시형태에서 나타낸 산화물 반도체는 밴드 갭이 3.15eV로 넓기 때문에, 애벌란시 항복이 발생하기 어려우며, 실리콘에 비해 핫 캐리어 열화의 내성이 높다.
또한, 고내압 재료 중 하나인 실리콘 카바이드의 밴드 갭과 산화물 반도체의 밴드 갭은 동등하지만, 산화물 반도체 쪽이 이동도가 2자리수 정도 작기 때문에, 전자가 가속되기 어렵고, 또한, 게이트 절연막인 산화막과의 장벽이 실리콘 카바이드, 질화 갈륨, 실리콘보다도 크기 때문에, 산화막에 주입되는 전자가 극히 적어서, 실리콘 카바이드, 질화 갈륨, 실리콘보다 핫 캐리어 열화가 발생하기 어려우며, 드레인 내압이 높다고 할 수 있다. 그 때문에, 채널로서 기능하는 산화물 반도체와, 소스 전극 및 드레인 전극과의 사이에 의도적으로 저농도 불순물 영역을 형성할 필요가 없으며, 트랜지스터 구조가 매우 간단해져서 제조공정 수를 저감할 수 있다.
이상과 같이, 산화물 반도체를 사용한 트랜지스터는 드레인 내압이 높고, 구체적으로는 100V 이상, 바람직하게는 500V 이상, 바람직하게는 1kV 이상의 드레인 내압을 갖는 것이 가능하다.
(실시형태 7)
본 실시형태에서는 실시형태 1~5의 각 트랜지스터(제 1~제 6 트랜지스터(100, 101, 104~107) 구조의 일 예, 및 그 제작방법의 일 예에 대해 설명한다. 즉, 고순도의 산화물 반도체를 사용한 트랜지스터의 구조의 일 예, 및 그 제작방법의 일 예에 대해 설명한다.
먼저, 도 9(A), 도 9(B)에 트랜지스터의 평면 및 단면 구조의 일 예를 나타낸다. 도 9(A)는 상부 게이트 구조의 트랜지스터(410)의 평면도, 도 9(B)는 도 9(A)의 C1-C2선에 따른 단면도이다.
트랜지스터(410)는 기판(400) 상에 절연층(407), 산화물 반도체층(412), 제 1 전극(소스 전극 및 드레인 전극 중 한 쪽)(415a), 제 2 전극(소스 전극 및 드레인 전극 중 다른 쪽)(415b), 게이트 절연층(402), 및 게이트 전극(411)을 갖으며, 제1 전극(415a), 제 2 전극(415b)에는 각각 제 1 배선(414a), 제 2 배선(414b)이 접하여 형성되고, 전기적으로 접속되어 있다.
또한, 도 9(A)에 나타낸 트랜지스터(410)는 싱글 게이트 구조의 트랜지스터를 나타내고 있는데, 본 발명은 이 구성에 한정되는 것이 아니고, 게이트 구조를 복수 가지며, 채널형성영역을 복수개 갖는 멀티 게이트 구조의 트랜지스터로 하여도 좋다.
도 10(A)~도 10(E)를 사용하면서, 트랜지스터(410)을 제작하는 공정에 대해 설명하면 다음과 같다.
먼저, 기판(400) 상에 베이스막이 되는 절연층(407)을 형성한다.
기판(400)으로서 사용가능한 기판에 커다란 제한은 없지만, 적어도 이후의 가열처리에 견딜 수 있을 정도의 내열성을 갖고 있는 것이 필요로 된다. 이후의 가열처리의 온도가 높은 경우에는 변형점이 730℃ 이상인 것을 사용하면 된다. 기판(400)의 구체예로서는 유리 기판, 결정화 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, 플라스틱 기판 등을 들 수 있다. 또한, 유리 기판의 구체적인 재료예로서는 알루미노실리케이트 유리(aluminosilicate glass), 알루미노보로실리케이트 유리(aluminoborosilicate glass), 바륨보로실리케이트 유리(bariumborosilicate glass)를 들 수 있다.
절연층(407)로서는 산화 실리콘층, 산화 질화 실리콘층, 산화 알루미늄층 또는 산화 질화 알루미늄층 등의 산화물 절연층을 사용하면 바람직하다. 절연층(407)의 형성방법으로서는 플라즈마 CVD법, 스퍼터링법 등을 사용할 수 있는데, 절연층(407) 중에 수소가 다량 포함되지 않도록 하기 위해서는 스퍼터링법으로 절연층(407)을 성막하는 것이 바람직하다. 본 실시형태에서는 절연층(407)으로서 스퍼터링법에 의해 산화 실리콘층을 형성한다. 구체적으로는 기판(400)을 처리실로 이송한 후, 수소 및 수분이 제거되고, 또한 고순도 산소를 포함하는 스퍼터 가스를 도입하며, 실리콘 또는 실리콘 산화물의 타겟을 이용하여, 기판(400) 상에 절연층(407)으로서 산화 실리콘을 성막한다. 또한, 성막시의 기판(400)은 실온이어도 좋고, 가열되어 있어도 좋다.
성막 조건의 구체예로서는 타겟으로서 석영(바람직하게는 합성 석영)을 사용하고, 기판 온도 108℃, 기판(400)과 타겟 사이의 거리(T-S간 거리) 60mm, 압력 0.4Pa, 고주파 전원 1.5kW, 산소 및 아르곤(산소 유량 25sccm: 아르곤 유량 25sccm=1:1) 분위기 하에서 RF 스퍼터링법에 의해 산화 실리콘층을 성막한다. 막두께는 100nm으로 한다. 또한, 타겟으로서 석영(바람직하게는 합성 석영) 대신에 실리콘 타겟을 사용할 수도 있다. 또한, 스퍼터 가스로서 산소 및 아르곤의 혼합가스 대신에 산소 가스를 사용하여도 좋다. 여기서, 절연층(407)을 성막할 때에 사용하는 스퍼터 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도가 ppm 레벨, 바람직하게는 ppb 레벨까지 제거된 고순도 가스를 사용한다.
또한, 절연층(407)의 성막시에, 처리실 내의 잔류수분을 제거하면서 절연층(407)을 성막함으로써, 절연층(407)에 수소, 물, 수산기 또는 수소화물 등이 포함되지 않도록 하는 것이 바람직하다.
처리실 내의 잔류수분을 제거하기 위해서는 흡착형의 진공 펌프를 사용하면 된다. 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용할 수 있다. 또한, 배기수단으로서는 터보 펌프에 콜드 트랩을 조합하여 사용하는 것이 바람직하다. 크라이오 펌프를 사용하여 배기한 성막실은 수소원자나 물(H2O) 등의 수소원자를 포함하는 화합물 등이 배기되기 때문에, 해당 성막실에서 성막한 절연층(407)은 수소원자가 매우 포함되기 어려워서 바람직하다.
스퍼터링법에는 스퍼터용 전원으로 고주파 전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법이 있으며, 또한 펄스적으로 바이어스를 부여하는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 사용되며, DC 스퍼터링법은 주로 금속막을 성막하는 경우에 사용된다.
또한, 재료가 다른 타겟을 복수 설치가능한 다원 스퍼터 장치도 있다. 다원 스퍼터 장치는 동일 챔버에서 다른 재료막을 적층 성막할 수도, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.
또한, 챔버 내부에 자석기구를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터장치나, 글로 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법을 사용하는 스퍼터 장치를 채용할 수 있다.
또한, 스퍼터링법을 사용하는 성막방법으로서는 성막 중에 타겟 물질과 스퍼터 가스 성분을 서로 화학반응시켜 그들의 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 거는 바이어스 스퍼터링법도 있다.
또한, 절연층(407)은 단층 구조에 한정되지 않고, 적층 구조여도 좋다. 예를 들면, 기판(400)측으로부터 질화 실리콘층, 질화 산화 실리콘층, 질화 알루미늄층, 또는 질화 산화 알루미늄 등의 질화물 절연층과, 상기 산화물 절연층과의 적층 구조로 하여도 좋다.
예를 들면, 기판 상에 고순도 질소를 포함하는 스퍼터 가스를 도입하고, 실리콘 타겟을 사용하여 질화 실리콘층을 성막하며, 그 후, 스퍼터 가스를 고순도 산소 가스를 포함하는 것으로 전환하여 산화 실리콘층을 성막한다. 이 경우에도, 먼저 설명한 것과 마찬가지로, 처리실 내의 잔류 수분을 제거하면서 질화 실리콘층이나 산화 실리콘층을 성막하는 것이 바람직하다. 또한, 성막시에 기판을 가열하여도 좋다.
이어, 절연층(407) 위에 산화물 반도체층을 스퍼터링법에 의해 형성한다.
산화물 반도체층에 수소, 수산기 및 수분이 가능한 포함되지 않도록 하기 위해, 성막의 전처리로서, 스퍼터링 장치의 예비가열실에서 절연층(407)이 형성된 기판(400)을 예비가열하고, 기판(400)에 흡착된 수소, 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비가열실에 마련하는 배기수단은 크라이오 펌프가 바람직하다. 또한, 이 예비가열은 나중에 형성하는 게이트 절연층(402)의 성막 전의 기판(400)에 대해 수행하는 것이 바람직하다. 또한, 나중에 형성하는 제 1 전극(415a) 및 제 2 전극(415b)까지 형성한 기판(400)에 대해서도 마찬가지로 수행하는 것이 바람직하다. 단, 이들의 예비가열 처리는 생략하여도 좋다.
또한, 산화물 반도체층을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 실시하여, 절연층(407)의 표면에 부착되어 있는 먼지를 제거하는 것도 바람직하다. 역스퍼터란, 타겟측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판측에 고주파 전원을 사용하여 전압을 인가함으로써 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다.
산화물 반도체층의 타겟으로서는 산화 아연을 주성분으로 하는 금속산화물의 타겟을 사용할 수 있다. 예를 들면, 조성비로서, In2O3:Ga2O3:ZnO=1:1:1[mol%], 즉 In:Ga:Zn=1:1:0.5[atom%]의 타겟을 사용할 수 있다. 또한, In:Ga:Zn=1:1:1[atom%], 또는 In:Ga:Zn=1:1:2[atom%]의 조성비를 갖는 타겟을 사용할 수도 있다. 또한, SiO2를 2중량% 이상 10중량% 이하 포함하는 타겟을 사용할 수 도 있다. 금속산화물 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 금속산화물 타겟을 사용함으로써, 성막한 산화물 반도체층을 치밀한 막으로 할 수 있다.
또한, 산화물 반도체층의 성막시에는 희가스(대표적으로 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스 및 산소 혼합 분위기 하로 하면 된다. 여기서, 산화물 반도체층을 성막할 때에 사용하는 스퍼터 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도가 ppm 레벨, 바람직하게는 ppb 레벨까지 제거된 고순도 가스를 사용한다.
산화물 반도체층은 감압상태로 유지된 처리실 내에 기판을 홀딩하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하며, 금속 산화물을 타겟으로 하여 기판(400) 위에 성막한다. 처리실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들면 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기수단으로서는 터보 펌프에 콜드 트랩을 조합한 것이어도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은 예를 들면 수소 원자, 물(H2O) 등 수소원자를 포함하는 화합물(보다 바람직하게는 탄소원자를 포함하는 화합물도) 등이 배기되기 때문에, 해당 성막실에서 성막한 산화물 반도체층에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 산화물 반도체층 성막시에 기판을 실온 상태인 채로 하거나, 또는 400℃ 미만의 온도로 가열하여도 좋다.
산화물 반도체층의 성막 조건의 일 예로서는 기판 온도를 실온으로 하고, 기판과 타겟 사이의 거리를 110mm으로 하며, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소 및 아르곤(산소 유량 15sccm : 아르곤 유량 30sccm) 분위기 하의 조건을 들 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있으며, 막두께 분포도 균일해지기 때문에 바람직하다. 산화물 반도체층의 막두께는 막두께 2nm 이상 200nm 이하로 하면 되며, 바람직하게는 5nm 이상 30nm 이하로 한다. 또한, 적용할 산화물 반도체의 재료에 따라 적절한 두께는 다르기 때문에, 재료에 알맞게 적절히 두께를 선택하면 된다.
이상에서는 산화물 반도체로서, 3원계 금속산화물인 In-Ga-Zn-O계 산화물을 사용하는 예를 나타내었는데, 그 외에도, 4원계 금속산화물인 In-Sn-Ga-Zn-O나 다른 3원계 금속산화물인 In-Sn-Zn-O, In-Al-Zn-O, Sn-Ga-Zn-O, Al-Ga-Zn-O, Sn-Al-Zn-O이나, 2원계 금속산화물인 In-Zn-O, Sn-Zn-O, Al-Zn-O, Zn-Mg-O, Sn-Mg-O, In-Mg-O나 In-O, Sn-O, Zn-O 등의 산화물 반도체를 사용할 수 있다. 또한, 상기 산화물 반도체는 Si를 포함하고 있어도 좋다. 또한, 이들 산화물 반도체는 비정질이어도 좋고, 결정질이어도 좋다. 또는, 비단결정이어도 좋고, 단결정이어도 좋다.
또한, 산화물 반도체층으로서 InMO3(ZnO)m(m>0)으로 표기되는 박막을 사용할 수도 있다. 여기서, M은 Ga, Al, Mn 및 Co에서 선택된 하나 또는 복수의 금속 원소이다. 예를 들면, M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co를 들 수 있다.
이어, 산화물 반도체층을 제 1 포토리소그래피 공정에 의해 섬형상의 산화물 반도체층(412)으로 가공한다(도 10(A) 참조.). 또한, 섬형상의 산화물 반도체층(412)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조비용을 저감할 수 있다.
또한, 산화물 반도체층의 에칭은 건식 에칭이어도 습식 에칭이어도 좋으며, 양쪽을 모두 사용하여도 좋다.
건식 에칭을 실시할 경우, 평행평판형 RIE(Reactive Ion Etching)법이나 ICP(Inductively Coupled Plasma: 유도결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭될 수 있도록, 에칭 조건(코일형 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극온도 등)을 적절히 조절한다.
건식 에칭에 사용하는 에칭 가스로서는 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등)이 바람직하지만, 불소를 포함하는 가스(불소계 가스, 예를 들면 사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 또는 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수도 있다.
습식 에칭에 사용하는 에칭액으로서는 인산과 초산과 질산을 섞은 용액, 암모니아과수(예를 들면, 체적비로 31중량% 과산화수소수:28중량% 암모니아수:물=5:2:2가 되도록 혼합한 용액) 등을 사용할 수 있다. 또한, ITO07N(관동화학사제)를 사용하여도 좋다. 에칭 조건(에칭액, 에칭시간, 온도 등)에 대해서는 산화물 반도체의 재료에 맞춰 적절히 조절하면 된다.
또한, 습식 에칭을 실시할 경우, 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. 그 제거된 재료를 포함하는 에칭액의 폐액을 정제하여, 포함된 재료를 재이용하여도 좋다. 해당 에칭 후의 폐액으로부터 산화물 반도체층에 포함되는 재료(예를 들면, 인듐 등의 희소금속)를 회수하여 재이용함으로써, 자원을 유효하게 활용할 수 있다.
본 실시형태에서는 에칭액으로서 인산과 초산과 질산을 섞은 용액을 사용한 습식 에칭법에 의해, 산화물 반도체층을 섬형상의 산화물 반도체층(412)으로 가공한다.
이어, 산화물 반도체층(412)에 제 1 가열처리를 실시한다. 제 1 가열처리 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만으로 한다. 여기에서는 가열처리장치 중 하나인 전기로에 기판을 도입하여, 산화물 반도체에 대해 질소 분위기 하에 450℃에서 1시간의 가열처리를 실시한 후, 대기에 접하는 일 없이, 산화물 반도체층으로의 물이나 수소의 재혼입을 막아 산화물 반도체층을 얻는다. 이 제 1 가열처리에 의해 산화물 반도체층(412)로부터 수소, 물, 및 수산기 등을 제거할 수 있다.
또한, 가열처리장치는 전기로에 한정되지 않고, 저항발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프에서 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온 가스를 사용하여 가열처리를 실시하는 장치이다. 기체로서는 불활성 가스(대표적으로는 아르곤 등의 희가스) 또는 질소 가스를 사용할 수 있다.
예를 들면, 제 1 가열처리로서, 650℃~700℃의 고온으로 가열한 불활성 가스 중으로 기판을 이동시켜 넣고, 수분간 가열한 후, 기판을 이동시켜 고온으로 가열한 불활성 가스 중으로부터 꺼내는 GRTA을 실시하여도 좋다. GRTA를 사용함으로써, 단시간의 고온 가열처리가 가능해진다.
제 1 가열처리시의 분위기에는 물, 수소 등이 포함되지 않도록 하는 것이 바람직하다. 또는, 가열처리장치의 장치 내에 도입하는 질소, 헬륨, 네온, 아르곤 등의 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
또한, 제 1 가열처리의 조건, 또는 산화물 반도체층의 재료에 따라서는 제 1 가열처리에 의해 섬형상의 산화물 반도체층(412)이 결정화되어, 미결정화 또는 다결정화되는 경우도 있다. 예를 들면, 결정화율이 80% 이상인 미결정의 산화물 반도체층이 되는 경우도 있다. 단, 제 1 가열처리를 실시하여도 섬형상의 산화물 반도체층(412)가 결정화되지 않고, 비정질의 산화물 반도체층이 되는 경우도 있다. 또한, 비정질의 산화물 반도체층 중에 미결정부(입경 1nm 이상 20nm 이하(대표적으로는 2nm 이상 4nm 이하))가 혼재하는 산화물 반도체층이 되는 경우도 있다.
또한, 산화물 반도체층에 대한 제 1 가열처리는 섬형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체층에 실시하여도 좋다. 이 경우, 제 1 가열처리 후에, 가열처리장치로부터 기판을 꺼내어 제 1 포토리소그래피 공정을 실시한다. 기타, 제 1 가열처리는 산화물 반도체층 위에 소스 전극이나 드레인 전극을 적층한 후, 또는 소스 전극 및 드레인 전극 위에 게이트 절연층을 형성한 후에 실시하여도 좋다.
제 1 가열처리에서는 산화물 반도체층 중에서 수소, 물 및 수산기 등의 불순물을 제거하는 것을 주된 목적으로 하고 있지만, 이 가열처리시에 산화물 반도체층 중에 산소 결손이 발생할 우려가 있다. 이 때문에, 제 1 가열처리 후에, 가산화처리를 실시하는 것이 바람직하다. 가산화처리의 구체예로서는 제 1 가열처리 후, 연속적으로 산소분위기 또는 질소 및 산소를 포함하는 분위기(예를 들면, 질소:산소의 체적비=4:1)에서의 가열처리를 실시하는 방법을 들 수 있다. 또한, 산소 분위기 하에서의 플라즈마 처리를 실시하는 방법을 사용할 수도 있다.
제 1 가열처리는 산화물 반도체층에 대한 탈수화, 탈수소화의 효과를 갖는다.
이어, 절연층(407) 및 산화물 반도체층(412) 위에 도전막을 형성한다. 도전막 스퍼터링법이나 진공증착법에 의해 형성하면 된다. 도전막의 재료로서는 Al, Cu, Cr, Ta, Ti, Mo, W, Y 등의 금속 재료, 이 금속재료를 성분으로 하는 합금 재료, 도전성을 갖는 금속산화물 등을 들 수 있다. 또한, 예를 들면 힐록(hillock)이나 휘스커(whisker)의 발생을 방지하기 위해, Si, Ti, Ta, W, Mo, Cr, Nd, Sc, Y 등의 원소가 첨가된 Al 재료를 사용하여도 좋고, 이 경우, 내열성을 향상시킬 수 있다. 또한, 도전성을 갖는 금속산화물을 사용하여도 좋다. 도전성을 갖는 금속산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO라 약칭한다), 산화 인듐 산화 아연 합금(In2O3-ZnO) 또는 상기 금속산화물 재료에 실리콘 또는 산화 실리콘을 포함시킨 것을 사용할 수 있다.
또한, 도전막은 단층 구조로 하여도 좋고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층한 2층 구조, Ti 막 위에 겹쳐 알루미늄막을 적층하고, 다시 그 위에 Ti막을 적층한 3층 구조를 들 수 있다. 또한, Al, Cu 등의 금속층과, Cr, Ta, Ti, Mo, W 등의 고융점 금속층이 적층된 구성으로 하여도 좋다. 본 실시형태에서는 도전막으로서 스퍼터링법에 의해 막두께 150nm의 티탄막을 형성한다.
그 후, 제 2 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 제 1 전극(415a) 및 제 2 전극(415b)를 형성한 후, 레지스트 마스크를 제거한다(도 10(B) 참조). 제 1 전극(415a)은 소스 전극 및 드레인 전극 중 한 쪽으로서 기능하며, 제 2 전극(415b)은 소스 전극 및 드레인 전극의 다른 쪽으로서 기능한다. 여기서, 제 1 전극(415a) 및 제 2 전극(415b)의 단부가 테이퍼 형상이 되도록 에칭하면, 위에 적층하는 게이트 절연층의 피복성이 향상되기 때문에 바람직하다. 또한, 제 1 전극(415a), 제 2 전극(415b)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조비용을 저감할 수 있다.
또한, 도전막의 에칭시에는 산화물 반도체층(412)이 제거되어 그 아래의 절연층(407)이 노출되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절할 필요가 있다. 때문에, 본 실시형태에서는 산화물 반도체층(412)으로서 In-Ga-Zn-O계의 산화물 반도체를 사용하며, 도전막으로서 티탄막을 사용하고, 에칭액으로서 암모니아 과수(암모니아, 물, 과산화수소수의 혼합액)를 사용함으로써, 산화물 반도체층(412)의 일부가 에칭되지 않도록 하고 있는데, 본 발명은 이 구성에 한정되지 않는다. 즉, 제 2 포토리소그래피 공정에 의해 산화물 반도체층(412)의 일부를 에칭하여, 홈부(오목부)를 갖는 산화물 반도체층으로 할 수도 있다.
제 2 포토리소그래피 공정에서의 레지스트 마스크 형성시의 노광에는 자외선이나 KrF 레이저광, 또는 ArF 레이저광을 사용하면 된다. 산화물 반도체층(412) 상에 형성되는 제 1 전극(415a)의 하단부와 제 2 전극(415b)의 하단부와의 간격 폭에 의해, 나중에 형성되는 트랜지스터의 채널길이(L)가 결정된다. 또한, 채널길이 L=25nm 미만인 노광을 실시할 경우에는 수 nm~수 10nm으로 극히 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하여 제 2 포토리소그래피 공정에 따른 레지스트 마스크 형성시의 노광을 실시한다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 이 때문에, 나중에 형성되는 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm 이하로 하는 것도 가능하다. 이 경우, 트랜지스터의 동작속도를 고속화할 수 있으며, 또한 오프 전류값이 극히 작기 때문에, 트랜지스터의 저소비 전력화를 도모할 수 있다.
이어, 절연층(407), 산화물 반도체층(412), 제 1 전극(415a), 제 2 전극(415b) 위에 게이트 절연층(402)을 형성한다(도 10(C) 참조).
게이트 절연층(402)은 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 또는 산화 알루미늄층을 단층 또는 적층하여 형성할 수 있다.
게이트 절연층(402)을 형성할 때는 수소가 포함되지 않도록 하는 것이 바람직하다. 이 때문에, 성막시의 분위기에 수소를 가능한 줄이는 것이 가능한 스퍼터링법으로 게이트 절연층(402)을 성막하는 것이 바람직하다. 스퍼터링법에 의해 산화 실리콘막을 성막할 경우에는 타겟으로서 실리콘 타겟 또는 석영 타겟을 사용하고, 스퍼터 가스로서 산소, 또는 산소 및 아르곤의 혼합가스를 사용하여 실시한다.
또한, 게이트 절연층(402)은 기판(400)측에서 순서대로 산화 실리콘층과 질화 실리콘층을 적층한 구조로 할 수도 있다. 예를 들면, 제 1 게이트 절연층으로서 막두께 5nm 이상 300nm 이하의 산화 실리콘층(SiOx(x>0))을 형성하고, 제 1 게이트 절연층 위에 제 2 게이트 절연층으로서 막두께 50nm 이상 200nm 이하의 질화 실리콘층(SiNy(y>0))을 적층하여 막두께 100nm의 게이트 절연층으로 하여도 좋다. 본 실시형태에서는 압력 0.4Pa, 고주파 전원 1.5kW, 산소 및 아르곤(산소 유량25sccm : 아르곤 유량 25sccm=1:1) 분위기 하에서 RF 스퍼터링법에 의해 막두께 100nm의 산화 실리콘층을 형성한다.
이어, 제 3 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 게이트 절연층(402)의 일부를 제거함으로써, 제 1 전극(415a), 제 2 전극(415b)에 이르는 개구(421a, 421b)를 형성한다(도 10(D) 참조). 또한, 레지스트 마스크를 잉크젯법으로 형성할 경우, 포토마스크를 사용하지 않기 때문에, 제조비용을 저감할 수 있다.
이어, 게이트 절연층(402), 및 개구(421a, 421b) 상에 도전막을 형성한 후, 제 4 포토리소그래피 공정에 의해 게이트 전극(411), 제 1 배선(414a), 제 2 배선(414b)을 형성한다.
게이트 전극(411), 제 1 배선(414a), 제 2 배선(414b)의 재료는 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속재료, 또는 이들을 주성분으로 하는 합금 재료를 사용하여, 단층으로 또는 적층하여 형성할 수 있다. 게이트 전극(411), 제 1 배선(414a), 및 제 2 배선(414b)의 2층 구조의 구체예로서는 알루미늄층 위에 몰리브덴층이 적층된 구조, 구리층 위에 몰리브덴층이 적층된 구조, 구리층 위에 질화 티탄층 또는 질화 탄탈층이 적층된 구조, 또는 질화 티탄층 위에 몰리브덴층이 적층된 구조를 들 수 있다. 또한, 3층 구조의 구체예로서는 텅스텐층 또는 질화 텅스텐층과, 알루미늄 및 실리콘의 함금층 또는 알루미늄 및 티탄의 합금층과, 질화 티탄층 또는 티탄층이 적층된 구조를 들 수 있다. 또한, 투광성을 갖는 도전막을 사용하여 게이트 전극을 형성할 수도 있다. 투광성을 갖는 도전막의 구체예로서는 투광성을 갖는 도전성 산화물을 들 수 있다.
본 실시형태에서는 게이트 전극(411), 제 1 배선(414a), 제 2 배선(414b)으로서 스퍼터링법에 의해 형성한 막두께 150nm의 티탄막을 사용한다.
이어, 불활성가스 분위기 하, 또는 산소가스 분위기 하에서 제 2 가열처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 실시한다. 본 실시형태에서는 질소 분위기 하에 250℃에서 1시간의 제 2 가열처리를 실시한다. 또한, 제 2 가열처리는 트랜지스터(410) 위에 보호 절연층이나 평탄화 절연층을 형성하고나서 실시하여도 좋다.
또한, 대기중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열처리를 추가로 실시하여도 좋다. 이 가열처리는 일정한 가열온도를 유지하며 가열하여도 좋고, 실온으로부터 100℃ 이상 200℃의 가열온도의 승온과, 가열온도에서 실온까지의 강온을 복수회 반복 실시하여도 좋다.
이상의 공정에 의해, 수소, 수분, 수소화물, 수산화물의 농도가 저감된, 고순도의 산화물 반도체층(412)을 갖는 트랜지스터(410)를 형성할 수 있다(도 10(E) 참조.). 이 트랜지스터(410)는 실시형태 1~5에서 설명한 제 1~제 6 트랜지스터(100, 101, 104~107)로서 적용할 수 있다.
또한, 트랜지스터(410) 위에 보호 절연층이나 평탄화를 위한 평탄화 절연층을 형성하여도 좋다. 보호 절연층으로서는 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 또는 산화 알루미늄층을 단층으로 또는 적층하여 형성할 수 있다. 또한, 평탄화 절연층으로서는 폴리이미드, 아크릴 수지, 벤조 시클로부텐 수지, 폴리아미드, 에폭시 수지 등 내열성 유기재료를 사용할 수 있다. 또한, 상기 유기재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 사용할 수도 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써 평탄화 절연층을 형성하여도 좋다.
여기서, 실록산계 수지란, 실록산계 재료를 출발재료로서 형성된 Si-O-Si 결합을 포함하는 수지에 상당하는 것이다. 실록산계 수지는 치환기로서는 유기기(예를 들면 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 사용하고 있어도 좋다.
평탄화 절연층의 형성법은 특별히 한정되지 않으며, 그 재료에 따라 스퍼터법, SOG법, 스핀 코팅, 딥 코팅, 스프레이 코팅, 액적토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
상술한 바와 같이, 산화물 반도체층을 성막할 때에, 반응 분위기 중의 잔류 수분을 제거함으로써, 산화물 반도체층 중의 수소 및 수소화물의 농도를 저감할 수 있다.
본 실시형태에서 설명한 산화물 반도체층을 갖는 트랜지스터를 사용하여 플립플롭을 구성함으로써, 래치 회로를 구비하지 않고도 플립플롭을 구성할 수 있다. 이 때문에, 플립플롭에 사용하는 트랜지스터의 수를 삭감할 수 있으며, 소비전력을 저감할 수 있다. 또한, 트랜지스터의 수를 삭감함으로써, 집적회로에서의 플립플롭의 점유면적을 축소할 수 있다.
(실시형태 8)
본 실시형태에서는 실시형태 1~5에서의 각 트랜지스터(제 1~6 트랜지스터(100, 101, 104~107)) 구조의 다른 일 예 및 그 제작방법의 다른 일 예에 대해 설명한다. 즉, 고순도의 산화물 반도체를 사용한 트랜지스터의 구조의 다른 일 예 및 그 제작방법의 다른 일 예에 대해 도 11을 사용하면서 설명한다.
도 11(A)~(E)에 트랜지스터의 단면 구조의 일 예를 나타낸다. 도 11(E)에 나타낸 트랜지스터(390)는 하부 게이트(bottom gate) 구조 중 하나이며 역스태거형 트랜지스터라고도 한다. 이 트랜지스터(390)를 실시형태 1에서 설명한 제 1 트랜지스터(100)나 제 2 트랜지스터(101) 등에 사용할 수 있다. 또한, 트랜지스터(390)는 싱글 게이트 구조의 트랜지스터를 나타내고 있는데, 본 발명은 이 구성에 한정되지 않으며, 게이트 전극을 복수 가지며, 채널형성영역을 복수개 갖는 멀티 게이트 구조의 트랜지스터로 하여도 좋다.
이하, 도 11(A)~(E)를 사용하여, 기판(394) 위에 트랜지스터(390)를 제작하는 방법에 대해 설명한다.
먼저, 기판(394) 위에 도전막을 형성한 후, 제 1 포토리소그래피 공정에 의해 게이트 전극(391)을 형성한다. 형성된 게이트 전극의 단부는 테이퍼 형상이면, 위에 적층하는 게이트 절연층의 피복성이 향상되기 때문에 바람직하다. 또한, 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조비용을 저감할 수 있다.
여기서, 기판(394)의 재료에 대해서는 실시형태 7에서 설명한 기판(400)과 동일한 것을 채용할 수 있다. 또한, 게이트 전극(391)의 재료나 성막방법 등은 실시형태 7에서 설명한 게이트 전극(411)과 동일한 것을 채용할 수 있다.
또한, 기판(394)과 게이트 전극(391) 사이에, 베이스막이 되는 절연막을 형성하여도 좋다. 베이스막은 기판(394)으로부터의 불순물 원소의 확산을 방지하는 기능이 있으며, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막 중에서 선택된 하나로 이루어진 단층 구조, 또는 이들로부터 선택된 복수의 막에 따른 적층 구조에 의해 형성하면 된다.
이어, 게이트 전극(391) 위에 게이트 절연층(397)을 형성한다.
게이트 절연층(397)은 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여, 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 또는 산화 알루미늄층을 단층으로 또는 적층하여 형성할 수 있다. 또한, 게이트 절연층(397) 중에 수소가 다량 포함되지 않도록 하기 위해, 스퍼터링법으로 게이트 절연층(397)을 성막하는 것이 바람직하다. 스퍼터링법에 의해 산화 실리콘막을 성막할 경우에는 타겟으로서 실리콘 타겟 또는 석영 타겟을 사용하고, 스퍼터 가스로서 산소, 또는 산소 및 아르곤의 혼합가스를 사용하여 수행한다.
게이트 절연층(397)은 게이트 전극(391)측으로부터 순서대로 질화 실리콘층과 산화 실리콘층을 적층한 구조로 할 수도 있다. 예를 들면, 제 1 게이트 절연층으로서 스퍼터링법에 의해 막두께 50nm 이상 200nm 이하의 질화 실리콘층(SiNy(y>0))을 형성하고, 제 1 게이트 절연층 위에 제 2 게이트 절연층으로서 막두께 5nm 이상 300nm 이하의 산화 실리콘층(SiOx(x>0))을 적층하여 막두께 100nm의 게이트 절연층으로 하면 된다.
이어, 게이트 절연층(397) 위에 막두께 2nm 이상 200nm 이하, 바람직하게는 5nm 이상 30nm 이하의 산화물 반도체층(393)을 형성한다(도 11(A) 참조).
여기서, 산화물 반도체층(393)의 재료나 성막방법 등은 실시형태 7에서 설명한 산화물 반도체층(섬형상의 산화물 반도체층(412))과 동일한 것을 채용할 수 있다.
예를 들면, 산화물 반도체층(393)을 스퍼터링법에 의해 형성할 때의 성막조건의 일 예로서는 기판과 타겟 사이의 거리 100nm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량비율 100%) 분위기 하의 조건을 들 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있으며 막두께 분포도 균일해지기 때문에 바람직하다. 또한, 적용하는 산화물 반도체의 재료에 따라 적절한 두께는 다르기 때문에, 재료에 따라 적절히 두께를 선택하면 된다.
또한, 산화물 반도체층(393)을 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 실시함으로써, 게이트 절연층(397)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다.
또한, 게이트 절연층(397), 산화물 반도체층(393)에 수소, 수산기 및 수분이 가능한 포함되지 않도록 하기 위해, 성막의 전처리로서, 스퍼터링 장치의 예비가열실에서 게이트 전극(391)이 형성된 기판(394), 또는 게이트 절연층(397)까지가 형성된 기판(394)을 예비 가열하고, 기판(394)에 흡착된 수소, 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 예비가열 온도로서는 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하로 하면 된다. 또한, 예비가열실에 마련하는 배기수단은 크라이오 펌프가 바람직하다. 또한, 이 예비가열은 보호 절연층(396)의 성막 전에, 제 1 전극(395a) 및 제 2 전극(395b)까지 형성한 기판(394)에 대해 마찬가지로 실시하여도 좋다.
이어, 산화물 반도체층을 제 2 포토리소그래피 공정에 의해 섬형상의 산화물 반도체층(399)으로 가공한다(도 11(B) 참조). 또한, 섬형상의 산화물 반도체층(399)의 가공방법에 대해서는 실시형태 7에서 설명한 섬형상의 산화물 반도체층(412)을 형성할 때의 가공방법과 동일한 것을 채용할 수 있다.
또한, 다음 공정의 도전막을 형성하기 전에 역스퍼터를 실시하여, 산화물 반도체층(399) 및 게이트 절연층(397)의 표면에 부착되어 있는 레지스트 잔사 등을 제거하는 것이 바람직하다.
이어, 게이트 절연층(397) 및 산화물 반도체층(399) 위에 도전막을 형성한다. 도전막의 성막 방법은 스퍼터링법이나 진공 증착법 등을 사용하면 된다. 또한, 도전막의 재료로서는 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐 중에서 선택된 원소, 또는 이들 원소를 성분으로 하는 합금, 또는 이들 원소를 복수개 조합한 합금 등을 사용할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 이트륨 중 어느 하나 또는 복수개에서 선택된 재료를 포함하여도 좋다. 또한, 투광성을 갖는 도전막을 사용하여도 좋다. 투광성을 갖는 도전막의 구체예로서는 투광성을 갖는 도전성 산화물을 들 수 있다.
또한, 도전막은 단층 구조여도 좋으며, 2층 이상의 적층 구조여도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 티탄막과, 그 티탄 막 위에 겹쳐 알루미늄막을 적층하고, 다시 그 위에 티탄막을 성막하는 3층 구조 등을 들 수 있다.
이어, 제 3 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 제 1 전극(395a), 제 2 전극(395b)을 형성한 후, 레지스트 마스크를 제거한다(도 11(C) 참조). 여기서, 도전막의 에칭시에는 산화물 반도체층(399)이 제거되어 그 아래의 게이트 절연층(397)이 노출되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절할 필요가 있다. 때문에, 본 실시형태에서는 산화물 반도체층(399)으로서 In-Ga-Zn-O계의 산화물 반도체를 사용하며, 도전막으로서 티탄막을 사용하고, 에칭액으로서 암모니아과수(암모니아, 물, 과산화 수소수의 혼합액)을 사용함으로써, 산화물 반도체층(399)의 일부가 에칭되지 않도록 하고 있는데, 본 발명은 이 구성에 한정되지 않는다. 즉, 제 3 포토리소그래피 공정에 의해 산화물 반도체층(399)의 일부를 에칭하고, 홈부(오목부)를 갖는 산화물 반도체층으로 할 수도 있다.
제 3 포토리소그래피 공정에서의 레지스트 마스크 형성시의 노광에는 자외선이나 KrF 레이저광, 또는 ArF 레이저광을 사용하면 된다. 산화물 반도체층(399) 상에서 이웃하는 제 1 전극(395a)의 하단부와 제 2 전극(395b)의 하단부와의 간격 폭에 의해, 나중에 형성되는 트랜지스터의 채널길이(L)가 결정된다. 또한, 채널길이 L=25nm 미만의 노광을 실시할 경우에는 수 nm~수 10nm으로 극히 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하여 제 3 포토리소그래피 공정에서의 레지스트 마스크 형성시의 노광을 실시한다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 이 때문에, 나중에 형성되는 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm 이하로 하는 것도 가능하며, 회로의 동작속도를 고속화할 수 있고, 또한 오프 전류값이 극히 작기 때문에, 트랜지스터의 저소비전력화를 도모할 수 있다.
또한, 포토리소그래피 공정에서 사용하는 포토마스크 수 및 공정 수를 삭감하기 때문에, 투과한 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 레지스트 마스크를 사용하여 에칭 공정을 실시하여도 좋다. 다계조 마스크를 사용하여 형성된 레지스트 마스크는 복수의 막두께를 갖는 형상이 되며, 에칭을 실시함으로써 다시 형상을 변형할 수 있기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 한 장의 다계조 마스크에 의해, 적어도 2종 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크 수를 삭감할 수 있으며, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능하게 된다.
또한, 상기 에칭을 실시하여 제 1 전극(395a), 제 2 전극(395b)을 형성한 후, N2O, N2 또는 Ar 등의 가스를 이용한 플라즈마 처리에 의해 노출되어 있는 산화물 반도체층(399)의 표면에 부착된 물 등을 제거하여도 좋다. 또한, 산소와 아르곤 가스의 혼합가스를 이용하여 플라즈마 처리를 실시하여도 좋다. 본 실시형태에서는 상기 어느 한 플라즈마 처리를 실시한다.
이어, 플라즈마 처리를 실시한 후, 대기에 접하는 일 없이, 노출되어 있는 산화물 반도체층(399), 제 1 전극(395a), 및 제 2 전극(395b)에 접하는 보호 절연층(396)을 형성한다(도 11(D) 참조). 이 때, 산화물 반도체층(399) 및 보호 절연층(396)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해, 처리실 내의 잔류 수분을 제거하면서 보호 절연층(936)을 성막하는 것이 바람직하다. 처리실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기수단으로서는 터보 펌프에 콜드 트랩을 조합한 것이어도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은 예를 들면 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 배기되기 때문에, 해당 성막실에서 성막한 보호 절연층(396)에 포함되는 불순물의 농도를 저감할 수 있다.
본 실시형태에서는 보호 절연층(936)으로서 산화물 절연층을 형성한다. 예를 들면, 보호 절연층(396)으로서, 섬형상의 산화물 반도체층(399), 제 1 전극(395a), 및 제 2 전극(395b)이 형성된 기판(934)을 실온 상태인 채, 또는 100℃ 미만의 온도로 가열하여, 수소 및 제거된 고순도 산소를 포함하는 스퍼터 가스를 도입하고, 실리콘 반도체의 타겟을 이용하여 산화 실리콘층을 성막한다. 또한, 산화물 절연층으로서, 산화 실리콘층 대신에 산화 질화 실리콘층, 산화 알루미늄층, 또는 산화 질화 알루미늄층 등을 사용할 수도 있다.
상기의 성막 조건의 일 예로서는 순도가 6N이며 보론이 도핑된 실리콘 타겟(저항값 0.01Ω?cm)을 사용하며, 기판과 타겟 사이의 거리(T-S간 거리)를 89mm으로 하고, 압력 0.4Pa, 직류(DC) 전원 6kW, 산소(산소 유량비율 100%) 분위기 하에서 펄스 DC 스퍼터링법에 의해 산화 실리콘층을 성막한다. 산화 실리콘층의 막두께는 300nm으로 한다. 또한, 실리콘 타겟 대신에 석영(바람직하게는 합성 석영)을 사용할 수도 있다. 스퍼터 가스는 산소, 또는 산소 및 아르곤의 혼합가스를 사용하면 된다.
또한, 보호 절연층(396)과 산화물 반도체층(399)이 서로 접한 상태에서 100℃~400℃로 가열처리를 실시하는 것이 바람직하다. 이 가열처리에 의해 산화물 반도체층(399) 중에 포함되는 수소, 수분, 수산기 또는 수소화물 등의 불순물을 보호 절연층(396)으로 확산시켜, 산화물 반도체층(399) 중에 포함되는 그 불순물을 보다 저감시킬 수 있다.
이상의 공정에 의해, 소수, 수분, 수산기 또는 수소화물의 농도가 저감된 산화물 반도체층(392)을 갖는 트랜지스터(390)를 형성할 수 있다(도 11(E) 참조.). 본 실시형태에서 설명한 바와 같이, 산화물 반도체층을 성막할 때에, 반응 분위기 중의 잔류 수분을 제거함으로써, 그 산화물 반도체층 중의 수소 및 수소화물의 농도를 저감할 수 있다. 그 결과, 진성 또는 실질적으로 진성인 반도체를 얻을 수 있다.
또한, 보호 절연층(396) 위에 절연층을 추가로 형성하여도 좋다. 본 실시형태에서는 보호 절연층(396) 위에 절연층(398)을 형성한다. 절연층(398)으로서는 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등을 사용하면 된다.
절연층(398)의 형성방법으로서는 보호 절연층(396)까지 형성된 기판(394)을 100℃~400℃의 온도로 가열하고, 수소 및 수분이 제거된 고순도 질소를 포함하는 스퍼터 가스를 도입하며, 실리콘 반도체의 타겟을 사용하여 질화 실리콘막을 성막한다. 이 경우에도, 보호 절연층(396)과 마찬가지로, 처리실 내의 잔류수분을 제거하면서 절연층(398)을 성막하는 것이 바람직하다. 절연층(398)의 성막시에 100℃~400℃로 기판(394)을 가열함으로써, 산화물 반도체층(399) 중에 포함되는 수소 또는 수분을 절연층(398)으로 확산시킬 수 있다. 이 경우, 보호 절연층(396)의 형성 직후에 가열처리를 하지 않아도 좋다.
또한, 보호 절연층(396)으로서 산화 실리콘층을 형성하고, 절연층(398)으로서 질화 실리콘층을 형성할 경우, 산화 실리콘층과 질화 실리콘층을 동일한 처리실에서, 공통의 실리콘 타겟을 이용하여 성막할 수 있다. 먼저 산소를 포함하는 스퍼터 가스를 도입하여, 처리실 내에 장착된 실리콘 타겟을 사용하여 산화 실리콘층을 형성하고, 이어 스퍼터 가스를 질소를 포함하는 스퍼터 가스로 전환하여 동일한 실리콘 타겟을 이용하여 질화 실리콘층을 성막한다. 산화 실리콘층과 질화 실리콘층을 대기에 노출시키지 않고 연속적으로 형성할 수 있기 때문에, 산화 실리콘층 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다. 또한, 보호 절연층(396)으로서 산화 실리콘층을 형성하고, 절연층(398)으로서 질화 실리콘층을 적층한 후, 산화물 반도체층 중에 포함되는 수소 또는 수분을 산화물 절연층으로 확산시키기 위한 가열처리(온도 100℃~400℃)를 실시하는 것이 더 바람직하다.
보호 절연층(396)의 형성 후, 또한 대기중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열처리를 실시하여도 좋다. 이 가열처리는 일정한 가열 온도를 유지하며 가열하여도 좋고, 실온으로부터 100℃ 이상 200℃ 이하의 가열 온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복 실시하여도 좋다. 또한, 이 가열처리를 산화물 절연층의 형성 전에 감압 하에서 실시하여도 좋다. 감압 하에서 가열처리를 실시하면, 가열시간을 단축할 수 있다.
상기의 공정은 400℃ 이하의 온도에서 수행되기 때문에, 두께가 1mm 이하이고 한 변이 1m를 초과하는 유리 기판을 사용하는 제조공정에도 적용할 수 있다. 또한, 400℃ 이하의 처리 온도에서 모든 공정을 수행할 수 있으므로, 표시 패널을 제조하기 위한 에너지 소비를 저감할 수 있다.
본 실시형태에서 설명한 산화물 반도체층을 갖는 트랜지스터를 사용하여 플립플롭을 구성함으로써, 래치 회로를 구비하지 않고도 플립플롭을 구성할 수 있다. 이 때문에, 플립플롭에 사용하는 트랜지스터의 수를 삭감할 수 있으며, 소비 전력을 저감할 수 있다. 또한, 트랜지스터의 수를 삭감함으로써, 집적 회로에서의 플립플롭의 점유 면적을 축소할 수 있다.
(실시형태 9)
본 실시형태에서는 실시형태 1~5에서의 각 트랜지스터(제 1~제 6 트랜지스터(100, 101, 104~107) 구조의 다른 일 예, 및 그 제작방법의 다른 일 예에 대해 설명한다. 즉, 고순도의 산화물 반도체를 이용한 트랜지스터 구조의 다른 일 예, 및 그 제작방법의 다른 일 예에 대해 도 12(A) 내지 도 12(D)를 사용하면서 설명한다.
도 12(A)~ 도 12(D)에 트랜지스터의 단면 구조의 일 예를 나타낸다. 도 12(A)~도 12(D)에 나타낸 트랜지스터(360)는 채널 보호형(채널 스톱형이라고도 함)이라 불리는 하부 게이트 구조의 일 예이며 역스태거형의 트랜지스터라고도 한다. 이 트랜지스터(360)를 실시형태 1에서 설명한 제 1 트랜지스터(100)나 제 2 트랜지스터(101) 등으로서 사용할 수 있다. 또한, 트랜지스터(360)는 싱글 게이트 구조의 트랜지스터를 나타내고 있는데, 본 발명은 이 구성에 한정되지 않고, 게이트 전극을 복수 가지며, 채널형성영역을 복수개 갖는 멀티 게이트 구조의 트랜지스터로 하여도 좋다.
이하, 도 12(A)~도 12(D)를 사용하여, 기판(320) 위에 트랜지스터(360)를 제작하는 방법에 대해 설명한다.
먼저, 기판(320) 상에 도전막을 형성한 후, 제 1 포토리소그래피 공정에 의해 게이트 전극(361)을 형성한다. 기판(320)의 재료에 대해서는 실시형태 7에서 설명한 기판(394)과 동일한 것을 채용할 수 있다. 또한, 게이트 전극(361)의 재료나 성막 방법 등은 실시형태 7에서 설명한 게이트 전극(391)과 동일한 것을 채용할 수 있다.
그 후, 게이트 전극(361) 위에 게이트 절연층(322)을 형성한다. 게이트 절연층(322)의 재료에 대해서는 실시형태 7에서 설명한 게이트 절연층(397)과 동일한 것을 채용할 수 있다. 본 실시형태에서는 게이트 절연층(322)으로서 플라즈마 CVD법에 의해 막두께 100nm 이하의 산화 질화 규소층을 형성한다.
이어, 게이트 절연층(322) 상에 막두께 2nm 이상 200nm 이하의 산화물 반도체층을 형성하고, 제 2 포토리소그래피 공정에 의해 섬형상의 산화물 반도체층(332)으로 가공한다. 섬형상의 산화물 반도체층(332)의 재료나 성막 방법, 가공방법 등은 실시형태 7에서 설명한 섬형상의 산화물 반도체층(332)과 동일한 것을 채용할 수 있다. 본 실시형태에서는 산화물 반도체층(332)으로서 In-Ga-Zn-O계 금속산화물 타겟을 이용하여 스퍼터법에 의해 성막한다.
이어, 산화물 반도체층(332)의 탈수화 또는 탈수소화를 실시한다. 탈수화 또는 탈수소화를 수행하는 제 1 가열처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만으로 한다. 여기에서는 가열처리장치 중 하나인 전기로에 기판을 도입하고, 산화물 반도체층(332)에 대해 질소 분위기 하에 450℃에서 1시간의 가열처리를 실시한다(도 12(A) 참조). 또한, 이 공정에 의해 산화물 반도체층(332)에 산소 결손이 발생하여 저저항화됨을 알 수 있었다.
그 후, N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 실시한다. 이 플라즈마 처리에 의해 노출되어 있는 산화물 반도체층의 표면에 부착된 흡착수 등을 제거한다. 또는, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리를 실시하여도 좋다.
이어, 게이트 절연층(322), 및 산화물 반도체층(332) 위에 산화물 절연층을 형성한 후, 제 3 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 산화물 절연층(366)을 형성한 후, 레지스트 마스크를 제거한다.
본 실시형태에서는 산화물 절연층(366)으로서 막두께 200nm의 산화 실리콘층을 스퍼터법을 이용하여 성막한다. 성막시의 기판 온도는 실온 이상 300℃ 이하로 하면 되며, 본 실시형태에서는 100℃로 한다. 산화 실리콘막의 스퍼터법에 의한 성막은 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 수행할 수 있다. 또한, 타겟으로서 산화 실리콘 타겟 또는 규소 타겟을 사용할 수 있다. 예를 들면, 규소 타겟을 사용하여, 산소 및 질소 분위기 하에서 스퍼터법에 의해 산화 실리콘을 형성할 수 있다. 저저항화된 산화물 반도체층에 접하여 형성하는 산화물 절연층(366)으로서는 산화 실리콘 이외에도 수분이나 수소 이온이나 OH- 등의 불순물을 포함하지 않고, 그들이 외부로부터 침입하는 것을 블록킹하는 무기절연막을 사용할 수 있다. 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등을 사용할 수 있다.
이 때, 산화물 반도체층(332) 및 산화물 절연층(366)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해, 처리실 내의 잔류 수분을 제거하면서 산화물 절연층(366)을 성막하는 것이 바람직하다. 또한, 처리실 내의 잔류 수분의 제거방법에 대해서는 다른 실시형태에서 설명한 방법을 사용할 수 있다.
이어, 불활성 가스 분위기 하, 또는 산소 가스 분위기 하에서 제 2 가열처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 실시하는 것이 바람직하다. 예를 들면, 질소 분위기 하에 250℃에서 1시간의 제 2 가열처리를 실시한다. 제 2 가열처리를 실시하면, 산화물 반도체층의 일부(채널형성영역)이 산화물 절연층(366)과 접한 상태에서 가열된다. 이 때, 산화물 절연층(366)으로 덮여 있는 영역에서는 산화물 절연층으로부터 산소가 공급되기 때문에, 고저항화된다.
한편, 산화물 절연층(366)에 의해 덮여 있지 않은 노출된 산화물 반도체층(332)의 영역은 질소, 불활성 가스 분위기 하 또는 감압 하에서 가열처리를 실시하면, 산소 결손 때문에 다시 저저항화할 수 있다.
즉, 제 2 가열처리에 의해, 산화물 반도체층(332)은 저항이 다른 영역(도 12(B)에서는 사선영역 및 백지영역으로 표시함)을 갖는 산화물 반도체층(362)이 된다.
이어, 게이트 절연층(322), 산화물 반도체층(362), 및 산화물 절연층(366) 위에 도전막을 형성한 후, 제 4 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 제 1 전극(365a), 제 2 전극(365b)을 형성한 후, 레지스트 마스크를 제거한다(도 12(C) 참조.).
제 1 전극(365a), 제 2 전극(365b)의 재료로서는 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 금속도전막은 단층 구조이어도 좋고, 2층 이상의 적층 구조이어도 좋다.
이상의 공정을 거침으로써, 성막 후의 산화물 반도체층에 대해 탈수화 또는 탈수소화를 위한 가열처리를 실시하여 저저항화한 후, 산화물 반도체층의 일부를 선택적으로 산소과잉인 상태로 한다. 그 결과, 게이트 전극(361)과 겹치는 채널형성영역(363)은 고저항인 진성 또는 실질적으로 진성이 되며, 제 1 전극(365a)과 겹치는 저저항영역(364a)과, 제 2 전극(365b)과 겹치는 저저항영역(364b)이 서로 자기정합적으로 형성된다. 이상의 공정에 의해 트랜지스터(360)가 형성된다.
또한, 대기중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열처리를 실시하여도 좋다. 본 실시형태에서는 150℃에서 10시간 가열처리를 실시한다. 이 가열처리는 일정한 가열온도를 유지하며 가열하여도 좋고, 실온으로부터 100℃ 이상 200℃ 이하의 가열온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복 실시하여도 좋다. 또한, 이 가열처리를 산화물 절연층의 형성 전에 감압하에서 실시하여도 좋다. 감압하에서 가열처리를 실시하면, 가열시간을 단축할 수 있다.
또한, 제 2 전극(365b)(및 제 1 전극(365a))과 중첩된 산화물 반도체층에서 저저항영역(364b)(또는 저저항영역(364a))을 형성함으로써, 트랜지스터의 신뢰성 향상을 도모할 수 있다. 구체적으로는 저저항영역(364b)을 형성함으로써, 제 2 전극(365b)으로부터 저저항영역(364b), 채널형성영역(363)에 걸쳐, 도전성을 단계적으로 변화시킬 수 있는 구조로 할 수 있다. 그 때문에, 제 2 전극(365b)에 고전원전위(VDD)를 공급하는 배선에 접속하여 동작시킬 경우, 게이트 전극(361)과 제 2 전극(365b) 사이에 고전계가 인가되어도 저저항영역이 버퍼가 되어 국소적인 고전계가 인가되지 않아, 트랜지스터의 내압을 향상시킨 구조로 할 수 있다.
이어, 제 1 전극(365a), 제 2 전극(365b), 산화물 절연층(366) 위에 보호 절연층(323)을 형성한다. 본 실시형태에서는 보호 절연층(323)을 질화 규소막을 사용하여 형성한다(도 12(D) 참조.).
본 실시형태에서 설명한 산화물 반도체층을 갖는 트랜지스터를 사용하여 플립플롭을 구성함으로써, 래치 회로를 구비하지 않고도 플립플롭을 구성할 수 있다. 이 때문에, 플립플롭에 사용하는 트랜지스터의 수를 삭감할 수 있으며, 소비전력을 저감할 수 있다. 또한, 트랜지스터의 수를 삭감함으로써, 집적회로에서의 플립플롭의 점유면적을 축소할 수 있다.
(실시형태 10)
본 실시형태에서는 실시형태 1~5에서의 각 트랜지스터(제 1~제 6 트랜지스터(100, 101, 104~107) 구조의 다른 일 예, 및 그 제작방법의 다른 일 예에 대해 설명한다. 즉, 고순도의 산화물 반도체를 사용한 트랜지스터 구조의 다른 일 예, 및 그 제작방법의 다른 일 예에 대해 도 13(A) 내지 도 13(D)를 사용하면서 설명한다.
도 13(D)에 나타낸 트랜지스터(350)는 싱글 게이트 구조의 트랜지스터를 나타내고 있는데, 본 발명은 이 구성에 한정되는 것이 아니고, 게이트 전극을 복수개 가지며, 채널형성영역을 복수개 갖는 멀티 게이트 구조의 트랜지스터로 하여도 좋다.
이하, 도 13(A)~도 13(D)를 사용하여, 기판(340) 위에 트랜지스터(350)를 제작하는 공정을 설명한다.
먼저, 기판(340) 위에 도전막을 형성한 후, 제 1 포토리소그래피 공정에 의해 게이트 전극(351)을 형성한다. 본 실시형태에서는 게이트 전극(351)으로서 막두께 150nm의 텅스텐막을 스퍼터법을 이용하여 형성한다.
이어, 게이트 전극(351) 위에 게이트 절연층(342)을 형성한다. 본 실시형태에서는 게이트 절연층(342)으로서 플라즈마 CVD법에 의해 막두께 100nm 이하의 산화 질화 규소막을 형성한다.
그 후, 게이트 절연막(342)에 도전막을 형성하고, 제 2 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 제 1 전극(355a), 제 2 전극(355b)을 형성한 후, 레지스트 마스크를 제거한다(도 13(A) 참조).
이어, 산화물 반도체층(345)을 형성한다(도 13(B) 참조). 본 실시형태에서는 산화물 반도체층(345)으로서 In-Ga-Zn-O계 금속 산화물 타겟을 사용하여 스퍼터법에 의해 성막한다. 계속해서, 산화물 반도체층(345)을 제 3 포토리스그래피 공정에 의해 섬형상의 산화물 반도체층으로 가공한다.
산화물 반도체층(345)을 성막하는 공정에서는 처리실 내의 잔류 수분을 제거하면서 산화물 반도체층(345)을 성막함으로써, 산화물 반도체층(345)에 수소, 수산기 또는 수분이 포함되지 않도록 하는 것이 바람직하다. 처리실 내의 잔류 수분의 제거방법에 대해서는 다른 실시형태에서 설명한 방법을 사용할 수 있다.
이어, 산화물 반도체층의 탈수화 또는 탈수소화를 수행하기 위해, 제 1 가열처리를 실시한다. 제 1 가열처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만으로 한다. 여기에서는 가열처리장치 중 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대해 질소 분위기 하에 450℃에서 1시간의 가열처리를 실시한 후, 대기에 접하는 일 없이 산화물 반도체층으로의 물이나 수소의 재혼입을 막아 산화물 반도체층(346)을 얻는다(도 13(C) 참조.).
또한, 제 1 가열처리로서, 650℃~700℃의 고온으로 가열한 불활성 가스중에 기판을 이동시켜 넣고, 수분간 가열한 후, 기판을 이동시켜 고온으로 가열한 불활성 가스 중에서 꺼내는 GRTA를 실시하여도 좋다.
이어, 산화물 반도체층(346)에 접하는 산화물 절연층(356)을 형성한다. 산화물 절연층(356)은 적어도 1nm 이상의 막두께로 하고, 산화물 절연층(356)에 물, 수소 등의 불순물을 혼입시키지 않는 방법(예를 들면, 스퍼터법)을 적절히 사용하여 형성할 수 있다. 산화물 절연층(356)에 수소가 포함되면, 그 수소의 산화물 반도체층으로의 침입, 또는 수소에 의한 산화물 반도체층 중의 산소 빠짐이 발생하고, 산화물 반도체층의 백 채널이 저저항화(N형화)되어, 기생 채널이 형성될 우려가 있다. 이 때문에, 산화물 절연층(356)은 가능한 수소를 포함하지 않는 막이 되는 성막방법을 사용하는 것이 중요하다.
또한, 산화물 절연층(356)의 재료나 성막방법 등에 대해서는 실시형태 8에서의 보호 절연층(396)과 동일한 것을 채용할 수 있다.
이어, 불활성 가스 분위기 하, 또는 산소 가스 분위기 하에서 제 2 가열처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 실시한다. 예를 들면, 질소 분위기 하에 250℃에서 1시간의 제 2 가열처리를 실시한다. 제 2 가열처리를 실시하면, 산화물 반도체층의 일부(채널형성영역)가 산화물 절연층(356)과 접한 상태에서 가열된다.
이상의 공정을 거침으로써, 제 1 가열처리시의 탈수화 또는 탈수소화를 위해 저저항화된 산화물 반도체층을 산소 과잉인 상태로 한다. 그 결과, 진성 또는 실질적으로 진성인 산화물 반도체층(352)이 형성된다. 이상의 공정에 의해 트랜지스터(350)가 형성된다.
또한 대기중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열처리를 실시하여도 좋다. 본 실시형태에서는 150℃에서 10시간 가열처리를 실시한다. 이 가열처리는 일정한 가열온도를 유지하며 가열하여도 좋고, 실온으로부터 100℃ 이상 200℃ 이하의 가열온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복 실시하여도 좋다. 또한, 이 가열처리를 산화물 절연층의 형성 전에 감압 하에서 실시하여도 좋다. 감압 하에서 가열처리를 실시하면, 가열시간을 단축할 수 있다. 이 가열처리에 의해, 산화물 반도체층에 잔존하는 미량의 수소가 산화물 절연층 안으로 도입되어, 노멀리 오프(normally-off)가 되는 트랜지스터를 얻을 수 있다. 이 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 산화물 절연층(356) 위에 절연층을 추가로 마련하여도 좋다. 본 실시형태에서는 산화물 절연층(356) 위에 절연층(343)을 형성한다(도 13(D) 참조.). 절연층(343)의 재료나 성막방법 등에 대해서는 실시형태 8에서의 절연층(398)과 동일한 것을 채용할 수 있다.
또한, 절연층(343) 위의 표면을 평탄화할 목적으로, 평탄화 절연층을 형성하여도 좋다.
본 실시형태에서 설명한 산화물 반도체층을 갖는 트랜지스터를 사용하여 플립플롭을 구성함으로써, 래치 회로를 구비하지 않고도 플립플롭을 구성할 수 있다. 이 때문에, 플립플롭에 사용하는 트랜지스터의 수를 삭감할 수 있으며, 소비 전력을 저감할 수 있다. 또한, 트랜지스터의 수를 삭감함으로써, 집적 회로에서의 플립플롭의 점유 면적을 축소할 수 있다.
(실시형태 11)
본 실시형태에서는 상기 실시형태에서 설명한 반도체 장치를 구비하는 전자기기의 구체예에 대해 설명한다.
도 14(A)에 나타낸 전자기기는 휴대형 게임기이며, 하우징(9630), 표시부(9631), 스피커(9633), 조작키(9635), 접속단자(9636), 기록매체 리딩부(9672) 등을 갖는다. 또한, 휴대형 게임기는 기록매체에 기록되어 있는 프로그램 또는 데이터를 리딩하여 표시부에 표시하는 기능, 다른 휴대형 게임기와 무선통신을 실시하여 정보를 공유하는 기능 등을 갖고 있어도 좋다. 또한, 휴대형 게임기가 갖는 기능은 이에 한정되지 않으며, 다양한 기능을 가질 수 있다.
도 14(B)에 나타낸 전자기기는 디지털 카메라이며, 하우징(9630), 표시부(9631), 스피커(9633), 조작키(9635), 접속단자(9636), 셔터 버튼(9676), 수상부(9677) 등을 갖는다. 디지털 카메라는 정지영상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 영상을 자동 또는 수동으로 보정하는 기능, 촬영한 영상 정보를 기억소자에 보존하는 기능, 촬영한 영상 정보를 표시부에 표시하는 기능, 텔레비젼 수상기능 등을 갖고 있어도 좋다. 또한, 디지털 카메라가 갖는 기능은 이에 한정되지 않으며, 다양한 기능을 가질 수 있다.
도 14(C)에 나타낸 전자기기는 텔레비젼 수상기이며, 하우징(9630), 표시부(9631), 스피커(9633), 조작키(9635), 접속단자(9636) 등을 갖는다. 텔레비젼 수상기는 텔레비젼용 전파를 처리하여 영상 신호로 변환하는 기능, 영상 신호를 처리하여 표시에 적합한 신호로 변환하는 기능, 영상 신호의 프레임 주파수를 변환하는 기능 등을 갖고 있어도 좋다. 또한, 텔레비젼 수상기가 갖는 기능은 이에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 15(A)에 나타낸 전자기기는 컴퓨터이며, 하우징(9630), 표시부(9631), 스피커(9633), 조작키(9635), 접속단자(9636), 포인팅 디바이스(9681), 외부 접속 포트(9680) 등을 갖는다. 컴퓨터는 다양한 정보(정지영상, 동영상, 텍스트 영상 등)를 표시부에 표시하는 기능, 다양한 소프트 웨어(프로그램)에 의해 처리를 제어하는 기능, 무선 통신 또는 유선 통신 등의 통신 기능, 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 통신기능을 사용하여 다양한 데이터의 송신 또는 수신을 수행하는 기능 등을 갖고 있어도 좋다. 또한, 컴퓨터가 갖는 기능은 이에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 15(B)에 나타낸 전자기기는 휴대전화이며, 하우징(9630), 표시부(9631), 스피커(9633), 조작키(9635), 마이크로폰(9638) 등을 갖는다. 휴대전화는 다양한 정보(정지영상, 동영상, 텍스트 영상 등)을 표시하는 기능, 캘린더, 일자 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 다양한 소프트 웨어(프로그램)에 의해 처리를 제어하는 기능 등을 갖고 있어도 좋다. 또한, 휴대전화가 갖는 기능은 이에 한정되지 않으며, 다양한 기능을 가질 수 있다.
도 15(C)에 나타낸 전자기기는 전자 페이퍼이며, 하우징(9630), 표시부(9631), 조작키(9635) 등을 갖는다. 전자 페이퍼는 다양한 정보(정지영상, 동영상, 텍스트 영상 등)을 표시하는 기능, 캘런더, 일자 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 다양한 소프트 웨어(프로그램)에 의해 처리를 제어하는 기능 등을 갖고 있어도 좋다. 또한, 전자 페이퍼가 갖는 기능은 이에 한정되지 않고, 다양한 기능을 가질 수 있다. 또한, 전자 페이퍼를 사용하는 용도의 구체예로서는 전자 서적(전자 북, e-book이라고도 함.), 포스터, 전차 등 탈 것의 차내 광고 등을 들 수 있다.
도 15(D)에 나타낸 전자기기는 디지털 포토프레임이며, 하우징(9701)에 표시부(9703)가 설치되어 있다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하며, 예를 들면 디지털 카메라 등으로 촬영한 영상 데이터를 표시시킴으로써, 통상적인 사진액자와 마찬가지로 기능시킬 수 있다.
디지털 포토프레임은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속가능한 단자 등), 기록매체 삽입부 등을 갖는다. 이들 구성은 표시부와 동일면에 설치되어 있어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토프레임의 기록매체 삽입부에, 디지털 카메라로 촬영한 영상 데이터를 저장한 메모리를 삽입하여 영상 데이터를 도입하고, 도입한 영상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토프레임은 무선으로 정보의 송수신이 가능한 기능을 갖고 있어도 좋다. 이 경우, 무선에 의해 원하는 영상 데이터를 디지털 포토프레임에 도입하여 표시시킬 수 있다. 또한, 디지털 포토프레임이 갖는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다.
본 발명의 일 양태인 플립플롭은 상술한 전자기기의 표시부를 구성하기 위해 마련된 집적 회로의 일부로서 사용할 수 있다. 단, 본 발명의 일 양태인 플립플롭은 표시부를 갖는 전자기기(표시장치) 이외의 다양한 전자기기에도 사용할 수 있다. 따라서, 본 발명의 적용가능한 전자기기는 상술한 전자기기의 구체예로 한정되는 것이 아니다. 예를 들면, 무선에 의해 데이터의 교신(송신?수신)이 가능한 반도체 장치(RF 태그, ID 태그, IC 칩, 무선 태그, 또는 전자 태그라 불리는 데이터 캐리어)에도 적용될 수 있다.
본 발명의 일 양태인 반도체 장치를 이들 전자기기에 적용함으로써, 저소비 전력화를 도모할 수 있다.
100 : 트랜지스터 101 : 트랜지스터
102 : 인버터 103 : 인버터
104 : 트랜지스터 105 : 트랜지스터
106 : 트랜지스터 107 : 트랜지스터
111 : 용량소자 112 : 용량소자
120 : 인버터

Claims (16)

  1. 반도체 장치에 있어서,
    제 1 트랜지스터와,
    제 2 트랜지스터와,
    제 1 인버터 회로와,
    제 2 인버터 회로를 구비하고,
    상기 제 1 트랜지스터의 소스 또는 드레인 중 한 쪽에 제 1 배선이 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되며,
    상기 제 1 인버터 회로의 출력에 상기 제 2 트랜지스터의 소스 또는 드레인 중 한 쪽이 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되며,
    상기 제 2 인버터 회로의 출력에 제 2 배선이 전기적으로 접속되어 있는, 반도체 장치.
  2. 반도체 장치에 있어서,
    제 1 트랜지스터와,
    제 2 트랜지스터와,
    제 3 트랜지스터와,
    제 4 트랜지스터와,
    제 1 인버터 회로와,
    제 2 인버터 회로를 구비하고,
    상기 반도체 장치는 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트 각각에 리셋 신호가 입력되고,
    상기 제 1 트랜지스터의 소스와 드레인 중 한 쪽에 제 1 배선이 전기적으로 접속되며,
    상기 제 1 트랜지스터의 상기 소스와 상기 드레인 중 다른 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되고,
    상기 제 1 인버터 회로의 출력에 상기 제 2 트랜지스터의 소스 또는 드레인 중 한 쪽이 전기적으로 접속되며,
    상기 제 2 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되고,
    상기 제 2 인버터 회로의 출력에 제 2 배선이 전기적으로 접속되며,
    상기 제 3 트랜지스터의 소스 또는 드레인 중 한 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 저전위 전원선이 전기적으로 접속되며,
    상기 제 4 트랜지스터의 소스 또는 드레인 중 한 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되고,
    상기 제 4 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 고전위 전원선이 전기적으로 접속되어 있는, 반도체 장치.
  3. 반도체 장치에 있어서,
    제 1 트랜지스터와,
    제 2 트랜지스터와,
    제 5 트랜지스터와,
    제 6 트랜지스터와,
    제 1 인버터 회로와,
    제 2 인버터 회로를 구비하고,
    상기 반도체 장치는 상기 제 5 트랜지스터의 게이트 및 상기 제 6 트랜지스터의 게이트 각각에 세트 신호가 입력되고,
    상기 제 1 트랜지스터의 소스 또는 드레인 중 한 쪽에 제 1 배선이 전기적으로 접속되며,
    상기 제 1 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 한 쪽에 제 1 인버터 회로의 입력이 전기적으로 접속되고,
    상기 제 1 인버터 회로의 출력에 상기 제 2 트랜지스터의 소스 또는 드레인 중 한 쪽이 전기적으로 접속되며,
    상기 제 2 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되고,
    상기 제 2 인버터 회로의 출력에 제 2 배선이 전기적으로 접속되며,
    상기 제 5 트랜지스터의 소스 또는 드레인 중 한 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되고,
    상기 제 5 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 고전위 전원선이 전기적으로 접속되며,
    상기 제 6 트랜지스터의 소스 또는 드레인 중 한족에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되고,
    상기 제 6 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 저전위 전원선이 전기적으로 접속되어 있는, 반도체 장치.
  4. 반도체 장치에 있어서,
    제 1 트랜지스터와,
    제 2 트랜지스터와,
    제 3 트랜지스터와,
    제 4 트랜지스터와,
    제 5 트랜지스터와,
    제 6 트랜지스터와,
    제 1 인버터 회로와,
    제 2 인버터 회로를 구비하며,
    상기 반도체 장치는 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트 각각에 리셋 신호가 입력되고,
    상기 반도체 장치는 상기 제 5 트랜지스터의 게이트 및 상기 제 6 트랜지스터의 게이트 각각에 세트 신호가 입력되며,
    상기 제 1 트랜지스터의 소스 또는 드레인 중 한 쪽에 제 1 배선이 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되며,
    상기 제 1 인버터 회로의 출력에 상기 제 2 트랜지스터의 소스 또는 드레인 중 한 쪽이 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 또는 상기 드레인의 다른 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되며,
    상기 제 2 인버터 회로의 출력에 제 2 배선이 전기적으로 접속되고, 상기 제 3 트랜지스터의 소스 또는 드레인 중 한 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되며,
    상기 제 3 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 저전위 전원선이 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 또는 드레인 중 한 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되며,
    상기 제 4 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 고전위 전원선이 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 또는 드레인 중 한 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되고,
    상기 제 5 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 상기 고전위 전원선이 전기적으로 접속되며,
    상기 제 6 트랜지스터의 소스 또는 드레인 중 한 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되고,
    상기 제 6 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 상기 저전위 전원선이 전기적으로 접속되어 있는, 반도체 장치.
  5. 반도체 장치에 있어서,
    제 1 트랜지스터와,
    제 2 트랜지스터와,
    제 1 인버터 회로와,
    제 2 인버터 회로와,
    한 쌍의 제 1 전극을 갖는 제 1 용량소자와,
    한 쌍의 제 2 전극을 갖는 제 2 용량소자를 구비하고,
    상기 제 1 트랜지스터의 소스 또는 드레인 중 한 쪽에 제 1 배선이 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되며,
    상기 제 1 인버터 회로의 출력에 상기 제 2 트랜지스터의 소스 또는 드레인 중 한 쪽이 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 또는 상기 드레인 중 다른 쪽에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되며,
    상기 제 2 인버터 회로의 출력에 제 2 배선이 전기적으로 접속되고,
    상기 제 1 용량소자의 일측 전극에 상기 제 1 인버터 회로의 입력이 전기적으로 접속되며,
    상기 제 1 용량소자의 타측 전극에 저전위 전원선이 전기적으로 접속되고,
    상기 제 2 용량소자의 일측 전극에 상기 제 2 인버터 회로의 입력이 전기적으로 접속되며,
    상기 제 2 용량소자의 타측 전극에 상기 저전위 전원선이 전기적으로 접속되어 있는, 반도체 장치.
  6. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    한 쌍의 제 1 전극을 갖는 제 1 용량소자와,
    한 쌍의 제 2 전극을 갖는 제 2 용량소자를 구비하고,
    상기 제 1 용량소자의 일측 전극은 상기 제 1 인버터 회로의 입력이 전기적으로 접속되며,
    상기 제 2 용량소자의 타측 전극은 상기 저전위 전원선이 전기적으로 접속되고,
    상기 제 2 용량소자의 일측 전극은 상기 제 2 인버터 회로의 입력이 전기적으로 접속되며,
    상기 제 2 용량소자의 타측 전극은 상기 저전위 전원선이 전기적으로 접속되는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은 캐리어 농도가 1×1014/cm3 미만인 산화물 반도체층을 갖는, 반도체 장치.
  8. 제 2 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터 각각은 캐리어 농도가 1×1014/cm3 미만인 산화물 반도체층을 갖는, 반도체 장치.
  9. 제 3 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 4 트랜지스터, 상기 제 6 트랜지스터 각각은 캐리어 농도가 1×1014/cm3 미만인 산화물 반도체층을 갖는, 반도체 장치.
  10. 제 4 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 상기 제 6 트랜지스터 각각은 캐리어 농도가 1×1014/cm3 미만인 산화물 반도체층을 갖는, 반도체 장치.
  11. 제 5 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터 각각은 캐리어 농도가 1×1014/cm3 미만인 산화물 반도체층을 갖는, 반도체 장치.
  12. 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층의 밴드갭은 2eV 이상인, 반도체 장치.
  13. 제 1 항 내지 제 5 항, 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 상기 제 1 트랜지스터의 게이트에 반전된 클록 신호를 입력으로 하고, 클록 신호는 상기 제 2 트랜지스터의 게이트에 입력으로 하는, 반도체 장치.
  14. 제 1 항 내지 제 5 항, 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 인버터 회로 및 상기 제 2 인버터 회로 각각은 CMOS 인버터 회로인, 반도체 장치.
  15. 제 1 항 내지 제 5 항, 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 플립플롭인, 반도체 장치.
  16. 제 1 항 내지 제 5 항, 제 7 항 내지 제 11 항 중 어느 한 항에 따른 반도체 장치를 포함하는 전자기기.
KR1020127018470A 2009-12-23 2010-11-24 반도체 장치 KR20120115318A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009291587 2009-12-23
JPJP-P-2009-291587 2009-12-23

Publications (1)

Publication Number Publication Date
KR20120115318A true KR20120115318A (ko) 2012-10-17

Family

ID=44150165

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127018470A KR20120115318A (ko) 2009-12-23 2010-11-24 반도체 장치

Country Status (6)

Country Link
US (2) US8624650B2 (ko)
JP (2) JP2011151791A (ko)
KR (1) KR20120115318A (ko)
CN (2) CN105429621B (ko)
TW (1) TWI556578B (ko)
WO (1) WO2011077908A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768279B2 (en) 2013-04-29 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105429621B (zh) * 2009-12-23 2019-03-19 株式会社半导体能源研究所 半导体装置
US9467047B2 (en) * 2011-05-31 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. DC-DC converter, power source circuit, and semiconductor device
US8736315B2 (en) 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6099372B2 (ja) 2011-12-05 2017-03-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US9257422B2 (en) * 2011-12-06 2016-02-09 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving signal processing circuit
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9058892B2 (en) * 2012-03-14 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and shift register
JP6108960B2 (ja) * 2012-06-01 2017-04-05 株式会社半導体エネルギー研究所 半導体装置、処理装置
US8524511B1 (en) * 2012-08-10 2013-09-03 Headway Technologies, Inc. Method to connect a magnetic device to a CMOS transistor
JP5902590B2 (ja) * 2012-09-06 2016-04-13 株式会社半導体エネルギー研究所 半導体装置
JP6223198B2 (ja) * 2013-01-24 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
JP6345023B2 (ja) 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR20150019872A (ko) * 2013-08-16 2015-02-25 에스케이하이닉스 주식회사 시프트 레지스터
WO2015030150A1 (en) * 2013-08-30 2015-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage circuit and semiconductor device
CN106575494B (zh) * 2014-07-31 2019-11-05 乐金显示有限公司 显示装置
CN108140657A (zh) 2015-09-30 2018-06-08 株式会社半导体能源研究所 半导体装置及电子设备
CN107958656B (zh) * 2018-01-08 2019-07-02 武汉华星光电技术有限公司 Goa电路
TWI816348B (zh) * 2022-03-31 2023-09-21 友達光電股份有限公司 資料驅動器以及控制方法

Family Cites Families (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3599018A (en) * 1968-01-25 1971-08-10 Sharp Kk Fet flip-flop circuit with diode feedback path
US3624423A (en) * 1970-06-03 1971-11-30 Rca Corp Clocked set-reset flip-flop
US3812384A (en) * 1973-05-17 1974-05-21 Rca Corp Set-reset flip-flop
JPS59200520A (ja) * 1983-04-27 1984-11-13 Hitachi Ltd Ｃｍｏｓフリツプフロツプ回路
US4554467A (en) * 1983-06-22 1985-11-19 Motorola, Inc. CMOS Flip-flop
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2786463B2 (ja) * 1989-01-19 1998-08-13 沖電気工業株式会社 フリップフロップ回路
JPH03187513A (ja) * 1989-12-16 1991-08-15 Mitsubishi Electric Corp ダイナミック・ラッチ回路
JPH03228296A (ja) * 1990-02-01 1991-10-09 Nec Corp 半導体集積回路装置
JP2871087B2 (ja) 1990-11-30 1999-03-17 日本電気株式会社 フリップフロップ回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07131299A (ja) * 1993-11-04 1995-05-19 Kawasaki Steel Corp 半導体集積回路装置
JPH0897685A (ja) * 1994-09-22 1996-04-12 Fujitsu Ltd フリップフロップ回路
US5498988A (en) * 1994-11-25 1996-03-12 Motorola, Inc. Low power flip-flop circuit and method thereof
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09223948A (ja) * 1996-02-15 1997-08-26 Sharp Corp シフトレジスタ回路および画像表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP3519001B2 (ja) * 1998-10-15 2004-04-12 シャープ株式会社 ラッチ回路およびフリップフロップ回路
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3510507B2 (ja) * 1998-11-27 2004-03-29 Ｎｅｃマイクロシステム株式会社 ラッチ回路
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
EP1187327A1 (en) * 2000-09-04 2002-03-13 Infineon Technologies AG Edge triggered D-flip-flop circuit
JP3614125B2 (ja) * 2000-10-23 2005-01-26 三星電子株式会社 Ｃｐフリップフロップ
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US6501315B1 (en) 2001-12-12 2002-12-31 Xilinx, Inc. High-speed flip-flop operable at very low voltage levels with set and reset capability
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US6777992B2 (en) * 2002-04-04 2004-08-17 The Regents Of The University Of Michigan Low-power CMOS flip-flop
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) * 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN100340060C (zh) 2003-08-20 2007-09-26 松下电器产业株式会社 半导体集成电路
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR20070116888A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7183825B2 (en) * 2004-04-06 2007-02-27 Freescale Semiconductor, Inc. State retention within a data processing system
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
BRPI0517568B8 (pt) * 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5118811B2 (ja) * 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
EP1815530B1 (en) * 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) * 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998375A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP2007103620A (ja) * 2005-10-04 2007-04-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法ならびにその配線装置
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101358954B1 (ko) * 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
WO2007139009A1 (ja) * 2006-05-25 2007-12-06 Fuji Electric Holdings Co., Ltd. 酸化物半導体、薄膜トランジスタ、及びそれらの製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7723819B2 (en) * 2006-09-28 2010-05-25 Intel Corporation Granular magnetic layer with planar insulating layer
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008141013A (ja) * 2006-12-01 2008-06-19 Matsushita Electric Ind Co Ltd 半導体装置
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
WO2009075281A1 (ja) * 2007-12-13 2009-06-18 Idemitsu Kosan Co., Ltd. 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN102687400B (zh) * 2009-10-30 2016-08-24 株式会社半导体能源研究所 逻辑电路和半导体装置
MY166309A (en) * 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
CN105429621B (zh) * 2009-12-23 2019-03-19 株式会社半导体能源研究所 半导体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768279B2 (en) 2013-04-29 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
CN105429621B (zh) 2019-03-19
CN105429621A (zh) 2016-03-23
WO2011077908A1 (en) 2011-06-30
TW201138308A (en) 2011-11-01
TWI556578B (zh) 2016-11-01
US8624650B2 (en) 2014-01-07
CN102652396A (zh) 2012-08-29
JP2016059049A (ja) 2016-04-21
CN102652396B (zh) 2015-12-16
US20140111262A1 (en) 2014-04-24
US9059694B2 (en) 2015-06-16
JP2011151791A (ja) 2011-08-04
US20110148497A1 (en) 2011-06-23

Similar Documents

Publication Publication Date Title
JP7470093B2 (ja) 半導体装置の作製方法
KR20120115318A (ko) 반도체 장치
JP7174096B2 (ja) 半導体装置
US20110114999A1 (en) Sputtering target and method for manufacturing the same, and transistor

Legal Events

Date Code Title Description
AMND Amendment
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment