JPH07131299A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07131299A JPH07131299A JP5275589A JP27558993A JPH07131299A JP H07131299 A JPH07131299 A JP H07131299A JP 5275589 A JP5275589 A JP 5275589A JP 27558993 A JP27558993 A JP 27558993A JP H07131299 A JPH07131299 A JP H07131299A
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- JP
- Japan
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- side latch
- flop
- additional capacitance
- capacitance
- integrated circuit
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Abstract
(57)【要約】
【目的】ダイナミック型フリップフロップを構成するゲ
ート数を削減し、半導体集積回路全体で使用するゲート
数を削減することにより、半導体集積回路の消費電力を
削減し、チップ面積を小さくすることができるダイナミ
ック型フリップフロップを含む半導体集積回路装置の提
供。 【構成】付加容量と、入力端子とこの付加容量との間に
設けられた第一のスイッチ素子を有するマスタ側ラッチ
と、論理ゲートと、前記付加容量とこの論理ゲートとの
間に設けられた第二のスイッチ素子を有するスレーブ側
ラッチを備え、前記第一のスイッチ素子はクロック信号
が一方の電位の時に導通して前記入力端子より入力され
た入力信号を前記付加容量によって記憶し、前記第二の
スイッチ素子はクロック信号が他方の電位の時に導通し
て前記付加容量によって記憶した情報を反転出力するこ
とにより、上記目的を達成する。
ート数を削減し、半導体集積回路全体で使用するゲート
数を削減することにより、半導体集積回路の消費電力を
削減し、チップ面積を小さくすることができるダイナミ
ック型フリップフロップを含む半導体集積回路装置の提
供。 【構成】付加容量と、入力端子とこの付加容量との間に
設けられた第一のスイッチ素子を有するマスタ側ラッチ
と、論理ゲートと、前記付加容量とこの論理ゲートとの
間に設けられた第二のスイッチ素子を有するスレーブ側
ラッチを備え、前記第一のスイッチ素子はクロック信号
が一方の電位の時に導通して前記入力端子より入力され
た入力信号を前記付加容量によって記憶し、前記第二の
スイッチ素子はクロック信号が他方の電位の時に導通し
て前記付加容量によって記憶した情報を反転出力するこ
とにより、上記目的を達成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に、面積を小さくしたダイナミック型フリップフ
ロップを含む半導体集積回路装置に関する。
し、特に、面積を小さくしたダイナミック型フリップフ
ロップを含む半導体集積回路装置に関する。
【０００２】
【従来の技術】フリップフロップは半導体集積回路（以
下、ＬＳＩと記述する。）を構成する上で欠くことので
きない素子の一つである。特にフリップフロップを多用
する回路、例えば同期式回路や多段のシフトレジスタ等
の回路を含むＬＳＩでは、フリップフロップがＬＳＩに
おいて占める割合は大きく、ＬＳＩにおける使用ゲート
数の増加を招いている場合もある。ゲート数の増加は、
消費電力の増加やＬＳＩのチップ面積の増大等の要因と
なるので、フリップフロップを構成する素子数を減らす
ことが重要な課題となっている。
下、ＬＳＩと記述する。）を構成する上で欠くことので
きない素子の一つである。特にフリップフロップを多用
する回路、例えば同期式回路や多段のシフトレジスタ等
の回路を含むＬＳＩでは、フリップフロップがＬＳＩに
おいて占める割合は大きく、ＬＳＩにおける使用ゲート
数の増加を招いている場合もある。ゲート数の増加は、
消費電力の増加やＬＳＩのチップ面積の増大等の要因と
なるので、フリップフロップを構成する素子数を減らす
ことが重要な課題となっている。
【０００３】従来のダイナミック型フリップフロップの
構成回路図を図３に示す。図３に示すダイナミック型フ
リップフロップ５０は、トランスファゲート１６とイン
バータ５４より構成されるマスタ側ラッチ５２と、同様
にトランスファゲート２０とインバータ２２より構成さ
れるスレーブ側ラッチ１４から構成されている。同図に
おいて、データ入力信号Ｄｉｎは、マスタ側ラッチ５２
のトランスファゲート１６の入力側の端子に入力され、
トランスファゲート１６の出力側の端子はインバータ５
４の入力端子に入力されている。同様に、マスタ側ラッ
チ５２のインバータ５４の出力は、スレーブ側ラッチ１
４のトランスファゲート２０の入力側の端子に入力さ
れ、トランスファゲート２０の出力側の端子はインバー
タ２２の入力端子に入力され、インバータ２２の出力端
子はデータ出力信号Ｄｏｕｔになっている。
構成回路図を図３に示す。図３に示すダイナミック型フ
リップフロップ５０は、トランスファゲート１６とイン
バータ５４より構成されるマスタ側ラッチ５２と、同様
にトランスファゲート２０とインバータ２２より構成さ
れるスレーブ側ラッチ１４から構成されている。同図に
おいて、データ入力信号Ｄｉｎは、マスタ側ラッチ５２
のトランスファゲート１６の入力側の端子に入力され、
トランスファゲート１６の出力側の端子はインバータ５
４の入力端子に入力されている。同様に、マスタ側ラッ
チ５２のインバータ５４の出力は、スレーブ側ラッチ１
４のトランスファゲート２０の入力側の端子に入力さ
れ、トランスファゲート２０の出力側の端子はインバー
タ２２の入力端子に入力され、インバータ２２の出力端
子はデータ出力信号Ｄｏｕｔになっている。
【０００４】なお、マスタ側ラッチ５２のトランスファ
ゲート１６とインバータ５４を接続している配線には、
配線容量やインバータ５４の入力容量等の浮遊（寄生）
容量２４が存在し、同様にスレーブ側ラッチ１４のトラ
ンスファゲート２０とインバータ２２を接続している配
線には、配線容量やインバータ２２の入力容量等の浮遊
容量２６が存在する。また、マスタ側ラッチ５２のトラ
ンスファゲート１６を構成するＰチャネルトランジスタ
およびＮチャネルトランジスタのゲートには、それぞれ
クロック信号ＣＬＫおよびクロック反転信号ＣＬＫＢが
入力され、クロック信号ＣＬＫがＬＯＷレベルかつクロ
ック反転信号ＣＬＫＢがＨＩＧＨレベルの場合にオン
（ＯＮ）となる。同様に、スレーブ側ラッチ１４のトラ
ンスファゲート２０を構成するＰチャネルトランジスタ
およびＮチャネルトランジスタのゲートには、それぞれ
クロック反転信号ＣＬＫＢおよびクロック信号ＣＬＫが
入力され、クロック信号ＣＬＫがＨＩＧＨレベルかつク
ロック反転信号ＣＬＫＢがＬＯＷレベルの場合にオン
（ＯＮ）となる。
ゲート１６とインバータ５４を接続している配線には、
配線容量やインバータ５４の入力容量等の浮遊（寄生）
容量２４が存在し、同様にスレーブ側ラッチ１４のトラ
ンスファゲート２０とインバータ２２を接続している配
線には、配線容量やインバータ２２の入力容量等の浮遊
容量２６が存在する。また、マスタ側ラッチ５２のトラ
ンスファゲート１６を構成するＰチャネルトランジスタ
およびＮチャネルトランジスタのゲートには、それぞれ
クロック信号ＣＬＫおよびクロック反転信号ＣＬＫＢが
入力され、クロック信号ＣＬＫがＬＯＷレベルかつクロ
ック反転信号ＣＬＫＢがＨＩＧＨレベルの場合にオン
（ＯＮ）となる。同様に、スレーブ側ラッチ１４のトラ
ンスファゲート２０を構成するＰチャネルトランジスタ
およびＮチャネルトランジスタのゲートには、それぞれ
クロック反転信号ＣＬＫＢおよびクロック信号ＣＬＫが
入力され、クロック信号ＣＬＫがＨＩＧＨレベルかつク
ロック反転信号ＣＬＫＢがＬＯＷレベルの場合にオン
（ＯＮ）となる。
【０００５】図３に示す従来のダイナミック型フリップ
フロップ５０の動作をデータ入出力信号Ｄｉｎ、Ｄｏｕ
ｔの動作タイミング、および各内部信号Ａ、Ｂ、Ｃにお
ける動作状態を示す図４のタイミングチャートを用いて
説明する。なお、同図の各内部信号Ａ、Ｃの波形におい
て点線で示された部分は、浮遊容量２４および２６が自
然放電する様子を表したものである。また、同図に示す
様に、初期状態のデータ出力信号ＤｏｕｔとしてＬＯＷ
レベルが設定されており、その他の各内部信号Ａ、Ｂ、
Ｃも同図に示す様にそれぞれＬＯＷレベル、ＨＩＧＨレ
ベル、ＨＩＧＨレベルに設定されているものとする。
フロップ５０の動作をデータ入出力信号Ｄｉｎ、Ｄｏｕ
ｔの動作タイミング、および各内部信号Ａ、Ｂ、Ｃにお
ける動作状態を示す図４のタイミングチャートを用いて
説明する。なお、同図の各内部信号Ａ、Ｃの波形におい
て点線で示された部分は、浮遊容量２４および２６が自
然放電する様子を表したものである。また、同図に示す
様に、初期状態のデータ出力信号ＤｏｕｔとしてＬＯＷ
レベルが設定されており、その他の各内部信号Ａ、Ｂ、
Ｃも同図に示す様にそれぞれＬＯＷレベル、ＨＩＧＨレ
ベル、ＨＩＧＨレベルに設定されているものとする。
【０００６】まず、データ入力信号ＤｉｎにＨＩＧＨレ
ベルが入力された場合には、クロック信号ＣＬＫおよび
クロック反転信号ＣＬＫＢが、それぞれＬＯＷレベル、
ＨＩＧＨレベルに変化した時、マスタ側ラッチ５２のト
ランスファゲート１６はオン（ＯＮ）となるので、浮遊
容量２４に電荷が充電され、インバータ５４の出力はＬ
ＯＷレベルとなる。スレーブ側ラッチ１４のトランスフ
ァゲート２０はオフ（ＯＦＦ）となるので、浮遊容量２
６は緩やかに電荷の自然放電を始めるが、データ出力信
号ＤｏｕｔはまだＬＯＷレベルを保持している。クロッ
ク信号ＣＬＫおよびクロック反転信号ＣＬＫＢが、それ
ぞれＨＩＧＨレベル、ＬＯＷレベルに変化した時、マス
タ側ラッチ５２のトランスファゲート１６はオフ（ＯＦ
Ｆ）となるので、浮遊容量２４は緩やかに電荷の自然放
電を始めるが、インバータ５４の出力はまだＬＯＷレベ
ルを保持している。スレーブ側ラッチ１４のトランスフ
ァゲート２０はオン（ＯＮ）となるので、マスタ側ラッ
チ５２のインバータ５４のＬＯＷレベル出力によって、
浮遊容量２６は電荷が放電され、データ出力信号Ｄｏｕ
ｔはＨＩＧＨレベルとなる。
ベルが入力された場合には、クロック信号ＣＬＫおよび
クロック反転信号ＣＬＫＢが、それぞれＬＯＷレベル、
ＨＩＧＨレベルに変化した時、マスタ側ラッチ５２のト
ランスファゲート１６はオン（ＯＮ）となるので、浮遊
容量２４に電荷が充電され、インバータ５４の出力はＬ
ＯＷレベルとなる。スレーブ側ラッチ１４のトランスフ
ァゲート２０はオフ（ＯＦＦ）となるので、浮遊容量２
６は緩やかに電荷の自然放電を始めるが、データ出力信
号ＤｏｕｔはまだＬＯＷレベルを保持している。クロッ
ク信号ＣＬＫおよびクロック反転信号ＣＬＫＢが、それ
ぞれＨＩＧＨレベル、ＬＯＷレベルに変化した時、マス
タ側ラッチ５２のトランスファゲート１６はオフ（ＯＦ
Ｆ）となるので、浮遊容量２４は緩やかに電荷の自然放
電を始めるが、インバータ５４の出力はまだＬＯＷレベ
ルを保持している。スレーブ側ラッチ１４のトランスフ
ァゲート２０はオン（ＯＮ）となるので、マスタ側ラッ
チ５２のインバータ５４のＬＯＷレベル出力によって、
浮遊容量２６は電荷が放電され、データ出力信号Ｄｏｕ
ｔはＨＩＧＨレベルとなる。
【０００７】次に、データ入力信号ＤｉｎにＬＯＷレベ
ルが入力された場合には、クロック信号ＣＬＫおよびク
ロック反転信号ＣＬＫＢが、それぞれＬＯＷレベル、Ｈ
ＩＧＨレベルに変化した時、マスタ側ラッチ５２のトラ
ンスファゲート１６はオン（ＯＮ）となるので、浮遊容
量２４の電荷が放電され、インバータ５４の出力はＨＩ
ＧＨレベルとなる。スレーブ側ラッチ１４のトランスフ
ァゲート２０はオフ（ＯＦＦ）となるが、浮遊容量２６
はＬＯＷレベルを保持しているので、データ出力信号Ｄ
ｏｕｔはまだＨＩＧＨレベルを保持している。クロック
信号ＣＬＫおよびクロック反転信号ＣＬＫＢが、それぞ
れＨＩＧＨレベル、ＬＯＷレベルに変化した時、マスタ
側ラッチ５２のトランスファゲート１６はオフ（ＯＦ
Ｆ）となるが、浮遊容量２４はＬＯＷレベルを保持して
いるので、インバータ５４の出力はまだＨＩＧＨレベル
を保持している。スレーブ側ラッチ１４のトランスファ
ゲート２０はオン（ＯＮ）となるので、マスタ側ラッチ
５２のインバータ５４のＨＩＧＨレベル出力によって、
浮遊容量２６は電荷が充電され、データ出力信号Ｄｏｕ
ｔはＬＯＷレベルとなる。
ルが入力された場合には、クロック信号ＣＬＫおよびク
ロック反転信号ＣＬＫＢが、それぞれＬＯＷレベル、Ｈ
ＩＧＨレベルに変化した時、マスタ側ラッチ５２のトラ
ンスファゲート１６はオン（ＯＮ）となるので、浮遊容
量２４の電荷が放電され、インバータ５４の出力はＨＩ
ＧＨレベルとなる。スレーブ側ラッチ１４のトランスフ
ァゲート２０はオフ（ＯＦＦ）となるが、浮遊容量２６
はＬＯＷレベルを保持しているので、データ出力信号Ｄ
ｏｕｔはまだＨＩＧＨレベルを保持している。クロック
信号ＣＬＫおよびクロック反転信号ＣＬＫＢが、それぞ
れＨＩＧＨレベル、ＬＯＷレベルに変化した時、マスタ
側ラッチ５２のトランスファゲート１６はオフ（ＯＦ
Ｆ）となるが、浮遊容量２４はＬＯＷレベルを保持して
いるので、インバータ５４の出力はまだＨＩＧＨレベル
を保持している。スレーブ側ラッチ１４のトランスファ
ゲート２０はオン（ＯＮ）となるので、マスタ側ラッチ
５２のインバータ５４のＨＩＧＨレベル出力によって、
浮遊容量２６は電荷が充電され、データ出力信号Ｄｏｕ
ｔはＬＯＷレベルとなる。
【０００８】上記に説明した様に、ダイナミック型フリ
ップフロップは、浮遊容量２４および２６に充電または
放電された電荷によって情報を保持しているので、浮遊
容量２４および２６に充電または放電された電荷が消失
する前に、クロック信号ＣＬＫおよびクロック反転信号
ＣＬＫＢを印加して情報を書き換える、いわゆるリフレ
ッシュ動作が必要となるが、スタティック型フリップフ
ロップに比べて使用しているゲート数が少ないという利
点がある。しかし、従来のダイナミック型フリップフロ
ップ自体としては、まだ使用しているゲート数が多く、
そのためＬＳＩ全体の消費電力の増加やＬＳＩのチップ
面積の増大となる問題点がある。
ップフロップは、浮遊容量２４および２６に充電または
放電された電荷によって情報を保持しているので、浮遊
容量２４および２６に充電または放電された電荷が消失
する前に、クロック信号ＣＬＫおよびクロック反転信号
ＣＬＫＢを印加して情報を書き換える、いわゆるリフレ
ッシュ動作が必要となるが、スタティック型フリップフ
ロップに比べて使用しているゲート数が少ないという利
点がある。しかし、従来のダイナミック型フリップフロ
ップ自体としては、まだ使用しているゲート数が多く、
そのためＬＳＩ全体の消費電力の増加やＬＳＩのチップ
面積の増大となる問題点がある。
【０００９】
【発明が解決しようとする課題】本発明の目的は、前記
従来例に基づく問題点を解決するために、ダイナミック
型フリップフロップを構成するゲート数を削減し、半導
体集積回路全体で使用するゲート数を削減することによ
り、半導体集積回路の消費電力を削減し、チップ面積を
小さくすることができるダイナミック型フリップフロッ
プを含む半導体集積回路装置を提供することである。
従来例に基づく問題点を解決するために、ダイナミック
型フリップフロップを構成するゲート数を削減し、半導
体集積回路全体で使用するゲート数を削減することによ
り、半導体集積回路の消費電力を削減し、チップ面積を
小さくすることができるダイナミック型フリップフロッ
プを含む半導体集積回路装置を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、付加容量と、入力端子とこの付加容量と
の間に設けられた第一のスイッチ素子を有するマスタ側
ラッチと、論理ゲートと、前記付加容量とこの論理ゲー
トとの間に設けられた第二のスイッチ素子を有するスレ
ーブ側ラッチを備え、前記第一のスイッチ素子はクロッ
ク信号が一方の電位の時に導通して前記入力端子より入
力された入力信号を前記付加容量によって記憶し、前記
第二のスイッチ素子はクロック信号が他方の電位の時に
導通して前記付加容量によって記憶した情報を反転出力
することを特徴とする半導体集積回路装置を提供するも
のである。
に、本発明は、付加容量と、入力端子とこの付加容量と
の間に設けられた第一のスイッチ素子を有するマスタ側
ラッチと、論理ゲートと、前記付加容量とこの論理ゲー
トとの間に設けられた第二のスイッチ素子を有するスレ
ーブ側ラッチを備え、前記第一のスイッチ素子はクロッ
ク信号が一方の電位の時に導通して前記入力端子より入
力された入力信号を前記付加容量によって記憶し、前記
第二のスイッチ素子はクロック信号が他方の電位の時に
導通して前記付加容量によって記憶した情報を反転出力
することを特徴とする半導体集積回路装置を提供するも
のである。
【００１１】
【発明の作用】本発明の半導体集積回路装置は、従来の
ダイナミック型フリップフロップに対して、マスタ側ラ
ッチを入力端子と付加容量間にスイッチ素子、例えばト
ランスファゲートを設けた構成にしたことにより、フリ
ップフロップを構成するゲート数を削減することができ
るので、半導体集積回路全体で使用するゲート数をも減
らすことができる。従って、半導体集積回路全体の消費
電力も減少することができ、半導体集積回路全体のチッ
プ面積を小さくすることもできる。
ダイナミック型フリップフロップに対して、マスタ側ラ
ッチを入力端子と付加容量間にスイッチ素子、例えばト
ランスファゲートを設けた構成にしたことにより、フリ
ップフロップを構成するゲート数を削減することができ
るので、半導体集積回路全体で使用するゲート数をも減
らすことができる。従って、半導体集積回路全体の消費
電力も減少することができ、半導体集積回路全体のチッ
プ面積を小さくすることもできる。
【００１２】
【実施例】本発明に係わる半導体集積回路装置を、添付
の図面に示す好適実施例に基づいて詳細に説明する。図
１は、本発明に係わる半導体集積回路装置の一実施例の
ダイナミック型フリップフロップの構成回路図である。
図１に示す本発明によるダイナミック型フリップフロッ
プ１０は、図３に示す従来のダイナミック型フリップフ
ロップ５０と比較して、マスタ側ラッチ５２のインバー
タ５４を削除し、付加容量１８を付加した点を除いて全
く同一であるので、同一の構成要素には同一の符号を付
し、その詳細な説明は省略する。
の図面に示す好適実施例に基づいて詳細に説明する。図
１は、本発明に係わる半導体集積回路装置の一実施例の
ダイナミック型フリップフロップの構成回路図である。
図１に示す本発明によるダイナミック型フリップフロッ
プ１０は、図３に示す従来のダイナミック型フリップフ
ロップ５０と比較して、マスタ側ラッチ５２のインバー
タ５４を削除し、付加容量１８を付加した点を除いて全
く同一であるので、同一の構成要素には同一の符号を付
し、その詳細な説明は省略する。
【００１３】本発明のダイナミック型フリップフロップ
１０は、トランスファゲート１６と付加容量１８より構
成されるマスタ側ラッチ１２と、トランスファゲート２
０とインバータ２２より構成されるスレーブ側ラッチ１
４から構成されている。即ち、図１に示す本発明の実施
例の特徴は、マスタ側ラッチ１２において、トランスフ
ァゲート１６の出力側の端子に付加容量１８の一方の端
子を接続し、付加容量１８の他方の端子を接地した点で
ある。
１０は、トランスファゲート１６と付加容量１８より構
成されるマスタ側ラッチ１２と、トランスファゲート２
０とインバータ２２より構成されるスレーブ側ラッチ１
４から構成されている。即ち、図１に示す本発明の実施
例の特徴は、マスタ側ラッチ１２において、トランスフ
ァゲート１６の出力側の端子に付加容量１８の一方の端
子を接続し、付加容量１８の他方の端子を接地した点で
ある。
【００１４】図１に示す本発明のダイナミック型フリッ
プフロップ１０の動作を詳細に説明する。なお、図１に
示すダイナミック型フリップフロップ１０へのデータ入
出力信号Ｄｉｎ、Ｄｏｕｔの動作タイミングおよび、各
内部信号Ａ、Ｃにおける動作状態を図２のタイミングチ
ャートに示す。同図の各内部信号Ａ、Ｃの波形において
点線で示された部分は、浮遊容量２４、２６および付加
容量１８が自然放電する様子を表したものである。ま
た、同図に示す様に、初期状態のデータ出力信号Ｄｏｕ
ｔとしてＨＩＧＨレベルが設定されており、その他の各
内部信号Ａ、Ｃも同図に示す様に両方ともＬＯＷレベル
に設定されているものとする。
プフロップ１０の動作を詳細に説明する。なお、図１に
示すダイナミック型フリップフロップ１０へのデータ入
出力信号Ｄｉｎ、Ｄｏｕｔの動作タイミングおよび、各
内部信号Ａ、Ｃにおける動作状態を図２のタイミングチ
ャートに示す。同図の各内部信号Ａ、Ｃの波形において
点線で示された部分は、浮遊容量２４、２６および付加
容量１８が自然放電する様子を表したものである。ま
た、同図に示す様に、初期状態のデータ出力信号Ｄｏｕ
ｔとしてＨＩＧＨレベルが設定されており、その他の各
内部信号Ａ、Ｃも同図に示す様に両方ともＬＯＷレベル
に設定されているものとする。
【００１５】まず、データ入力信号ＤｉｎにＨＩＧＨレ
ベルが入力された場合について考える。クロック信号Ｃ
ＬＫおよびクロック反転信号ＣＬＫＢが、それぞれＬＯ
Ｗレベル、ＨＩＧＨレベルに変化した時、マスタ側ラッ
チ１２のトランスファゲート１６はオン（ＯＮ）となる
ので、浮遊容量２４および付加容量１８に電荷が充電さ
れ、浮遊容量２４および付加容量１８はＨＩＧＨレベル
を保持する。スレーブ側ラッチ１４のトランスファゲー
ト２０はオフ（ＯＦＦ）となるが、浮遊容量２６はＬＯ
Ｗレベルを保持しているので、データ出力信号Ｄｏｕｔ
はまだＨＩＧＨレベルを保持している。クロック信号Ｃ
ＬＫおよびクロック反転信号ＣＬＫＢが、それぞれＨＩ
ＧＨレベル、ＬＯＷレベルに変化した時、マスタ側ラッ
チ１２のトランスファゲート１６はオフ（ＯＦＦ）とな
るので、浮遊容量２４および付加容量１８は緩やかに電
荷の自然放電を始めるが、浮遊容量２４および付加容量
１８はまだＨＩＧＨレベルを保持している。スレーブ側
ラッチ１４のトランスファゲート２０はオン（ＯＮ）と
なるので、浮遊容量２４および付加容量１８に充電され
た電荷は浮遊容量２６に分割されて、その電位は多少下
降するが浮遊容量２６における電荷もＨＩＧＨレベルと
なるので、データ出力信号ＤｏｕｔはＬＯＷレベルとな
る。
ベルが入力された場合について考える。クロック信号Ｃ
ＬＫおよびクロック反転信号ＣＬＫＢが、それぞれＬＯ
Ｗレベル、ＨＩＧＨレベルに変化した時、マスタ側ラッ
チ１２のトランスファゲート１６はオン（ＯＮ）となる
ので、浮遊容量２４および付加容量１８に電荷が充電さ
れ、浮遊容量２４および付加容量１８はＨＩＧＨレベル
を保持する。スレーブ側ラッチ１４のトランスファゲー
ト２０はオフ（ＯＦＦ）となるが、浮遊容量２６はＬＯ
Ｗレベルを保持しているので、データ出力信号Ｄｏｕｔ
はまだＨＩＧＨレベルを保持している。クロック信号Ｃ
ＬＫおよびクロック反転信号ＣＬＫＢが、それぞれＨＩ
ＧＨレベル、ＬＯＷレベルに変化した時、マスタ側ラッ
チ１２のトランスファゲート１６はオフ（ＯＦＦ）とな
るので、浮遊容量２４および付加容量１８は緩やかに電
荷の自然放電を始めるが、浮遊容量２４および付加容量
１８はまだＨＩＧＨレベルを保持している。スレーブ側
ラッチ１４のトランスファゲート２０はオン（ＯＮ）と
なるので、浮遊容量２４および付加容量１８に充電され
た電荷は浮遊容量２６に分割されて、その電位は多少下
降するが浮遊容量２６における電荷もＨＩＧＨレベルと
なるので、データ出力信号ＤｏｕｔはＬＯＷレベルとな
る。
【００１６】次に、データ入力信号ＤｉｎにＬＯＷレベ
ルが入力された場合について考える。クロック信号ＣＬ
Ｋおよびクロック反転信号ＣＬＫＢが、それぞれＬＯＷ
レベル、ＨＩＧＨレベルに変化した時、マスタ側ラッチ
１２のトランスファゲート１６はオン（ＯＮ）となるの
で、浮遊容量２４および付加容量１８の電荷が放電さ
れ、浮遊容量２４および付加容量１８はＬＯＷレベルを
保持する。スレーブ側ラッチ１４のトランスファゲート
２０はオフ（ＯＦＦ）となるので、浮遊容量２６は緩や
かに自然放電を始めるが、データ出力信号Ｄｏｕｔはま
だＬＯＷレベルを保持している。クロック信号ＣＬＫお
よびクロック反転信号ＣＬＫＢが、それぞれＨＩＧＨレ
ベル、ＬＯＷレベルに変化した時、マスタ側ラッチ１２
のトランスファゲート１６はオフ（ＯＦＦ）となるが、
浮遊容量２４および付加容量１８はまだＬＯＷレベルを
保持している。スレーブ側ラッチ１４のトランスファゲ
ート２０はオン（ＯＮ）となるので、浮遊容量２６に充
電された電荷は浮遊容量２４および付加容量１８に分割
されて、その電位は多少上昇するが浮遊容量２６におけ
る電荷もＬＯＷレベルとなるので、データ出力信号Ｄｏ
ｕｔはＨＩＧＨレベルとなる。
ルが入力された場合について考える。クロック信号ＣＬ
Ｋおよびクロック反転信号ＣＬＫＢが、それぞれＬＯＷ
レベル、ＨＩＧＨレベルに変化した時、マスタ側ラッチ
１２のトランスファゲート１６はオン（ＯＮ）となるの
で、浮遊容量２４および付加容量１８の電荷が放電さ
れ、浮遊容量２４および付加容量１８はＬＯＷレベルを
保持する。スレーブ側ラッチ１４のトランスファゲート
２０はオフ（ＯＦＦ）となるので、浮遊容量２６は緩や
かに自然放電を始めるが、データ出力信号Ｄｏｕｔはま
だＬＯＷレベルを保持している。クロック信号ＣＬＫお
よびクロック反転信号ＣＬＫＢが、それぞれＨＩＧＨレ
ベル、ＬＯＷレベルに変化した時、マスタ側ラッチ１２
のトランスファゲート１６はオフ（ＯＦＦ）となるが、
浮遊容量２４および付加容量１８はまだＬＯＷレベルを
保持している。スレーブ側ラッチ１４のトランスファゲ
ート２０はオン（ＯＮ）となるので、浮遊容量２６に充
電された電荷は浮遊容量２４および付加容量１８に分割
されて、その電位は多少上昇するが浮遊容量２６におけ
る電荷もＬＯＷレベルとなるので、データ出力信号Ｄｏ
ｕｔはＨＩＧＨレベルとなる。
【００１７】以上、図１および図２に示す本発明のダイ
ナミック型フリップフロップ１０の動作を詳細に説明し
たように、図３に示す従来のダイナミック型フリップフ
ロップ５０のマスタ側ラッチ５２のインバータ５４を削
除し、その代わりに本発明のマスタ側ラッチ１２では付
加容量１８を付加することにより、使用するゲート数を
減らすことができた。なお、従来のダイナミック型フリ
ップフロップ５０のマスタ側ラッチ５２のインバータ５
４を削除して本発明のマスタ側ラッチ１２とすることに
より、データ出力信号Ｄｏｕｔは反転出力となるが、本
発明によるダイナミック型フリップフロップ１０を同期
式回路に使用する場合には、反転出力が必要な場所に使
用することができるし、また、多段のシフトレジスタに
使用する場合には、本発明によるダイナミック型フリッ
プフロップ１０を偶数個接続し、正転出力を得ることに
よって、偶数個のダイナミック型フリップフロップの部
分を代用することもできる。
ナミック型フリップフロップ１０の動作を詳細に説明し
たように、図３に示す従来のダイナミック型フリップフ
ロップ５０のマスタ側ラッチ５２のインバータ５４を削
除し、その代わりに本発明のマスタ側ラッチ１２では付
加容量１８を付加することにより、使用するゲート数を
減らすことができた。なお、従来のダイナミック型フリ
ップフロップ５０のマスタ側ラッチ５２のインバータ５
４を削除して本発明のマスタ側ラッチ１２とすることに
より、データ出力信号Ｄｏｕｔは反転出力となるが、本
発明によるダイナミック型フリップフロップ１０を同期
式回路に使用する場合には、反転出力が必要な場所に使
用することができるし、また、多段のシフトレジスタに
使用する場合には、本発明によるダイナミック型フリッ
プフロップ１０を偶数個接続し、正転出力を得ることに
よって、偶数個のダイナミック型フリップフロップの部
分を代用することもできる。
【００１８】なお、図１に示す本発明のダイナミック型
フリップフロップ１０は、クロック信号ＣＬＫおよびク
ロック反転信号ＣＬＫＢが、それぞれＨＩＧＨレベル、
ＬＯＷレベルになり、スレーブ側ラッチ１４のトランス
ファゲート２０がオン（ＯＮ）となった時、浮遊容量２
４および付加容量１８の電荷がスレーブ側ラッチ１４の
トランスファゲート２０を介して浮遊容量２６に分割さ
れるが、この場合、スレーブ側ラッチ１４のインバータ
２２の入力端子における電位は、浮遊容量２４および付
加容量１８が充電されている場合はＨＩＧＨレベル、同
様に、浮遊容量２４および付加容量１８が放電されてい
る場合はＬＯＷレベルを、それぞれ保持できるだけの容
量を付加容量１８として付加するものとする。例えば、
ＨＳＰＩＣＥシミュレーションの結果では、付加容量１
８として５０ｆＦ（１ｆＦは１／１０15Ｆ）を付加する
ことにより本発明のダイナミック型フリップフロップは
動作する。
フリップフロップ１０は、クロック信号ＣＬＫおよびク
ロック反転信号ＣＬＫＢが、それぞれＨＩＧＨレベル、
ＬＯＷレベルになり、スレーブ側ラッチ１４のトランス
ファゲート２０がオン（ＯＮ）となった時、浮遊容量２
４および付加容量１８の電荷がスレーブ側ラッチ１４の
トランスファゲート２０を介して浮遊容量２６に分割さ
れるが、この場合、スレーブ側ラッチ１４のインバータ
２２の入力端子における電位は、浮遊容量２４および付
加容量１８が充電されている場合はＨＩＧＨレベル、同
様に、浮遊容量２４および付加容量１８が放電されてい
る場合はＬＯＷレベルを、それぞれ保持できるだけの容
量を付加容量１８として付加するものとする。例えば、
ＨＳＰＩＣＥシミュレーションの結果では、付加容量１
８として５０ｆＦ（１ｆＦは１／１０15Ｆ）を付加する
ことにより本発明のダイナミック型フリップフロップは
動作する。
【００１９】さらに、本発明のダイナミック型フリップ
フロップ１０は、図１においてスレーブ側ラッチ１４の
構成をトランスファゲート２０とインバータ２２として
説明してきたが、本発明はこれに限定されず、インバー
タ２２をＮＡＮＤゲートやＮＯＲゲート等にして、初期
化の機能があるものにしても良い。
フロップ１０は、図１においてスレーブ側ラッチ１４の
構成をトランスファゲート２０とインバータ２２として
説明してきたが、本発明はこれに限定されず、インバー
タ２２をＮＡＮＤゲートやＮＯＲゲート等にして、初期
化の機能があるものにしても良い。
【００２０】
【発明の効果】以上詳細に説明した様に、本発明による
フリップフロップよれば、従来のダイナミック型フリッ
プフロップに対して、マスタ側ラッチを入力端子と付加
容量間にスイッチ素子、例えばトランスファゲートを設
けた構成にしたことにより、フリップフロップを構成す
るゲート数を削減することができた。従って、本発明に
よれば、半導体集積回路全体で使用するゲート数を減少
させる効果があるので、半導体集積回路全体の消費電力
も減少することに効果があり、さらに、半導体集積回路
全体のチップ面積を小さくすることにも優れた効果があ
る。
フリップフロップよれば、従来のダイナミック型フリッ
プフロップに対して、マスタ側ラッチを入力端子と付加
容量間にスイッチ素子、例えばトランスファゲートを設
けた構成にしたことにより、フリップフロップを構成す
るゲート数を削減することができた。従って、本発明に
よれば、半導体集積回路全体で使用するゲート数を減少
させる効果があるので、半導体集積回路全体の消費電力
も減少することに効果があり、さらに、半導体集積回路
全体のチップ面積を小さくすることにも優れた効果があ
る。
【図１】本発明に係わる半導体集積回路装置の一実施例
のダイナミック型フリップフロップの構成回路図であ
る。
のダイナミック型フリップフロップの構成回路図であ
る。
【図２】図１に示す半導体集積回路装置の一実施例のダ
イナミック型フリップフロップの動作タイミングチャー
トである。
イナミック型フリップフロップの動作タイミングチャー
トである。
【図３】従来のダイナミック型フリップフロップの構成
回路図である。
回路図である。
【図４】図３に示す従来のダイナミック型フリップフロ
ップの動作タイミングチャートである。
ップの動作タイミングチャートである。
１０、５０ ダイナミック型フリップフロップ １２、５２ マスタ側ラッチ １４ スレーブ側ラッチ １６、２０ トランスファゲート ２２、５４ インバータ ２４、２６ 浮遊（寄生）容量 １８ 付加容量 Ｄｉｎ データ入力信号 Ｄｏｕｔ データ出力信号 ＣＬＫ クロック信号 ＣＬＫＢ クロック反転信号 Ａ、Ｂ、Ｃ 内部信号
Claims (1)
- 【請求項１】付加容量と、入力端子とこの付加容量との
間に設けられた第一のスイッチ素子を有するマスタ側ラ
ッチと、論理ゲートと、前記付加容量とこの論理ゲート
との間に設けられた第二のスイッチ素子を有するスレー
ブ側ラッチを備え、前記第一のスイッチ素子はクロック
信号が一方の電位の時に導通して前記入力端子より入力
された入力信号を前記付加容量によって記憶し、前記第
二のスイッチ素子はクロック信号が他方の電位の時に導
通して前記付加容量によって記憶した情報を反転出力す
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275589A JPH07131299A (ja) | 1993-11-04 | 1993-11-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275589A JPH07131299A (ja) | 1993-11-04 | 1993-11-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131299A true JPH07131299A (ja) | 1995-05-19 |
Family
ID=17557566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5275589A Withdrawn JPH07131299A (ja) | 1993-11-04 | 1993-11-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131299A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11127060A (ja) * | 1997-10-23 | 1999-05-11 | Semiconductor Energy Lab Co Ltd | 短期間記憶回路並びに半導体装置の駆動回路及びその駆動方法 |
| KR100400042B1 (ko) * | 2000-10-23 | 2003-09-29 | 삼성전자주식회사 | Ｃｐ 플립플롭 |
| DE10219119A1 (de) * | 2002-04-29 | 2003-11-13 | Infineon Technologies Ag | Über ein Taktsignal geteuertes Flipflop, Verfahren zum Durchschalten eines Signals durch ein Flipflop, Verwendung eines Flipflops sowie eine Takt-Sperrschaltung |
| KR100818071B1 (ko) * | 2000-12-27 | 2008-03-31 | 주식회사 하이닉스반도체 | 플립플롭 회로 |
| JP2011151791A (ja) * | 2009-12-23 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012257210A (ja) * | 2011-05-13 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015065650A (ja) * | 2013-08-30 | 2015-04-09 | 株式会社半導体エネルギー研究所 | 記憶回路、および半導体装置 |
| WO2015155633A1 (en) * | 2014-04-11 | 2015-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Holding circuit, driving method of the holding circuit, and semiconductor device including the holding circuit |
| JP2016105590A (ja) * | 2014-11-21 | 2016-06-09 | 株式会社半導体エネルギー研究所 | 論理回路、および論理回路を有する半導体装置 |
| JP2017121051A (ja) * | 2015-12-25 | 2017-07-06 | 株式会社半導体エネルギー研究所 | 回路、半導体装置、プロセッサ、電子部品および電子機器 |
| CN112929018A (zh) * | 2021-01-21 | 2021-06-08 | 北京源启先进微电子有限公司 | 锁存器、数据运算单元以及芯片 |
-
1993
- 1993-11-04 JP JP5275589A patent/JPH07131299A/ja not_active Withdrawn
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11127060A (ja) * | 1997-10-23 | 1999-05-11 | Semiconductor Energy Lab Co Ltd | 短期間記憶回路並びに半導体装置の駆動回路及びその駆動方法 |
| KR100400042B1 (ko) * | 2000-10-23 | 2003-09-29 | 삼성전자주식회사 | Ｃｐ 플립플롭 |
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| DE10219119A1 (de) * | 2002-04-29 | 2003-11-13 | Infineon Technologies Ag | Über ein Taktsignal geteuertes Flipflop, Verfahren zum Durchschalten eines Signals durch ein Flipflop, Verwendung eines Flipflops sowie eine Takt-Sperrschaltung |
| JP2016059049A (ja) * | 2009-12-23 | 2016-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9059694B2 (en) | 2009-12-23 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011151791A (ja) * | 2009-12-23 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012257210A (ja) * | 2011-05-13 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015065650A (ja) * | 2013-08-30 | 2015-04-09 | 株式会社半導体エネルギー研究所 | 記憶回路、および半導体装置 |
| US10164612B2 (en) | 2013-08-30 | 2018-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Storage circuit and semiconductor device |
| WO2015155633A1 (en) * | 2014-04-11 | 2015-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Holding circuit, driving method of the holding circuit, and semiconductor device including the holding circuit |
| US9601215B2 (en) | 2014-04-11 | 2017-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Holding circuit, driving method of the holding circuit, and semiconductor device including the holding circuit |
| JP2016105590A (ja) * | 2014-11-21 | 2016-06-09 | 株式会社半導体エネルギー研究所 | 論理回路、および論理回路を有する半導体装置 |
| JP2017121051A (ja) * | 2015-12-25 | 2017-07-06 | 株式会社半導体エネルギー研究所 | 回路、半導体装置、プロセッサ、電子部品および電子機器 |
| CN112929018A (zh) * | 2021-01-21 | 2021-06-08 | 北京源启先进微电子有限公司 | 锁存器、数据运算单元以及芯片 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |