JPH07177000A - Ｔフリップフロップ - Google Patents
ＴフリップフロップInfo
- Publication number
- JPH07177000A JPH07177000A JP5318122A JP31812293A JPH07177000A JP H07177000 A JPH07177000 A JP H07177000A JP 5318122 A JP5318122 A JP 5318122A JP 31812293 A JP31812293 A JP 31812293A JP H07177000 A JPH07177000 A JP H07177000A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- output
- capacitor
- clock
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 構成を簡素化する。
【構成】 本発明のＴフリップフロップは、インバータ
と、このインバータの出力電圧を保持するための第１の
コンデンサと、第１のクロックに応じてインバータと第
１のコンデンサとの接続を断続する第１のスイッチ素子
と、第１のコンデンサの電圧を保持し、インバータの入
力に接続された第２のコンデンサと、第１のクロックに
対し反転した第２のクロックに応じて第１のコンデンサ
と第２のコンデンサとの接続を断続する第１のスイッチ
素子とを備える。
と、このインバータの出力電圧を保持するための第１の
コンデンサと、第１のクロックに応じてインバータと第
１のコンデンサとの接続を断続する第１のスイッチ素子
と、第１のコンデンサの電圧を保持し、インバータの入
力に接続された第２のコンデンサと、第１のクロックに
対し反転した第２のクロックに応じて第１のコンデンサ
と第２のコンデンサとの接続を断続する第１のスイッチ
素子とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型のＴフ
リップフロップに関する。
リップフロップに関する。
【０００２】
【従来の技術】従来からあるダイナミック型のフッリッ
プフロップについては、例えば、「特開平３−２２８２
９６」に示されている。図３は、従来からあるダイナミ
ック型のＴフリップフロップの構成例を示したものであ
る。この回路の動作は次のとうりである。
プフロップについては、例えば、「特開平３−２２８２
９６」に示されている。図３は、従来からあるダイナミ
ック型のＴフリップフロップの構成例を示したものであ
る。この回路の動作は次のとうりである。
【０００３】まず、負論理のリセット信号がローになる
ことにより、ＡＮＤゲート１１０がロー（低電位）にな
り（即ち出力Ｑ２）、反転増幅器（インバータ）１２０
の出力即ち出力Ｑ１はハイ（高電位）になる。これが初
期状態である。リセット信号がハイになるとこのＴフリ
ップフロップは動作を開始する。ここで、浮遊容量Ｃ１
は低電位、ノードＤ１即ちインバータ１４０の入力はロ
ー（低電位）になっている状態から動作が開始する場合
を考える。このとき、インバータ１４０の出力を保持す
る浮遊容量Ｃ２の端子電圧（即ちノードＤ２）はハイ、
インバータ１６０の出力はロー（低電位）になってい
る。
ことにより、ＡＮＤゲート１１０がロー（低電位）にな
り（即ち出力Ｑ２）、反転増幅器（インバータ）１２０
の出力即ち出力Ｑ１はハイ（高電位）になる。これが初
期状態である。リセット信号がハイになるとこのＴフリ
ップフロップは動作を開始する。ここで、浮遊容量Ｃ１
は低電位、ノードＤ１即ちインバータ１４０の入力はロ
ー（低電位）になっている状態から動作が開始する場合
を考える。このとき、インバータ１４０の出力を保持す
る浮遊容量Ｃ２の端子電圧（即ちノードＤ２）はハイ、
インバータ１６０の出力はロー（低電位）になってい
る。
【０００４】クロック入力φ1 がハイになることにより
ＮＭＯＳトランジスタ１３０が導通し、浮遊容量Ｃ１を
充電し始め、ノードＤ１の電位が上昇し、ハイ（高電
位）になっていく。この電位がインバータ１４０の入力
のスレッショールドレベルを越えると、インバータ１４
０の出力はローになる。クロック入力φ1 に対し反転し
たクロック入力φ2 がローのうちはＮＭＯＳトランジス
タ１５０が導通せず、浮遊容量Ｃ２との間は遮断されて
いる。そして、インバータ１４０の出力の影響はなく、
浮遊容量Ｃ２の状態は保持されている。
ＮＭＯＳトランジスタ１３０が導通し、浮遊容量Ｃ１を
充電し始め、ノードＤ１の電位が上昇し、ハイ（高電
位）になっていく。この電位がインバータ１４０の入力
のスレッショールドレベルを越えると、インバータ１４
０の出力はローになる。クロック入力φ1 に対し反転し
たクロック入力φ2 がローのうちはＮＭＯＳトランジス
タ１５０が導通せず、浮遊容量Ｃ２との間は遮断されて
いる。そして、インバータ１４０の出力の影響はなく、
浮遊容量Ｃ２の状態は保持されている。
【０００５】クロック入力φ1 がローになると、クロッ
ク入力φ2 はハイになり、ＮＭＯＳトランジスタ１３０
がオフ、ＮＭＯＳトランジスタ１５０が導通する。そし
て、浮遊容量Ｃ１に充電されていた電荷は浮遊容量Ｃ２
に放電され、浮遊容量Ｃ２の電位が上昇し、インバータ
１６０の出力はハイになる、即ち反転する。そして、Ａ
ＮＤゲート１１０の出力即ち出力Ｑ２はハイ、インバー
タ１２０の出力即ち出力Ｑ１はローになる。
ク入力φ2 はハイになり、ＮＭＯＳトランジスタ１３０
がオフ、ＮＭＯＳトランジスタ１５０が導通する。そし
て、浮遊容量Ｃ１に充電されていた電荷は浮遊容量Ｃ２
に放電され、浮遊容量Ｃ２の電位が上昇し、インバータ
１６０の出力はハイになる、即ち反転する。そして、Ａ
ＮＤゲート１１０の出力即ち出力Ｑ２はハイ、インバー
タ１２０の出力即ち出力Ｑ１はローになる。
【０００６】クロック入力φ1 が再びハイになると、電
位レベルは逆になるが、同様の動作が繰り返され、出力
Ｑ２，出力Ｑ１が反転する。図４はそのタイミングチャ
ートである。こうして、クロック入力φ1 の１周期ごと
に、出力Ｑ２，出力Ｑ１が反転し、クロック入力φ1 が
分周される。
位レベルは逆になるが、同様の動作が繰り返され、出力
Ｑ２，出力Ｑ１が反転する。図４はそのタイミングチャ
ートである。こうして、クロック入力φ1 の１周期ごと
に、出力Ｑ２，出力Ｑ１が反転し、クロック入力φ1 が
分周される。
【０００７】
【発明が解決しようとする課題】上述のようなダイナミ
ック型のＴフリップフロップは回路規模はスタティック
型に比べて小さなものになる。しかし、ＬＳＩなどにお
いては集積化される回路が多くなり、全回路の規模が非
常に大きくなっている。そのため、各回路は規模が小さ
いものが望ましい。そこで、本発明は、より規模の小さ
いＴフッリップフロップを提供するものである。
ック型のＴフリップフロップは回路規模はスタティック
型に比べて小さなものになる。しかし、ＬＳＩなどにお
いては集積化される回路が多くなり、全回路の規模が非
常に大きくなっている。そのため、各回路は規模が小さ
いものが望ましい。そこで、本発明は、より規模の小さ
いＴフッリップフロップを提供するものである。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明のＴフリップフロップは、インバータと、こ
のインバータの出力電圧を保持するための第１のコンデ
ンサと、第１のクロックに応じてインバータと第１のコ
ンデンサとの接続を断続する第１のスイッチ素子と、第
１のコンデンサの電圧を保持し、インバータの入力に接
続された第２のコンデンサと、第１のクロックに対し反
転した第２のクロックに応じて第１のコンデンサと第２
のコンデンサとの接続を断続する第１のスイッチ素子と
を備える。
に、本発明のＴフリップフロップは、インバータと、こ
のインバータの出力電圧を保持するための第１のコンデ
ンサと、第１のクロックに応じてインバータと第１のコ
ンデンサとの接続を断続する第１のスイッチ素子と、第
１のコンデンサの電圧を保持し、インバータの入力に接
続された第２のコンデンサと、第１のクロックに対し反
転した第２のクロックに応じて第１のコンデンサと第２
のコンデンサとの接続を断続する第１のスイッチ素子と
を備える。
【０００９】また、インバータの出力を所定の初期状態
にリセットするリセット手段をインバータの入力にさら
に備えることを特徴としても良い。このリセット手段
は、例えば、リセット信号に応じてインバータの入力を
ロー状態にする第３のスイッチと、インバータの入力と
第２のコンデンサとの接続をオフにする第４のスイッチ
とで構成できる。
にリセットするリセット手段をインバータの入力にさら
に備えることを特徴としても良い。このリセット手段
は、例えば、リセット信号に応じてインバータの入力を
ロー状態にする第３のスイッチと、インバータの入力と
第２のコンデンサとの接続をオフにする第４のスイッチ
とで構成できる。
【００１０】
【作用】本発明のＴフリップフロップでは、インバータ
の出力電圧は第１のクロックに応じて第１のコンデンサ
に保持され、この第１のコンデンサの電圧は第１のクロ
ックに対し反転した第２のクロックに応じて第２のコン
デンサに転送される。即ち、第１のクロックの１周期で
インバータの出力電圧は第２のコンデンサに転送され
る。第２のコンデンサはインバータの入力に接続されて
いることから、インバータの出力状態は第１のクロック
の１周期でインバータの入力に与えられ、インバータの
出力が反転することになる。反転したインバータの出力
は同様の動作で第１のクロックの１周期でインバータの
入力に与えられ、インバータの出力が反転する。
の出力電圧は第１のクロックに応じて第１のコンデンサ
に保持され、この第１のコンデンサの電圧は第１のクロ
ックに対し反転した第２のクロックに応じて第２のコン
デンサに転送される。即ち、第１のクロックの１周期で
インバータの出力電圧は第２のコンデンサに転送され
る。第２のコンデンサはインバータの入力に接続されて
いることから、インバータの出力状態は第１のクロック
の１周期でインバータの入力に与えられ、インバータの
出力が反転することになる。反転したインバータの出力
は同様の動作で第１のクロックの１周期でインバータの
入力に与えられ、インバータの出力が反転する。
【００１１】上述のような動作が繰り返されて第１のク
ロックの１周期ごとにインバータの出力が反転し、第１
のクロックを１／２分周したインバータの出力が得られ
る。
ロックの１周期ごとにインバータの出力が反転し、第１
のクロックを１／２分周したインバータの出力が得られ
る。
【００１２】
【実施例】本発明の実施例を図面を参照して説明する。
図１は、本発明のＴフッリップフロップの構成例を示し
たものである。
図１は、本発明のＴフッリップフロップの構成例を示し
たものである。
【００１３】この回路は、インバータ２１０の出力を互
いに反転したクロック信号ＣＬＫ１，ＣＬＫ２でインバ
ータ２１０の入力に転送し、クロック信号ＣＬＫ１，Ｃ
ＬＫ２の１周期ごとに出力を反転させるようにしたもの
である。インバータ２２０はインバータ２１０の出力を
反転して出力するものであり、このＴフリップフロップ
は差動出力Ｑ１，Ｑ２がえられるようになっている。イ
ンバータ２１０，２２０は通常のＣＭＯＳ構成である。
いに反転したクロック信号ＣＬＫ１，ＣＬＫ２でインバ
ータ２１０の入力に転送し、クロック信号ＣＬＫ１，Ｃ
ＬＫ２の１周期ごとに出力を反転させるようにしたもの
である。インバータ２２０はインバータ２１０の出力を
反転して出力するものであり、このＴフリップフロップ
は差動出力Ｑ１，Ｑ２がえられるようになっている。イ
ンバータ２１０，２２０は通常のＣＭＯＳ構成である。
【００１４】コンデンサＣ１（浮遊容量）は、このイン
バータ２１０の出力電圧を保持するためものであり、コ
ンデンサＣ２（浮遊容量）は、インバータ２１０の入力
に接続され、コンデンサＣ１の電圧を保持するためのも
のである。スイッチ素子として、ＮＭＯＳトランジスタ
２３０，２４０，２５０，ＭＯＳトランジスタ２６０が
用いられている。ＮＭＯＳトランジスタ２３０は、クロ
ック信号ＣＬＫ１に応じてインバータ２１０とコンデン
サＣ１との接続を断続するためのものであり、ＮＭＯＳ
トランジスタ２４０は、クロック信号ＣＬＫ２に応じて
コンデンサＣ１とコンデンサＣ２との接続を断続するた
めのものである。ＮＭＯＳトランジスタ２５０，２６０
は、インバータ２１０の出力をハイ状態にリセット即ち
初期状態にするためのものである。ＮＭＯＳトランジス
タ２６０はリセット信号RESET がハイのときにインバー
タ２１０の入力をロー状態にするためのものであり、Ｍ
ＯＳトランジスタ２５０は、リセット信号RESET がハイ
のときにインバータ２１０の入力とコンデンサＣ２との
接続をオフにするためのものである。
バータ２１０の出力電圧を保持するためものであり、コ
ンデンサＣ２（浮遊容量）は、インバータ２１０の入力
に接続され、コンデンサＣ１の電圧を保持するためのも
のである。スイッチ素子として、ＮＭＯＳトランジスタ
２３０，２４０，２５０，ＭＯＳトランジスタ２６０が
用いられている。ＮＭＯＳトランジスタ２３０は、クロ
ック信号ＣＬＫ１に応じてインバータ２１０とコンデン
サＣ１との接続を断続するためのものであり、ＮＭＯＳ
トランジスタ２４０は、クロック信号ＣＬＫ２に応じて
コンデンサＣ１とコンデンサＣ２との接続を断続するた
めのものである。ＮＭＯＳトランジスタ２５０，２６０
は、インバータ２１０の出力をハイ状態にリセット即ち
初期状態にするためのものである。ＮＭＯＳトランジス
タ２６０はリセット信号RESET がハイのときにインバー
タ２１０の入力をロー状態にするためのものであり、Ｍ
ＯＳトランジスタ２５０は、リセット信号RESET がハイ
のときにインバータ２１０の入力とコンデンサＣ２との
接続をオフにするためのものである。
【００１５】図２は、この回路のタイミングチャートを
示したものであり、この図を用いて動作を説明する。
示したものであり、この図を用いて動作を説明する。
【００１６】リセット信号RESET があるとき（ハイのと
き）、ＮＭＯＳトランジスタ２５０がオフ，ＭＯＳトラ
ンジスタ２６０はオンになっている。インバータ２１０
の入力即ちノードＤ４はロー状態になっており、インバ
ータ２１０の出力Ｑ２（ノードＤ５）はハイ状態、イン
バータ２２０の出力Ｑ１はロー状態になる。これが初期
状態である。また、ＭＯＳトランジスタ２５０がオフで
あることから、コンデンサＣ２は遮断されており、この
両端電位への影響はない。
き）、ＮＭＯＳトランジスタ２５０がオフ，ＭＯＳトラ
ンジスタ２６０はオンになっている。インバータ２１０
の入力即ちノードＤ４はロー状態になっており、インバ
ータ２１０の出力Ｑ２（ノードＤ５）はハイ状態、イン
バータ２２０の出力Ｑ１はロー状態になる。これが初期
状態である。また、ＭＯＳトランジスタ２５０がオフで
あることから、コンデンサＣ２は遮断されており、この
両端電位への影響はない。
【００１７】リセット信号RESET がローになると（時刻
ｔ0 ）、ＮＭＯＳトランジスタ２５０が導通し、ＭＯＳ
トランジスタ２６０はオフになり、このＴフリップフロ
ップの動作が開始する。クロック信号ＣＬＫ２がローに
なると（時刻ｔ1 ）、ＮＭＯＳトランジスタ２４０がオ
フになり、コンデンサＣ１，Ｃ２の間が遮断される。ク
ロック信号ＣＬＫ１がハイになると（時刻ｔ2 ）、ＮＭ
ＯＳトランジスタ２３０がオンになり、コンデンサＣ１
には、インバータ２１０の出力のハイ状態の電圧が印加
され、コンデンサＣ１の端子電圧（ノードＤ２）は高電
位になる。クロック信号ＣＬＫ１がローになると（時刻
ｔ3 ）、ＮＭＯＳトランジスタ２３０がオフになり、コ
ンデンサＣ１とインバータ２１０の出力の間が遮断され
る。クロック信号ＣＬＫ２がハイになると（時刻
ｔ4 ）、ＮＭＯＳトランジスタ２４０がオンになり、コ
ンデンサＣ２には、コンデンサＣ１に蓄えられた電荷が
転送されてノードＤ３，Ｄ４は高電位になる。
ｔ0 ）、ＮＭＯＳトランジスタ２５０が導通し、ＭＯＳ
トランジスタ２６０はオフになり、このＴフリップフロ
ップの動作が開始する。クロック信号ＣＬＫ２がローに
なると（時刻ｔ1 ）、ＮＭＯＳトランジスタ２４０がオ
フになり、コンデンサＣ１，Ｃ２の間が遮断される。ク
ロック信号ＣＬＫ１がハイになると（時刻ｔ2 ）、ＮＭ
ＯＳトランジスタ２３０がオンになり、コンデンサＣ１
には、インバータ２１０の出力のハイ状態の電圧が印加
され、コンデンサＣ１の端子電圧（ノードＤ２）は高電
位になる。クロック信号ＣＬＫ１がローになると（時刻
ｔ3 ）、ＮＭＯＳトランジスタ２３０がオフになり、コ
ンデンサＣ１とインバータ２１０の出力の間が遮断され
る。クロック信号ＣＬＫ２がハイになると（時刻
ｔ4 ）、ＮＭＯＳトランジスタ２４０がオンになり、コ
ンデンサＣ２には、コンデンサＣ１に蓄えられた電荷が
転送されてノードＤ３，Ｄ４は高電位になる。
【００１８】ノードＤ３の電位がインバータ２１０の入
力のスレショールドレベルを越えると、インバータ２１
０の出力はローになる（時刻ｔ5 ）。そして、クロック
信号ＣＬＫ２がローになるとコンデンサＣ１とインバー
タ２１０の出力の間が遮断される（時刻ｔ6 ）。そして
クロック信号ＣＬＫ１がハイになると（時刻ｔ7 ）、Ｎ
ＭＯＳトランジスタ２３０が導通する。ノードＤ２はイ
ンバータ２１０の出力電位即ちローレベルになる。クロ
ック信号ＣＬＫ１がローになると（時刻ｔ8 ）、ＮＭＯ
Ｓトランジスタ２３０がオフになり、コンデンサＣ１と
インバータ２１０の出力の間が遮断される。そして、時
刻ｔ9 以降は時刻ｔ1 以降と同じ動作が繰り返される。
力のスレショールドレベルを越えると、インバータ２１
０の出力はローになる（時刻ｔ5 ）。そして、クロック
信号ＣＬＫ２がローになるとコンデンサＣ１とインバー
タ２１０の出力の間が遮断される（時刻ｔ6 ）。そして
クロック信号ＣＬＫ１がハイになると（時刻ｔ7 ）、Ｎ
ＭＯＳトランジスタ２３０が導通する。ノードＤ２はイ
ンバータ２１０の出力電位即ちローレベルになる。クロ
ック信号ＣＬＫ１がローになると（時刻ｔ8 ）、ＮＭＯ
Ｓトランジスタ２３０がオフになり、コンデンサＣ１と
インバータ２１０の出力の間が遮断される。そして、時
刻ｔ9 以降は時刻ｔ1 以降と同じ動作が繰り返される。
【００１９】こうして、クロック信号ＣＬＫ１，ＣＬＫ
２の１周期ごとに出力が反転し、これを２分周した差動
出力Ｑ１，Ｑ２が得られる。そして、リセット信号RESE
T があると初期状態に設定される。
２の１周期ごとに出力が反転し、これを２分周した差動
出力Ｑ１，Ｑ２が得られる。そして、リセット信号RESE
T があると初期状態に設定される。
【００２０】この回路は、前述の従来例との比較から明
らかなように、ゲートやトランジスタなどの素子数が少
なく、回路構成が非常に簡素なものになっている。
らかなように、ゲートやトランジスタなどの素子数が少
なく、回路構成が非常に簡素なものになっている。
【００２１】本発明は前述の実施例に限らず様々な変形
が可能である。
が可能である。
【００２２】例えば、リセット回路（ＮＭＯＳトランジ
スタ，ＭＯＳトランジスタ２６０）はインバータ２１０
の入力をロー状態にするように構成したが、ハイにする
ようにしても良い。
スタ，ＭＯＳトランジスタ２６０）はインバータ２１０
の入力をロー状態にするように構成したが、ハイにする
ようにしても良い。
【００２３】
【発明の効果】以上の通り本発明によれば、インバータ
の出力状態は第１のクロックの１周期でインバータの入
力に与えられ、第１のクロックの１周期ごとにインバー
タの出力が反転し、第１のクロックを１／２分周したイ
ンバータの出力が得られる、という簡単な構成を持つＴ
フリップフロップを構成することができる。
の出力状態は第１のクロックの１周期でインバータの入
力に与えられ、第１のクロックの１周期ごとにインバー
タの出力が反転し、第１のクロックを１／２分周したイ
ンバータの出力が得られる、という簡単な構成を持つＴ
フリップフロップを構成することができる。
【図１】実施例の構成図。
【図２】図１の回路のタイミングチャート図。
【図３】従来例の構成図。
【図４】従来例のタイミングチャート図。
２１０…インバータ、２３０，２４０，２５０…トラン
ジスタ、Ｃ１，Ｃ２…コンデンサ。
ジスタ、Ｃ１，Ｃ２…コンデンサ。
Claims (3)
- 【請求項１】 インバータと、 このインバータの出力電圧を保持するための第１のコン
デンサと、 第１のクロックに応じて前記インバータと前記第１のコ
ンデンサとの接続を断続する第１のスイッチ素子と、 前記第１のコンデンサの電圧を保持し、前記インバータ
の入力に接続された第２のコンデンサと、 前記第１のクロックに対し反転した第２のクロックに応
じて前記第１のコンデンサと前記第２のコンデンサとの
接続を断続する第１のスイッチ素子と、 を備えたＴフリップフロップ。 - 【請求項２】 前記インバータの出力を所定の初期状態
にリセットするリセット手段を前記インバータの入力に
さらに備えることを特徴とする請求項１記載のＴフリッ
プフロップ。 - 【請求項３】 前記リセット手段は、リセット信号に応
じて前記インバータの入力をロー状態にする第３のスイ
ッチと、前記インバータの入力と第２のコンデンサとの
接続をオフにする第４のスイッチとを含んで構成されて
いることを特徴とする請求項２記載のＴフリップフロッ
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318122A JPH07177000A (ja) | 1993-12-17 | 1993-12-17 | Ｔフリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318122A JPH07177000A (ja) | 1993-12-17 | 1993-12-17 | Ｔフリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07177000A true JPH07177000A (ja) | 1995-07-14 |
Family
ID=18095749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5318122A Pending JPH07177000A (ja) | 1993-12-17 | 1993-12-17 | Ｔフリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07177000A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015065650A (ja) * | 2013-08-30 | 2015-04-09 | 株式会社半導体エネルギー研究所 | 記憶回路、および半導体装置 |
| JPWO2020084407A1 (ja) * | 2018-10-25 | 2021-12-23 | 株式会社半導体エネルギー研究所 | 検知装置、半導体装置 |
-
1993
- 1993-12-17 JP JP5318122A patent/JPH07177000A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015065650A (ja) * | 2013-08-30 | 2015-04-09 | 株式会社半導体エネルギー研究所 | 記憶回路、および半導体装置 |
| US10164612B2 (en) | 2013-08-30 | 2018-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Storage circuit and semiconductor device |
| JP2021005875A (ja) * | 2013-08-30 | 2021-01-14 | 株式会社半導体エネルギー研究所 | 記憶回路 |
| JPWO2020084407A1 (ja) * | 2018-10-25 | 2021-12-23 | 株式会社半導体エネルギー研究所 | 検知装置、半導体装置 |
| US11909397B2 (en) | 2018-10-25 | 2024-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Detecting device and semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5323066A (en) | Method and apparatus for performing power on reset initialization in a data processing system | |
| JP2621993B2 (ja) | フリップフロップ回路 | |
| JPH0159772B2 (ja) | ||
| WO2006016580A1 (ja) | マスタースレーブ型フリップフロップ、トリガフリップフロップおよびカウンタ | |
| JPH07131299A (ja) | 半導体集積回路装置 | |
| JPH07177000A (ja) | Ｔフリップフロップ | |
| JPS60116224A (ja) | 半導体集積回路装置 | |
| JP2000124777A (ja) | ラッチ回路およびフリップフロップ回路 | |
| JPS61112420A (ja) | Ｃｍｏｓダイナミックｒａｍ用時間遅延回路 | |
| JP2658551B2 (ja) | 電源投入リセット回路 | |
| JP3024397B2 (ja) | ダブル・エッジトリガ・フリップフロップ | |
| JPH0245373B2 (ja) | ||
| JP2541244B2 (ja) | クロック発生回路 | |
| JPH0316648B2 (ja) | ||
| JPH0574854B2 (ja) | ||
| JPH03228296A (ja) | 半導体集積回路装置 | |
| JPH03102911A (ja) | クロック信号発生回路 | |
| JPS6111839A (ja) | パワ−オン・イニシヤライズ回路 | |
| JPS6216299A (ja) | シフトレジスタ | |
| JPH06260902A (ja) | フリップフロップ回路 | |
| JPH04305894A (ja) | スタティックメモリセル | |
| JP2967642B2 (ja) | フリップフロップ回路 | |
| JP3143022B2 (ja) | Ｊ−ｋフリップフロップ回路 | |
| JPS61123167A (ja) | 半導体集積回路 | |
| JPH063869B2 (ja) | パルス幅制御回路 |