CN105429621B - 半导体装置 - Google Patents

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Abstract

本发明涉及半导体装置。本发明的目的是提供不需要锁存电路来将数据保持于反相器电路的输出的低功率的半导体装置。在该半导体装置中，第一反相器电路的输入通过第一晶体管的源极和漏极与输入端子连接。第二反相器电路的输入通过第二晶体管的源极和漏极与第一反相器电路的输出连接。第二反相器的输出与输出端子连接。反相时钟信号和时钟信号被分别输入第一晶体管和第二晶体管的栅极。第一和第二晶体管具有极低的断态电流，这允许装置的输出电位即使在输入变化时也保持不变。

Description

半导体装置
本分案申请是基于申请号为201080055065.6，申请日为2010年11月24日，发明名称为“半导体装置”的中国专利申请的分案申请。
技术领域
本发明涉及半导体装置，并且特别地涉及作为一种逻辑电路的触发器。
背景技术
近年来，电子电器被要求消耗更低的功率以减少环境的负荷。实现更低的功率消耗的一种方式是降低安装于电子电器上的集成电路(例如，LSI装置：大规模集成装置)的功率消耗。
集成电路包括作为一种逻辑电路的触发器(flip-flop)。触发器的实例不仅包括根据时钟信号的脉冲来获得数据的简单的触发器，而且包括具有复位(reset)端子的触发器、具有置位(set)端子的触发器以及具有复位端子和置位端子的触发器。这些触发器每个都具有拥有保持数据的功能的锁存电路(参见例如专利文献1)。此外，具有复位端子的触发器、具有置位端子的触发器以及具有复位端子和置位端子的触发器每个都另外具有NAND电路等。
[参考]
[专利文献1]美国专利No.4554467
发明内容
如上所述，触发器具有拥有保持数据的功能的锁存电路、NAND电路等。大量的晶体管被用来构成锁存电路或NAND电路，这使得难以降低功率消耗。
本发明的一种实施例是针对上述问题而给出的，并且其目的之一是提供具有降低的功率消耗的触发器。
本发明的一种实施例是一种半导体装置，包括第一晶体管、第二晶体管、第一反相器电路及第二反相器电路。反相时钟信号被输入第一晶体管的栅极。时钟信号被输入第二晶体管的栅极。第一晶体管的源极和漏极之一与第一布线电连接。第一晶体管的源极和漏极中的另一个与第一反相器电路的输入电连接。第一反相器电路的输出与第二晶体管的源极和漏极之一电连接。第二晶体管的源极和漏极中的另一个与第二反相器电路的输入电连接。第二反相器电路的输出与第二布线电连接。
本发明的一种实施例是一种半导体装置，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一反相器电路及第二反相器电路。反相时钟信号被输入第一晶体管的栅极。时钟信号被输入第二晶体管的栅极。复位信号被输入第三晶体管的栅极和第四晶体管的栅极。第一晶体管的源极和漏极之一与第一布线电连接。第一晶体管的源极和漏极中的另一个与第一反相器电路的输入电连接。第一反相器电路的输出与第二晶体管的源极和漏极之一电连接。第二晶体管的源极和漏极中的另一个与第二反相器电路的输入电连接。第二反相器电路的输出与第二布线电连接。第三晶体管的源极和漏极之一与第一反相器电路的输入电连接。第三晶体管的源极和漏极中的另一个与低压供电线路电连接。第四晶体管的源极和漏极之一与第二反相器电路的输入电连接。第四晶体管的源极和漏极中的另一个与高压供电线路电连接。
本发明的一种实施例是一种半导体装置，包括第一晶体管、第二晶体管、第五晶体管、第六晶体管、第一反相器电路及第二反相器电路。反相时钟信号被输入第一晶体管的栅极。时钟信号被输入第二晶体管的栅极。置位信号被输入第五晶体管的栅极和第六晶体管的栅极。第一晶体管的源极和漏极之一与第一布线电连接。第一晶体管的源极和漏极中的另一个与第一反相器电路的输入电连接。第一反相器电路的输出与第二晶体管的源极和漏极之一电连接。第二晶体管的源极和漏极中的另一个与第二反相器电路的输入电连接。第二反相器电路的输出与第二布线电连接。第五晶体管的源极和漏极之一与第一反相器电路的输入电连接。第五晶体管的源极和漏极中的另一个与高压供电线路电连接。第六晶体管的源极和漏极之一与第二反相器电路的输入电连接。第六晶体管的源极和漏极中的另一个与低压供电线路电连接。
本发明的一种实施例是一种半导体装置，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一反相器电路及第二反相器电路。反相时钟信号被输入第一晶体管的栅极。时钟信号被输入第二晶体管的栅极。复位信号被输入第三晶体管的栅极和第四晶体管的栅极。置位信号被输入第五晶体管的栅极和第六晶体管的栅极。第一晶体管的源极和漏极之一与第一布线电连接。第一晶体管的源极和漏极中的另一个与第一反相器电路的输入电连接。第一反相器电路的输出与第二晶体管的源极和漏极之一电连接。第二晶体管的源极和漏极中的另一个与第二反相器电路的输入电连接。第二反相器电路的输出与第二布线电连接。第三晶体管的源极和漏极之一与第一反相器电路的输入电连接。第三晶体管的源极和漏极中的另一个与低压供电线路电连接。第四晶体管的源极和漏极之一与第二反相器电路的输入电连接。第四晶体管的源极和漏极中的另一个与高压供电线路电连接。第五晶体管的源极和漏极之一与第一反相器电路的输入电连接。第五晶体管的源极和漏极中的另一个与高压供电线路电连接。第六晶体管的源极和漏极之一与第二反相器电路的输入电连接。第六晶体管的源极和漏极中的另一个与低压供电线路电连接。
本发明的一种实施例是一种半导体装置，包括第一晶体管、第二晶体管、第一反相器电路、第二反相器电路、包含一对电极的第一电容器以及包含一对电极的第二电容器。反相时钟信号被输入第一晶体管的栅极。时钟信号被输入第二晶体管的栅极。第一晶体管的源极和漏极之一与第一布线电连接。第一晶体管的源极和漏极中的另一个与第一反相器电路的输入电连接。第一反相器电路的输出与第二晶体管的源极和漏极之一电连接。第二晶体管的源极和漏极中的另一个与第二反相器电路的输入电连接。第二反相器电路的输出与第二布线电连接。第一电容器的一个电极与第一反相器电路的输入电连接。第一电容器的另一个电极与低压供电线路电连接。第二电容器的一个电极与第二反相器电路的输入电连接。第二电容器的另一个电极与低压供电线路电连接。
本发明的一种实施例的特征在于第三晶体管和第四晶体管各自包括其中载流子浓度小于1×1014/cm3的氧化物半导体层。
本发明的一种实施例的特征在于第五晶体管和第六晶体管各自包括其中载流子浓度小于1×1014/cm3的氧化物半导体层。
本发明的一种实施例的特征在于第一晶体管和第二晶体管各自包括其中载流子浓度小于1×1014/cm3的氧化物半导体层。
本发明的一种实施例的特征在于氧化物半导体层的带隙为2eV或更大。
本发明的一种实施例的特征在于第一反相器电路和第二反相器电路各自是CMOS反相器电路。
本发明的一种实施例的特征在于半导体装置是触发器。该电路可以构成，例如，移位寄存器级，以及可以是用于显示装置内的驱动电路的一部分。
本发明的一种实施例是一种包括半导体装置的电子电器。
注意，晶体管的源极和漏极由于晶体管的结构而难以相互区分。此外，高电位和低电位可以根据电路的操作而互换。因此，在本说明书中，源极和漏极没有被确定并且各自可以称为第一电极(或第一端子)或者第二电极(或第二端子)。例如，当第一电极为源极时，第二电极为漏极，然而当第一电极为漏极时，第二电极为源极。
在本说明书中，“A和B彼此连接”的描述意思是A和B彼此电连接(即，A和B可彼此在别的元件或电路布置于其间的情况下连接)，A和B彼此在功能上连接(即，A和B可彼此在别的电路布置于其间的情况下于功能上连接)，A和B彼此直接连接(即，A和B彼此在没有任何其他元件或电路布置于其间的情况下连接)，例如。注意，A和B各自是对象(例如，装置、元件、电路、接线、电极、端子、导电膜或层)。
用于本说明书内的诸如“第一”、“第二”、“第三”到“第N(N为自然数)”之类的词仅用于防止构件之间的混淆，并且因而没有限制序号。例如，在本说明书中，“第一晶体管”的表述能够被当作“第二晶体管”，只要在构件之间不存在混淆。
本发明的一种实施例使触发器能够在不使用锁存电路的情况下制成，使得触发器内的晶体管的数量能够得以减少。这导致功率消耗降低。此外，晶体管数量的减少导致集成电路内由触发器占用的面积减小。
另外，在本发明的一种实施例中，包含于触发器内的晶体管是使用其载流子浓度小于1×1014/cm3的氧化物半导体的晶体管。因而，通过使用其断态电流极低的晶体管，触发器能够在不被提供以锁存电路的情况下制成。
附图说明
图1示出了触发器的结构实例。
图2是图1的触发器的时序图。
图3示出了触发器的结构实例。
图4是图3的触发器的时序图。
图5示出了触发器的结构实例。
图6是图5的触发器的时序图。
图7示出了触发器的结构实例。
图8示出了反相器。
图9A和9B是示出晶体管的实例的平面图和截面图。
图10A到10E是示出制作晶体管的方法的实例的截面图。
图11A到11E是示出制作晶体管的方法的实例的截面图。
图12A到12D是示出制作晶体管的方法的实例的截面图。
图13A到13D是示出制作晶体管的方法的实例的截面图。
图14A到14C各自示出了电子电器。
图15A到15D各自示出了电子电器。
图16示出了触发器的结构实例。
附图标记说明：
100：晶体管，101：晶体管，102：反相器，103：反相器，104：晶体管，105：晶体管，106：晶体管，107：晶体管，111：电容器，112：电容器，120：反相器，320：基板，322：栅极绝缘层，323：保护性绝缘层，332：岛状氧化物半导体层，340：基板，342：栅极绝缘层，343：绝缘层，345：氧化物半导体层，346：氧化物半导体层，350：晶体管，351：栅电极，352：本征的或基本上本征的氧化物半导体层，355a：第一电极，355b：第二电极，356：氧化物绝缘层，360：晶体管，361：栅电极，362：氧化物半导体层，363：沟道形成区，364a：低电阻区，364b：低电阻区，365a：第一电极，365b：第二电极，366：氧化物绝缘层，390：晶体管，391：栅电极，392：氧化物半导体层，393：氧化物半导体层，394：基板，395a：第一电极，395b：第二电极，396：保护性绝缘层，397：栅极绝缘层，398：保护性绝缘层，400：基板，402：栅极绝缘层，407：绝缘层，410：晶体管，411：栅电极，412：岛状氧化物半导体层，414a：第一布线，414b：第二布线，415a：第一电极，415b：第二电极，421a：开口，421b：开口，1998：时刻，1998：时刻，2000：时刻，2001：时刻，2002：时刻，2003：时刻，9630：外壳，9631：显示部分，9633：扬声器，9635：操作键，9636：连接端子，9638：麦克风，9672：存储媒体读出部分，9676：快门按钮，9677：图像接收部分，9680：外部连接端口，9701：外壳，9703：显示部分，9681：指点设备。
具体实施方式
本发明的实施例将参照附图详细地描述。注意，本发明并不限制于下文的描述，相反，本领域技术人员应当容易理解，在不脱离本发明的目的和范围的情况下能够以各种方式对模式和细节进行修改。因此，本发明不应被理解为仅限于下面关于实施例的描述。注意，在下文所描述的本发明的实施例中，相同的参考数字被用来在不同的附图中指示相同的构件。
注意，下文所描述的每种实施例都能够通过与本说明书所给出的其他实施例中的任意实施例结合来实现，除非另有说明。
(实施例1)
在本实施例中，将描述作为本发明的一种实施例的触发器的配置实例。
根据本实施例的触发器包括第一晶体管100、第二晶体管101、第一反相器电路102及第二反相器电路103，如图1所示。
第一晶体管100的栅极与用作反相时钟信号线路的接线电连接。因而，反相时钟信号CK_B经由该接线输入第一晶体管100的栅极。第二晶体管101的栅极与用作时钟信号线路的接线电连接。因而，时钟信号CK(也称为非反相时钟信号)经由该接线输入第二晶体管101的栅极。注意，时钟信号CK和反相时钟信号CK_B是彼此同步的。反相时钟信号CK_B是时钟信号CK的反信号。
第一晶体管100的源极和漏极之一经由接线与输入端子21电连接。输入端子21是触发器的输入，并且数据信号被输入其中。第一晶体管100的源极和漏极中的另一个经由接线与第一反相器102的输入电连接。第一反相器电路102的输出经由接线与第二晶体管101的源极和漏极之一电连接。第二晶体管101的源极和漏极中的另一个经由接线与第二反相器电路103的输入电连接。第二反相器103的输出经由接线与输出端子22电连接。注意，输出端子22是触发器的输出。
在图1中，VDD是高压供电电位，而VSS是低压供电电位。在本说明书中，“高压供电电位VDD”是比参考电位高的电位，而“低压供电电位VSS”是比参考电位低的电位(例如，地电位)。另外，用于给元件(例如，晶体管)供应高压供电电位VDD的接线被称为高压供电线路，而用于给元件(例如，晶体管)供应低压供电电位VSS的接线被称为低压供电线路。注意，优选地，高压供电电位与低压供电电位之差是使得触发器能够操作的差值。
注意，电压在许多情况下指的是在预定电位与参考电位(例如，地电位)之间的电位差。因此，电压、电位和电位差能够分别称为电位、电压和电压差。
然后，将描述图1所示的第一晶体管100和第二晶体管101的特性。
第一晶体管100和第二晶体管101各自将高纯度氧化物半导体用于它们的沟道形成区。在此，“高纯度氧化物半导体”是其内氢被尽可能多地减少并且其为本征的或基本上本征的氧化物半导体。高纯度氧化物半导体的实例是其载流子浓度小于1×1014/cm3，优选地小于1×1012/cm3，更优选地小于1×1011/cm3或者小于6.0×1010/cm3的氧化物半导体。其沟道形成区使用氧化物半导体来形成的晶体管的特征在于其断态电流与其沟道形成区使用例如硅形成的晶体管的断态电流相比是极低的。在下面关于本实施例的描述中，使用高纯度氧化物半导体的第一晶体管100和第二晶体管101是n沟道晶体管。
然后，将描述图1所示的第一反相器电路102和第二反相器电路103。
图1所示的第一反相器电路102和第二反相器电路103是CMOS反相器。CMOS反相器每个都包括n沟道晶体管和p沟道晶体管。在每个反相器电路中，输入信号被输入n沟道晶体管的栅极和p沟道晶体管的栅极。n沟道晶体管的源极和漏极之一与低压供电线路电连接。p沟道晶体管的源极和漏极之一与高压供电线路电连接。n沟道晶体管的源极和漏极中的另一个与p沟道晶体管的源极和漏极中的另一个电连接。在n沟道晶体管的源极和漏极中的另一个与p沟道晶体管的源极和漏极中的另一个之间的接线的电位为反相器电路的输出信号。
在每个CMOS反相器中的p沟道晶体管优选为其沟道形成区使用硅来形成的晶体管。在每个CMOS反相器中的n沟道晶体管可以是其沟道形成区使用硅来形成的晶体管或者其沟道形成区使用高纯度氧化物半导体来形成的晶体管。
注意，虽然图1示出了其中第一反相器电路102和第二反相器电路103是CMOS反相器的触发器，但是本发明并不限制于这种配置。特别地，图1所示的第一反相器电路102和第二反相器电路103各自能够以由图8示出的逻辑符号所代表的反相器120来代替。
然后，图1所示的触发器的操作将参照图2来描述。特别地，图1所示的触发器的从输入数据的保持到所保持的数据的输出的操作将使用时序图来描述。在图2中，D是输入到输入端子21的数据信号(触发器的输入信号)，SM是在第一反相器电路102的输出与第二晶体管101的源极和漏极之一之间的接线的电位(图1中的点M的电位)，以及Q是输出到输出端子22的信号(第二反相器电路103的输出信号或者触发器的输出信号)。
在时刻2000，输入第一晶体管100的栅极的反相时钟信号CK_B升高，使得在第一晶体管100的源极和漏极之间的导电得以建立。因此，数据信号D被输入第一反相器电路102。第一反相器电路102将作为数据信号D的反信号的SM输出到点M。
在从时刻2000到时刻2001的时段内，在第一晶体管100的源极和漏极之间的导电被保持，因为反相时钟信号CK_B为高，使得当数据信号D从低到高时，作为点M的电位的电位SM从高变为低。在该时段内，时钟信号CK为低，使得在第二晶体管101的源极和漏极之间没有导电。结果，纵使点M的电位变化，第二反相器电路103的输出信号，也就是，触发器的输出信号Q的电位也不改变。
在时刻2001，反相时钟信号CK_B降低，使得在第一晶体管100的源极和漏极之间的导电被中断。因此，在第一晶体管100的源极和漏极中的另一个与第一反相器电路102的输入之间的接线(图1中的点L)正好在第一晶体管100的源极和漏极之间的导电被中断之前保持为高电位，并且变为浮置的，也就是，不与任何构件电接触。
在这种情况下，如上所述，第一晶体管100具有高纯度氧化物半导体层，并且从而其特征在于极低的断态电流。因此，点L的电位因第一晶体管100所致的变化是极小的。结果，数据信号D的电位，也就是，输入触发器的数据能够通过使第一晶体管100的源极和漏极中的另一个与第一反相器电路102的输入电连接的接线来保持。第一反相器电路102使由该接线保持的高电平信号反转，并且持续了输出为低的电位SM。
另外，在时刻2001，在第二晶体管101的源极和漏极之间的导电被建立，因为时钟信号CK升高，而反相时钟信号CK_B同时降低，使得作为点M的电位的电位SM被输入第二反相器电路103。第二反相器电路103使作为点M的电位的电位SM反转，并且输出具有与由使第一晶体管100的源极和漏极中的另一个与第一反相器电路102的输入电连接的接线保持的点L相同的电位的高电平信号。由第二反相器电路103输出的信号是触发器的输出信号Q。
然后，在时刻2002，在第一晶体管100的源极和漏极之间的导电再次被建立，因为反相时钟信号CK_B升高，使得数据信号D被输入第一反相器电路102。同时，时钟信号CK降低，并且在第二晶体管101的源极和漏极之间的导电被中断。因而，在第二晶体管101的源极和漏极中的另一个与第二反相器电路103的输入(图1中的点N)之间的接线刚好在第二晶体管101的源极和漏极之间的导电被中断之前保持低电位，并且因而变为浮置的，也就是，不与任何构件电接触。
与第一晶体管100一样，第二晶体管101具有高纯度氧化物半导体层，并且因而其特征在于极低的断态电流。因此，点N的电位因第二晶体管101所致的变化是极小的。结果，从时刻2001到时刻2002所保持的输入数据能够通过使第二晶体管101的源极和漏极中的另一个与第二反相器电路103的输入电连接的接线进一步地从时刻2002保持到时刻2003。因此，即使在数据信号D的电位变化并且从而点M的电位变化时，触发器的输出信号Q的电位也不变化。
如上所述，在时钟信号CK为高并且反相时钟信号CK_B为低的时段内，输入根据本实施例的触发器的数据通过使第一晶体管100的源极和漏极中的另一个与第一反相器电路102的输入电连接的接线来保持，并且由触发器输出。在时钟信号CK为低并且反相时钟信号CK_B为高的时段内，输入根据本实施例的触发器的数据通过使第二晶体管101的源极和漏极中的另一个与第二反相器电路103的输入电连接的接线来保持，并且由触发器输出。根据本实施例的触发器能够将输入其中的数据保持达时钟信号的一个周期并且输出它。
在本实施例中，使用了具有用于提供极低的断态电流的高纯度氧化物半导体层的晶体管。因而，触发器能够在不使用锁存电路的情况下制成，使得在触发器内的晶体管数量能够显著地减少。这导致触发器的功率消耗降低以及集成电路内由触发器占用的面积减小。
(实施例2)
在本实施例中，将描述与实施例1内的触发器不同的触发器的配置实例。
根据本实施例的触发器包括第一晶体管100、第一反相器电路102、第二晶体管101、第二反相器电路103、第三晶体管104及第四晶体管105，如图3所示。注意，在本实施例中的触发器在具有第三晶体管104和第四晶体管105方面与实施例1中的触发器不同，但是在其他方面与实施例1的触发器相同。这些触发器所共有的特征能够参见实施例1，从而在本实施例中省略关于这些特征的描述。
第三晶体管104的栅极和第四晶体管105的栅极各自经由用作复位信号线路的接线与复位端子23电连接。因此，复位信号经由接线输入第三晶体管104的栅极和第四晶体管105的栅极。
第三晶体管104的源极和漏极之一经由接线与第一反相器102的输入电连接。因此，第三晶体管104的源极和漏极之一的电位与点L的电位相同。第三晶体管104的源极和漏极中的另一个与低压供电线路电连接。第四晶体管105的源极和漏极之一经由接线与第二反相器103的输入电连接。因此，第四晶体管105的源极和漏极之一的电位与点N的电位相同。第四晶体管104的源极和漏极中的另一个与高压供电线路电连接。
注意，虽然图3示出了其中第一反相器电路102和第二反相器电路103是CMOS反相器的触发器，但是本发明并不限制于这种配置。特别地，图3所示的第一反相器电路102和第二反相器电路103每个都能够以由图8示出的逻辑符号所代表的反相器120来代替。
然后，将描述图3所示的第三晶体管104和第四晶体管105的特性。
第三晶体管104和第四晶体管105每个都将高纯度氧化物半导体用于它们的沟道形成区。因此，在本实施例中，第一到第四晶体管100、101、104及105每个都具有使用高纯度氧化物半导体形成的沟道形成区。如上所述，其沟道形成区使用氧化物半导体来形成的晶体管的特征在于其断态电流与其沟道形成区使用例如硅来形成的晶体管的断态电流相比是极低的。在下面关于本实施例的描述中，使用高纯度氧化物半导体的第一到第四晶体管100、101、104及105是n沟道晶体管。
然后，图3所示的触发器的操作将参照图4来描述。特别地，图3所示的触发器的从在触发器被所输入的复位信号置入复位状态之后执行的输入数据的保持到所保持的数据的输出的操作将使用时序图来描述。注意，在图4中，R是被输入复位端子23的复位信号。
在时刻1998之后，复位信号R升高，这意味着复位信号变为有效的，使得在第三晶体管104的源极和漏极之间的导电得以建立。因此，低电平信号被输入第一反相器电路102。第一反相器电路102使低电平信号反转，并且将高电平信号输出到点M。直到时刻1999，作为点M的电位的信号SM保持为高，与取决于反相时钟信号CK_B的电压电平的第一晶体管100的通/断状态无关。此外，在第四晶体管105的源极和漏极之间的导电被建立，并且从而高电平信号被输入第二反相器电路103。第二反相器电路103使高电平信号反转，并且输出作为触发器的输出信号Q的低电平信号。如上所述，从时刻1998到时刻1999，复位信号R为高，这意味着复位信号是有效的，使得触发器的输出信号Q保持为低，与取决于时钟信号CK的电压电平的第二晶体管101的通/断无关。触发器从而处于复位状态。
从在时刻1998之后时间足够长的时刻1999起，复位信号R降低，这意味着复位信号变为无效的，使得在第三晶体管104的源极和漏极之间的以及在第四晶体管105的源极和漏极之间的导电被中断。如上所述，第三晶体管104和第四晶体管105每个都具有高纯度氧化物半导体层，并且因而其特征在于极低的断态电流。这使因第三晶体管104所致的点L的电位的变化以及因第四晶体管105所致的点N的电位的变化两者减小至极小的变化。因而，触发器在触发器不被复位的时段内正常操作。
从时刻2000起，在第三晶体管104及第四晶体管105的源极和漏极之间没有导电。因此，对于从时刻2000起执行的操作，能够参考关于实施例1的触发器的描述。
如上所述，根据本实施例的触发器包括其栅极受复位信号R控制的第三晶体管104和第四晶体管105。这允许触发器被复位。
在本实施例中，使用了具有用于提供极低的断态电流的高纯度氧化物半导体层的晶体管。因而，在包含复位端子的触发器中的晶体管数量能够显著地减少。这导致包含复位端子的触发器的功率消耗降低以及集成电路内由包含复位端子的触发器占用的面积减小。
(实施例3)
在本实施例中，将描述与实施例1内的触发器不同的触发器的配置实例。
根据本实施例的触发器包括第一晶体管100、第一反相器电路102、第二晶体管101、第二反相器电路103、第五晶体管106及第六晶体管107，如图5所示。注意，在本实施例中的触发器在具有第五晶体管106和第六晶体管107方面与实施例1中的触发器不同，但是在其他方面与实施例1的触发器相同。这些触发器所共有的特征能够参见实施例1，从而在本实施例中省略关于这些特征的描述。
第五晶体管106的栅极和第六晶体管107的栅极各自经由用作置位信号线路的接线与置位端子24电连接。因此，置位信号经由该接线输入第五晶体管106的栅极和第六晶体管107的栅极。
第五晶体管106的源极和漏极之一经由接线与第一反相器102的输入电连接。因此，第五晶体管106的源极和漏极之一的电位与点L的电位是相同的。第五晶体管106的源极和漏极中的另一个与高压供电线路电连接。第六晶体管107的源极和漏极之一经由接线与第二反相器103的输入电连接。因此，第六晶体管107的源极和漏极之一的电位与点N的电位是相同的。第六晶体管107的源极和漏极中的另一个与低压供电线路电连接。
注意，虽然图5示出了其中第一反相器电路102和第二反相器电路103为CMOS反相器的触发器，但是本发明并不限制于这种配置。特别地，图5所示的第一反相器电路102和第二反相器电路103每个都能够以由图8示出的逻辑符号所代表的反相器120来代替。
然后，将描述图5所示的第五晶体管106和第六晶体管107的特性。
第五晶体管106和第六晶体管107每个都将高纯度氧化物半导体用于它们的沟道形成区。因此，在本实施例中，第一晶体管100、第二晶体管101、第五晶体管106及第六晶体管107每个都具有使用高纯度氧化物半导体形成的沟道形成区。如上所述，其沟道形成区使用氧化物半导体来形成的晶体管的特征在于其断态电流与其沟道形成区使用例如硅来形成的晶体管的断态电流相比是极低的。在下面关于本实施例的描述中，使用高纯度氧化物半导体的第一晶体管100、第二晶体管101、第五晶体管106及第六晶体管107是n沟道晶体管。
然后，图5所示的触发器的操作将参照图6来描述。特别地，图5所示的触发器的从在触发器被所输入的置位信号置入复位状态之后执行的输入数据保持到所保持数据的输出的操作将使用时序图来描述。注意，在图6中，S是被输入置位端子24的置位信号。
在时刻1998之后，置位信号S升高，这意味着置位信号变为有效的，使得在第五晶体管106的源极和漏极之间的导电得以建立。因而，高电平信号被输入第一反相器电路102。第一反相器电路102使高电平信号反转，并且将低电平信号输出到点M。直到时刻1999，作为点M的电位的信号SM保持为低，与取决于反相时钟信号CK_B的电压电平的第一晶体管100的通/断无关。此外，在第六晶体管107的源极和漏极之间的导电被建立，并且从而低电平信号被输入第二反相器电路103。第二反相器电路103使低电平信号反转，并且输出作为触发器的输出信号Q的高电平信号。如上所述，从时刻1998到时刻1999，置位信号S为高，这意味着置位信号是有效的，使得触发器的输出信号Q保持为高，与取决于时钟信号CK的电压电平的第二晶体管101的通/断无关。触发器从而处于置位状态。
从在时刻1998之后时间足够长的时刻1999起，置位信号S降低，这意味着置位信号变为无效的，使得在第五晶体管106的源极和漏极之间的以及在第六晶体管107的源极和漏极之间的导电被中断。如上所述，第五晶体管106和第六晶体管107每个都具有高纯度氧化物半导体层，并且因而其特征在于极低的断态电流。这使因第五晶体管106所致的点L的电位的变化以及因第六晶体管107所致的点N的电位的变化两者减小到极小。因而，触发器在触发器不处于置位状态的时段内正常操作。
从时刻2000起，在第五晶体管106及第六晶体管107的源极和漏极之间没有导电。因此，对于从时刻2000起执行的操作，能够参考关于实施例1的触发器的操作的描述。
如上所述，根据本实施例的触发器包括其栅极受置位信号S控制的第五晶体管106和第六晶体管107。这允许触发器被置位。
在本实施例中，使用了具有用于提供极低的断态电流的高纯度氧化物半导体层的晶体管。因而，在包含置位端子的触发器中的晶体管数量能够显著地减少。这导致包含置位端子的触发器的功率消耗降低以及集成电路内由各自包含置位端子的触发器占用的面积减小。
(实施例4)
在本实施例中，将描述与实施例1内的触发器不同的触发器的配置实例。
根据本实施例的触发器包括第一晶体管100、第一反相器电路102、第二晶体管101、第二反相器电路103、第三晶体管104、第四晶体管105、第五晶体管106及第六晶体管107，如图5所示。注意，在本实施例中的触发器在具有第三晶体管104、第四晶体管105、第五晶体管106及第六晶体管107方面与实施例1中的触发器不同，但是在其他方面与实施例1的触发器相同。这些触发器所共有的特征能够参见实施例1，从而在本实施例中省略关于这些特征的描述。另外，第三晶体管104和第四晶体管105的配置、连接及操作已经在实施例2中进行了描述，从而再次省略关于它们的描述。此外，第五晶体管106和第六晶体管107的配置、连接及操作已经在实施例2中进行了描述，从而再次省略关于它们的描述。
在本实施例中，使用了具有用于提供极低的断态电流的高纯度氧化物半导体层的晶体管。因而，在包含置位端子和复位端子的触发器中的晶体管数量能够显著地减少。这导致包含置位端子和复位端子的触发器的功率消耗降低，以及集成电路内由包含置位端子和复位端子的触发器占用的面积减小。
(实施例5)
在本实施例中，将描述与实施例1内的触发器不同的触发器的配置实例。
根据本实施例的触发器包括第一晶体管100、第一反相器电路102、第二晶体管101、第二反相器电路103、第一电容器111及第二电容器112，如图16所示。注意，在本实施例中的触发器在具有第一电容器111和第二电容器112方面与实施例1中的触发器不同，但是在其他方面与实施例1的触发器相同。这些触发器所共有的特征能够参见实施例1，从而在本实施例中省略关于这些特征的描述。
第一电容器111和第二电容器112各自具有一对电极。第一电容器111的一个电极与第一反相器电路102的输入电连接，以及第一电容器111的另一个电极与低压供电线路电连接。第二电容器112的一个电极与第二反相器电路103的输入电连接，并且第二电容器112的另一个电极与低压供电线路电连接。本实施例的触发器包括以上所述的第一电容器111和第二电容器112，并且因而能够容易地保持触发器的输入数据。
可以接受的是，相同的电位(例如，地电位)被施加于与第一电容器111的另一个电极电连接的低压供电线路以及与第二电容器112的另一个电极电连接的低压供电线路，如图16所示。但是，本发明并不限制于这种配置；同样可以接受的是，将不同的电位施加于这些低压供电线路。另外，图16示出了以下配置：施加于与第一电容器111的另一个电极电连接的低压供电线路以及与第二电容器112的另一个电极电连接的低压供电线路的电位与施加于与第一反相器电路102内的n沟道晶体管的源极和漏极之一电连接的低压供电线路以及与第二反相器电路103内的n沟道晶体管的源极和漏极之一电连接的低压供电线路的电位相同。但是，本发明并不限制于这种配置；同样可以接受的是，这些电位是不同的。
本实施例的配置是另外包括第一电容器111和第二电容器112的图1所示的实施例1的配置，但是本发明并不限制于这种配置。换言之，本实施例的配置可以是图3所示的实施例2的配置、图5所示的实施例3的配置或者图7所示的实施例4的配置，这些配置每个都另外包括第一电容器111和第二电容器112。
(实施例6)
在本实施例中，将详细地描述实施例1到5的晶体管(即，具有高纯度氧化物半导体层的晶体管)的特性。
在高纯度氧化物半导体层内，不利地影响使用氧化物半导体的晶体管的电特性的杂质的数量被降低至极低的水平。不利地影响电特性的杂质的典型实例是氢。氢原子可以起着用于在氧化物半导体中提供载流子的施主的作用。当含有大量的氢时，氧化物半导体是n型的。因而，使用含有大量的氢的氧化物半导体的晶体管是常通的。此外，晶体管的通/断比无法是足够高的。因此，在本说明书中，“高纯度氧化物半导体”指的是其内氢的数量被尽可能多地减少并且其为本征的或基本上本征的氧化物半导体。高纯度氧化物半导体的实例是其载流子浓度小于1×1014/cm3的，优选地小于1×1012/cm3的，更优选地小于1×1011/cm3或小于6.0×1010/cm3的氧化物半导体。当形成晶体管的沟道形成区的氧化物半导体在其氢含量方面已经经过了大幅度的降低时，晶体管的特征在于与其沟道形成区使用例如硅来形成的晶体管的断态电流相比极低的断态电流。在本实施例中，使用高纯度氧化物半导体的晶体管是n沟道晶体管。
注意，在本说明书中，在其阈值电压Vth具有正值的n沟道晶体管的情况下，断态电流(也称为泄漏电流)被定义为当-20～-5V的预定电压被施加于晶体管的栅极时在室温下于晶体管的源极和漏极之间流过的电流。注意，室温在15℃和25℃之间。在室温下，由根据本发明的使用氧化物半导体的晶体管提供的每微米沟道宽度(w)的电流值为100zA/μm或更小，以及优选为10zA/μm或更小。
注意，当断态电流和栅极电压为已知时，处于断态的晶体管的电阻(断态电阻R)能够由欧姆定律来确定；并且当沟道形成区的截面面积A和沟道长度L为已知时，断态电阻率ρ能够由表达式ρ＝RA/L(R是断态电阻)来确定。断态电阻率优选为1×109Ω·m或更高(或1×1010Ω·m)。在这种情况下，截面面积A能够由表达式A＝dW来确定，其中d是沟道形成区的厚度并且W是沟道宽度。
此外，优选的是氧化物半导体层的能隙为2eV或更大，优选为2.5eV或更大，以及更优选地为3eV或更大。
使用高纯度氧化物半导体的晶体管的温度特性是优良的。特别地，根据在-25～150℃的温度下的晶体管的电流-电压特性，几乎没有检测到通态电流、断态电流、场效应迁移率、S值及阈值电压的变化。这意味着电流-电压特性几乎没有因温度而恶化。
然后，将描述使用氧化物半导体的晶体管的热载流子退化。
热载流子退化对应于其中在沟道内和在漏极的附近，高加速电子被注入栅极绝缘膜之内并且然后变成固定电荷的现象；或者对应于其中高加速电子在氧化物半导体膜与栅极绝缘膜之间的界面形成陷阱能级的现象，该现象涉及晶体管特性的劣化，例如，阈值电压或栅极漏电的变化。热载流子退化由例如沟道热电子注入(CHE注入)或漏极雪崩热载流子注入(DAHC注入)所引起。
硅的带隙窄至1.12eV。因此，电子的雪崩状产生(称为，雪崩击穿)容易发生，并且这样高度加速使得它们能够突破势垒达到栅极绝缘膜的电子的数量增大。另一方面，在本实施例中的氧化物半导体具有宽带隙。结果，雪崩击穿不太可能会发生，并且对热载流子退化的阻力比硅的高。
注意，作为具有高耐受电压的材料之一的碳化硅的带隙基本上等于氧化物半导体的带隙，但是电子在氧化物半导体内很可能不被加速，因为在氧化物半导体内的电子的迁移率近似为碳化硅内的电子迁移率的1％。此外，在氧化物半导体与作为栅极绝缘膜的氧化物膜之间的势垒大于在碳化硅、氮化镓及硅中的任一种与氧化物膜之间的势垒；因此，在氧化物半导体的情形中，注入氧化物膜的电子数量是极小的，与碳化硅、氮化镓或硅的情形相比，很可能不会引起热载流子退化，并且可以说，漏极耐受电压是高的。因此，有可能避免在用作沟道的氧化物半导体与源电极之间以及在氧化物半导体与漏电极之间特意设置低浓度杂质区的必要性，这使晶体管结构变得极为简单，并且减少了制造步骤数。
根据上文，可以说，使用氧化物半导体的晶体管具有高的漏极耐受电压，特别地，为100V或更大，以及优选为500V或更大，以及更优选地为1kV或更大的漏极耐受电压。
(实施例7)
在本实施例中，描述了根据实施例1到5的晶体管(第一到第六晶体管100、101、104、105、106和107)中的每个晶体管的结构及制造方法的实例。换言之，描述了使用高纯度氧化物半导体的晶体管的结构及制造方法的实例。
首先，图9A和9B示出了晶体管的平面结构和截面结构的实例。图9A是具有顶栅结构的晶体管410的平面图，以及图9B是示出图9A内的截面C1-C2的截面图。
晶体管410包括在基板400之上的绝缘层407、氧化物半导体层412、第一电极(源电极和漏电极之一)415a、第二电极(源电极和漏电极中的另一个)415b、栅极绝缘层402和栅电极411。第一布线414a和第二布线414b被设置以便分别与第一电极415a和第二电极415b接触并电连接。
注意，虽然在图9A中的晶体管410是单栅极晶体管，但是本发明并不限制于这种配置。该晶体管可以是包括多个栅电极和多个沟道形成区的多栅极晶体管。
然后，晶体管410的制作过程将参照图10A到10E来描述。
首先，在基板400之上形成用作基膜的绝缘层407。
虽然对能够用作基板400的基板没有特别的限制，基板需要具有高到足以经受住至少在后面执行的热处理的耐热性。在后面执行的热处理的温度为高的情况下，具有730℃或更高的应变点的基板被优选使用。基板400的具体实例包括玻璃基板、晶质玻璃基板、陶瓷基板、石英基板、蓝宝石基板及塑料基板。此外，用于玻璃基板的材料的具体实例包括铝硅酸盐玻璃、铝硼硅酸盐玻璃及钡硼硅酸盐玻璃。
绝缘层407优选为氧化物绝缘层，例如，氧化硅层、氧氮化硅层、氧化铝层或氧氮化铝层。绝缘层407能够通过等离子体CVD、溅射等来形成。为了防止绝缘层407含有大量的氢，绝缘层407优选地通过溅射来形成。在本实施例中，氧化硅层通过溅射形成为绝缘层407。特别地，基板400被转移至处理室，并且引入含有高纯度氧气并且已经从中去除了氢和湿气的溅射气体，并且使用硅或氧化硅的靶子，从而在基板400之上形成作为绝缘层407的氧化硅层。注意，基板400能够保持于室温下或者能够在沉积期间加热。
用于沉积氧化硅层的沉积条件的具体实例如下：使用石英(优选为人造石英)作为靶子；基板温度为108℃；在靶子与基板400之间的距离(T-S距离)为60mm；压力为0.4Pa；高频功率为1.5kW；气氛为氧气和氩气(氧气对氩气的流量比为25sccm:25sccm＝1:1)；以及使用RF溅射法。膜的厚度为100nm。注意，硅靶能够作为代替石英(优选为人造石英)靶子的靶子来使用。此外，氧气能够代替氧气和氩气的混合气体用作溅射气体。在此，用于形成绝缘层407的溅射气体是其中杂质(例如，氢、水、羟基或氢化物)的浓度被降低至为百万分之几，以及优选为十亿分之几的程度的高纯度气体。
此外，优选的是，绝缘层407在保留于处理室内的湿气被去除时形成，从而可以防止绝缘层407含有氢、水、羟基、氢化物等。
为了去除保留于处理室内的湿气，吸附真空泵被使用。低温泵、离子泵或钛升华泵能够被使用。此外，作为抽空设备，涡轮泵优选与冷阱结合来使用。以低温泵抽空的沉积室是优选的，因为氢原子、含有氢原子的化合物(例如，水(H2O))等被从沉积室内排出，并且因而在沉积室中所沉积的绝缘层407内几乎不含有氢原子。
溅射工艺的实例包括其中将高频功率源用于溅射电源的RF溅射、DC溅射以及其中以脉冲方式来施加偏压的脉冲直流溅射。RF溅射主要使用于沉积绝缘膜的情形中，并且DC溅射主要使用于沉积金属膜的情形中。
另外，还能够使用其内能够设置多个不同材料的靶子的多源溅射设备。以多源溅射设备，不同材料的膜能够沉积于同一腔室内以便被叠置，或者膜能够通过多种材料的放电在同一腔室内同时形成。
此外，还能够使用在腔室内设置有磁体系统并且用于磁控溅射的溅射设备，或者用于其中在不使用辉光放电的情况下使用利用微波生成的等离子体的ECR溅射的溅射设备。
此外，使用溅射的沉积方法的实例包括其中靶物质和溅射气体成分在沉积期间彼此间发生化学反应以形成它们的化合物薄膜的反应溅射，以及其中在沉积期间也对基板施加电压的偏压溅射。
绝缘层407可以是单层或多层。例如，绝缘层407可以是包括按以下顺序堆叠于基板400之上的氮化物绝缘层(例如，氮化硅层、氮氧化硅层、氮化铝层或氮氧化铝层)和上方的氧化物绝缘层的多层。
例如，含有高纯度氮气的溅射气体被引至基板之上，并且使用硅靶来沉积氮化硅层。然后，溅射气体被改变为含有高纯度氧气的气体，并且沉积氧化硅层。同样地，在该步骤中，优选的是氮化硅层或氧化硅层在保留于处理室内的湿气被去除时沉积，如同上述情形那样。另外，基板还可以在沉积期间加热。
然后，氧化物半导体层通过溅射形成于绝缘层407之上。
此外，为了使氢、羟基及湿气可以尽可能少地包含于氧化物半导体层内，优选的是在溅射设备的预热室内预加热其上将形成绝缘层407的基板400，作为膜沉积的预处理，使得吸附于基板400的杂质(例如，氢和湿气)可以被从腔室内抽空。注意，作为抽空设备，低温泵被优选地设置于预热室内。此外，该预加热能够在后面形成的栅极绝缘层402的沉积之前就对基板400执行。此外，该预加热被优选地对上至第一电极415a和第二电极415b的层形成于其上的基板400类似地执行。注意，该预热处理能够被省略。
注意，在氧化物半导体层通过溅射形成之前，贴附于绝缘层407的表面的灰尘优选地通过其中氩气被引入并且等离子体被生成的反溅射来去除。反溅射指的是这样的方法：在没有对靶子施加电压的情况下，使用高频功率源在氩气气氛中对基板施加电压，以便在基板附近生成用于使表面改性的等离子体。注意，作为氩气气氛的替代，能够使用氮气气氛、氦气气氛、氧气气氛等。
用于形成氧化物半导体层的靶子可以是其主要成分为氧化锌的金属氧化物靶子，例如，含有比例为1:1:1[摩尔百分比]的In2O3、Ga2O3和ZnO，即，比例为1:1:0.5[原子百分比]的In、Ga和Zn的靶子。作为选择，该靶子可以是含有比例为1:1:1[原子百分比]的In、Ga和Zn的靶子或者含有比例为1:1:2[原子百分比]的In、Ga和Zn的靶子。此外，还能够使用含有重量百分比为2～10％的SiO2的靶子。金属氧化物靶子的填充因子为90～100％，并且优选为95～99.9％。具有高填充因子的金属氧化物靶子的使用使所形成的氧化物半导体层能够具有高密度。
注意，氧化物半导体层能够在稀有气体(典型为氩气)气氛、氧气气氛或者稀有气体和氧气的气氛内形成。在此，用于形成氧化物半导体层的溅射气体是其中杂质(例如，氢、水、羟基或氢化物)的浓度被降低至为百万分之几，以及优选为十亿分之几的程度的高纯度气体。
氧化物半导体层按照以下方式形成于基板400之上：基板被保持于维持在降低的压力之下的处理室内，已经从中去除了氢和湿气的溅射气体在保留于处理室内的湿气被去除时引入，以及金属氧化物被用作靶子。为了去除保留于处理室内的湿气，吸附真空泵被优选使用。低温泵、离子泵或钛升华泵被优选使用。在以低温泵抽空的沉积室内，氢原子、含有氢原子的化合物(例如，水(H2O))(更优选地，另外还含有碳原子的化合物)等被排出。因此，能够降低包含于在沉积室中沉积的氧化物半导体层内的杂质的浓度。此外，基板温度能够保持于室温下或者能够在氧化物半导体层的沉积期间升高至小于400℃的温度。
作为氧化物半导体层的沉积条件的实例，能够给出下列条件：基板的温度为室温；在基板与靶子之间的距离为110mm；压力为0.4Pa；直流(DC)电源为0.5kW；以及气氛为氧气和氩气(氧气对氩气的流量比为15sccm:30sccm)。注意，脉冲直流(DC)电源是优选的，因为灰尘会被减少并且能够使膜厚变得均匀。氧化物半导体层的厚度优选为2～200nm，优选地为5～30nm。注意，氧化物半导体层的适当厚度会根据其所使用的材料而变化，并且该厚度根据材料适当地确定。
在以上描述中，氧化物半导体使用作为三元金属氧化物的In-Ga-Zn-O基氧化物来形成，但是作为选择，氧化物半导体可以是作为四元金属氧化物的In-Sn-Ga-Zn-O材料；作为三元金属氧化物的In-Ga-Zn-O层、In-Sn-Zn-O材料、In-Al-Zn-O材料、Sn-Ga-Zn-O材料、Al-Ga-Zn-O材料或Sn-Al-Zn-O材料；作为二元金属氧化物的In-Zn-O材料、Sn-Zn-O材料、Al-Zn-O材料、Zn-Mg-O材料、Sn-Mg-O材料或In-Mg-O材料；In-O材料；Sn-O材料；Zn-O材料等中的任一种。这些氧化物半导体能够含有Si。这些氧化物半导体可以是非晶的或结晶的。此外，这些氧化物半导体可以是非单晶的或单晶的。
注意，作为氧化物半导体层，能够使用以InMO3(ZnO)m(m>0)表示的薄膜。在此，M代表选自Ga、Al、Mn和Co的一种或多种金属元素。例如，Ga、Ga和Al、Ga和Mn或者Ga和Co能够被给出作为M。
然后，氧化物半导体层在第一光刻处理中被处理成岛状氧化物半导体层412(参见图10A)。注意，用于形成岛状氧化物半导体层412的抗蚀剂掩模可以使用喷墨法来形成。抗蚀剂掩模以喷墨法来形成没有使用光掩模；因而，能够降低制造成本。
注意，氧化物半导体层的蚀刻可以是干法蚀刻、湿法蚀刻或者湿法蚀刻和干法蚀刻两者。
在干法蚀刻的情形中，能够使用平行板反应离子蚀刻(RIE)法或电感耦合等离子体(ICP)蚀刻法。为了将膜蚀刻成所期望的形状，蚀刻条件(施加于线圈形电极的电功率大小、施加于基板一侧的电极的电功率大小、在基板一侧的电极的温度等)被适当地调整。
用于干法蚀刻的蚀刻气体优选为含有氯的气体(基于氯的气体，例如，氯气(Cl2)、三氯化硼(BCl3)、四氯化硅(SiCl4)或四氯化碳(CCl4))，但是作为选择，可以是含有氟的气体(基于氟的气体，例如，四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)或三氟甲烷(CHF3))、溴化氢(HBr)、氧气(O2)、这些气体中添加了稀有气体(例如，氦气(He)或氩气(Ar))的任意气体等。
用于湿法蚀刻的蚀刻剂可以是磷酸、醋酸及硝酸的混合溶液，或者氨-过氧化氢混合液(其中31wt％的过氧化氢，28wt％的氨水和水按照5:2:2的体积比混合的溶液)等。作为选择，用于湿法蚀刻的蚀刻剂可以是ITO-07N(由KANTO CHEMICAL CO.，INC.生产)。蚀刻条件(例如，蚀刻剂、蚀刻时长及温度)根据用于氧化物半导体的材料适当地调整。
在湿法蚀刻的情形中，通过清洗将蚀刻剂与被蚀刻掉的材料一起去除。含有蚀刻剂和被蚀刻掉的材料的废液可以被提纯并且该材料能够被重用。当包含于氧化物半导体层内的材料(例如，稀有金属(例如，铟))在蚀刻之后被从废液中收集出并被重用时，则资源能够被有效地使用。
在本实施例中，氧化物半导体层通过将磷酸、醋酸和硝酸的混合溶液用作蚀刻剂的湿法蚀刻处理成岛状氧化物半导体层412。
然后，对氧化物半导体层412执行第一热处理。第一热处理的温度为400～750℃，优选为400℃或更高且低于基板的应变点。在此，基板被放置于作为一种热处理设备的电炉内，并且在氮气气氛中于450℃下对氧化物半导体层执行1小时的热处理。之后，防止氧化物半导体层暴露于空气中以及再次含有水或氢。因而，氧化物半导体层被获得。通过该第一热处理，能够将氢、水、羟基等从氧化物半导体层412中去除。
注意，热处理设备并不限制于电炉，并且设备能够设置有用于通过来自加热器(例如，电阻加热器)的热传导或热辐射来加热对象的装置。例如，能够使用RTA(快速热退火)设备，例如，GRTA(气体快速热退火)设备或LRTA(灯快速热退火)设备。LRTA设备是用以通过由诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯之类的灯发射出的光(电磁波)的辐射来加热对象的设备。GRTA设备是用于使用高温气体来进行热处理的设备。该气体可以是惰性气体(典型为稀有气体，例如，氩气)或氮气。
例如，第一热处理能够采用GRTA，在该热处理中，基板被转移到加热至650～700℃的高温的惰性气体内，并且在其中加热几分钟，并且然后将基板从加热至高温的惰性气体中转移出来。GRTA使短时间的高温热处理成为可能。
在第一热处理中，优选的是在气氛内不含有水、氢等。另外，被引入热处理设备内的氮气或稀有气体(例如，氦气、氖气或氩气)优选地具有6N(99.9999％)或更高的，更优选地为7N(99.99999％)或更高的纯度(也就是，杂质的浓度为1ppm或更小，并且优选为0.1ppm或更小)。
注意，依据第一热处理的条件或者氧化物半导体层的材料，可以使氧化物半导体层412结晶成微晶或多晶。例如，氧化物半导体层可以变成具有80％或更大的结晶度的微晶氧化物半导体层。注意，岛状氧化物半导体层412可以通过第一热处理变成非晶氧化物半导体层，没有结晶。岛状氧化物半导体层412可以变成其中微晶部分被混合的非晶氧化物半导体层(具有1～20nm(包括1nm和20nm)，典型为2～4nm(包括2nm和4nm)的晶粒直径)。
对氧化物半导体层执行的第一热处理能够对还没有被处理成岛状氧化物半导体层的氧化物半导体层执行。在这种情况下，基板在第一热处理之后被从热处理设备中取出，并且然后受到第一光刻处理。另外，第一热处理能够在源电极和漏电极堆叠于氧化物半导体层上之后或者在栅极绝缘层形成于源电极和漏电极上之后执行。
虽然第一热处理主要为了从氧化物半导体层内去除杂质(例如，氢、水和羟基)而执行，但是它可以在氧化物半导体层内生成氧缺陷。因此，附加氧化处理优选地在第一热处理之后执行。特别地，在氧气气氛或者含有氮气和氧气的气氛(例如，氮气对氧气的体积比为4比1)中的热处理可以作为在例如第一热处理之后的附加氧化处理来执行。作为选择,能够采用在氧气气氛中的等离子体处理。
第一热处理在使氧化物半导体层脱水或脱氢方面是有效的。
然后，在绝缘层407和氧化物半导体层412之上形成导电膜。导电膜可以通过溅射或真空蒸发来形成。用于导电膜的材料的实例包括金属材料，例如，Al、Cu、Cr、Ta、Ti、Mo、W或Y；包括这些金属材料中的任意金属材料的合金材料；以及导电性金属氧化物。作为选择，为了防止形成小丘或晶须，用于导电膜的材料可以是其中添加了Si、Ti、Ta、W、Mo、Cr、Nd、Sc、Y等元素的Al材料。该Al材料的使用提高了导电膜的耐热性。作为选择，用于导电膜的材料可以是导电性金属氧化物。导电性金属氧化物的实例包括氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟-氧化锡合金(In2O3-SnO2，缩写为ITO)、氧化铟-氧化锌合金(In2O3-ZnO)以及包含硅或氧化硅的金属氧化物材料。
导电膜可以是单层或者两个或更多层的叠层。例如，导电膜可以是含有硅的单层铝膜；由钛膜覆盖的铝膜的双层膜；或者由另一钛膜所覆盖的铝膜覆盖的钛膜的三层膜。作为选择，导电膜可以是Al、Cu等金属层与Cr、Ta、Ti、Mo、W等难熔金属层的叠层。在本实施例中，150nm厚的钛膜通过溅射形成为导电膜。
然后，抗蚀剂掩模在第二光刻处理中形成于导电膜之上并且执行选择性蚀刻，由此形成第一电极415a和第二电极415b。然后，抗蚀剂掩模被去除(参见图10B)。第一电极415a用作源电极和漏电极之一，而第二电极415b用作源电极和漏电极中的另一个。在此时，第一电极415a和第二电极415b优选被蚀刻以便具有锥形端部，因为形成于其上的栅极绝缘层的覆盖率将被提高。注意，用于形成第一电极415a和第二电极415b的抗蚀剂掩模可以通过喷墨法来形成。抗蚀剂掩模由喷墨法形成没有使用光掩模；因而，能够降低制造成本。
在导电膜的蚀刻中，用于每个层的材料以及蚀刻条件需要适当地调整，以便防止氧化物半导体层412被去除以及防止设置于其下的绝缘层407露出。因此，在本实施例中，In-Ga-Zn-O基氧化物半导体被用作氧化物半导体层412，钛膜被用作导电膜，并且所使用的蚀刻剂是氨-过氧化氢混合液(氨水、水和过氧化氢溶液的混合液)，使得氧化物半导体层412的一部分可以不被蚀刻。但是，本发明并不限制于此。氧化物半导体层412的一部分能够在第二光刻处理中蚀刻，并且能够形成具有凹槽(凹陷部分)的氧化物半导体层。
紫外线、KrF激光或ArF激光被用于曝光，以形成第二光刻处理中的抗蚀剂掩模。在后面形成的晶体管的沟道长度L取决于在形成于氧化物半导体层412之上的第一电极415a的下端与第二电极415b的下端之间的间隔宽度。注意，在用以设置小于25nm的沟道长度L的曝光的情形中，具有几纳米到几十纳米的极短波长的极紫外光被用于用来形成第二光刻处理内的抗蚀剂掩模的曝光。以极紫外光进行的曝光导致高分辨率和大焦深。因此，在后面形成的晶体管的沟道长度L可以是10～1000nm。在这种情况下，能够实现晶体管的操作速度的增加，并且此外，还能够由于极低的断态电流而实现晶体管的功率消耗的降低。
然后，栅极绝缘层402被形成于绝缘层407、氧化物半导体层412、第一电极415a及第二电极415b之上(参见图10C)。
栅极绝缘层402可以是通过等离子体CVD、溅射等形成的单层或者氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层或氧化铝层的叠层。
当栅极绝缘层402被形成时，氢优选地没有包含于其内。鉴于此，栅极绝缘层402优选地通过其中在用于沉积的气氛内的氢能够被最小化的溅射来沉积。在通过溅射形成氧化硅膜的情形中，所使用的靶子是硅靶或石英靶，以及所使用的溅射气体是氧气或者氧气和氩气的混合气体。
栅极绝缘层402可以是在基板400之上由氮化硅层覆盖的氧化硅层的叠层。例如，栅极绝缘层402可以是100nm厚的由作为具有50～200nm的厚度的氮化硅层(SiNy(y>0))的第二栅极绝缘层覆盖作为具有5～300nm的厚度的氧化硅层(SiOx(x>0))的第一栅极绝缘层的叠层。在本实施例中，栅极绝缘层402是通过在压力为0.4Pa，高频功率为1.5kW以及气氛为氧气和氩气(氧气对氩气的流量比为25sccm:25sccm＝1:1)的条件下的RF溅射形成的100nm厚的氧化硅层。
然后，在第三光刻处理中，抗蚀剂掩模被形成并且选择性蚀刻被执行，由此去除栅极绝缘层402的一部分。因而，达到第一电极415a和第二电极415b的开口421a和421b被形成(参见图10D)。注意，抗蚀剂掩模通过喷墨法来形成没有使用光掩模；因而，能够降低制造成本。
然后，导电膜被形成于栅极绝缘层402之上和开口421a和421b内。在下一步骤中，栅电极411、第一布线414a、第二布线414b在第四光刻处理中形成。
栅电极411、第一布线414a和第二布线414b可以是单层或者使用金属材料(例如，钼、钛、铬、钽、钨、铝、铜、钕或钪)或其主要成分为这些材料中的任意材料的合金材料的叠层。栅电极411、第一布线414a及第二布线414b的双层结构的具体实例包括由钼层覆盖的铝层的叠层、由钼层覆盖的铜层的叠层、由氮化钛层或氮化钽层覆盖的铜层的叠层以及由钼层覆盖的氮化钛层的叠层。三层结构的具体实例包括钨层或氮化钨层、铝和硅或铝和钛的合金层以及氮化钛层或钛层的叠层。注意，栅电极能够使用透光导电膜来形成。透光导电膜的具体实例是透光导电性氧化物的膜。
在本实施例中，通过溅射形成的150nm厚的钛膜被用于栅电极411、第一布线414a及第二布线414b。
然后，第二热处理(优选地，在200～400℃下，例如，在250～350℃下)在惰性气体气氛中或者在氧气气氛中执行。在本实施例中，第二热处理在氮气气氛中于250℃下执行1小时。注意，第二热处理能够在保护性绝缘层或平坦化绝缘层形成于晶体管410上之后执行。
附加的热处理能够在空气中于100～200℃下执行1～30小时。该热处理能够在固定的加热温度下执行或者遵循其中温度反复地从室温上升至100～200℃的加热温度以及从加热温度下降至室温的温度循环。
通过上述过程，能够形成包括其中氢、湿气、氢化物及氢氧化物的浓度被降低的高纯度氧化物半导体层412的晶体管410(参见图10E)。晶体管410能够用作例如实施例1到5所描述的第一到第六晶体管100、101、104、105、106和107。
保护性绝缘层或平坦化绝缘层能够设置于晶体管410之上。保护性绝缘层可以是单层结构或者氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层及氧化铝层中的任意层的叠层。平坦化绝缘层能够使用诸如聚酰亚胺、丙烯酸树脂、苯并环丁烯树脂、聚酰胺或环氧树脂之类的耐热性有机材料来形成。作为选择，平坦化绝缘层能够使用来形成低介电常数材料(低k值材料)、硅氧烷基树脂、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)等。此外，作为选择，平坦化绝缘层还可以是使用这些材料中的任意材料形成的多层绝缘膜的叠层。
在此，硅氧烷基树脂对应于使用硅氧烷基材料作为起始材料形成的包含Si-O-Si键的树脂。硅氧烷基树脂能够包含作为取代物的有机基团(例如，烷基或芳基)或氟基团。有机基团能够包括氟基团。
对用于形成平坦化绝缘层的方法没有特别的限制。用于形成平坦化绝缘层方法或工具(设备)根据所采用的材料从下列项中选择：溅射、SOG、旋涂、浸渍、喷涂、液体释放法(例如，喷墨法、丝网印刷或胶版印刷)、刮刀、辊涂机、幕涂机、刮刀涂布机等。
如上所述，通过在形成氧化物半导体层时去除保留于反应气氛内的湿气，能够降低在氧化物半导体层内的氢和氢化物的浓度。
通过使用包含本实施例所描述的氧化物半导体层的晶体管，能够在不设置锁存电路的情况下制作触发器。这导致在触发器中的晶体管数量和功率消耗的降低。此外，晶体管数量的降低导致集成电路内由触发器占用的面积的减小。
(实施例8)
在本实施例中，描述了根据实施例1到5的晶体管(第一到第六晶体管100、101、104、105、106和107)中的每个晶体管的结构及制造方法的另一种实例。换言之，另一种使用高纯度氧化物半导体的晶体管的结构及制造方法的实例参照图11A到11E来描述。
图11A到11E示出了晶体管的截面结构的实例。图11E所示的晶体管390是底栅极晶体管，并且也称为反交错型晶体管。晶体管390能够用作例如实施例1所描述的第一晶体管100、第二晶体管101等。注意，虽然晶体管390是单栅极晶体管，但是本发明并不限制于该结构。晶体管可以是包括多个栅电极和多个沟道形成区的多栅极晶体管。
在基板394之上制造晶体管390的过程将在下面参照图11A到11E来描述。
首先，在基板394之上形成导电膜，并且然后，在第一光刻处理中形成栅电极391。优选的是，所形成的栅电极的端部部分是锥形的，因为形成于其上的栅极绝缘层的覆盖率被提高。注意，抗蚀剂掩模可以通过喷墨法来形成。抗蚀剂掩模通过喷墨法来形成没有使用光掩模；因而，能够降低制造成本。
基板394能够使用与用于实施例7所描述的基板400的材料类似的材料来形成。栅电极391能够使用与实施例7所描述的栅电极411的材料和沉积方法类似的材料和沉积方法来形成。
注意，用作基膜的绝缘膜能够被设置于基板394与栅电极391之间。基膜具有防止杂质元素从基板394中扩散出来的功能，并且可以是单层或者氮化硅膜、氧化硅膜、氮氧化硅膜及氧氮化硅膜中的任意膜的叠层。
然后，在栅电极391之上形成栅极绝缘层397。
栅极绝缘层397可以是通过等离子体CVD、溅射等形成的单层或者氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层及氧化铝层中的任意层的叠层。注意，为了防止栅极绝缘层397含有大量的氢，栅极绝缘层397优选地通过溅射来形成。在通过溅射形成氧化硅膜的情形中，所使用的靶子是硅靶或石英靶，以及所使用的溅射气体是氧气或者氧气和氩气的混合气体。
栅极绝缘层397可以是在栅电极391之上的由氧化硅层覆盖的氮化硅层的叠层。例如，栅极绝缘层397可以是100nm厚的由溅射形成的且由为具有5～300nm的厚度的氧化硅层(SiOx(x>0))的第二栅极绝缘层覆盖为具有50～200nm的厚度的氮化硅层(SiNy(y>0))的第一栅极绝缘层的叠层。
然后，在栅极绝缘层397之上形成具有2～200nm的，且优选为5～30nm的厚度的氧化物半导体层393(参见图11A)。
氧化物半导体层393能够使用与实施例7所描述的氧化物半导体层(岛状氧化物半导体层412)的材料和形成方法类似的材料和形成方法来形成。
作为在氧化物半导体层393由溅射形成的情况下的沉积条件的实例，能够给出下列条件：在基板与靶子之间的距离为100mm，压力为0.6Pa，直流(DC)电源为0.5kW，以及气氛为氧气(氧气流量的比例为100％)。注意，脉冲直流(DC)电源是优选的，因为灰尘能够被减少并且能够使膜厚度变得均匀。注意，氧化物半导体层的适当厚度会根据其所使用的材料而变化；并且该厚度依据材料适当地确定。
注意，在氧化物半导体层393形成之前，贴附于栅极绝缘层397的表面的灰尘优选地通过其中氩气被引入并且等离子体被生成的反溅射来去除。
此外，为了使氢、羟基及湿气可以尽可能少地包含于栅极绝缘层397和氧化物半导体层393内，优选的是在溅射设备的预热室中预加热栅电极391形成于其上的基板394或者上至栅极绝缘层397的层形成于其上的基板394，作为用于膜形成的预处理，使得吸附于基板394的杂质(例如，氢和湿气)被从腔室内排出。预加热的温度可以是100～400℃，并且优选地为150～300℃。作为抽空设备，低温泵被优选地设置于预热室内。此外，在保护性绝缘层396形成之前，该预加热还可以类似地对上至且包括第一电极395a和第二电极395b的层形成于其上的基板394执行。
然后，氧化物半导体层在第二光刻处理中被处理成岛状氧化物半导体层399(参见图11B)。注意，岛状氧化物半导体层399的处理方法与实施例7所描述的岛状氧化物半导体层412的处理方法类似。
注意，优选的是反溅射在导电膜于后续的步骤中形成之前执行，以便去除贴附于氧化物半导体层399和栅极绝缘层397的表面上的抗蚀剂残留等。
然后，在栅极绝缘层397和氧化物半导体层399之上形成导电膜。该导电膜能够通过溅射或真空蒸发法来形成。用于导电膜的材料可以是选自铝、铬、铜、钽、钛、钼及钨的元素；含有这些元素中的任意元素作为其成分的合金；含有多个这些元素的组合的合金等。此外，用于导电膜的材料能够含有选自锰、镁、锆、铍及钍的材料之一或组合。此外，导电膜可以是透光导电膜。透光导电膜的具体实例是透光导电性氧化物的膜。
导电膜可以是单层或者两个或更多层的叠层。例如，导电膜可以是含有硅的单层铝膜、由钛膜覆盖的铝膜的双层膜或者由另一层钛膜所覆盖的铝膜覆盖的钛膜的三层膜。
然后，在第三光刻处理中，抗蚀剂掩模被形成于导电膜之上，并且执行选择性蚀刻，由此形成第一电极395a和第二电极395b。然后，抗蚀剂掩模被去除(参见图11C)。在导电膜的蚀刻中，用于每个层的材料和蚀刻条件需要适当地调整，以便防止氧化物半导体层399被去除以及防止设置于其下的栅极绝缘层397露出。因此，在本实施例中，In-Ga-Zn-O基氧化物半导体被用作氧化物半导体层399，钛膜被用作导电膜，并且氨-过氧化氢混合液(氨水、水和过氧化氢溶液的混合液)被用作蚀刻剂，使得氧化物半导体层399的一部分可以不被蚀刻。但是，本发明并不限制于此。氧化物半导体层399的一部分能够在第三光刻处理中蚀刻，并且能够形成具有凹槽(凹陷部分)的氧化物半导体层。
紫外线、KrF激光或ArF激光被用于用来形成第三光刻处理中的抗蚀剂掩模的曝光。将在后面形成的晶体管的沟道长度L取决于在形成于氧化物半导体层399之上的第一电极395a的下端与第二电极395b的下端之间的间隔宽度。注意，当曝光被执行以设置小于25nm的沟道长度L时，具有几纳米到几十纳米的极短波长的极紫外光被用于用来形成第三光刻处理中的抗蚀剂掩模的曝光。以极紫外光进行的曝光导致高分辨率和大焦深。因此，在后面形成的晶体管的沟道长度L可以是10～1000nm，这导致电路的操作速度升高，并且晶体管的功率消耗由于极小的断态电流而降低。
为了减少用于光刻处理的光掩模的数量或者制作步骤的数量，蚀刻过程能够使用由作为曝光掩模的多色调掩模制成的抗蚀剂掩模来执行，使得掩模所透射的光具有多种强度。由多色调掩模制成的抗蚀剂掩模具有多种厚度并且能够通过蚀刻进一步改变形状；因而，该抗蚀剂掩模能够用于不同图形的多个蚀刻过程中。因而，可应用于至少两种或更多种不同图形的抗蚀剂掩模能够由单层多色调掩模制成。这减少了曝光掩模的数量以及还有对应的光刻处理的数量，由此简化该过程。
另外，在第一电极395a和第二电极395b由蚀刻形成之后，能够执行使用诸如N2O、N2或Ar之类的气体的等离子体处理以去除吸附于氧化物半导体层399的暴露表面上的水等。等离子体处理能够使用氧气和氩气的混合气体来执行。在本实施例中，任一种等离子体处理都可执行。
在等离子体处理之后，与暴露的氧化物半导体层399、第一电极395a及第二电极395b接触的保护性绝缘层396在不暴露于空气的情况下形成(参见图11D)。在此时，优选的是保护性绝缘层396在保留于处理室内的湿气被去除时形成，从而能够防止氧化物半导体层399和保护性绝缘层396含有氢、羟基或湿气。为了去除保留于处理室内的湿气，吸附真空泵被优选使用。低温泵、离子泵或钛升华泵被优选使用。在低温泵以抽空的沉积室中，氢原子、含有氢原子的化合物(例如，水(H2O))等被排出。因此，能够降低包含于在沉积室中形成的保护性绝缘层396内的杂质的浓度。
在本实施例中，氧化物绝缘层被形成为保护性绝缘层396。例如，氧化硅层在下列条件下形成为保护性绝缘层396：上至岛状氧化物半导体层399、第一电极395a及第二电极395b的层形成于其上的基板394被保持于室温下或者被加热到低于100℃的温度，包含从中去除了氢和湿气的高纯度氧气的溅射气体被引入，并且硅半导体靶子被使用。注意，作为氧化硅层的替代，能够将氧氮化硅层、氧化铝层、氧氮化铝层等用作氧化物绝缘层。
例如，上述氧化硅层的沉积条件为如下：具有6N的纯度(电阻率为0.01Ω·cm)的硼掺杂硅靶被使用；在基板与靶子之间的距离(T-S距离)为89mm；压力为0.4Pa，直流(DC)电源为6kW，气氛为氧气(氧气流量的比例为100％)；以及脉冲DC溅射被采用。氧化硅层的厚度为300nm。注意，作为硅靶的替代，能够使用石英(优选为人造石英)。所使用的溅射气体是氧气或者氧气和氩气的混合气体。
附加的热处理优选地在保护性绝缘层396和氧化物半导体层399彼此接触时于100～400℃下执行。该热处理允许包含于氧化物半导体层399内的杂质(例如，氢、湿气、羟基或氢化物)扩散到保护性绝缘层396内，从而进一步减少包含于氧化物半导体层399内的杂质。
通过上述过程，能够形成包含其中氢、湿气、羟基及氢氧化物的浓度被降低的氧化物半导体层392的晶体管390(参见图11E)。如本实施例所描述的，通过在氧化物半导体层的沉积中去除保留于反应气氛内的湿气，能够降低在氧化物半导体层内的氢和氢化物的浓度。结果，能够获得本征的或基本上本征的半导体层。
注意，绝缘层可以另外设置于保护性绝缘层396之上。在本实施例中，保护性绝缘层398被形成于保护性绝缘层396之上。绝缘层398可以是氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜等。
对于绝缘层398的形成，上至保护性绝缘层396的层形成于其上的基板394加热到100～400℃的温度，包含已经从中去除了氢和湿气的高纯度氮气的溅射气体被引入，并且硅半导体靶子被使用，由此形成氮化硅膜。在该步骤中，同样优选的是绝缘层398在保留于处理室内的湿气被去除时形成，如同保护性绝缘层396的情形那样。通过在绝缘层398的沉积中将基板394加热至100～400℃，在氧化物半导体层399内的氢或湿气能够扩散至绝缘层398。在该情况下，热处理不一定紧接在保护性绝缘层396形成之后执行。
在氧化硅层形成为保护性绝缘层396以及氮化硅层形成为绝缘层398的情况下，氧化硅层和氮化硅层能够使用同一硅靶在同一处理室内形成。首先，引入含有氧气的溅射气体以及使用设置于处理室内的硅靶来形成氧化硅层，并且然后将该溅射气体切换为含有氮气的溅射气体以及使用同一硅靶来形成氮化硅层。由于氧化硅层和氮化硅层能够在不暴露于空气的情况下连续地形成，因而能够防止杂质(例如，氢或湿气)吸附于氧化硅层的表面上。注意，在氧化硅层形成为保护性绝缘层396以及氮化硅层于其上形成为绝缘层398之后，优选地执行用于使氧化物半导体层内的氢或湿气扩散至氧化物绝缘层内的热处理(在100～400℃的温度下)。
在保护性绝缘层396形成之后，附加的热处理能够在空气中于100～200℃下执行1～30小时。该热处理能够在固定的加热温度下执行或者遵循其中温度反复地从室温上升至100～200℃的加热温度以及从加热温度下降至室温的温度循环。此外，该热处理能够在氧化物绝缘层形成之前于降低的压力下执行。在降低的压力下进行的热处理缩短了加热时间。
由于上述过程能够在400℃或更低的温度下执行，因而该过程能够优选地应用于使用具有长于1m的边长以及1mm或更小的厚度的玻璃基板的制作过程。另外，由于整个过程能够在400℃或更低的处理温度下执行，因而显示屏能够以较低的能量消耗来制造。
通过使用包含本实施例所描述的氧化物半导体层的晶体管，能够在不设置锁存电路的情况下制作触发器。这导致在触发器中的晶体管数量和功率消耗降低。此外，晶体管数量的减少导致在集成电路内由触发器占用的面积减小。
(实施例9)
在本实施例中，描述了根据实施例1到5的晶体管(第一到第六晶体管100、101、104、105、106和107)中的每个晶体管的结构及制造方法的另一种实例。换言之，另一种使用高纯度氧化物半导体的晶体管的结构及制造方法的实例参照图12A到12D来描述。
图12A到12D示出了晶体管的截面结构的实例。图12A到12D所示的晶体管360是沟道保护型(沟道停止型)底栅极晶体管，并且也称为反交错型晶体管。晶体管360能够用作实施例2所描述的第一晶体管100、第二晶体管101等。注意，虽然晶体管360是单栅极晶体管，但是本发明并不限制于该结构。该晶体管可以是包括多个栅电极和多个沟道形成区的多栅极晶体管。
在基板320之上制造晶体管360的过程将在下面参照图12A到12D来描述。
首先，在基板320之上形成导电膜，并且然后，在第一光刻处理中形成栅电极361。用于基板320的材料能够与用于实施例7所描述的基板394的材料类似。用于栅电极361的能够与用于实施例7所描述的栅电极391的材料和沉积方法类似。
然后，在栅电极361之上形成栅极绝缘层322。用于栅极绝缘层322的材料能够与用于实施例7所描述的栅极绝缘层397的材料类似。在本实施例中，具有100nm或更小的厚度的氧氮化硅层通过等离子体CVD形成为栅极绝缘层322。
然后，具有2～200nm的厚度的氧化物半导体层被形成于栅极绝缘层322之上，并且在第二光刻处理中被处理成岛状氧化物半导体层332。用于岛状氧化物半导体层332的材料和形成方法能够与用于实施例7所描述的岛状氧化物半导体层399的材料和形成方法类似。在本实施例中，氧化物半导体层332通过使用In-Ga-Zn-O基金属氧化物靶子的溅射来形成。
然后，氧化物半导体层332被脱水或脱氢。用于使氧化物半导体层脱水或脱氢的第一热处理的温度为400～750℃，优选为400℃或更高且低于基板的应变点。在此，基板被放置于作为一种热处理设备的电炉内，并且在氮气气氛中于450℃对氧化物半导体层332执行1小时的热处理(参见图12A)。注意，该过程导致在氧化物半导体层332内的氧缺陷，由此降低氧化物半导体层332的电阻。
然后，执行使用诸如N2O、N2或Ar之类的气体的等离子体处理。通过该等离子体处理，附着于氧化物半导体层的暴露表面的水等被去除。等离子体处理能够使用氧气和氩气的混合气体来执行。
然后，在栅极绝缘层322和氧化物半导体层332之上形成氧化物绝缘层。然后，在第三光刻处理中，形成抗蚀剂掩模，并且执行选择性蚀刻，由此形成氧化物绝缘层366。然后，去除抗蚀剂掩模。
在本实施例中，200nm厚的氧化硅膜通过溅射沉积为氧化物绝缘层366。在沉积中的基板温度为室温到300℃；在本实施例中，基板温度为100℃。氧化硅膜能够在稀有气体(典型为氩气)气氛、氧气气氛或者稀有气体(典型为氩气)和氧气的气氛中通过溅射来沉积。所使用的靶子可以是氧化硅靶或硅靶。例如，在使用硅靶的情况下，氧化硅膜能够在氧气和氮气的气氛中通过溅射来形成。除了氧化硅膜之外，与具有低电阻的氧化物半导体层接触的氧化物绝缘层366还可以是不含有杂质(例如，湿气、氢离子及OH-)并且防止它们从外部进入的无机绝缘膜。氧化物绝缘层366的典型实例包括氧化硅膜、氧氮化硅膜、铝氧化物膜及氧氮化铝膜。
此时，优选的是氧化物绝缘层366在保留于处理室内的湿气被去除时形成，从而可以防止氧化物半导体层332和氧化物绝缘层366含有氢、羟基或湿气。用于去除保留于处理室内的湿气的方法可以是与其他实施例所描述的方法相同的。
然后，第二热处理(优选地在200～400℃下，例如250～350℃)优选地在惰性气体气氛中或者在氧气气氛中执行。例如，第二热处理在氮气气氛中于250℃下执行1小时。在第二热处理中，氧化物半导体层(沟道形成区)的一部分在与氧化物绝缘层366接触的时候加热。在此时，以氧化物半导体层366覆盖的区域由氧化物绝缘层供应氧，并且因而具有增大的电阻。
另外，由于氧缺陷，在氮气气氛、惰性气体气氛中的或者在降低的压力下的热处理能够进一步降低氧化物半导体层332的没有由氧化物绝缘层366覆盖的暴露区域的电阻。
因而，通过第二热处理，氧化物半导体层332变为包括具有不同电阻的区域(在图12B中被标示为阴影区和白色区)的氧化物半导体层362。
然后，导电膜被形成于栅极绝缘层322、氧化物半导体层362及氧化物绝缘层366之上。之后，抗蚀剂掩模在第四光刻处理中形成，以及第一电极365a和第二电极365b通过选择性蚀刻来形成。然后，抗蚀剂掩模被去除(参见图12C)。
用于第一电极365a和第二电极365b的材料的实例包括选自Al、Cr、Cu、Ta、Ti、Mo及W的元素；含有这些元素中的任意元素作为其成分的合金；以及含有这些元素中的任意元素的组合的合金膜。此外，金属导电膜可以是单层或者两个或更多层的叠层。
在上述步骤中，所沉积的氧化物半导体层通过热处理来脱水或脱氢，从而使其电阻降低；随后，选择性地使氧化物半导体层的一部分变得具有过量的氧。结果，与栅电极361重叠的沟道形成区363具有高电阻并且变为本征的或基本上本征的。另外，与第一电极365a重叠的低电阻区364a以及与第二电极365b重叠的低电阻区364b按照自对准的方式来形成。上述步骤允许晶体管360被形成。
附加的热处理能够在空气中于100～200℃下执行1～30小时。在本实施例中，该热处理在150℃下执行10小时。该热处理能够在固定的加热温度下执行或者遵循其中温度反复地从室温上升至100～200℃的加热温度以及从加热温度下降至室温的温度循环。此外，该热处理能够在氧化物绝缘层形成之前于降低的压力下执行。在降低的压力下进行的热处理缩短了加热时间。
通过在氧化物半导体层的与第二电极365b(或第一电极365a)重叠的部分内形成低电阻区364b(或低电阻区364a)，能够提高晶体管的可靠性。特别地，通过形成低电阻区364b，电导率能够在第二电极365b、低电阻区364b及沟道形成区363当中变化(按照它们的电导率降低的顺序列出)。因此，在晶体管于第二电极365b与用于供应高压供电电位VDD的布线连接的情况下操作的情形中，低电阻区用作缓冲区，并且即使在栅电极361与第二电极365b之间施加高电场，高电场也不会局部的施加；因而，能够提高晶体管的击穿电压。
然后，保护性绝缘层323被形成于第一电极365a、第二电极365b及氧化物绝缘层366之上。在本实施例中，保护性绝缘层323使用氮化硅膜来形成(参见图12D)。
通过使用包含本实施例所描述的氧化物半导体层的晶体管，能够在不设置锁存电路的情况下制作触发器。这导致在触发器中的晶体管数量及功率消耗降低。此外，晶体管数量的减少导致在集成电路内由触发器占用的面积减小。
(实施例10)
在本实施例中，描述了根据实施例1到5的晶体管(第一到第六晶体管100、101、104、105、106和107)中的每个晶体管的结构及制造方法的另一种实例。换言之，另一种使用高纯度氧化物半导体的晶体管的结构及制造方法的实例参照图13A到13D来描述。
注意，虽然在图13D中的晶体管350是单栅极晶体管，但是本发明并不限制于这种配置。晶体管可以是包括多个栅电极和多个沟道形成区的多栅极晶体管。
在基板340之上制作晶体管350的过程将在下面参照图13A到13D来描述。
首先，在基板340之上形成导电膜，并且然后，在第一光刻处理中形成栅电极351。在本实施例中，150nm厚的钨膜通过溅射形成为栅电极351。
然后，在栅电极351之上形成栅极绝缘层342。在本实施例中，具有100nm或更小的厚度的氧氮化硅膜通过等离子体CVD形成为栅极绝缘层342。
然后，在栅极绝缘层342之上形成导电膜。在第二光刻处理中，在导电膜之上形成抗蚀剂掩模，并且执行选择性蚀刻，由此形成第一电极355a和第二电极355b。然后，去除抗蚀剂掩模(参见图13A)。
然后，形成氧化物半导体层345(参见图13B)。在本实施例中，氧化物半导体层345通过使用In-Ga-Zn-O基金属氧化物靶子的溅射来形成。然后，氧化物半导体层345在第三光刻处理中被处理成岛状氧化物半导体层。
在形成氧化物半导体层345的步骤中，优选的是氧化物半导体层345在保留于处理室内的湿气被去除时形成，从而可以防止氧化物半导体层345含有氢、羟基或湿气。用于去除保留于处理室内的湿气的方法可以是与其他实施例所描述的方法相同的。
然后，为了使氧化物半导体层脱水或脱氢，执行第一处理。第一热处理的温度为400～750℃，优选为400℃或更高且低于基板的应变点。在此，基板被放置于作为一种热处理设备的电炉内，并且在氮气气氛中于450℃下对氧化物半导体层执行1小时的热处理。之后，防止氧化物半导体层暴露于空气中以及再次含有水或氢。因而，氧化物半导体层346被获得(参见图13C)。
第一热处理能够采用GRTA，在该第一热处理中，基板被转移到加热至650～700℃的高温的惰性气体内，以及在其中加热几分钟，并且然后基板被从加热到高温的惰性气体内转移出来。
然后，形成与氧化物半导体层346接触的氧化物绝缘层356。氧化物绝缘层356具有1nm或更大的厚度，并且能够通过适当地使用杂质(例如，水或氢)没有被混合到氧化物绝缘层356内的方法(例如，溅射)来形成。当在氧化物绝缘层356内含有氢时，氢可以进入氧化物半导体层或者可能发生由氢导致的在氧化物半导体层内的氧的引出，并且可以降低氧化物半导体层(其引起晶体管成为n型晶体管)的背沟道的电阻，这可以促使寄生沟道形成。因此，重要的是通过用以使包含于氧化物绝缘层356内的氢尽可能多地减少的方法来形成氧化物绝缘层356。
注意，用于氧化物绝缘层356的材料和形成方法能够与用于实施例8所描述的氧化物绝缘层396的材料和形成方法类似。
然后，第二热处理(优选地在200～400℃下，例如250～350℃)在惰性气体气氛中或者在氧气气氛中执行。例如，第二热处理在氮气气氛中于250℃下执行1小时。在第二热处理中，氧化物半导体层(沟道形成区)的一部分在与氧化物绝缘层356接触的时候加热。
在上述步骤中，使已经由第一热处理脱水或脱氢的并因而具有降低的电阻的氧化物半导体层含有过量的氧。结果，本征的或基本上本征的氧化物半导体层352得以形成。上述步骤允许晶体管350被形成。
附加的热处理能够在空气中于100～200℃下执行1～30小时。在本实施例中，该热处理在150℃下执行10小时。该热处理能够在固定的加热温度下执行或者遵循其中温度反复地从室温上升至100～200℃的加热温度以及从加热温度下降至室温的温度循环。此外，该热处理能够在氧化物绝缘层形成之前于降低的压力下执行。在降低的压力下进行的热处理缩短了加热时间。该热处理促使保留于氧化物半导体层内的少量的氢被引入氧化物绝缘层；因而，能够获得常断型晶体管。因此，能够提高半导体装置的可靠性。
注意，绝缘层可以另外设置于氧化物绝缘层356之上。在本实施例中，绝缘层343被形成于氧化物绝缘层356之上(参见图13D)。用于绝缘层343的材料和形成方法能够与用于实施例8所描述的绝缘层398的材料和形成方法类似。
此外，为了平坦化的目的，还能够将平坦化绝缘层能够设置于绝缘层343的顶表面之上。
通过使用包含本实施例所描述的氧化物半导体层的晶体管，能够在不设置锁存电路的情况下制作触发器。这导致在触发器中的晶体管数量和功率消耗降低。此外，晶体管数量的减少导致在集成电路内由触发器占用的面积减小。
(实施例11)
在本实施例中，将描述包括以上实施例所描述的半导体装置的电子电器的具体实例。
图14A所示的电子电器是便携式游戏机，该便携式游戏机包括外壳9630、显示部分9631、扬声器9633、操作键9635、连接端子9636、存储媒体读出部分9672等。便携式游戏机能够具有读取存储于存储媒体内的程序或数据以将其显示于显示部分上的功能，以及通过无线通信与别的便携式游戏机共享数据的功能。注意，除了以上所给出的那些功能之外，便携式游戏机还能够具有多种功能。
图14B所示的电子电器是数码相机，该数码相机包括外壳9630、显示部分9631、扬声器9633、操作键9635、连接端子9636、快门按钮9676、图像接收部分9677等。数码相机能够具有拍摄静止图像和/或运动图像的功能，自动或手动校正所拍摄的图像的功能，将所拍摄的图像数据存储于存储元件内的功能，将所拍摄的图像数据显示于显示部分上的功能，电视接收功能等。注意，除了以上给出的那些功能之外，数码相机还能够具有多种功能。
电子电器所示的图14C是电视接收器，该电视接收器包括外壳9630、显示部分9631、扬声器9633、操作键9635、连接端子9636等。电视能够具有将电视电波转换成图像信号的功能，将图像信号转换成用于显示的信号的功能，转换图像信号的帧频的功能等。注意，除了以上给出的那些功能之外，电视接收器还能够具有多种功能。
图15A所示的电子电器是计算机，该计算机包括外壳9630、显示部分9631、扬声器9633、操作键9635、连接端子9636、指点设备9681、外部连接端口9680等。计算机能够具有将各种信息(例如，静止图像、运动图像及文字)显示于显示部分上的功能，以各种软件(程序)来控制处理的功能，通信功能(例如，无线通信或有线通信)，以通信功能与各种计算机网络连接的功能，以通信功能来发送或接收各种数据的功能等。注意，除了以上给出的那些功能之外，计算机还能够具有多种功能。
图15B所示的电子电器是移动电话，该移动电话包括外壳9630、显示部分9631、扬声器9633、操作键9635、麦克风9638等。移动电话能够具有将各种数据(例如，静止图像、运动图像及文字)显示于显示部分上的功能，将日历、日期、时间等显示于显示部分上的功能，用于管理或编辑显示于显示部分上的数据的功能，以各种软件(程序)来控制处理的功能等。注意，除了以上给出的那些功能之外，移动电话还能够具有多种功能。
所示的图15C的电子装置是电子书，该电子书包括外壳9630、显示部分9631、操作键9635等。电子书能够具有将各种数据(例如，静止图像、运动图像及文字)显示于显示部分上的功能，将日历、日期、时间等显示于显示部分上的功能，用于管理或编辑显示于显示部分上的数据的功能，以各种软件(程序)来控制处理的功能等。注意，除了以上给出的那些功能之外，电子书还能够具有多种功能。电子书能够特别地应用于例如电子书阅读器(也称为电子图书阅读器)、海报以及车厢内广告(例如，火车)。
图15D所示的电子装置是数码相框，该数码相框包括并入外壳9701内的显示部分9703。显示部分9703能够显示各种图像。例如，显示部分9703能够显示以数码相机等拍摄的图像数据，并且起着像普通相框一样的作用。
注意，数码相框被设置有操作部分、外部连接端子(例如，USB端子和可与各种线缆(例如，USB线)连接的端子)、存储媒体插入部分等。虽然这些构件可以设置于与显示部分相同的表面上，但是出于设计美观起见，优选的是将它们设置于侧面或背面。例如，用于存储以数码相机拍摄的图像数据的存储媒体被插入数码相框的存储媒体插入部分内，以及数据被装载，由此能够在显示部分9703上显示图像。
数码相框能够具有通过无线通信接收和发送数据的功能。以该功能，数码相框能够通过无线通信来获取所期望的图像数据并显示该数据。注意，除了以上给出的那些功能之外，数码相框还能够具有多种功能。
作为本发明的一种实施例的触发器能够用作上述电子电器中的任意装置的显示部分内的集成电路的一部分。注意，除了包括显示部分(显示装置)的电子电器之外，还能够将作为本发明的一种实施例的触发器提供给各种电子电器。因而，可应用本发明的电子电器不只是电子电器的上述具体实例。例如，本发明可应用于能够无线地发送和接收数据的半导体装置(称为RF标签、ID标签、IC标签、IC芯片、无线标签或电子标签的数据载体)。
通过将作为本发明的一种实施例的半导体装置应用于那些电子电器，能够降低那些电子电器的功率消耗。
本申请基于在2009年12月23日提交日本专利局的日本专利申请No.2009-291587，在此以提及方式引用该专利申请No.2009-291587全文。

Claims (10)

1.一种半导体装置，包括：
布线；
第一晶体管和第二晶体管；和
第一反相器电路，包括反相器晶体管；
第二反相器电路；
高压供电线路，与所述第一反相器电路和所述第二反相器电路电连接；
低压供电线路，与所述第一反相器电路和所述第二反相器电路电连接；以及
第一电容器和第二电容器，
其中所述第一晶体管的源极和漏极中的一个与所述布线电连接，
其中所述第一晶体管的所述源极和所述漏极中的另一个与所述第一反相器电路的输入电连接，
其中所述第一电容器将所述第一晶体管的所述源极和所述漏极中的所述另一个与所述低压供电线路电连接，
其中所述第二晶体管的源极和漏极中的一个与所述第一反相器电路的输出电连接，
其中所述第二晶体管的所述源极和所述漏极中的另一个与所述第二反相器电路的输入电连接，
其中所述第二电容器将所述第二晶体管的所述源极和所述漏极中的所述另一个电连接到所述低压供电线路，
其中所述第一晶体管包括氧化物半导体层中的沟道形成区，并且
其中所述反相器晶体管中的至少一个包括除氧化物半导体材料以外的材料中的沟道形成区。
2.一种半导体装置，包括：
布线；
第一至第四晶体管；
第一反相器电路，包括反相器晶体管；
第二反相器电路；
高压供电线路，与所述第一反相器电路和所述第二反相器电路电连接；和
低压供电线路，与所述第一反相器电路和所述第二反相器电路电连接，
其中所述第一晶体管的源极和漏极中的一个与所述布线电连接，
其中所述第一晶体管的所述源极和所述漏极中的另一个与所述第一反相器电路的输入电连接，
其中所述第一晶体管的所述源极和所述漏极中的所述另一个通过所述第二晶体管的源极和漏极与所述低压供电线路和所述高压供电线路中的一个电连接，
其中所述第三晶体管的源极和漏极中的一个与所述第一反相器电路的输出电连接，
其中所述第三晶体管的所述源极和所述漏极中的另一个与所述第二反相器电路的输入电连接，
其中所述第三晶体管的所述源极和所述漏极中的所述另一个通过所述第四晶体管的源极和漏极与所述低压供电线路和所述高压供电线路中的一个电连接，
其中所述第一晶体管包括氧化物半导体层中的沟道形成区，并且
其中所述反相器晶体管中的至少一个包括除氧化物半导体材料以外的材料中的沟道形成区。
3.一种半导体装置，包括：
布线；
第一至第六晶体管；
第一反相器电路，包括反相器晶体管；
第二反相器电路；
高压供电线路，与所述第一反相器电路和所述第二反相器电路电连接；和
低压供电线路，与所述第一反相器电路和所述第二反相器电路电连接，
其中所述第一晶体管的源极和漏极中的一个与所述布线电连接，
其中所述第一晶体管的所述源极和所述漏极中的另一个与所述第一反相器电路的输入电连接，
其中所述第一晶体管的所述源极和所述漏极中的所述另一个通过所述第二晶体管的源极和漏极与所述高压供电线路电连接，
其中所述第一晶体管的所述源极和所述漏极中的所述另一个通过所述第三晶体管的源极和漏极与所述低压供电线路电连接，
其中所述第四晶体管的源极和漏极中的一个与所述第一反相器电路的输出电连接，
其中所述第四晶体管的所述源极和所述漏极中的另一个与所述第二反相器电路的输入电连接，
其中所述第四晶体管的所述源极和所述漏极中的所述另一个通过所述第五晶体管的源极和漏极与所述高压供电线路电连接，
其中所述第四晶体管的所述源极和所述漏极中的所述另一个通过所述第六晶体管的源极和漏极与所述低压供电线路电连接，
其中所述第一晶体管包括氧化物半导体层中的沟道形成区，并且
其中所述反相器晶体管中的至少一个包括除氧化物半导体材料以外的材料中的沟道形成区。
4.根据权利要求2或权利要求3所述的半导体装置，还包括：
包括一对电极的电容器，
其中所述电容器的一个电极与所述第一反相器电路的所述输入电连接，并且
其中所述电容器的另一个电极与所述低压供电线路电连接。
5.根据权利要求1到权利要求3中任一项所述的半导体装置，其中所述半导体装置还被配置为将时钟信号输入至所述第一晶体管的栅极。
6.根据权利要求1到权利要求3中任一项所述的半导体装置，其中所述第一晶体管包括其中载流子浓度小于1×1014/cm3的氧化物半导体层。
7.根据权利要求1到权利要求3中任一项所述的半导体装置，其中所述氧化物半导体层的带隙为2eV或更大。
8.根据权利要求1到权利要求3中任一项所述的半导体装置，
其中所述第一反相器电路是CMOS反相器电路，其包括具有形成在硅中的沟道形成区的至少一个p沟道晶体管。
9.根据权利要求1到权利要求3中任一项所述的半导体装置，其中所述半导体装置是触发器。
10.一种电子电器，包括根据权利要求1到权利要求3中任一项所述的半导体装置。
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