CN1945827A

CN1945827A - 半导体装置

Info

Publication number: CN1945827A
Application number: CN200610131871.2A
Authority: CN
Inventors: 岸下景介
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-10-04
Filing date: 2006-10-08
Publication date: 2007-04-11
Anticipated expiration: 2026-10-08
Also published as: US20070096325A1; US7737557B2; CN101685813A; JP2007103620A; CN100547782C

Abstract

在本发明中，布线层包括分别具有不同薄层电阻值的布线，或者，用于使反向的布线层连接起来的触点，包括分别具有不同薄层电阻值的触点。

Description

半导体装置

技术领域

本发明涉及包括多个布线层的半导体装置、制造这种半导体装置的方法和用于这种半导体装置的布线设备。

背景技术

在设置有多个晶体管的半导体装置中，由于小型化的发展，半导体装置的性质和结构的变化越来越显著地影响每个晶体管的驱动性能。这些变化的示例包括由电源电压波动引起的变化和晶体管制造中的变化，这些变化大大改变了每个晶体管的驱动性能。由于上述缺点，产生了这样的问题：在设计阶段满足时间限制并且期望随后正常操作的装置，在实际制造时不能满足该时间限制，因此，不能执行任何期望的操作。

为了避免这样的设计误差，考虑到半导体装置制造时的变化以确保充分的设计余量是十分重要的。触发器的保持时间可作为设计余量的示例，该保持时间是在时钟信号输入到触发器后，数据信号必须要在最小时间长度内保留。如果不能在最小时间长度内保留数据信号，那么触发器会因此保留不正确的数据，引起故障。因此，有必要考虑设计余量(在这种情况下是保持时间)，这样，即使由于上述变化，使得晶体管的驱动性能改变，从而使时钟和数据的到达时间发生改变，那么触发器中也能保留正确的数据。

图15示出了常规半导体装置1000。半导体装置1000包括触发器1010和用于实现扫描测试的扫描链1020。附图标记SI表示用于取回扫描数据的触发器1010的端子。如在日本专利申请公开2004-301661中所提到的，为了在SI端子处满足保持时间，用于扫描链1020的布线层的每单位长度的电阻值高于其中形成有时钟信号布线的布线层的每单位长度的电阻值。

即使由于上述变化，将附近的触发器彼此连接起来的扫描链1020中的信号传播时间发生改变，但由于利用较高电阻布线获得充分的延迟值，所以可以满足SI端子中的保持时间。

但是，在要求临界信号速度的信号线中，提供具有每单位长度较高电阻值的布线层是不够的。为了应对这种不利条件，有必要形成较高电阻的布线层以避免这种信号线。

然而，根据上述方法，与位于较高电阻布线层上下的布线层相关的触点增加，从而产生了布线聚积。在布线聚积时，可能产生布线围绕或相邻布线间的串扰，这使得在要求临界信号速度的信号线中不可能满足时间限制。结果，在期望的操作频率下对半导体装置进行操作变得十分困难。

发明内容

因此，本发明的主要目的是满足要求临界信号速度的信号线中的时间限制，并且因此便于在期望的操作频率下对半导体装置进行操作。

为了实现上述目的，根据本发明的半导体装置包括多层布线层，其中至少一个布线层包括第一布线和第二布线，并且第一布线和第二布线分别具有不同的薄层电阻值。

根据本发明，具有较低电阻值的布线和具有较高电阻值的布线可位于同一布线层中，以致与常规半导体装置相比，本发明中布线聚积难于发生。

在本发明的一个优选模式中，第一布线和第二布线由能连接到其它布线材料的材料构成。

根据本发明的另一个优选模式，半导体装置进一步包括多个数据存储器和多个逻辑电路元件，其中第一布线的薄层电阻值大于第二布线的薄层电阻值，第一布线构成用于将数据存储器彼此连接起来的信号线，并且至多三个逻辑电路元件连接到第一布线。

数据存储器不限于触发器，而是可以使用能记忆数据的任何器件或电路。该器件的一个示例是锁存电路。逻辑电路元件不限于缓冲元件，而是可以使用能构成逻辑电路的任何元件。该元件的一个示例是反相器。

根据上述构造，仅通过使用高电阻的布线，就能满足保持时间限制。在仅包括由小电阻材料构成的布线的半导体装置中，有必要通过在不满足保持时间限制的任何部分处插入缓冲元件或类似元件，进行延迟调节(增加调节)。在本发明中，仅通过使用由具有大电阻值的材料构成的布线，就能实现所述延迟调节。因此，可以避免由于缓冲元件的插入布置所引起的部件增加，并且可以控制半导体装置中能量损耗的增加。

在仅包括由小电阻材料构成的布线的半导体装置中，有必要通过在不满足保持时间限制的部分的布线周围绕远布线，进行延迟调节。在本发明中，仅通过使用由具有大电阻值的材料构成的布线，其不需要改变布线路径，就能实现延迟调节。因此，本发明的构造可以避免由于布线延伸引起的相关布线和其它布线之间的中间布线电容的任何改变，并且在其它布线中不产生时间变化情况下，可以进行满足保持时间限制所必需的任何改正。

本发明的一个优选模式进一步包括每一个都具有扫描功能的多个数据存储器，其中，第一布线的薄层电阻值大于第二布线的薄层电阻值，并且用于使数据存储器彼此连接的扫描链布线由第一布线构成。

本发明的另一个优选模式进一步包括在正常操作状态中工作在不同时钟频率下而在扫描模式中工作在相同频率下的两个数据存储器，其中，第一布线的薄层电阻值大于第二布线的薄层电阻值，并且用于使数据存储器彼此相连的信号线由第一布线构成。

根据这些优选模式，在难于确保插入缓冲元件的区域的情况下或者在附近提供有数据存储器的部分中布线到处延伸的情况下，以及不满足保持时间限制的情况下，仅通过改为高电阻布线，就可满足保持时间限制。

另一个优选模式进一步包括第一集成电路块和第二集成电路块，其中第二布线的薄层电阻值小于第一布线的薄层电阻值，并且第二布线构成用于使第一集成电路和第二集成电路彼此连接的信号线。

因此，通过用具有小电阻值的材料构成在集成电路块之间具有严格时间的布线，可减小集成电路块之间的延迟时间。

另一个优选模式进一步包括具有存取晶体管和用于开启/关闭该存取晶体管的字线的存储单元，其中第二布线的薄层电阻值小于第一布线的薄层电阻值，并且第二布线构成所述字线。

因此，减小了所述字线的布线电阻，并且因此加快了打开所述存取晶体管门电路的时间。于是，可以更快速地从所述数据存储器读取数据。

另一个优选模式进一步包括用于保留数据的存储单元和与该存储单元相连的位线，其中第二布线的薄层电阻值小于第一布线的薄层电阻值，并且第二布线构成所述位线。

因此，减小了所述位线的布线电阻，并且能以更快的速度执行有关存储单元的数据读取和位线的预充电/放电操作。因此，在数据存储器中实现了更快速的操作。

另一个优选模式进一步包括时钟布线，其中第二布线的薄层电阻值小于第一布线的薄层电阻值，并且第二布线构成所述时钟布线。

因此，减小了时钟布线的电阻值，这使得由于减小了时钟布线中的等待，时钟信号传播中的变化可以控制。而且，由于时钟信号能陡峭上升和下降，因此可以减小半导体装置中的漏电，并且可以提高操作频率。

另一个优选模式进一步包括电源布线，其中第二布线的薄层电阻值小于第一布线的薄层电阻值，并且第二布线构成所述电源布线。

因此，由于可以控制电源布线中的IR降，所以可稳定地向位于半导体装置中的晶体管供电，从而稳定半导体装置的操作。

在上述构造中，电源布线优选模拟电路的电源布线。因此，通过用小电阻材料构成布置在从模拟电路到IO焊盘的电源布线，可以稳定模拟电路的操作。

另一个优选模式进一步包括扩散层，其中第一布线或者第二布线的部分或者全部不连接到所述扩散层。

因此，由于其高电阻值，不能用作信号线布线但具有低单价的材料，能构成不连接到布线层中的扩散层的布线，以将每单位面积上的布线面积比设置在规定值之内。因此，可以降低半导体装置的制造成本。

另一方面，一种半导体装置包括多层布线层，和用于使反向的布线层相连的触点，其中触点包括第一触点和第二触点，并且第一触点和第二触点分别具有不同的薄层电阻值。

根据本发明的半导体装置可按照一种制造方法制造，该制造方法包括：蚀刻中间层绝缘膜以形成第一槽并且在第一槽中嵌入具有电导率的第一材料的步骤；和蚀刻除了第一槽之外的所述中间层绝缘膜的区域以形成第二槽并且在第二槽中嵌入具有所述电导率和与第一材料的薄层电阻值不同的薄层电阻值的第二材料的步骤。

另外，根据本发明的半导体装置，可按照一种制造方法制造，该制造方法包括：根据第一布图在平面上喷洒具有电导率的第一材料从而形成由第一材料制成的第一布图的步骤；根据第二布图在所述平面上喷洒具有所述电导率和与第一材料的薄层电阻值不同的薄层电阻值的第二材料从而形成由第二材料制成的第二布图的步骤；以及在所述平面上喷洒绝缘材料从而形成使第一布图和第二布图彼此绝缘的绝缘膜的步骤。

根据上述制造方法，可制造本发明的半导体装置，其中具有不同薄层电阻值的布线可位于一个布线层中。

一种用于根据本发明的半导体装置的布线方法包括：从半导体装置提取引起违反保持时间的部分的步骤；计算布线电阻值应该增加的量以消除(diceaway)引起违反保持时间的所述部分的步骤；和把用于所述布线的材料从具有低电阻值的材料改变为具有高电阻值的材料以与所述电阻值增加量的计算结果相等的步骤。因此，仅通过改变构成所述布线的材料，就可输出信息，从而提高所述保持时间的误差。

一种用于根据本发明的半导体装置的布线方法包括：在包括电子电路器件和连接到该电子电路器件的布线的半导体装置中，提取引起违反保持时间的部分的步骤；计算消除所述部件中违反保持时间所需的、在布线任意部分中的电阻值的增加量的步骤；和根据所述布线任意部分中的电阻值增加量的计算结果，把构成所述布线任意部分的材料从具有低电阻值的材料改变为具有高电阻值的材料的步骤。

一种用于根据本发明的半导体装置的布线方法包括：在包括电子电路器件和连接到该电子电路器件的布线的半导体装置中，提取引起违反建立时间的部分的步骤；计算消除所述部件中违反建立时间所需的、在布线任意部分中的电阻值的下降量的步骤；和根据所述布线任意部分中的电阻值下降量的计算结果，把构成所述布线任意部分的材料从具有高电阻值的材料改变为具有低电阻值的材料的步骤。

根据上述布线方法，仅通过改变构成所述布线的材料，就可输出各种布线设计信息，因此可提高建立时间的误差。

由于可以调节布线延迟而不产生布线聚积，所以本发明对于意在较高集成度的半导体装置来说是有用的。

由于具有不同薄层电阻的两个布线可形成在一个布线层中，所以本发明对于要求高精确度时间控制的半导体装置来说是有用的。

由于可以改变任意布线的延迟值而不影响其它布线的时间，所以本发明对于要求小型化工艺设计的半导体装置来说是有用的。

附图说明

通过下面对本发明优选实施例的描述，本发明的这些和其它目的以及本发明的优点将变得清楚。一旦实施本发明，本领域的技术人员会注意到本说明书中没有列举的许多益处。

图1是本发明优选实施例1的半导体装置的平面图；

图2是优选实施例1的半导体装置的立体图；

图3A-3B是优选实施例1的时间图；

图4是本发明优选实施例2的半导体装置的立体图；

图5是优选实施例2的时间图；

图6是优选实施例2的半导体装置的平面图；

图7是优选实施例2的半导体装置的平面图；

图8是本发明优选实施例3的半导体装置的平面图；

图9是本发明优选实施例4的半导体装置的立体图；

图10A-10E是本发明优选实施例5的制造半导体装置的方法的工艺过程图；

图11A-11C是本发明优选实施例6的制造半导体装置的方法的工艺过程图；

图12是本发明优选实施例7的制造半导体装置的方法的工艺过程图；

图13是示出在优选实施例1中提供有缓冲元件示例的平面图；

图14是示出在优选实施例1中布线到处延伸示例的平面图；

图15是常规技术中半导体装置的平面图。

具体实施方式

在下文中，将参照附图对本发明的优选实施例进行描述。

优选实施例1

图1是本发明优选实施例1的半导体装置100的平面图。半导体装置100具有多层布线层，并且如图所示，包括具有扫描功能的触发器(数据存储器)110和111、用于使触发器110和111相连构成扫描链的布线(扫描链布线)120，和信号布线121。触发器110和111分别包括时钟端子CK、扫描数据输入端子SI，和扫描数据输出端子SO。触发器110和111在纵向延长上相连，以在实现扫描路径测试方法的情况下，即在一种便于半导体装置功能测试的方法示例的情况下，用作移位寄存器型的扫描寄存器。因此，触发器110和111构成扫描链。

图2以三维方式示出了图1中所示的扫描链布线120。扫描链120包括布线130、140和150，和触点160、170、180和190。布线140(第一布线)和信号布线121(第二布线)位于第一布线层。第一布线层图案化形成在半导体装置的平面上。布线130和150位于第二布线层。第二布线层图案化形成在半导体装置的另一个平面上。第一布线层所在的平面在第二布线层所在平面之上。在优选实施例1中，为了满足触发器111的SI端子的保持时间，具有高于信号布线121的薄层电阻值的薄层电阻值的金属构成了布线140。

图3A和3B是触发器111的时间图。由于扫描链通常使附近的触发器的SO端子和SI端子相连，因此由布线产生的延迟时间可显著缩短，而且在SI端子处保持时间限制不被满足的情况也经常发生。

图3A示出了在具有低薄层电阻值的金属构成布线140(第一布线)的情况下的数据。图3B示出了在具有高薄层电阻值的金属构成布线140(第一布线)的优选实施例1中的数据。在图3A中，由于与到达触发器111的CK端子的时钟信号相比，信号到达SI端子太早，所以没有满足保持时间限制。相反在图3B中，通过用具有高薄层电阻值的金属构成布线140(第一布线)，增加了扫描链120中的传播延迟，并且信号到达触发器111的SI端子迟于时钟信号到达触发器111的CK端子。因此，可以满足所期望的保持时间限制。钨适合作为布线140(第一布线)所使用的具有较高薄层电阻值的金属。具有低薄层电阻值的铜适合作为信号布线121(第二布线)所使用的材料。具有高薄层电阻值的材料和具有低薄层电阻值的材料的组合没必要局限于钨和铜。

在调节所述延迟量的构造示例中，如图13所示，至多三个缓冲元件(逻辑电路元件)122可插入使触发器(数据存储器)110和111彼此相连的扫描链布线120中，或者如图14所示，布线可到处延伸。在插入缓冲元件122的结构中，存在例如能量损耗增加的不利结果。在布线到处延伸的结构中，存在由于布线路径的改变所引起的中间布线电容的改变，从而改变其它信号布线时间的不利结果。相反根据本发明优选实施例1的构造(高电阻布线结构)，作为延迟量需要调节的布线的一部分的布线140(第一布线)，其所使用的材料被替换为具有高薄层电阻值的材料。结果，可容易地调节延迟量，而对其它布线没有任何影响。

另外，诸如插入缓冲元件或布线延伸之类的结构可与优选实施例1的构造(布线电阻增加)结合。在描述了扫描链的优选实施例1中，与优选实施例1的效果相似的效果可以这样的方式获得：使触发器(数据存储器)和缓冲元件(逻辑电路元件)相连的布线，或者使缓冲元件(逻辑电路元件)彼此相连的布线被看作是第一布线；并且具有高薄层电阻的材料，构成插入至多三个缓冲元件(逻辑电路元件)的部分中的第一布线，以使附近的触发器(数据存储器)相连；并且保持时间限制不能被满足。

在优选实施例1中，虽然具有高薄层电阻的金属仅构成一个布线层，然而，具有较高薄层电阻的金属可以相似的方式构成多个布线层。

优选实施例2

图4是本发明优选实施例2的半导体装置200的平面图。半导体装置200具有多层布线层，并且如图所示，包括第一集成电路块210、第二集成电路块211、第一布线220和第二布线221。第一布线220和第二布线221使第一集成电路模块210和第二集成电路模块211相连。第一布线220和第二布线221被捆扎起来，作为区域a-a’中的同一平面上布线层的一部分。区域a-a’位于第一集成电路块210和第二集成电路块211之间。

一般而言，使集成电路块彼此相连的布线在延伸的长度上被捆扎，并且布线通常彼此平行。因此，布线中的传播延迟依据布线电阻或中间布线电容而增加，因此，有时发生不满足半导体装置所需的建立时间的情况。建立时间是在时钟信号输入到触发器之前，必须确定数据信号的最小时间长度。除非数据信号在最小时间长度内确定，否则触发器会因此保持不正确数据，从而引起故障。图5是在触发器数据输入端子处的建立时间的时间图。

特别地，第二布线221使建立时间严格的元件彼此相连。在优选实施例2中，具有薄层电阻值低于第一布线220的薄层电阻值的金属构成区域a-a’中的第二布线221。从而，使得第二布线221的传播延迟小于第一布线220的传播延迟。在优选实施例2中，用铝作为第一布线220的材料，用铜作为第二布线221的材料。具有高薄层电阻值的材料和具有低薄层电阻值的材料的组合并不局限于铝和铜。

根据上述构造，由具有低薄层电阻值的金属构成的第二布线221位于区域a-a’中，因此可减小第一集成电路块210和第二集成电路块211之间的传播延迟。从而，可以满足半导体装置200所需的建立时间。在优选实施例2中，虽然描述了严格时间的集成电路块210和211之间的布线，但在延迟值需要减小的任何其它部分中也可采用相似的构造，并且在这种情况下也可获得相似的效果。

优选实施例3

图6示出设置在半导体装置300中的存储器宏单元310。存储器宏单元310包括多个用于保留数据的存储单元320。每个存储单元320包括多个存取晶体管330。在优选实施例3中，用于开启/关掉存取晶体管330的字线340和用于从存储单元320读取数据的位线350被看作是第二布线，同一布线层中的其它布线被看作是第一布线。随后，字线340和位线350(第二布线)由薄层电阻值低于其它布线(第一布线)的薄层电阻值的金属构成。

由于字线340通常具有长的布线长度，因此需要低电阻的布线作为字线340，以便在这种长布线中高速执行存取晶体管330的开/关控制。而且，位线350也通常具有长的布线长度，并且在这种长布线中连接到很多存储单元，以便数据可被高速读取。因此，用低电阻的布线作为位线350是必要的。如本优选实施例所述，通过减小字线340和位线350的电阻，可从存储器宏单元310中高速读取数据。

优选实施例4

在本发明的优选实施例4中，如图7所示，用于向半导体装置400的触发器410提供时钟信号的时钟布线420是第二布线，在同一布线层的其它布线是第一布线。之后，薄层电阻值低于同一布线层中的其它布线(第一布线)的薄层电阻值的金属构成时钟布线420(第二布线)，因此时钟信号的信号波形可陡峭地上升和下降。从而，可减小半导体装置的漏电。

优选实施例5

图8是本发明优选实施例5的半导体装置500的平面图。半导体装置500具有多层布线层，并且包括电源布线510和集成电路块520。

电源从半导体装置500的外部，通过IO焊盘(图8中未示出)，从电源布线510提供给集成电路块520。信号布线530也位于电源布线510所在的布线层中。在优选实施例5中，电源布线510构成第二布线，薄层电阻值低于其它信号布线530(第一布线)的薄层电阻值的金属构成电源布线510。在优选实施例5中，电源布线510即第二布线由铜构成，而信号布线530即第一布线由铝构成。

具有高薄层电阻值的材料和具有低薄层电阻值的材料的组合并不局限于铝和铜。

在优选实施例5中，上述构造中的电源布线510的电阻值被减小，即使有在集成电路块520的部分中大电流瞬时损耗这样的情况，也可以将电源布线510中的电压变化控制到小的程度，以稳定半导体装置500的操作。

优选实施例6

在优选实施例5中，描述了对集成电路块520供电的电源布线510。在本发明的优选实施例6中，集成电路块520用作设置在半导体装置中的模拟电路520，并且对模拟电路520供电的电源布线510被看作是第二布线。之后，薄层电阻值低于其它布线(第一布线)的薄层电阻值的金属构成电源布线510。

与数字电路一起设置在半导体装置中的模拟电路的电源与数字电路的电源是分开的，并且电源通过IO焊盘用线连接到模拟电路。这是因为通常期望，在数字电路的噪声可避免并且IO焊盘没有任何压降的这种方式下，对模拟电路的电源供电。

优选实施例7

在优选实施例1-6中对布线进行了描述，相似的描述可应用于触点。例如，通过用薄层电阻值高于图2中第二触点180的薄层电阻值的金属构成第一触点170，可以获得延迟。

优选实施例8

图9是根据本发明优选实施例8的包括多个布线层的半导体装置600的平面图。半导体装置600包括多层布线层。图9是从上面观测到的多个布线层中仅布线层610的平面图。如图9所示，布线层610包括作为第二布线的信号布线620和未电连接到扩散层的第一布线630。第一布线630被提供，使得在从上面观测布线层610时，布线层610整个面积中的每单位面积的布线面积比保持在规定值之内。通过提供第一布线630，在蚀刻中可均匀切割槽，并且可以控制制造变化，因此布线的面积比可保持在规定值之内。

常规地，根据电路分布的结构，在半导体装置中布线的粗糙状态或厚状态可能产生大的偏差。为了控制半导体装置制造时产生的结构变化(布线密度)，在优选实施例8中提供第一布线630。第一布线630由比用于信号布线620，即第二布线的材料更便宜的金属构成。因此，在优选实施例8中，由于布线层610由便宜的金属构成，所以可降低成本。

优选实施例9

图10A-10E分别示出了本发明优选实施例9的包括多个布线层的半导体装置700的制造方法。在该制造方法中，第一布线和第二布线作为半导体装置700任意平面上的布线层形成。首先，用于中间层连接的触点710和740形成在中间层绝缘膜701中，其中如图10A所示，该中间层绝缘膜701所在的层在构成第一布线和第二布线的布线层的下方。触点710形成在连接到第一布线的部分处。触点740形成在连接到第二布线的部分处。接下来，中间层绝缘膜701进一步形成在触点710和触点740所在的中间层绝缘膜701的上层，并且通过蚀刻或者类似工艺，第一槽720形成于位于上层的中间层绝缘膜701中。第一槽720的形状与第一布线730的布线图的形状对应。槽形部分分布在触点710的上侧以与触点710邻接，因此触点710暴露于第一槽720的底部。接下来，如图10B所示，第一槽720充满由铜构成的第一材料，因此形成第一布线730。第一布线730连接到触点710，从而与触点710邻接。

接下来，通过蚀刻或者类似工艺，第二槽750形成于中间层绝缘膜701中。第二槽750的形状与第二布线760的布线图的形状对应。槽形部分分布在触点740的上侧以与触点740邻接，从而触点740暴露于第二槽750的底部。接下来，如图10D所示，第二槽750充满由薄层电阻值高于铜的薄层电阻值的铝构成的第二材料，因此形成第二布线760。第二布线760连接到触点740，从而与触点740邻接。

最后，如图10E所示，平面化工艺或类似工艺可应用于其中提供有第一布线730和第二布线760的中间层绝缘膜701，此后，绝缘膜770进一步形成在中间层绝缘膜701的上侧。

根据上面提到的半导体装置的制造方法，具有不同薄层电阻值的第一布线730和第二布线760可形成在同一布线层中。因此，通过将金属改变为符合某一目的的布线，例如期望布线延迟可随意增加或减小地调节，可形成布线。因此，可获得期望的延迟值。

在优选实施例9中，用铜和铝作为第一布线和第二布线的金属，但是，也可以组合不同的金属。在优选实施例9中，对用于制造半导体装置中布线的方法进行了描述，这些描述也可应用于触点的制造方法。

优选实施例10

图11A-11C分别示出了本发明优选实施例10中描述的包括多个布线层的半导体装置800的制造方法。根据该制造方法，第一布线和第二布线在半导体装置800的任意平面上形成为布线层。首先，如图11A所示，由铜构成的第二材料喷洒在中间层绝缘膜801的上表面上，其中，中间层绝缘膜801所在的层在构成第一布线和第二布线的布线层的下方，因此形成第一布线810。

接下来，如图11B所示，由薄层电阻值高于铜的薄层电阻值的钨构成的第一材料喷洒在中间层绝缘膜801的上表面上，因此形成第二布线820。

最后，如图11C所示，绝缘材料喷洒在第一布线810和第二布线820所在的中间层绝缘膜801上，因此，形成使第一布线810和第二布线820彼此绝缘的绝缘膜830。

根据半导体装置的制造方法，具有不同薄层电阻值的第一布线810和第二布线820可形成在同一布线层中。因此，通过将金属改变为符合某一目的的布线，例如期望布线延迟可随意增加或减小地调节，可形成布线。因此，可获得期望的延迟值。

在优选实施例10中，用铜和钨作为第一布线和第二布线的金属，但是，也可以组合不同的金属。虽然在优选实施例10中，对半导体装置中的布线制造方法进行了描述，但这些描述也可应用于触点的制造方法。

优选实施例11

图12是在本发明优选实施例11的包括多个布线层的半导体装置中，在布线设备中实现的布线方法的流程图，其中在该布线设备中，在保持时间不满足的部分处的布线的材料可改变。如图12所示，首先，执行从半导体装置提取引起违反保持时间的部分的步骤900。其次，执行对消除相关部分中违反建立时间所需的、在布线任意部分中电阻值下降量进行计算的步骤910。最后，执行步骤920，即根据布线任意部分中电阻值下降量的计算结果，把构成布线任意部分的部件从具有高薄层电阻值的材料改变为具有低薄层电阻值的材料。

根据该布线方法，布线材料可改变的半导体装置在一个布线层中包括具有不同薄层电阻值的布线。根据上面提到的布线设备，可容易地改变在期望获得布线电阻的部分中的布线，而对其它布线的时间没有任何影响。

虽然对期望获得足够布线延迟的部分处的布线改变进行了描述，但是这些描述也可应用于把期望减小布线延迟的部分处的布线从具有高薄层电阻值布线改变为具有低薄层电阻值布线的布线设备。

尽管详细地描述了本发明的优选实施例，但可以理解，其中可进行各种修改，并且意图在所附权利要求中覆盖落入本发明精神和范围内的所有这些修改。

Claims

1、一种半导体装置，包括多层布线层，其中：

至少一个布线层包括第一布线和第二布线，并且所述第一布线和第二布线分别具有不同的薄层电阻值。

2、根据权利要求1所述的半导体装置，其中：

所述第一布线和第二布线由可连接到其它布线材料的材料构成。

3、根据权利要求1所述的半导体装置，进一步包括：

多个数据存储器，和

多个逻辑电路元件，其中：

所述第一布线的薄层电阻值大于所述第二布线的薄层电阻值；所述第一布线构成用于将所述数据存储器连接起来的信号线；并且至多三个所述逻辑电路元件连接到所述第一布线。

4、根据权利要求1所述的半导体装置，进一步包括分别具有扫描功能的多个数据存储器，其中：

所述第一布线的薄层电阻值大于所述第二布线的薄层电阻值；并且所述第一布线构成用于将所述数据存储器连接起来的扫描链布线。

5、根据权利要求1所述的半导体装置，进一步包括在正常操作中工作在不同时钟频率而在扫描模式中工作在相同频率的两个数据存储器，其中：

所述第一布线的薄层电阻值大于所述第二布线的薄层电阻值；并且所述第一布线构成用于将所述数据存储器连接起来的信号线。

6、根据权利要求1所述的半导体装置，进一步包括第一集成电路块和第二集成电路块，其中：

所述第二布线的薄层电阻值小于所述第一布线的薄层电阻值；并且所述第二布线构成用于将所述第一集成电路和第二集成电路连接起来的信号线。

7、根据权利要求1所述的半导体装置，进一步包括：

具有存取晶体管的存储单元；和

用于开启/关闭该存取晶体管的字线，其中：

所述第二布线的薄层电阻值小于所述第一布线的薄层电阻值；并且所述第二布线构成所述字线。

8、根据权利要求1所述的半导体装置，进一步包括：

用于保留数据的存储单元，和

连接到该存储单元的位线，其中：

所述第二布线的薄层电阻值小于所述第一布线的薄层电阻值；并且所述第二布线构成所述位线。

9、根据权利要求1所述的半导体装置，进一步包括时钟布线，其中：

所述第二布线的薄层电阻值小于所述第一布线的薄层电阻值；并且所述第二布线构成所述时钟布线。

10、根据权利要求1所述的半导体装置，进一步包括电源布线，其中：

所述第二布线的薄层电阻值小于所述第一布线的薄层电阻值；并且所述第二布线构成所述电源布线。

11、根据权利要求10所述的半导体装置，其中，所述电源布线是模拟电路的电源布线。

12、根据权利要求1所述的半导体装置，进一步包括扩散层，其中：

所述第一布线或者所述第二布线的部分或全部不连接到所述扩散层。

13、一种半导体装置，包括：

多层布线层，和

用于使反向的布线层连接起来的触点，其中：

所述触点包括第一触点和第二触点，并且所述第一触点和第二触点分别具有不同的薄层电阻值。

14、根据权利要求13所述的半导体装置，其中：

所述第一触点和第二触点由可连接到所述布线层的材料构成。

15、根据权利要求13所述的半导体装置，进一步包括：

多个数据存储器，和

多个逻辑电路元件，其中：

所述数据存储器通过信号线相连；所述第一触点的薄层电阻值大于所述第二触点的薄层电阻值；所述第一触点位于所述信号线上；并且至多三个所述逻辑电路元件连接到所述信号线。

16、根据权利要求13所述的半导体装置，进一步包括具有扫描功能的多个数据存储器，其中：

所述第一触点的薄层电阻值大于所述第二触点的薄层电阻值；并且所述第一触点构成用于使所述数据存储器连接起来的扫描链布线。

17、根据权利要求13所述的半导体装置，进一步包括在正常操作中工作在不同时钟频率而在扫描模式中工作在相同频率的两个数据存储器，其中：

所述第一触点的薄层电阻值大于所述第二触点的薄层电阻值；并且所述第一触点位于用于将所述数据存储器彼此连接起来的信号线上。

18、根据权利要求13所述的半导体装置，进一步包括第一集成电路块和第二集成电路块，其中：

所述第二触点的薄层电阻值小于所述第一触点的薄层电阻值；并且所述第二触点位于用于将所述第一集成电路和第二集成电路彼此连接起来的信号线上。

19、根据权利要求13所述的半导体装置，进一步包括时钟布线，其中：

所述第二触点的薄层电阻值小于所述第一触点的薄层电阻值；并且所述第二触点位于所述时钟布线上。

20、根据权利要求13所述的半导体装置，进一步包括电源布线，其中：

所述第二触点的薄层电阻值小于所述第一触点的薄层电阻值；并且所述第二触点位于所述电源布线上。

21、根据权利要求20所述的半导体装置，其中所述电源布线是模拟电路的电源布线。

22、根据权利要求13所述的半导体装置，进一步包括扩散层，其中：

所述第一触点或者所述第二触点的部分或全部不连接到所述扩散层。

23、一种制造半导体装置的方法，包括：

在中间层绝缘膜中形成第一槽，并在该第一槽中填充具有电导率的第一材料的步骤；和

在所述中间层绝缘膜中形成第二槽，并在该第二槽中填充具有所述电导率以及与所述第一材料的薄层电阻值不同的薄层电阻值的第二材料的步骤。

24、一种制造半导体装置的方法，包括：

沿着第一布图在平面上喷洒具有电导率的第一材料，从而形成由该第一材料制成的第一布图的步骤；

沿着第二布图在所述平面上喷洒具有所述电导率以及与所述第一材料的薄层电阻值不同的薄层电阻值的第二材料，从而形成由该第二材料制成的第二布图的步骤；和

在所述平面上喷洒绝缘材料，从而形成使所述第一布图和第二布图彼此绝缘的绝缘膜的步骤。

25、一种用于半导体装置的布线方法，包括：

在包括电子电路元件和连接到该电子电路元件的布线的半导体装置中，提取引起违反保持时间的部分的步骤；

计算消除所述部分中违反保持时间所需的、在布线任意部分中的电阻值的增加量的步骤；和

根据所述布线任意部分中的电阻值增加量的计算结果，把构成所述布线任意部分的部件从具有低电阻值的材料改变为具有高电阻值的材料的步骤。

26、一种用于半导体装置的布线方法，包括：

在包括电子电路元件和连接到该电子电路元件的布线的半导体装置中，提取引起违反建立时间的部分的步骤；

计算消除所述部分中违反建立时间所需的、在布线任意部分中的电阻值的下降量的步骤；和

根据所述布线任意部分中的电阻值下降量的计算结果，把构成所述布线任意部分的部件从具有高电阻值的材料改变为具有低电阻值的材料的步骤。