CN1236170A - 半导体装置及其设计方法 - Google Patents

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Abstract

本发明涉及具备通过接受激活信号而成为工作状态的读出放大器的半导体装置,其目的在于容易地将到读出放大器被激活为止的延迟时间设定为适当的时间。设置上述的读出放大器44。设置能形成延迟时间不同的多个传送路径并通过这些传送路径中的与选择信号对应的传送路径来传送激活信号的延迟电路50。设置对延迟电路50供给第1至第3选择信号的选择信号生成电路。设置将无定义模式之一分配给使选择信号生成电路适当地工作的模式的JTAG边界扫描测试电路。

Description

半导体装置及其设计方法
本发明涉及半导体装置及其设计方法，特别是涉及具备通过接受激活信号而成为工作状态的读出放大器的半导体装置及其设计方法。
迄今为止，已知有例如存储器IC(集成电路)那样的具备通过接受激活信号而成为工作状态的读出放大器的半导体装置。
图9示出表示上述现有的半导体装置具备的读出放大器10的周边结构的电路图。读出放大器10具备数据(Data)端子12和/数据(Data)端子14。分别将图中未示出的数据线和/数据线连接到数据端子12和/数据端子14上。数据线和/数据线是从具有被指定的地址的存储单元分别接受数据信号和/数据信号的供给的传输线。
读出放大器10还具备输出端子16和激活端子18。读出放大器10在将激活信号(读容许信号Read Enable Signal)供给激活端子18的情况下对加在数据端子和/数据端子之间的电压进行差分放大，从输出端子16输出。将通过以串联方式连接多个倒相电路而形成的延迟电路20连接到读出放大器10的激活端子18上。
图10(A)和(B)示出用于说明延迟电路20的工作的时序图。图10(A)示出半导体装置的内部电路供给延迟电路20的激活信号的变化。另一方面，图10(B)示出在图9中示出的节点A、即读出放大器10的激活端子18上呈现的电位的变化。
延迟电路20如图10(A)和(B)中所示，在预定的延迟时间T之后将半导体装置的内部电路发生的激活信号供给读出放大器10的激活端子18。因此，在半导体装置的内部电路使激活信号从低电平的信号变化到高电平的信号之后，在经过了预定的延迟时间T的时刻，读出放大器10开始信号的放大。
在半导体装置中，在指定了应使数据输出的存储单元的地址之后，从该存储单元发出的数据信号到达读出放大器10为止需要某种程度的时间。在现有的半导体装置中，在延迟电路20的延迟时间T与数据信号的传送时间一致的情况下，既能抑制读出放大器10的功耗，又能可靠地实现数据信号的放大功能。因此，希望以满足上述的条件的方式来形成延迟电路20。
如图9中所示，现有的半导体装置在应满足上述的要求的电路基板中具备预备的延迟电路22。而且，在激活读出放大器10的定时(timing)不是所希望的定时的情况下，即，在由延迟电路20产生的延迟时间T不是所希望的时间的情况下，采取变更用于形成铝布线或通孔的掩模、从而将传送激活信号的电路变更为预备的延迟电路22的措施。在现有的半导体装置中，通过用上述方法以尝试法的方式来变更电路结构，确保所希望的延迟时间T。
但是，按照上述现有的方法，在确定延迟电路的结构之前必须多次更换掩模、试验不同的电路。因此，上述现有的方法存在确定半导体装置的电路结构的阶段中要耗费很多的费用和时间的问题。
本发明是为了解决上述问题而完成的，其第1个目的在于，提供一种能容易地将读出放大器被激活为止的时间设定成适当的时间的半导体装置及其设计方法。
此外，本发明的第2个目的在于，提供一种具有能容易地变更读出放大器被激活为止的延迟时间的结构、并能容易地进行在读出放大器可靠地工作的状态下的工作检查的半导体装置。
与本发明的第1方面有关的半导体装置的特征在于，具备：
读出放大器，它通过接受激活信号而成为能进行信号放大的状态；
延迟单元，它能形成延迟时间不同的多个传送路径，通过上述多个传送路径中的与选择信号对应的传送路径来传送上述激活信号；
能生成多个上述选择信号的选择信号生成电路；以及
对应于预定指令使上述选择信号生成电路成为工作状态的JTAG边界扫描测试电路。
与本发明的第2方面有关的半导体装置的特征在于：上述读出放大器放大从存储单元输出的信号。
与本发明的第3方面有关的半导体装置的特征在于：上述选择信号生成电路具备接受供给上述JTAG边界扫描测试电路的信号输入端子的信号并生成预定位数的上述选择信号的寄存器。
与本发明的第4方面有关的半导体装置的设计方法是一种具备通过接受激活信号而成为能进行信号放大的状态的读出放大器的半导体装置的设计方法，其特征在于，具备下述步骤：
形成延迟单元的步骤，上述延迟单元能形成延迟时间不同的多个传送路径并通过上述多个传送路径中的与选择信号对应的传送路径来传送上述激活信号；
形成选择信号生成电路的步骤，上述选择信号生成电路能生成多个选择信号；
形成边界扫描测试电路的步骤，上述JTAG边界扫描测试电路对应于预定指令使上述选择信号生成电路成为工作状态；以及
确定最佳路径的步骤，通过对根据上述JTAG边界扫描测试电路的指令选择的上述传送路径进行评价来确定具有最佳的延迟时间的最佳传送路径。
与本发明的第5方面有关的半导体装置的设计方法的特征在于：上述延迟单元具备在利用上述延迟路径确定步骤确定了最佳传送路径之后进行所希望的电路处理以便始终通过上述最佳传送路径来传送上述激活信号的电路处理步骤。
与本发明的第6方面有关的半导体装置的设计方法的特征在于：上述读出放大器放大从存储单元输出的信号。
与本发明的第7方面有关的半导体装置的设计方法的特征在于：上述选择信号生成电路具备接受供给上述JTAG边界扫描测试电路的信号输入端子的信号并生成预定位数的上述选择信号的寄存器。
与本发明的第8方面有关的半导体装置的特征在于，具备：
读出放大器，它通过接受激活信号而成为能进行信号放大的状态；
延迟单元，它能形成延迟时间不同的多个传送路径，通过上述多个传送路径中的与指令信号对应的传送路径来传送上述激活信号；以及
指令信号生成电路，它将为了将具有最大的延迟时间的传送路径作为上述激活信号的传送路径而输出的预定的最大延迟指令信号与为了将任意的传送路径作为上述激活信号的传送路径而输出的任意的选择信号的逻辑和作为上述指令信号供给上述延迟单元。
与本发明的第9方面有关的半导体装置的特征在于：上述读出放大器放大从存储单元输出的信号。
与本发明的第10方面有关的半导体装置的特征在于：具备接受预定的信号并生成上述最大延迟指令信号的最大延迟指令信号生成电路。
与本发明的第11方面有关的半导体装置的特征在于，具备：
能生成多个选择信号的选择信号生成电路；以及
对应于预定指令使上述选择信号生成电路成为工作状态的JTAG边界扫描测试电路。
与本发明的第12方面有关的半导体装置的检查方法是本发明的第8至第11方面的任一方面所述的半导体装置的检查方法，其特征在于，具备下述步骤：
使上述指令信号生成电路输出上述最大延迟指令信号的最大延迟指令步骤；
在输出上述最大延迟指令信号的期间内检测从上述读出放大器输出的输出数据的数据检测步骤；以及
根据上述输出数据来判断上述半导体装置是否合格的是否合格判断步骤。
图1是本发明的实施例1的半导体装置的主要部分的电路图(之一)。
图2是本发明的实施例1的半导体装置的主要部分的电路图(之二)。
图3(A)和(C)是示出供给图1中示出的延迟电路的激活信号的波形的图。
图3(B)是示出在第1选择信号是高电平信号时在图1中示出的节点B上呈现的信号的波形的图。
图3(D)是示出在第1选择信号是低电平信号时在图1中示出的节点B上呈现的信号的波形的图。
图4是在确定本发明的实施例1的半导体装置的电路结构的阶段中进行的一系列的工序的流程图。
图5是本发明的实施例2的半导体装置的主要部分的电路图(之一)。
图6是本发明的实施例2的半导体装置的主要部分的电路图(之二)。
图7(A)是示出供给图6中示出的信号生成电路的时钟信号的波形的图。
图7(B)是示出为了使最大延迟指令信号成为高电平信号而供给图6中示出的信号生成电路的输入引脚的信号的波形的图。
图8是在以本发明的实施例2的半导体装置为对象的检查工序中进行的一系列的处理的流程图。
图9是现有的半导体装置具备的读出放大器10的周边的电路图。
图10(A)是示出半导体装置的内部电路供给延迟电路的激活信号的波形的图。
图10(B)是示出在图9中示出的节点A上呈现的电位的变化的图。
以下，参照附图说明本发明的实施例。此外，对于各图中共同的要素附以相同的符号，省略重复的说明。
实施例1
图1和图2示出本发明的实施例1的半导体装置的主要部分的电路图。本实施例的半导体装置是装在BGA(球状栅格阵列)封装体中的存储器IC。如图1中所示，本实施例的半导体装置具备多个存储单元30。将2条字线32、34和2条位线36、38连接到各个存储单元上。
半导体装置具备数据线40和/数据线42。分别从指定了地址的存储单元30将数据信号和/数据信号供给数据线40和/数据线42。将读出放大器44的不倒相输入端子46和倒相输入端子47连接到数据线40和/数据线42上。
读出放大器44具备输出端子48和激活端子49。读出放大器44通过在激活端子49上被供给高电平信号而成为激活状态、即工作状态，对供给数据端子46和/数据端子47的信号进行差分放大，从输出端子48输出。
将延迟电路50连接到读出放大器44的激活端子49上。延迟电路50具备第1至第3延迟单元52～56和2个倒相电路58、60。这3个单元52～56和2个倒相电路58、60以串联方式连接。从图中未示出的激活信号发生电路将激活信号(容许读出信号)供给设置在延迟电路50的输入一侧的端部的倒相器58。在半导体装置中，在应从存储单元读出数据的预定时期内将激活信号从低电平信号切换到高电平信号。
第1延迟单元52具备倒相电路60。将倒相器链62和传送线64并列地连接到倒相电路60上。倒相器链62由以串联方式连接的2n个倒相器构成。将倒相器链62和传送线64共同连接到多路转换器66上。
将与多路转换器66的输入端子接通的倒相电路68连接到第1延迟单元52上。如下面所述，将第1选择信号供给倒相电路68。在第1选择信号是高电平的情况下，多路转换器66将经过倒相器链62传送的信号输出到第2延迟单元，另一方面，在第1选择信号是低电平的情况下，多路转换器66将流过传送线64的信号输出到第2延迟单元。
第2延迟单元54具备倒相电路70、倒相器链72、传送线74和多路转换器76。倒相器链72由以串联方式连接的2m个倒相器构成。此外，将第2选择信号传送到多路转换器76上的倒相电路78被连接到第2延迟单元54上。第2延迟单元54根据第2选择信号的状态进行工作，将通过倒相器链72或传送线74的信号供给第3延迟单元。
第3延迟单元56具备倒相电路80、倒相器链82、传送线84和多路转换器86。倒相器链82由以串联方式连接的2k个倒相器构成。此外，将第3选择信号传送到多路转换器86上的倒相电路88被连接到第3延迟单元56上。第3延迟单元56根据第3选择信号的状态进行工作，将通过倒相器链82或传送线84的信号供给倒相器60。
本实施例的半导体装置具备图2中示出的第1至第3寄存器90～94。第1至第3寄存器90～94以串联方式连接。在每次将时钟信号输入到第1至第3寄存器90～94时，按第3寄存器94→第2寄存器92→第1寄存器90的顺序依次传送输入到第3寄存器94上的信号。在半导体装置中，分别将第1至第3寄存器90～94的输出信号作为上述的第1至第3选择信号供给倒相电路68、78、88，即第1至第3延迟单元52、54、56。
如图2中所示，本实施例的半导体装置具备JTAG边界扫描测试电路96。JTAG边界扫描测试电路96是IEEE1149.1a的附属装置，是以检测安装在处理器板上时的BGA封装体的焊接不良为主要目的的电路。
在JTAG边界扫描测试电路96上设有测试数据输入端子TDl98、测试时钟端子TCK100、测试模式选择端子TMS102、测试复位端子TRST104和测试数据输出端子TDO106。使上述的第3寄存器94的时钟输入端子和第1寄存器90的输出端子分别与上述的测试时钟端子TCK100和测试数据输出端子TD0106导通。此外，第3寄存器94的信号输入端子通过多路转换器107与上述的测试数据输入端子TDl98导通。
在JTAG边界扫描测试电路96中内置了指令译码器108和多路转换器110等的功能电路。介入到第3寄存器94的信号输入端子与测试数据输入端子TDl98之间的多路转换器107根据指令译码器108的指令，将输入到TDl98的测试数据供给第3寄存器94。
在JTAG边界扫描测试电路96中设有使用者能对内容自由地定义的无定义模式。在本实施例中，将JTAG边界扫描测试电路96的无定义模式之一分配给选择信号设定模式。如果在JTAG边界扫描测试电路96的指令设定中选择上述的选择信号设定模式，则利用指令译码器108使多路转换器107成为工作状态。
如果形成上述的状态，则能实现下述状态，即在每次将时钟信号输入到测试时钟端子TCK100上时，依次将从测试数据输入端子TDl98输入的测试数据向第3～第1寄存器94～90传送。因而，按照本实施例的半导体装置，通过用JTAG边界扫描测试电路96的指令设定来选择选择信号设定模式，能形成可任意地改变第1至第3选择信号的状态。
其次，参照图3，说明本实施例的半导体装置的工作。
图3(A)和(B)分别示出输入到延迟电路50的倒相电路58上的激活信号的波形和在第1选择信号是高电平信号时在上述图1中示出的节点B、即第1延迟单元52的输出端子上呈现的信号的波形。此外，图3(C)和(D)分别示出输入到延迟电路50的倒相电路58上的激活信号的波形和在第1选择信号是低电平信号时在上述图1中示出的节点B上呈现的信号的波形。
如上所述，在第1选择信号是高电平信号时，通过倒相器链62的信号到达第1延迟单元52的输出端子。此时，起因于该输出信号通过倒相器链62这个情况，如图3(A)和(B)中所示，在激活信号从低电平变化到高电平之后，节点B的电位从低电平变化到高电平为止，产生较长的延迟时间T1。
另一方面，在第1选择信号是低电平信号时，通过传送线64的信号到达第1延迟单元52的输出端子。此时，由于该输出信号不通过倒相器链62，故如图3(C)和(D)中所示，在激活信号从低电平变化到高电平之后，节点B的电位从低电平变化到高电平为止的延迟时间T2为较短的时间。
这样，按照本实施例的半导体装置，可将第1延迟单元52生成的延迟时间根据第1选择信号的值切换为2个阶段。同样，按照本实施例的半导体装置，根据第2选择信号的值和第3选择信号的值，可使第2延迟单元54产生的延迟时间和第3延迟单元56产生的延迟时间分别改变为2个阶段。因此，按照本实施例的半导体装置，通过适当地改变第1至第3选择信号的值，可容易地将延迟电路50产生的延迟时间切换为8个阶段。
在本实施例的半导体装置中，希望将延迟电路50产生的延迟时间设定成使读出放大器44在适当的时刻被激活。更具体地说，希望这样来设定，即，在半导体装置的工作中，在从存储单元30输出的数据信号到达读出放大器44的时刻读出放大器44被激活。
为了满足上述的要求，最好能容易地将延迟电路50产生的延迟时间变更为另一阶段。在这一方面，本实施例的半导体装置具有在容易地将提供给激活信号的延迟时间调整为最佳值方面有利的结构。以下，利用上述的优点，说明确定半导体装置的电路结构的方法。
图4示出确定本实施例的半导体装置的电路结构的方法的流程图。在确定半导体装置的电路结构的阶段进行图4中示出的一系列的工序。在图4中示出的一系列的工序中，首先进行步骤112的处理。
在步骤112中，利用JTAG边界扫描测试电路96进行将第1至第3选择信号设定为任意值的处理。如果进行本步骤112的处理，则在延迟电路50中生成对应于被设定的选择信号的组合的延迟时间。
在步骤114中，进行由上述步骤112的处理而被设定的延迟电路50的评价。在本步骤114中，如读出放大器44能可靠地读取从存储单元30输出的数据、而且半导体装置能高速地输出数据，则将延迟电路50判断为良好。
在步骤116中，判别是否已确定了最佳的延迟电路。其结果，在判别为还没有确定最佳的延迟电路的情况下，再次进行上述步骤112的处理。另一方面，在判别为已确定了最佳的延迟电路的情况下，下面进行步骤118的处理。
在步骤118中进行必要的电路处理，使得激活信号始终流过由上述步骤116确定的最佳的延迟电路。通过上述的处理，确定半导体装置的电路结构用的工序结束。以后，以实现以上所述那样而被确定的电路结构的方式来制造半导体装置。按照上述的处理，利用JTAG边界扫描测试电路的功能，能容易地将半导体装置的延迟电路的结构确定为最佳的结构。因此，按照本实施例的方法，可容易且廉价地制造高速工作、而且显示出优良的节电特性的半导体装置。
但是，在上述的实施例中，虽然在延迟电路50中使用了3个延迟单元52～56，但本发明不限定于此，可任意地确定延迟电路50中使用的延迟单元的数目。
在上述的实施例中，第1至第3延迟单元52～56相当于上述本发明的第1方面所述的「延迟单元」，第1至第3寄存器90～94相当于上述本发明的第1方面所述的「选择信号生成电路」。
此外，在上述的实施例中，形成第1至第3延迟单元52～56的步骤相当于上述本发明的第4方面所述的「形成延迟单元的步骤」，形成第1至第3寄存器90～94的步骤相当于上述本发明的第4方面所述的「形成选择信号生成电路的步骤」，形成JTAG边界扫描测试电路96的步骤相当于上述本发明的第4方面所述的「形成边界扫描测试电路的步骤」。
再者，在上述的实施例中，上述步骤112～116相当于上述本发明的第4方面所述的「确定最佳路径的步骤」，此外，上述步骤118相当于上述本发明的第5方面所述的「电路处理步骤」。
实施例2
其次，参照图5至图8，说明本发明的实施例2的半导体装置。
图5和图6示出本实施例的半导体装置的主要部分的电路图。此外，在图5和图6中，关于与上述图1或图2中示出的结构部分相同的部分，附以相同的符号，省略或简化其说明。
如图5中所示，本实施例的半导体装置具备延迟电路120。延迟电路120通过将2个倒相电路58、60与第1和第2延迟单元52、54以串联方式连接来实现。此外，分别将倒相电路68、78连接到第1和第2延迟单元52、54上。
将半导体装置产生的激活信号供给配置在延迟电路120的输入侧端部的倒相电路58上。另一方面，将配置在延迟电路120的输出侧端部的倒相电路60连接到读出放大器44上。按照上述的结构，通过使经由倒相电路68、78供给第1和第2延迟单元52、54的指令信号变化，能以4种方式使激活信号的延迟时间变化。
在本实施例的半导体装置中，分别将“或”电路122、124连接到倒相电路68、78上。将最大延迟指令信号Maxdelay和第1选择信号供给“或”电路122。另一方面，将最大延迟指令信号Maxdelay和第2选择信号供给“或”电路124。
图6示出生成最大延迟指令信号Maxdelay的信号生成电路126。将由图6中示出的信号生成电路126生成的最大延迟指令信号Maxdelay供给上述的2个“或”电路122、124。信号生成电路126具备第1至第4寄存器128～134。将半导体装置的输入引脚连接到第1寄存器128上。第1至第4寄存器128～134与半导体装置的时钟信号同步地依次传送从输入引脚输入的信号。
图7(A)和(B)分别示出半导体装置的时钟信号的波形和为了使最大延迟指令信号Maxdelay成为高电平而输入到输入引脚上的信号的波形。如图7(A)和(B)中所示，在打算使Maxdelay成为高电平信号的情况下，对输入引脚供给在时钟信号的每一周期中高·低电平倒相的信号。
上述图6中示出的第1至第4寄存器128～134检测出时钟信号的上升沿，分别从输入引脚或前一级的寄存器取入信号。因而，如果对于输入引脚供给上述图7(B)中所示的信号，则第1至第4寄存器128～134中交替地锁存高电平信号和低电平信号。
在上述图6中示出的信号生成电路126中，将第1和第2寄存器128、130的输出信号供给“异”电路(Ex-OR电路)136。同样，将第3和第4寄存器132、134的输出信号供给Ex-OR电路138。此外，将Ex-OR电路136、138的输出信号都供给“与”(AND)电路140。
在第1至第4寄存器128～134中交替地锁存高电平信号和低电平信号的情况下，Ex-OR电路136、138的输出信号都成为高电平信号。因而，此时AND电路140的输出信号、即，最大延迟指令信号Maxdelay成为高电平信号。另一方面，如果停止对于输入引脚的上述图7(B)中所示的信号的输入，则形成相邻的2个寄存器中锁存相同的电平的信号的状态。此时，从AND电路输出的Maxdelay信号成为低电平信号。这样，按照本实施例的半导体装置，根据是否在信号生成电路126的输入引脚上供给图7(B)中所示的信号，可将最大延迟指令信号Maxdelay设定为高电平信号或低电平信号。
在本实施例的半导体装置中，在最大延迟指令信号Maxdelay为高电平信号的情况下，第1延迟单元52将通过倒相器链62的信号供给下一级的电路。同样，此时第2延迟单元54将通过倒相器链72的信号供给下一级的电路。因而，在最大延迟指令信号Maxdelay为高电平信号的情况下，延迟电路120与第1和第2选择信号的状态无关，始终产生最大的延迟时间。
在本实施例的半导体装置中，如果将延迟电路120的延迟时间设定为最大，则能可靠地避免不适当地在早期使读出放大器44激活。因而，如果将延迟电路120的延迟时间设定为最大，则能形成读出放大器44可靠地放大由各个存储单元供给的数据信号和/数据信号的状态。
与实施例1的情况相同，希望在读出放大器44能可靠地放大从各个存储单元输出的信号的范围内，尽可能缩短半导体装置的延迟电路120生成的延迟时间。如果按照本实施例的半导体装置，则通过适当地设定第1选择信号和第2选择信号，能容易地满足上述的要求。
另一方面，在半导体装置中，为了正确地检查存储单元的状态，希望在读出放大器44可靠地放大存储单元的信号的情况下进行该检查。如果按照本实施例的半导体装置，则通过使最大延迟指令信号Maxdelay成为高电平信号，能容易地满足上述的要求。因此，如果按照本实施例的半导体装置，则能一同实现容易设定最佳的延迟时间的功能和在正确地进行存储单元的检查方面容易形成适当的状态的功能。
以下，说明利用本实施例的半导体装置具备的优点来检查半导体装置是否合格的方法。
图8示出在本实施例的半导体装置的检查工序中进行的一系列的处理的流程图。图8中示出的一系列的处理是在半导体装置的制造工序中为了检查存储单元的状态而进行的。在图8中示出的一系列的处理中，首先进行步骤142的处理。
在步骤142中，进行使最大延迟指令信号Maxdelay成为高电平信号的处理，具体地说，对信号生成电路126的输入引脚输入上述图7(B)中示出的信号的处理。
在步骤144中，进行从读出放大器44输出的的数据信号的读出检查。
在步骤146中，根据在上述的步骤144中读出的数据信号是否适当，来判定对应的存储单元的是否合格。通过上述的处理，对1个存储单元的检查结束。以后，通过重复进行上述步骤144、146的处理，能容易且正确地实现以全部存储单元为对象的检查。
此外，如上所述，本实施例的半导体装置具备通过适当地变更第1和第2选择信号能容易地变更延迟电路120的延迟时间的功能。因而，按照本实施例的半导体装置，能在确定电路结构的阶段中廉价地且在短时间内确定最佳的电路结构。
在上述的实施例中，没有在半导体装置中内置JTAG边界扫描测试电路，但本发明不限定于此，也可在将半导体装置装在BGA封装体中的情况下在半导体装置中内置JTAG边界扫描测试电路。
此外，在上述的实施例中，第1和第2延迟单元52、54相当于上述本发明的第8方面所述的「延迟单元」，“或”电路122、124相当于上述本发明的第8方面所述的「指令信号生成电路」。
此外，在上述的实施例中，信号生成电路126相当于上述本发明的第10方面所述的「最大延迟指令信号生成电路」。
此外，在上述的实施例中，上述步骤142相当于上述本发明的第12方面所述的「最大延迟指令步骤」，上述步骤144相当于上述本发明的第12方面所述的「数据检测步骤」，上述步骤146相当于上述本发明的第12方面所述的「是否合格判断步骤」。
由于本发明如以上说明那样来构成，故具有以下所示的效果。
按照本发明的第1、2、4、5和6方面所述，在确定半导体装置的电路结构的阶段中，利用JTAG边界扫描测试电路的功能，能容易确定最佳的延迟电路结构。
按照本发明的第3和7方面所述，利用JTAG边界扫描测试电路的输入端子，能容易地生成预定位数的选择信号，即，能容易地变更延迟电路的结构。
按照本发明的第8至10方面所述，在实现能容易确定最佳的延迟电路结构的功能的同时，能一同实现在正确地进行存储单元的检查方面容易形成适当的状态的功能。
按照本发明的第11方面所述，利用JTAG边界扫描测试电路的功能，在确定半导体电路的电路结构的阶段中，能容易确定最佳的延迟电路结构。
按照本发明的第12方面所述，利用本发明的第8至11方面所述半导体装置具备的优点，能容易检查读出放大器的前一级的状态。

Claims (12)

1．一种半导体装置，其特征在于，具备：
读出放大器，它通过接受激活信号而成为能进行信号放大的状态；
延迟单元，它能形成延迟时间不同的多个传送路径，通过上述多个传送路径中的与选择信号对应的传送路径来传送上述激活信号；
能生成多个上述选择信号的选择信号生成电路；以及
对应于预定指令使上述选择信号生成电路成为工作状态的JTAG边界扫描测试电路。
2．如权利要求1所述的半导体装置，其特征在于：
上述读出放大器放大从存储单元输出的信号。
3．如权利要求1或2所述的半导体装置，其特征在于：
上述选择信号生成电路具备接受供给上述JTAG边界扫描测试电路的信号输入端子的信号并生成预定位数的上述选择信号的寄存器。
4．一种半导体装置的设计方法，该方法是一种具备通过接受激活信号而成为能进行信号放大的状态的读出放大器的半导体装置的设计方法，其特征在于，具备下述步骤：
形成延迟单元的步骤，上述延迟单元能形成延迟时间不同的多个传送路径并通过上述多个传送路径中的与选择信号对应的传送路径来传送上述激活信号；
形成选择信号生成电路的步骤，上述选择信号生成电路能生成多个选择信号；
形成JTAG边界扫描测试电路的步骤，上述JTAG边界扫描测试电路对应于预定指令使上述选择信号生成电路成为工作状态；以及
确定最佳路径的步骤，通过对根据上述JTAG边界扫描测试电路的指令选择的上述传送路径进行评价来确定具有最佳的延迟时间的最佳传送路径。
5．如权利要求4所述的半导体装置的设计方法，其特征在于：
上述延迟单元具备在利用上述最佳路径确定步骤确定了最佳传送路径之后进行所希望的电路处理以便始终通过上述最佳传送路径来传送上述激活信号的电路处理步骤。
6．如权利要求4或5所述的半导体装置的设计方法，其特征在于：
上述读出放大器放大从存储单元输出的信号。
7．如权利要求4或5所述的半导体装置的设计方法，其特征在于：
上述选择信号生成电路具备接受供给上述JTAG边界扫描测试电路的信号输入端子的信号并生成预定位数的上述选择信号的寄存器。
8．一种半导体装置，其特征在于，具备：
读出放大器，它通过接受激活信号而成为能进行信号放大的状态；
延迟单元，它能形成延迟时间不同的多个传送路径，通过上述多个传送路径中的与指令信号对应的传送路径来传送上述激活信号；以及
指令信号生成电路，它将为了将具有最大的延迟时间的传送路径作为上述激活信号的传送路径而输出的预定的最大延迟指令信号与为了将任意的传送路径作为上述激活信号的传送路径而输出的任意的选择信号的逻辑和作为上述指令信号供给上述延迟单元。
9．如权利要求8所述的半导体装置，其特征在于：
上述读出放大器放大从存储单元输出的信号。
10．如权利要求8或9所述的半导体装置，其特征在于：
具备接受预定的信号并生成上述最大延迟指令信号的最大延迟指令信号生成电路。
11．如权利要求10所述的半导体装置，其特征在于，具备：
能生成多个选择信号的选择信号生成电路；以及
对应于预定指令使上述选择信号生成电路成为工作状态的JTAG边界扫描测试电路。
12．一种半导体装置的检查方法，该方法是权利要求8或9所述的半导体装置的检查方法，其特征在于，具备下述步骤：
使上述指令信号生成电路输出上述最大延迟指令信号的最大延迟指令步骤；
在输出上述最大延迟指令信号的期间内检测从上述读出放大器输出的输出数据的数据检测步骤；以及
根据上述输出数据来判断上述半导体装置是否合格的是否合格判断步骤。
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