經濟部智慧財產局員工消費合作社印製 4 497 44 Λ7 Α7 Β7五、發明説明（ι ) [發明所屬之技術領域] 本發明有闞於半導體装置及其設計方法，尤其有關於具 備有經由接受活性信號藉以變成動作狀態之感測放大器之 半導體装置及其設計方法。 [習知之技術] 習知之半導體裝置，例如記憶器1C*具備有經由接受活 性化信號藉Μ變成動作狀態之感測放大器。 圖9是電路圖，用來表示上述之習知之半導體裝置所具 備之感測放大器10之周邊構造。該感測放大器10具備有 Data端子12，和/ Data端子14。在Data端子12和/Data端子 14分別連接有圈中未顯示之Data線和/ Data線。Data線和 /Data線是電信號傳輸線，分別用來接受從具有指定之位 址之記憶單位供給之Data信號和/ Data信號。 感測放大器1 0更具備有輸出端子1 6和活性化端子1 8。在 活性化端子18被供給有活性化信號（Read Enable Signal) 之情況時，施加在Data端子和/Data端子之間之電壓被差 動放大，然後從輸出端子16輸出。在感測放大器10之活性 化端子18連接有延遲電路20，該延遲電路20由串聯連接之 多個反相器電路所彤成。 圖10(A)和（Β)是時序圖，用來說明延遲電路20之動作。 圖10(A)表示半導體裝置之内部電路之供給到延遲電路20 之活性化信號之變化。另外一方面•圖10(B)表示出現在 圏9所示之節點A，亦即，感測放大器10之活性化端子18之 電位之變化。 本紙張尺度適用中國國家標準（CNS ) A4規格（2]0X297公釐） (請先閱讀背面之注意事項再填寫本頁) 449744 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（2 ) 延遲電路20如圖10(A)和（B)所示·用來使半導體装置之 内部電路所產生之活性化信號在經過指定之延遲時間T之 後，供給到感測放大器10之活性化端子18。因此，在半専 體装置之内部電路使活性化信號從低位準信號變化成為高 位準信號之後*該感測放大器10在經過指定之延遲時間T 之時刻，開始進行信號之放大。 在半導體裝置，於所欲輸出資料之記憶單元之位址被指 定之後，從該記憶單元發出之Data信號，到達感測放大器 10需要某種程度之時間。在習知之半導體裝置中，當延遲 電路20之延遲時間T與Data信號之傳輸時間一致之倩況時 •可Μ抑制感测放大器10之消耗電力，藉以確實的實現 Data信號之放大功能。因此，延遲電路20最好形成能夠滿 足上述之條件。 習知之半導體装置如圖9所示，在所欲滿足上述要求之 電路基板中具備有預備之延遲電路22。在感測放大器10之 被活性化之時序不是所希望之時序之情況時，亦即，在延 遲電路20之延遲時間T不是所希望之時間之情況時，所採 取之對策是變更用Μ形成鋁配線和穿通孔之罩幕，藉Μ將 傳輸活性信號之電路變更成為預備之延遲電路22。在習知 之半導體裝置中*利用上述之試誤方法用來變更電路構造 ，藉以確保所希望之延遲時間Τ。 [發明所欲解決之問題] 但是，依照上述之習知之方法時，在完成決定延遲電路 之構造之前，需要更換数次之罩幕，試作不同之電路。因 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家樣準（CNS ) Α4規格（210Χ297公釐） 5 4497 44 A7 B7 經濟部智慧財產局S工消f合作杜印製 五、發明説明（ 3 ) 1 1 此 1 上 逑 之 習 知 技 術 之 方 法 1 在 半 導 體 裝 置 之 電 路 構 造 之 1 1 決 定 階 段 t 要 消 耗 很 多 之 費 用 和 時 間 為 其 間 題 〇 1 本 發 明 用 來 解 決 上 述 之 問 題 9 其 第 1目的是提供半導體 請 » 先 1 装 置 及 其 設 計 方 法 s 可 Μ 很 容 易 感 測 放 大 器 之 活 性 化 之 閲 讀 1 延 遲 時 間 設 定 在 適 當 之 時 間 〇 之 1 注 i 另 外 本 發 明 之 第 2目的是提供半導體裝置 所具有之 意 言 I 項 I 構 造 可 以 很 容 易 變 更 感 測 放 大 器 之 活 性 化 之 延 遲 時 間 和 再 填 1 可 Μ 在 感 測 放 大 器 確 實 動 作 之 狀 態 很 容 易 的 實 行 動 作 m 査0 寫 本 裝 頁 1 [解決問題之手段] 1 I 本 發 明 之 申 請 專 利 範 圍 第 1項是- -種半導體裝置 其特 1 1 1 徵 是 具 備 有 1 1 感 測 放 大 器 經 由 接 受 活 性 化 信 號 形 成 可 >λ 進 行 信 成 放 訂 1 大 之 狀 態 i | 延 遲 單 位 可 Η 形 成 延 遲 時 間 互 不 相 同 之 多 個 傳 輸 路 徑 1 I 經 由 上 述 多 傾 傳 輸 路 徑 中 之 與 選 擇 信 號 m 應 之 傳 輸 路 徑 1 1 r 用 來 傳 輸 上 述 之 活 性 化 信 號 1 選 擇 信 號 產 生 電 路 用 來 產 生 和 獲 得 多 個 上 述 之 選 擇 信 '1 號 « 和 1 I JTAG 邊 界 掃 描 測 試 電 路 t 用 來 使 與 指 定 指 令 對 gtg 應 之 上 述 i 1 選 擇 信 號 產 生 電 路 成 為 動 作 狀 態 〇 I 1 本 發 明 之 串 請 專 利 範 圍 第 2項之半専體裝置之特激是使 1 1 上 述 之 感 測 放 大 器 用 來 對 輸 出 0 記 憶 單 元 之 信 號 進 行 放 大。 1 1 本 發 明 之 申 請 專 利 範 圍 第 3項之半導體裝置之特徵是使 1 1 上 述 之 選 擇 信 號 產 生 電 路 具 備 有 暫 存 器 用 來 接 受 供 給 至 上 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（2【〇X297公釐） 1 4 4 9 7 4 4 at B7 經濟部智慧財產局員工消賫合作杜印製 五、發明説明 ( 4 ) J 1 述 之 JTAG 邊 界 掃 描 測 試 電 路 之 信 號 輸 入 端 子 之 信 5K ， 藉 以 1 1 產 生 指 定 位 元 數 之 上 述 之 選 擇 信 號 0 1 1 本 發 明 之 甲 請 專 利 範 圍 第 4項是- -種半導體裝置之設計 請 1 先 1 方 法 1 該 半 導 wga 體 装 置 具 備 有 感 測 放 大 器 經 由 接 受 活 性 化 聞 讀 1 信 號 形 成 可 Μ 進 行 信 m 放 大 之 狀 態 ， 該 設 計 方 法 之 特 m 是 面 之 1 注 I 所 包 含 之 步 驟 有 意 事 1 項 I 延 遲 單 位 形 成 步 驟 可 Η 用 來 形 成 延 遲 單 位 藉 以 肜 成 延 再 填 遲 時 間 互 不 相 同 之 多 個 傳 輸 路 徑 m 由 與 上 述 多 jm m 傳 輪 路 寫 本 頁 裝 | 徑 中 之 與 選 擇 信 號 對 應 之 傳 輸 路 徑 用 來 傳 輸 上 述 之 活 性 1 1 化 信 號 I 1 I 選 擇 信 號 產 生 電 路 形 成 步 驟 用 來 形 成 選 擇 信 號 產 生 電 1 i 訂 ! 路 藉 Μ 產 生 和 獲 得 多 個 選 擇 信 號 邊 界 掃 描 測 試 電 路 形 成 步 m 用 來 形 成 JTAG 邊 界 掃 描 測 1 I 試 電 路 藉 Μ 使 與 指 定 指 令 對 應 之 上 述 選 擇 信 號 產 生 電 路 1 I 成 為 動 作 狀 態 和 1 1 t.水 最 佳 路 徑 決 定 步 m > 經 由 評 估 依 眧 上 述 之 JTAG 邊 界 掃 描 I 測 試 電 路 之 指 今 所 選 擇 之 上 述 傳 輸 路 徑 > 用 來 決 定 具 有 最 1 Ί 佳 之 延 遲 時 間 之 最 佳 傳 輸 路 徑 〇 [ 1 本 發 明 之 請 專 利 範 圍 第 5項之半導體裝置之設計方法 [ I 之 特 激 是 具 備 有 電 路 處 理 步 驟 r 在 利 用 上 述 之 最 佳 路 徑 決 1 1 定 步 驟 決 定 最 佳 傅 輸 路 徑 之 後 用 來 實 行 所 希 望 之 電 路 處 1 1 理 1 藉 以 使 上 述 之 延 遲 單 位 經 常 經 由 上 述 之 最 佳 傳 輸 路 徑 1 1 傳 輪 上 述 之 活 性 化 信 號 0 1 I 本 發 明 之 甲 請 專 利 範 圃 第 6頊之半導體装置之設計方法 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（2〗0X 297公釐） 4 4 9 7 4 4 A7 B7 五、發明説明（5 ) 之特徴是上述之感測放大器用來對輸出自記憶單元之信號 進行放大。 本發明之申請專利範圍第7項之半導體裝置之設計方法 之特激是上述之選擇信號產生電路具備有暫存器*用來接 受供給至上述之JTAG邊界掃描測試電路之信號輸入端子之 信號，藉以產生指定位元數之上述之選擇信號。 本發明之申請專利範圍第8項是一種半導體装置*其特 徵是具備有： 感測放大器，經由接受活性化信號形成可以進行信號放 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 大之狀態； 延遅單位 ，經由上述 ，用來傳輪 指令信號 之選擇信號 單位，該指 之傳輪路徑 ，該任意之 信號之傳輸 本發明之 述之感測放 本發明之 備有最大延 產生上述之 ，可Μ彤成延遲 多個傳輸路徑中 上逑之活性化信 產生電路，以指 之遵輯和作為上 定之最大延遲指 作為上述活性化 選擇信號是Κ任 路徑所輸出之信號 時間互不相同之多個傳輪路徑 之與指令信號對應之傳輸路徑 號；和 定之最大延遲指令信號和任意 述之指令信號將其供給到延遲 令信號是以具有最大延遲時間 信號之傳輸路徑所輸出之信號 意之傳輸路徑作為上述活性化 申請專利範園第9項之半導體裝置之特徴是上 大器用來對輸出 申請專利範圍第 遲指令信號產生 最大延遲指令信 自記憶單元之倍號進行放大。 10項之半導體装置之特激是具 電路用來接受指定之信號藉W 號。 8 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 449744 經 部 智 慧 財 產 局 1 X 消 費 合 杜 印 製 Α7 Β7 五、發明説明 ( 6 ) 1 1 本 發 明 之 甲 請 專 利 範 圍 第 11 項 之 半 導 體 装 置 之 特 徴 是 具 1 1 備 有 * 1 | 選 擇 信 號 產 生 電 路 > 用 來 產 生 和 獲 得 多 個 選 擇 信 號 和 請 1 先 1 JTAG 邊 界 掃 描 測 試 電 路 9 用 來 使 與 指 定 指 今 對 應 之 上 述 閱 讀 1 選 擇 信 號 產 生 罨 路 成 為 動 作 狀 態 〇 之 1 注 I 本 發 明 之 申 請 專 利 範 圍 第 1 2 項 之 半 m 體 裝 置 之 檢 査 方 法 意 事 1 是 用 來 檢 査 讅 專 利 範 圍 第 δ至1 1項之任何- -項之半導體 項 再 1 4 裝 裝 置 之 檢 查 方 法 其 特 m 是 具 備 有 本 頁 I 最 大 延 遲 指 令 步 驟 用 來 對 上 述 之 指 令 信 號 產 生 電 路 輸 -1_- 1 i 出 上 述 之 最 大 延 遲 指 令 信 號 1 ! =Λ 貝 料 檢 測 步 驟 在 上 述 之 最 大 延 遲 指 令 信 號 被 輸 出 之 期 1 ! 間 用 來 檢 測 從 上 逑 之 感 測 放 大 器 輸 出 之 輸 出 資 料 和 訂 1 是 否 良 好 判 斷 步 驟 根 據 上 述 之 輸 出 資 料 用 來 判 斷 上 述 1 ! 之 半 m 體 装 置 是 否 良 好 〇 1 1 I [發明之簧施形態] 1 1 1 下 面 將 參 照 附 圓 用 來 說 明 本 發 明 之 簧 施 形 態 〇 另 外 在 各 個 圖 中 於 其 相 同 之 元 件 附 加 相 同 之 付 號 而 其 重 複 之 說 明 1 '1 則 加 Μ 省 略 0 1 I 實 施 形 態 1 . 1 1 I 圖 1和圖2 表 示 本 發 明 之 effp 施 形 態 1之半導體裝置之主要 1 1 部 份 之 電 路 圖 0 本 實 施 形 態 之 半 導 體 裝 置 是 被 收 納 在 BG A ( 1 1 球 格 子 陣 列 )封装之記憶器1C »如圖1 所 示 本 實 施 形 態 之 1 1 半 導 體 裝 置 具 備 有 多 個 之 記 憶 m 元 30 〇 在 各 個 記 憶 單 元 連 1 I 接 有 2根之字猓32 、34和2根 之 位 元 線 36 38 1 1 1 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ^ 4 497 44 A7 經濟部智慧財產局員工消費合作社印製 B7五、發明説明（7 ) 該半導體装置具備有Data線40和/Data線42。在Data線 40和/ Data線42分別被供給有來自位址被指定之記憶里元 30之Data信號和/ Data信號。Data線40和/Data線42分別連 接至感測放大器44之非反相輸入端子46和反相輪入端子47。 感測放大器44具備有輸出端子48和活性化端子49。該感 測放大器44經由其活性化端子被供給高位準信號用來形成 活性狀態，亦即，變成動作狀態，用來對供給至Data端子 46和/ Data端子48之信號進行差動放大，然後從_出端子 48輸出。 在感測放大器44之活性化端子49連接有延遲電路50。該 延遲電路50具有有第1至第3延遲單位52〜56，和2涸之反 相器電路58、60。該3個單位52〜56和2個之反相器電路5S 、60形成串聯連接。來自圖中未顯示之活性化信號產生電 路之活性化信號（Read Enable信號）供給到被設於延遲電 路50之輸入側端部之反相器58。半導體装置中之活性化信 號*在所欲從記憶單元讀出資料之指定期間，從低位準信 號被變換成為高位準信號。 第1延遲單位52具備有反相器電路60。在反相器電路60 並聯連接有反相器辣62和傳送線64。反相器辣62由串聯連. 接之2η個反相器構成。反相器辣62和傳送線64均連接到多 工器66。 在第1延遲單位52經由多工器66之_入端子埋接有反相 器電路68。在反相器電路68被供給有如後面所述之第1選 擇信號。該多工器66在第1選擇信號為高位準信號之情況 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ~ i U ~ ^^衣 訂 (請先閱讀背面之注意事項再填寫本頁) 149744
”化修正I 補忠 HB7 五、發明說明（8 ) 時，將在反相器鍊62傳送之信號輸出到第2延遲單位’另 外一方面，在第1選擇信號爲低位準信號之情況時’就將 在傳送線64流動之信號輸出到第2延遲單位。 該第2延遲單位54具備有反相器電路70,反相器鍊72’ 傳送線7 4和多工器7 6。反相器鍊7 2由串聯連接之2 m個 反相器構成。另外，在第2延遲單位54連接有反相器電路 78用以將第2選擇信號傳送到多工器76。第2延遲單位 54依照第2選擇信號之狀態進行動作，用來將通過反相器 鍊7 2或傳送線7 4之信號供給到第3延遲單位。 該第3延遲單位56具備有反相器電路80、反相器鍊82, 傳送線84和多工器86。反相器鍊82由串聯連接之2k個 反相器構成。另外，在第3延遲單位56連接有反相器電路 88用來將第3選擇信號傳送到多工器86。第3延遲單位 56依照第3選擇信號之狀態進行動作，用來將通過反相器 鍊82或傳送線84之信號供給到反相器鍊60。 本實施形態之半導體裝置具備有如圖2所示之第1至第 3暫存器90〜9 4。第1至第3暫存器90〜94形成串聯連接。 被輸入到第3暫存器94之信號，當每次有時鐘信號輸入到 第1至第3暫存器90〜94時，就以第3暫存器94—第2 暫存器92—第1暫存器90之順序，順序的傳送。在半導 體裝置’以第1至第3暫存器90〜92之輸出信號分別作爲 上述之第1至第3選擇信號的供給到反相器電路68、78、 88 ’亦即供給到第1至第3延遲單位52、54、56。 本實施形態之半導體裝置如圖2所示，具備有〗TAG邊界 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閲讀背面之注意事項再填窝本頁) -- -----訂--------* 線· 經濟部智慧財產局員Η消費合作社印製 11修正頁 經濟部智慧財產局員工消費合作社印製 497 44 A7 __B7_ 五、發明説明（9 ) 掃描测試電路96。該JTAG邊界掃描測試電路96是IEEE U49.la之副設備，此種電路之主要目的是當安裝在處理 機板上時用來檢測BGA封装之銲接不良ύ 在JTAG邊界掃描測試電路96設有測試賣料輸人端子 TDI98，測試時鐘端子TCK100，測試模態選擇端子TMS102 ，測試重設端子TRST104，和測試資料輸出端子TD0]06° 上述之第3暫存器9 4之時鐘输人端子和第1暫存器90之输出 端子分別與上述之測試時鐘端子TCK100或測試資科輸出端 子106導通。另外，第3暫存器94之信號輪入端子經由多工 器107形成與上述之測試資料輸入端子TDI9 8導通。 在JTAG邊界掃描測試電路96内藏有指令解碼器10 8和多 工器H0等之功能電路。存在於第3暫存器94之信號輸入端 子和測試資料輸人端子TD 198之間之多工器107，依照指令 解碼器108之指令*用來將被輸人至TDI98之潮試賣料供姶 到第3暫存器9 4。 在J TAG逄界掃描測試電路96設有由使用者對内容自由定 義所獲得之無定義模態在本實施形態中，JTAG邊界掃描 測試電路96之無定義模態之一是分配在選擇信號設定模態 。在JTAG邊界掃描測試電路96之指令設定時，當選擇上述 之選擇信號設定模態時•利用指令解碼器1〇8用來使多工 器107成為動作狀態。 當形成上述之狀態，在每次將時繽信號輸入到測試時鐘 端子TCK100時，從測試寅料輸人填iTDI98_人測試資料依 照順序朝向第3〜第1暫存器94〜90傳送。因此，依照本實 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公— 一 12 〜 I.--------餐------1T------t (請先鬩讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ^44974^ A7 B7 五、發明説明（l〇 ) 施形態之半導體装置時*利用JTAG邊界掃描電路96之指令 設定用來選擇該選擇信號設定模態*藉K任意變更第1至 第3選擇信號。 下面將參照圖3用來說明本實施形態之半導體裝置之動 作。 圖3 ( A >和（B )分別表示輸入到延遲電路5 0之反相器電路 58之活性化信號之波形，和在第1選擇信號為高位準信號 之情況時出現在上述之圖1所示之節點Μ亦即第1延遲單 位52之輸出端子）之信號之波形。另外，画3(C)和（D)分別 表示輸人到延遅電路50之反相器電路58之活性化信號之波 形，和在第1選擇信號為低位準信號之情況時，出現在上 述之圖1所示之節點Β之信號之波形。 如上所示，當第1選擇信號為高位準信號之情況時|通 過反相器辣62之信號到達第1延遲單位之52之輸出端子。 在這種情況，該輸出信號通過反相器鍊62之原因如圖3(A) 、（Β)所示，在活性化信號從低位準變成高位準之後，節 點Β之電位從低位準變成高位準會產生較長之延遲時間ΤΙ。 另外一方面，在第1選擇信號為低位準信號之情況時， 通過傳送線64之信號到達第1延遲單位52之輸出端子。在 這種情況，該輸出信號不能通過反相器辣62其原因如圖 3 iC)、（D)所示，在活性化信號從低位準變成高位準後， 酣點B之電位從低位準變高位準之延遲時間T2變成為較短 之時間。 依照此種方式之本實施形態之半導體装置時，坷以根據 本紙張尺度適用中國國家標準<(_CNS ) A4規格（2lO'X 297公釐） ~ - I ^ 裝 訂 冰 (請先閲續背面之注意事項再填寫本頁) 449744 A7 _B7 五、發明説明（li ) 第1選擇信號之值* Μ 2個階段變換該第1延遲單位52所產 生之延遲時間。同樣的*依照本實施形態之半導體装置時 *根據第2選擇信號之值和第3選擇信號之值，可Μ分別以 2假階段用來變換第2延遲單位54所產生之延遲時間，和第 3延遲單位56所產生之延遲時間。因此，依照本實施肜態 之半導體装置時，經由適當的變化第1至第3選擇信號之值 ，可Κ很容易的以8個階段變化延遲電路5 0所產生之延遲 時間。 在本實施形態之半導體裝置中，延遲電路50所產生之延 遲時間最好被設定成為可ΜΚ適當之時序使感測放大器44 活性化。亦即，最好設定成為當半専體裝置之動作中時* 利用從記憶單元30輸出之資料信號到達感测放大器44之時 序，用來使感测放大器44活性化。 為著滿足上述之要求，最好使延遲電路50所產生之延遲 時間很容易經由變更成為其他之階段而獲得。對於此點， 本實施彩態之半導體裝置所具有之有利構造經由施加活性 化信號可Μ很容易將延遲時間調整成為最適當之值。 下面將說明利用上述之優點用來決定半導體裝置之電路 構造之方法。 圖4是流程画，用來表示決定本實施形態之半導體裝置 之電路構造之方法。圖4所示之一連貫之工程Μ階段式莨 行用來決定半専體裝置之電路構造。在圖4所示之一連貫 之工程中，首先實行步驟112之處理。 在步驟112所實行之處理是利用JTAG邊界掃描測試電路 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） ~ 1 4 — I--Γ-----神衣------1Τ------^ (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 449744 B7 五、發明説明（12 ) (請先閲讀背面之注意事項再填寫本頁> 96用來將第]至第3選擇信號設定在任意之值。當實行本步 驟112之處理時，就在延遲電路50產生與被設定之選擇信 號組合對應之延遲時間。 在步驟114·簧行上述之步驟112之處理所設定之延遲電 路50之評估。在本步驟114中*當感測放大器44可Μ確簧 的讀取從記憶單元30輸出之資料，而且半導體装置可Μ Κ 高速輸出資料時，就判斷該延遲電路50為儍良。 在步驟丨16，判別最佳之延遲電路是否已被決定。其结 果是當判別為最佳之延遲電路尚未被決定時*就再度的茛 行上述之步驟112之處理。另外一方面，當判別為最佳之 延遲電路已被決定之情況時就實行下一個之步驟118之處 理。 經濟部智慧財產局員工消費合作钍印製 在步驟118實行所需要之電路處理使活性化信號在上述 之步驟116所決定之最佳延遲電路内流通。结束利用上述 之處理藉Μ決定半導體裝置之電路構造之工程。然後•實 現依上述方式決定之電路構造藉Μ製造半導體裝置。採用 上述之處理時，利用J T A G邊界掃描測試電路之功能可Κ很 容易决定半導體裝置之延遅電路之構造使其成為最佳之構 造。因此，依照本實施形態之方法時，可以容易而且廉價 的製造具有Μ高速進行動作和優良省電特性之半専腥裝置。 在上述之實施形態中是使用3個之延遲單位52〜56用來 構成延遲電路5 0 >但是本發明並不只限於這種方式，可Κ 任意的決定延遲單位之數目用以構成延遲電路50。 在上述之實施形態中，第1至第3延遲單位52〜56相當於 本紙張尺度適用中國國家標準（CNS ) Α4規格（2!0Χ 297公釐） A7 449744 B7 五、發明説明（13 ) 申請專利範圍第1項之「延遲單位」，第〗至第3暫存器90 〜94相當於申請專利範圍第1項之「選擇信號產生電路」。 (請先閲讀背面之注意事項再填寫本頁) 另外，在上述之實施形態中，用Μ形成第1至第3延遲單 位52〜56之步驟相當於申請專利範圍第4項之「選擇信號 產生電路形成步驟」，用Μ形成.丨TAG邊界掃描測試電路96 之步驟相當於申請專利範圍第4項之「邊界掃描測試電路 形成步驟」。 另外·在上述之實施形態中，上述之步驟Η 2〜116相當 於申請專利範圍第4項之「最佳路徑決定步驟」，和上述 之步驟118相當於申請專利範圍第5項之「電路處理步驟」。 實施形態2 . 下面將參照圖5至圖8用來說明本發明之實施形態2之半 尋體装置。 圖5和圖6表示本實施形態之半導體裝置之主要部份之電 路圖。另外，在圖5和圖6中，其與上述之圖1或圖2所示之 構造部份相同之部份，附加相同之符號而其說明則加Μ省 路或簡略。 經濟部智慈財產馬員工消費合作社印製 如圖5所示·本實施形態之半導體裝置具備有延遲電路 120。該延遲電路120之實現是利用2個之反相器電路58、 60和第1和第2延遲單位52、54形成串聪連接。另外，在第 1和第2延遲單位52、54分別連接有反相器電路68、78。 在配置於延遲電路120之輸人側端部之反相器電路58， 被供給有半導體裝置所產生之活性化信號。另外一方面· 被配置在延遲電路120之輸出側端部之反相器電路60連接 本紙張尺度適用t國國家標準（CNS ) Α4規格（2丨0Χ 297公釐） Γ 1 6 - 經濟部智慧財產局Β工消費合作社印製 449744 A7 B7 五、發明説明（u) 到感測放大器44。採用上述之構造時*經由反相器電路68 、78對第1和第2延遲單位52、54供給指令信號，經由變化 指会信號可以M4種方式麥化活性化信號之延遲時間。 在本實施形態之半導體装置中，在反相器電路6δ、78分 別連接有OR電路】22、124。在OR電路122被供給有最大延 遲指令信號Maxdelay·和第1選擇信號。另外一方面，在 OR電路124被供給有最大延遲指令信號Maxdelay和第2選擇 信號。 画6表示用Μ產生最大延遲指令信號Maxdelay之信號產 生電路126。在上述之2個OR電路122、124被供給有圖6所 示之倍號產生電路126所產生之最大延遲指令信號 Maxde lay。信號產生電路126具備有第1至第4暫存器128〜 134。在第1暫存器128連接有半導體装置之輸人梢。第1至 第4暫存器128〜134順序的傳送與半専體裝置之時鐘信號 同步之從輸人梢輪入之信號。 圖7 U)和（B)分別表示半導體裝置之時鐘信號之波胗， 和用Μ使最大延遲指令信號Maxde丨ay成為高位準信號之輸 入到輸入梢之信號之波形。如圖7U)和（B)所示，在使 Max de lay成為高位準信號之情況時，供給到輸人梢之信號 ，在時鐘信號之每一個週期進行高一低位準之轉換。 上述之_6所示之第1至第4暫存器128〜134檢測時鑌信 號之上升邊緣，藉以分別從輸入梢或前段之暫存器取入信 號《因此*當對输人梢供給上述之圖7(B)所示之信號時* 在第1至第4暫存器128〜〗34，高位準信號和低位準信號交 本紙張尺度適用中國國家標準（CNS ) A4規格（210/297公^;_> = ~π~= I-------I------ΐτ------^ - - ? (請先閱讀背面之注意事項再填寫本頁) A7 449744 B7 五、發明説明（l5 ) 替的被閂鎖。 (請先閱讀背面之注意事項再填寫本頁) 在第1至第4暫存器128〜134交替的閂鎖高位準信號和低 位準信號之情況時，EX-OR電路136、138之輸出信號均變 成高位準信號。因此•在這種情況* AND電路140之輸出信 號，亦即最大延遲指令信號Haxde lay變成為高位準信號。 另外一方面*當停止對輸人梢输入上述之圖7(B)所示之信 號時，鄰接之2個暂存器形成閂鎖相同位準之信號之狀態 。在這種情況> SAND電路輸出之Maxdelay信號變成為低 位準信號。依照此種方式之本實施形態之半導體裝置時， 依照是否將上述之圖7(B)所示之信號供給到信號產生電路 126之輸人梢，可Μ將最大延遲指令信號Maxdelay設定成 為高位準信號或低位準信號。 經濟部智慧財產局員工消費合作社印奴 在本實施形態之半導體裝置中*當最大延遲指令信號 Maxdelay為高位準信號之情況時，第1延遲單位52就將通 過反相器辣62之信號供給到下一段之電路。同樣的，在這 種情況，第2延遲單位54將通過反相器辣72之信號輸出到下 一段之電路。因此，當Haxdeiay為高位準信號之情況時， 與第1和第2選擇信號之狀態無關的，該延遲電路120經常 產生最大之延遲時間。 在本實施形態之半導體裝置中*當將延遲電路120之延 遲時間設定成為最大時，可Μ確實的避免感測放大器44不 當的太早活性化。因此，當將延遲電路120之延遲時間設 定成為最大時•感測放大器44形成可Μ對供給自各涸記憶 單元之Data信號和/ Data信虢確實進行放大之狀態。 本紙張尺度適用中國國家標frCNS_)了4規格（2丨0X 297公釐) ΓΤ 經濟部智慧財產局員工消"合作社印製
4497 44 a? B7五、發明説明（16 ) 與實施形態1之情況同樣的•半導體裝置之延遲電路120 所產生之延遲時間，在感測放大器44可以對輸出自各個記 憶單元之信號確實進行放大之範圍，最好儘可能的短。依 照本實施形態之半導體装置時，經由適當的設定第1選擇 信號和第2選擇信號，可以很容易滿足上述之要求。 另外一方面*在半導體装置中，為著正確的檢査記憶單 元之狀態，最好是在感測放大器44可K對記憶單元之信號 確實的進行放大之吠況下，簧行該檢査。依照本實施形態 之半導體装置時 > 經由使最大延遲指令信號Haxdelay成為 高位準信號，可以很容易滿足上述之要求。因此，依照本 實腌形態之半専體装置時.，可以同時實現設定功能（可以 很容易設定最佳延遲時間）和形成功能（可Μ很容易形成最 佳狀態藉以正確的實行記憶單元之檢査 下面將說明利用本實施形態之半導體裝置所具備之擾點 用來檢査半導體装置是否良好之方法。 圖8表示本實施形慇之半導體装置之檢査工程中所實行 之一連貫處理之流程圖。圃8所示之一連貫之處理之實行 在半導體装置之製造工程中，用來檢查記憶單元之狀態ΰ 在圖δ所示之一連貫之處理中，首先實行步驟142之處理。 在步驟142，使最大延遲指令信號Maxdelay成為高位準 信號之處理S質上是將上述之圖7(B)所示之信號輸入到信 號產生電路126之輸入梢之處理。 在步驟144，W行從感測放大器44輸出之資料信號之謂 出檢査。 在步驟146，根插上述之步驟144所出之資料信號是否 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨OX 297公釐） 1Q m l·—— —-H n ln« i f —^ϋ m n^l 1 —JJ I* u^. 、1 (請先鬩讀背面之注意事項再填寫本頁) 449744 A7 B7 五、發明説明（17 ) (請先閱讀背面之注意事項再填寫本頁) 良好，用來判定對應之記憶單元是否良好。利用上述之處 理用來结束對1個記憶單元之檢查。然後，重複實行上逑 之步驟144、146之處理，可Μ容易而且確簧的實現Μ全部 之記憶單元為對象之檢查。 另外，本實施形態之半導體裝置如上所述，所具備之功 能是經由適當的變更第1和第2選擇信號可Κ很容易的變更 延遲電路120之延遲時間。因此，依照本實施形態之半導 體裝置時，荏電路構造之決定階段，可ΜΚ廉價和短時間 決定最佳之電路構造。 在上述之實施形態中是在半導體装置内藏有JTAG邊界掃 描测試電路，但是本發明並不只限於這種方式，在將半導 體装置收納在BGA封装之情況時，亦可Μ將JTAG邊界掃描 電路内藏在半導體裝置。 另外，在上述之實施形態中1第1和第2延遲單位52、54 相當於申請專利範圍第8項之「延遲單位」，0R電路122、 124相當於申請專利範圍第8項之「指令信號產生電路」。 另外*在上述之實施形態中*信號產生電路126相當於 申請專利範圍第10項之「最大延遲指令信號產生電路j 。 經濟部智惡財產馬具工消费合作社印製 另外，在上述之實施形態中，上述之步驟142相當申請 專利範圍第12項之「最大延遲指令步驟」，上述之步驟 1 4 4相當於申請專利範圍第1 2項之「資科檢測步驟」，上 述之步驟146相當於申請專利範圍第12項之「是否良好判 斷步驟」。 [發明之效果] 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨0X 297公釐） —20 — 經濟部智慧財產局員工消費合作社印製 4497 ΚΨ B7 五、發明説明（18 ) 本發明因為依上述方式構成，所以具有下面所示之效果。 依照本發明之申請專利範圍第1、2、4、5和6項時，在 用以決定半導體裝置之電路構造之階段，利用JTAG邊界掃 描電路之功能|可Μ很容易的決定最佳之延遲電路構造。 依照本發明之申請專利範園第3和7項時，利用JTAG邊界 掃描電路之輸人端子可以容易的產生指定位元戴之選擇信 號，亦即，可Μ很容易的變更延遲電路之構造。 依照本發明之申請専利範圍第8至10項時，可Μ —起實 現决定功能（很容易的決定最佳之延遲電路樽造）和形成功 能（除了正確的實行記憶單元之檢査外，很容易形成較佳 狀態）。 依照本發明之申請專利範圃第11項時，利用JTAG遴界掃 描電路之功能，在半導體電路之電路構造決定階段*可以 很容易的決定最佳之延遲電路構造。 依照本發明之申請專利範圍第1 2項時，利用申請專利範 圍第8至11項之半専體装置所具備之儍點，可以很容易檢 査感測放大器之前段之狀態。 [附圖之簡顰說明] 圖1是本發明之簧施形態1之半導體裝置之主要部份之電 路圖（之一）。 _2是本發明之實施形態1之半導體裝置之主要部份之電 路圈（之二）。 圈3 U )和（C )表示供姶到圖1所示之^遲笛路之活性化信 號之彼形。 本紙诛尺度逋用中國國家揲準（CNS ) A4規格（210X297公嫠） I.--ΊΊ-----^裝------訂^,— (請先閱讀背面之注意事項再填寫本頁) 21 A7 B7 449744 五、發明説明（l9 ) 圖3(B)表示第丨選擇信號為高位準時之出現在圖〗所示之 節點B之信號之波形。 (請先閲讀背面之注意事項再填寫本頁) 圖3(D)表示第1選擇信號為低位準時之出現在圖1所示之 節點B之信號之波彤。 圖4是用K決定本發明之實施形態1之半導體裝置之電路 構造之階段式實行之一連貫之工程之流程圖。 圖5是本發明之實砲形態2之半導體裝置之主要部份之電 路圖（之一）。 圖6是本發明之實施形態2之半導體装置之主要部份之電路 圖（之二）。 圖7(A)表示供給到圖6所示之信號產生電路之時鐘信號 之被形。 圖7(B)表示供給到圖6所示之信號產生電路之輸入梢用 K使最大延遲指令信號成為高位準信號之信號之波形。 圖8是以本發明之S施形態之半導體裝置為對象，在檢 査工程所實行之一連貫之處理之流程圖。 經濟部智慧財產局員工消費合作社印製 圖9是習知之半導體裝置所具備之感測放大器10之周遴 之電路圖。 圖1 0 ( A.)表示半専體裝置之内部電路之供給到延遲電路 之活性化信號之波形。 圖10(B)表示出現在圖9所示之節點A之電位之變化。 [符號之說明] 44...感測放大器， 50; 120...延遲電路， 52〜56 第1至第3延遲單位， 62、72、82...反相器辣， 96... 本紙張尺度適用中國國家標準（CNS )八4規格（2ί〇Χ297公釐） A7 B7 經濟部智祛財產局員工消費合作社印製 “97 44 五、發明説明（20 ) JTAG邊界掃描電路， 122、124. ..0R電路。 I- I 裝 訂^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）