KR100750036B1 - 플로우 제어를 구현하는 범용 입출력 아키텍쳐, 프로토콜및 관련 방법 - Google Patents

플로우 제어를 구현하는 범용 입출력 아키텍쳐, 프로토콜및 관련 방법 Download PDF

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Abstract

개선된 범용 입출력 통신 아키텍쳐, 프로토콜 및 관련 방법들이 제공된다.
범용 입출력 아키텍쳐, 데이터 무결성, 컴퓨터 시스템, 프로토콜, 입출력 디바이스

Description

플로우 제어를 구현하는 범용 입출력 아키텍쳐, 프로토콜 및 관련 방법{A GENERAL INPUT/OUTPUT ARCHITECTURE, PROTOCOL AND RELATED METHODS TO IMPLEMENT FLOW CONTROL}
본 발명의 실시예들은 범용 입출력(GIO) 버스 아키텍쳐 분야에 관한 것으로, 특히 GIO 버스 아키텍쳐내의 요소들간의 플로우 제어를 구현하는 아키텍쳐, 프로토콜 및 관련 방법에 관한 것이다.
컴퓨팅 장비, 예를 들면 컴퓨터 시스템, 서버, 네트워킹 스위치 및 라우터, 무선 통신 디바이스 및 다른 전자 디바이스들은 통상 다수의 전자 컴포넌트 또는 요소들로 구성된다. 그러한 요소들은 종종 프로세서, 마이크로컨트롤러 또는 다른 제어 논리, 메모리 시스템, 입출력 인터페이스(들), 주변장치 요소 등을 포함한다. 그러한 요소들간의 통신을 용이하게 하기 위해, 컴퓨팅 장비들은 오랫동안 범용 입출력(GIO) 버스 아키텍쳐에 의존하여, 이들 컴퓨팅 장비들의 다른 요소들이 그 장비에 의해 제공되는 무수한 어플리케이션의 지원하에 서로 통신할 수 있게 된다.
아마, 가장 광범위한 종래 GIO 버스 아키텍쳐들 중 하나는 주변 컴포넌트 상호접속 버스 또는 PCI 버스 아키텍쳐이다. PCI 버스 표준(주변 컴포넌트 상호접속(PCI) 로컬 버스 스펙, 리비젼 2.2, 1998.12.18일 배포)은 컴퓨팅 장비 내 에서 칩, 확장 보드, 및 프로세서/메모리 서브시스템을 중재 방식으로 상호접속하기 위한 멀티-드롭 병렬 버스 아키텍쳐를 정의한다. PCI 로컬 버스 표준의 내용이 모두를 위해 참조로 본 명세서에 첨부하였다.
종래 PCI 버스 구현은 133MBps 처리량(즉, 33MHz에서 32 바이트)을 가지고 있지만, PCI 2.2 표준은 133MHz까지에서 클럭킹되는 병렬 접속의 핀당 64 바이트를 허용함으로써, 1GBps 이상의 이론적 처리량이 된다. 이러한 측면에서, 최근까지, 그러한 종래 멀티-드롭 PCI 버스 아키텍쳐에 의해 제공되는 처리량은 심지어 가장 진보된 컴퓨팅 장비(예를 들면, 멀티프로세서 서버 어플리케이션, 네트워크 장비, 등)의 내부 통신 수요를 수용할 만큼 적절한 대역폭을 제공했다. 그러나, 광대역 인터넷 액세스의 광범위한 전개와 결합된, 1GHz 임계값 이상의 처리 속도를 취하는 최근의 처리 성능 진척에 따라, PCI 버스 아키텍쳐와 같은 종래 GIO 아키텍쳐는 그러한 컴퓨팅 장비에서 병목점이 되었다.
종래 GIO 아키텍쳐와 통상적으로 연관된 다른 제한은 이들이 통상 등시성(isochronous, 또는 시간 의존성) 데이터 스트림을 다루고/처리하는데 잘 어울리지 않는다는 점이다. 그러한 등시성 데이터 스트림의 예는 멀티미디어 데이터 스트림으로서, 데이터가 수신되는 것만큼 빨리 소비되고 오디오 부분이 비디오 부분과 동기되도록 보장하는 등시성 트랜스포트 메커니즘을 필요로 한다.
종래 GIO 아키텍쳐는 대역폭이 허용하는 대로 데이터를 비동기적으로 또는 랜덤 간격으로 처리한다. 그러한 등시성 데이터의 비동기 처리는 결국은 오정렬된 오디오 및 비디오로 나타나고, 결과적으로 등시성 멀티미디어 컨텐츠의 일부 제공 자들이 특정 데이터가 다른 데이터에 대해 우선권을 가지도록 하는 규칙을 구비함으로써, 예를 들면 비디오 데이터에 비해 오디오 데이터가 우선권을 가짐으로써, 적어도 최종 사용자가 비교적 꾸준한 오디오 스트림(즉, 쪼개지지 않은)을 수신하여 스트리밍되고 있는 노래를 듣고, 이야기를 이해하는 등을 할 수 있다.
본 발명은 유사한 참조부호가 유사한 요소를 지칭하는 첨부된 도면의 도에, 예로서 예시되어 있을 뿐 제한으로서 예시되어 있는 것은 아니다.
도 1은 장비의 하나 이상의 구성 요소들 간의 통신을 용이하게 하는 본 발명의 실시예의 하나 이상의 양태들을 포함하는 전자 장비의 블록 다이어그램.
도 2는 본 발명의 하나의 실시예에 따라, 그러한 요소들간의 통신을 용이하게 하기 위해 전자 장비의 하나 이상의 요소에 의해 채용되는 통신 스택의 예의 그래픽.
도 3은 본 발명의 사상에 따라, 트랜잭션 레이어 데이터그램의 그래픽 예시.
도 4는 본 발명의 하나의 양태에 따라, 전자 디바이스의 하나 이상의 요소들간의 통신을 용이하게 하기 위해 하나 이상의 가상 채널을 포함하는 통신 링크의 예의 그래픽 예시.
도 5는 본 발명의 하나의 실시예에 따라, EGIO 아키텍쳐 내의 등시성 통신 리소스를 제공하는 방법 예의 플로우 차트.
도 6은 본 발명의 하나의 양태에 따라, EGIO 아키텍쳐내의 플로우 제어를 구현하는 방법 예의 플로우 차트.
도 7은 본 발명의 하나의 양태에 따라, EGIO 아키텍쳐 내에서 데이터 무결성 특징을 구현하기 위한 방법 예의 플로우 차트.
도 8은 본 발명의 하나의 실시예에 따라, 본 발명의 하나 이상의 양태를 선택적으로 구현하는 통신 에이전트 예의 블록 다이어그램.
도 9는 본 발명의 트랜잭션 레이어 내에 이용되는 다양한 패킷 헤더 포맷의 블록 다이어그램.
도 10은 본 발명의 하나의 실시예에 따라, 본 발명의 하나 이상의 양태를 용이하게 하도록 채용되는 메모리 아키텍쳐 예의 블록 다이어그램.
도 11은 본 발명의 하나의 양태에 따라 링크 상태 머신도 예의 상태도.
도 12는 전자 디바이스에 의해 액세스될 때 본 발명의 하나 이상의 양태에 의해 구현하는 컨텐츠를 포함하는 액세스 가능 매체의 블록 다이어그램.
본 발명의 실시예들은 일반적으로는 플로우 제어를 구현하는 범용 입출력(GIO) 아키텍쳐, 프로토콜 및 관련 방법에 관한 것이다. 이러한 측면에서, 혁신적으로 향상된 범용 입출력(EGIO; enhanced general input/output) 상호접속 아키텍쳐, 관련 통신 프로토콜 및 관련 방법들을 소개한다. 하나의 실시예에 따르면, EGIO 아키텍쳐의 요소들에는 하나 이상의 루트 컴플렉스(예를 들면, 브리지 내에 구현됨), 스위치, 그리고 엔드-포인트들이 포함되고, 그 각각은 그러한 요소들간의 통신을 지원하는 적어도 EGIO 특징의 서브세트를 포함한다.
그러한 요소들로 이루어진 EGIO 설비들간의 통신은, 이하에 더 완전하게 설명되는 바와 같이, 가상 통신 채널, 테일러-기반 에러 포워딩, 레거시 PCI-기반 디바이스 및 그 인터럽트에 대한 지원, 다중 요구 응답 타입(들), 플로우 제어 및/또는 데이터 무결성 관리 설비를 포함하고 이들로 제한되지 않는 하나 이상의 혁신적인 특징을 지원하는 EGIO 통신 프로토콜을 이용하는 직렬 통신 채널(들)을 이용하여 수행된다. 본 발명의 하나의 양태에 따르면, 통신 프로토콜은 EGIO 통신 프로토콜 스택의 도입과 함께 컴퓨팅 장비의 각 요소들 내에 지원되고, 스택은 물리적 레이어, 데이터 링크 레이어 및 트랜잭션 레이어를 포함한다.
본 명세서 전체에서 "하나(one)의 실시예" 또는 "한(a) 실시예"에 대한 지칭은, 실시예와 관련하여 기재되는 특정 특징, 구조 및 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 그러므로, 본 명세서 전체에 걸쳐 다양한 위치에서 "하나의 실시예" 또는 "한 실시예"라는 구절의 존재는 반드시 모두 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
상기, 및 이하의 설명을 감안하면, 본 기술분야의 숙련자라면, 본 발명의 하나 이상의 요소들은 하드웨어, 소프트웨어, 전파된 신호, 또는 그 조합으로 실시될 수 있다는 것을 잘 알고 있을 것이다.
용어
혁신적인 EGIO 상호접속 아키텍쳐, 통신 프로토콜 및 관련 방법의 특정사항으로 깊이 파고들기 전에, 이러한 상세한 설명 전체에 걸쳐 이용되는 용어의 요소들을 도입하는 것이 유용하다.
· 애드버타이즈(Advertise): EGIO 플로우 제어 문맥에서, EGIO 프로토콜의 플로우 제어 업데이트 메시지를 이용하여 그 플로우 제어 크레디트 가용도에 관한 정보를 전송하는 수신기의 행동을 지칭하는데 이용됨.
· 완료자: 요구에 의해 어드레스되는 논리 디바이스.
· 완료자 ID: 완료자의 버스 식별자(예를 들면, 번호), 디바이스 식별자, 및 요구의 완료자(completer)를 고유하게 식별하는 기능 식별자 중 하나 이상의 조합.
· 완료: 시퀀스를 종료하거나 또는 부분적으로 종료하는데 이용되는 패킷은 완료로서 지칭된다. 하나의 구현 예에 따르면, 완료는 선행 요구에 대응하고, 일부 경우에는 데이터를 포함한다.
· 구성 공간: EGIO 아키텍쳐 내의 4개의 어드레스 공간들 중 하나. 구성 공간 어드레스를 가지는 패킷은 디바이스를 구성하는데 이용된다.
· 컴포넌트: 물리적 디바이스(즉, 단일 패키지 내).
· 데이터 링크 레이어: 트랜잭션 레이어(위) 및 물리적 레이어(아래)의 사이에 존재하는 EGIO 아키텍쳐의 중간 레이어.
· DLLP: 데이터 링크 레이어 패킷은 데이터 링크 레이어에서 수행되는 링크 관리 기능을 지원하기 위하여 데이터 링크 레이어에서 생성되어 소비되는 패킷이다.
· 다운스트림: 요소의 상대 위치 또는 호스트 브리지로부터 떨어지는 정보의 플로우를 지칭한다.
· 엔드-포인트: 타입 00h 구성 공간 헤더를 가지는 EGIO 디바이스.
· 플로우 제어: 수신 버퍼 오버플로우를 방지하고 송신기가 순서화(ordering) 규칙에 따르도록 수신기로부터 송신기로 수신 버퍼 정보를 전달하는 방법.
· 플로우 제어 패킷(FCP): 하나의 컴포넌트의 트랜잭션 레이어에서 다른 컴포넌트의 트랜잭션 레이어로 플로우 제어 정보를 전송하는데 이용되는 트랜잭션 레이어 패킷(TLP).
· 기능: 고유 기능 식별자(예를 들면, 기능 번호)에 의해 구성 공간에서 식별되는 다기능 디바이스의 하나의 개별적인 섹션.
· 계층: EGIO 아키텍쳐에서 구현되는 I/O 상호접속 구조(topology)를 정의한다. 계층은 계산 디바이스(예를 들면, 호스트 CPU)에 가장 근접한 링크에 대응하는 루트 컴플렉스(root complex)를 특징으로 한다.
· 계층 도메인: EGIO 계층은 하나 이상의 EGIO 인터페이스를 소싱(source)하는 루트 컴플렉스에 의해 다수의 조각으로 분리되고, 그러한 조각이 계층 도메인으로 지칭된다.
· 호스트 브리지: 호스트 CPU 컴플렉스를 루트 컴플렉스에 접속시킨다. 호스트 브리지는 루트 컴플렉스를 제공할 수 있다.
· IO 공간: EGIO 아키텍쳐의 4개의 어드레스 공간들 중 하나.
· 래인(Lane): 물리적 링크의 차동 신호 쌍의 셋트. 송신을 위한 한 쌍 및 수신을 위한 한 쌍. 바이(by)-N 링크는 N 래인으로 구성된다.
· 링크: 2개의 컴포넌트들간의 이중-심플렉스(dual-simplex) 통신 경로. 2개의 포트(하나의 송신 및 하나의 수신)의 집합 및 그 상호접속 래인(들).
· 논리적 버스: 구성 공간에서 동일한 버스 번호를 가지는 디바이스 집합 중의 논리적 접속.
· 논리적 디바이스: 구성 공간에서 고유 디바이스 식별자에 응답하는 EGIO 아키텍쳐의 요소.
· 메모리 공간: EGIO 아키텍쳐의 4개의 어드레스 공간들 중 하나.
· 메시지: 메시지 공간 타입을 가지는 패킷.
· 메시지 공간: EGIO 아키텍쳐의 4개의 어드레스 공간들 중 하나. PCI에 정의된 특별 사이클은 메시지 공간의 서브세트로서 포함되고, 따라서 레거시 디바이스와의 인터페이스를 제공한다.
· 레거시 소프트웨어 모델(들): 레거시 디바이스(예를 들면, PCI 소프트웨어 모델, 예를 들면 EGIO-대-레거시 브리지를 포함하는 것은 레거시 디바이스와의 상호작용을 용이하게 한다.)를 초기화하고, 발견하며, 구성하고 이용하는데 필요한 소프트웨어 모델(들).
· 물리적 레이어: 2개의 컴포넌트들 사이에서 통신 매체와 직접적으로 인터페이스하는 EGIO 아키텍쳐의 레이어.
· 포트: 컴포넌트와 연관되고, 그 컴포넌트와 EGIO 링크 사이의 인터페이스.
· 수신기: 링크를 통해 패킷 정보를 수신하는 컴포넌트가 수신기(종종 타겟 으로도 지칭됨)이다.
· 요구: 시퀀스를 개시하는데 이용되는 패킷은 요구로서 지칭된다. 요구는 일부 동작 코드를 포함하고, 일부 경우에 어드레스 및 길이, 데이터 또는 다른 정보를 포함한다.
· 요구자(requester): 처음으로 시퀀스를 EGIO 도메인에 도입하는 논리 디바이스.
· 요구자 ID: 하나 이상의 요구자의 버스 식별자(예를 들면, 버스 번호), 디바이스 식별자, 및 요구자를 고유하게 식별하는 기능 식별자의 조합. 대부분의 경우에, EGIO 브리지 또는 스위치는 요구자 ID를 변형하지 않고 요구를 하나의 인터페이스에서 다른 인터페이스로 포워딩한다. EGIO 버스 이외의 버스로부터의 브리지는 통상 그 요구에 대한 완료를 생성할 때 이용을 위한 요구자 ID를 저장한다.
· 루트 컴플렉스: 호스트 브리지 및 하나 이상의 루트 포트를 포함하는 실체(entity).
· 루트 포트: 연관된 가상 PCI-PCI 브리지를 통해 EGIO 상호접속 계층의 일부를 매핑하는 루트 컴플렉스 상의 EGIO 포트.
· 시퀀스: 요구자에 의해 단일 논리 전달을 실행하는 것과 연관된 단일 요구 및 제로 이상의 완료들.
· 시퀀스 ID: 하나 이상의 요구자 ID 및 태그의 조합으로서, 조합은 공통 시퀀스의 일부인 요구와 완료를 고유하게 식별한다.
· 분리 트랜잭션: 타겟(완료자, 또는 브리지)이 분리 응답으로 종료하고, 이어서 완료자(또는 브리지)에 의해 개시되는 하나 이상의 트랜잭션(분리 완료)이 수행되어 판독 데이터(판독이 존재한다면) 또는 완료 메시지를 요구자에게 다시 전송하는 초기 트랜잭션(분리 요구)을 포함하는 단일 논리 전달.
· 심볼: 8b/10b 인코딩의 결과로서 생성되는 10비트 양.
· 심볼 시간: 심볼을 래인 상에 놓는데 요구되는 시간 주기.
· 태그: 요구자에 의해 주어진 시퀀스에 할당되고, 다른 시퀀스와 구별하는 숫자-시퀀스 ID의 일부.
· 트랜잭션 레이어 패킷: TLP는 트랜잭션 레이어 내에 생성되어 요구 또는 완료를 운반하는 패킷이다.
· 트랜잭션 레이어: 트랜잭션(예를 들면, 판독, 기록, 등)의 레벨에서 동작하는 EGIO 아키텍쳐의 최외곽(최상위) 레이어.
· 트랜잭션 디스크립터(transaction descriptor): 어드레스, 길이 및 타입뿐만 아니라 트랜잭션의 속성을 기술하는 패킷 헤더의 요소.
전자 장비 및 EGIO 아키텍쳐의 예
도 1은 본 발명의 실시예에 따라, 개선된 범용 입출력(EGIO) 상호접속 아키텍쳐, 프로토콜 및 관련 방법을 포함하는 전자 장비(100)의 블록 다이어그램이다. 도시된 바와 같이, 전자 장비(100)는 하나 이상의 프로세서(들)(102), 루트 컴플렉스(예를 들면, 호스트 브리지를 포함함, 104), 스위치(108) 및 엔드 포인트(110)를 포함하고 각각이 도시된 바와 같이 결합되는 다수의 전자 요소를 포함하는 것으로 도시되어 있다. 본 발명의 사상에 따르면, 적어도 루트 컴플렉스(104), 스위치( 들)(108), 및 엔드 포인트(110)에 EGIO 통신 인터페이스(106)의 하나 이상의 인스턴스(instance)가 제공되어, 본 발명의 실시예들의 하나 이상의 양태를 용이하게 한다.
도시된 바와 같이, 각 요소(102, 104, 108 및 110)는 EGIO 인터페이스(106)를 통해 하나 이상의 EGIO 통신 채널(들)을 지원하는 통신 링크(112)를 통해 적어도 하나의 다른 요소에 통신가능하게 결합된다. 하나의 구현 예에 따르면, EGIO 상호접속 아키텍쳐의 동작 파라미터는 호스트 전자 장비의 초기화 이벤트 동안에 또는 주변장치의 전자 장비(예를 들면, 핫-플러그 디바이스)로의 다이나믹 접속시에 확립된다. 상기 소개된 바와 같이, 전자 장비(100)는 광범위한 관례적 및 비관례적 컴퓨팅 시스템, 서버, 네트워크 스위치, 네트워크 라우터, 무선 통신 가입자 유닛, 무선 통신 전화 인프라구조 요소, 개인 휴대 장치, 셋톱박스, 또는 EGIO 상호접속 아키텍쳐, 통신 프로토콜 또는 여기에 기재된 관련 방법의 적어도 서브세트의 통합을 통해 도입되는 통신 리소스로부터 장점을 얻을 수 있는 임의의 전자 장비 중 임의의 하나 이상을 나타내고자 하는 것이다.
도 1의 예시된 구현예에 따르면, 전자 장비(100)는 하나 이상의 프로세서(들)(102)를 구비하고 있다. 여기에 이용되는 바와 같이, 프로세서(들)(102)는 전자 장비(100)의 기능적 성능의 하나 이상의 양태를 제어한다. 이러한 측면에서, 프로세서(들)(102)는 마이크로프로세서, 프로그램가능한 논리 디바이스(PLD), 프로그램가능한 논리 어레이(PLA), 응용 주문형 집적 회로(ASIC), 마이크로 컨트롤러 중 하나 이상을 포함하고 이들로 제한되지 않는 다양한 제어 논리 중 임의의 하나 를 나타낸다.
상기 소개된 바와 같이, 루트 컴플렉스(104)는 프로세서(102) 및/또는 프로세서/메모리 컴플렉스 및 전자 장비 EGIO 아키텍쳐의 하나 이상의 다른 요소들(108, 110) 사이의 EGIO 통신 인터페이스를 제공한다. 여기에 이용된 바와 같이, 루트 컴플렉스(104)는 호스트 컨트롤러, 메모리 컨트롤러 허브, IO 컨트롤러 허브, 상술한 것들의 임의의 조합, 또는 칩셋/CPU 요소들(즉, 컴퓨팅 시스템 환경 내)의 일부 조합에 가장 근접한 EGIO 계층의 논리적 실체를 지칭한다. 이러한 측면에서, 도 1에 단일 유닛으로서 도시되어 있지만, 루트 컴플렉스(104)는 다중 물리적 컴포넌트들을 구비할 수도 있는 단일 논리적 실체로 생각될 수 있다.
도 1의 예시된 구현예에 따르면, 루트 컴플렉스(104)는 하나 이상의 EGIO 인터페이스(들)(106)를 포함하여, 다른 주변 디바이스, 예를 들면, 스위치(들)(108), 엔드 포인트(들)(110), 및 특별히 도시되지는 않았지만 레거시 브리지(들)(114 또는 116)와의 통신을 용이하게 한다. 하나의 구현예에 따르면, 각 EGIO 인터페이스(106)는 다른 EGIO 계층 도메인을 나타낸다. 이러한 측면에서, 도 1의 예시된 구현은 3개의 계층 도메인을 가지는 루트 컴플렉스(104)를 나타낸다. 유의할 점은, 다수의 분리된 EGIO 인터페이스(106)를 포함하는 것으로 도시되어 있지만, 단일 인터페이스(106)가 다수 디바이스와의 통신을 수용하는 다수 포트를 포함하는 다른 구현이 예상될 수 있다는 점이다.
하나의 구현예에 따르면, 루트 컴플렉스(104)는 EGIO 아키텍쳐의 각 요소의 통신 요구사항(예를 들면, 가상 채널 요구사항, 등시성 채널 요구사항, 등)을 식별 하는 것을 담당한다. 하나의 구현예에 따르면, 그러한 통신 요구사항은 호스트 장비(100) 또는 그 임의의 요소의 초기화 이벤트 동안에(예를 들면, 핫-플러그 이벤트 내), 루트 컴플렉스(104)에 전달된다. 다른 실시예에서, 루트 컴플렉스(104)는 그러한 요소를 문의하여, 통신 요구사항을 식별한다. 일단 이들 통신 파라미터들이 식별되면, 루트 컴플렉스(104)는 예를 들면 교섭 프로세스를 통해 아키텍쳐의 각 요소에 대한 EGIO 통신 설비의 기간 및 조건을 확립한다.
여기에 개시된 EGIO 아키텍쳐에서, 스위치는 EGIO 아키텍쳐 및/또는 도메인 내부에서 및 그 사이에서 엔드 포인트를 선택적으로 결합시킨다. 하나의 구현예에 따르면, EGIO 스위치(108)는 적어도 하나의 업스트림 포트(즉, 루트 컴플렉스(104)를 향해 지향됨), 및 적어도 하나의 다운스트림 포트를 구비하고 있다. 하나의 구현예에 따르면, 스위치(108)는 호스트 브리지에 가장 근접한 하나의 포트(즉, 인터페이스의 포트 또는 인터페이스(106) 자체)를 업스트림 포트로서 구별하는데 대해, 다른 모든 포트(들)는 다운스트림 포트이다. 하나의 구현예에 따르면, 스위치(108)는 PCI-대-PCI 브리지인 구성 소프트웨어(예를 들면, 레거시 구성 소프트웨어)로 나타나고, 트랜잭션을 라우팅하기 위한 PCI 브리지 메커니즘을 이용한다.
스위치(108)와 관련하여, 피어-투-피어 트랜잭션은 수신 포트 및 송신 포트가 모두 다운스트림 포트인 트랜잭션으로서 정의된다. 하나의 구현예에 따르면, 스위치(108)는 임의의 포트로부터 임의의 다른 포트로의 고정(locked)된 트랜잭션 시퀀스와 연관된 것들을 제외하고는, 모든 타입의 트랜잭션 레이어 패킷(TLP)의 라 우팅을 지원한다. 이러한 측면에서, 모든 브로드캐스트 메시지는 통상 수신 포트로부터 스위치(108) 상의 모든 다른 포트로 라우팅되어야 한다. 포트로 라우팅될 수 없는 트랜잭션 레이어 패킷은 통상 스위치(108)에 의해 미지원된 TLP로서 종료되어야 한다. 트랜잭션 레이어 패킷(들)(TLP)을 수신 포트로부터 송신 포트로 전송할 때, 변형이 송신 포트(예를 들면, 레거시 브리지(114, 116)에 결합되는 송신 포트)에 대한 다른 프로토콜 요구사항에 일치하도록 요구되지 않는다면, 스위치(108)는 트랜잭션 레이어 패킷(들)(TLP)을 변형시키지 않는다.
스위치(108)는 다른 디바이스 대신에 작용하고 이러한 측면에서 트래픽 타입 및 패턴의 지식을 진척시키지는 않는다는 것은 자명하다. 이하에 더 충분하게 설명되는 하나의 구현예에 따르면, 본 발명의 플로우 제어 및 데이터 무결성 양태는 엔드-투-엔드 기반으로가 아니라, 링크별 기반으로 구현된다. 그러므로, 그러한 구현예에 따르면, 스위치(108)는 플로우 제어 및 데이터 무결성에 이용되는 프로토콜에 참여한다. 플로우 제어에 참여하기 위해, 스위치(108)는 각 포트에 대한 개별적인 플로우 제어를 유지하여, 스위치(108)의 성능 특성을 개선한다. 마찬가지로, 스위치(108)는 이하에 더 상세하게 설명되는 바와 같이, TLP 에러 검출 메커니즘을 이용하여 스위치에 들어가는 각 TLP를 체크함으로써 링크별 기반으로 데이터 무결성 프로세스를 지원한다. 하나의 구현예에 따르면, 스위치(108)의 다운스트림 포트는 새로운 EGIO 계층 도메인을 형성하도록 허용된다.
도 1을 계속 참조하면, 엔드 포인트(110)는 타입 00hex(00h) 구성 공간 헤더를 가지는 임의의 디바이스로 정의된다. 엔드 포인트 디바이스(110)는 그 자신 대 신에 또는 다른 비-EGIO 디바이스 대신에, EGIO 의미 트랜잭션(semantic transaction)의 요구자 또는 완료자 중 하나가 될 수 있다. 그러한 엔드 포인트(110)의 예들은 EGIO 부합 그래픽 디바이스(들), EGIO-부합 메모리 컨트롤러, 및/또는 EGIO와 범용 직렬 버스(USB), 이더넷 등과 같은 일부 다른 인터페이스 간의 접속을 구현하는 디바이스를 포함하고, 이들로 제한되지 않는다. 이하에 더 상세하게 설명되는 레거시 브리지(114, 116)와는 달리, 비-EGIO 부합 디바이스에 대한 인터페이스로서 작용하는 엔드 포인트(110)는 그러한 비-EGIO 부합 디바이스에 대한 완전한 소프트웨어 지원을 제공하지 않는다. 호스트 프로세서 컴플렉스(102)를 EGIO 아키텍쳐에 접속하는 디바이스가 루트 컴플렉스(104)로 간주되지만, 프로세서 컴플렉스(102)에 대한 그 위치에 의해서만 구별되는 EGIO 아키텍쳐 내에 위치한 다른 엔드 포인트(110)와 동일한 디바이스 타입인 것은 당연하다.
본 발명의 사상에 따르면, 엔드 포인트(110)는 각각이 EGIO 아키텍쳐내에서 상이한 동작 규칙을 가지는 3가지 카테고리, (1) 레거시 및 EGIO 부합 엔드 포인트, (2) 레거시 엔드 포인트 및 (3) EGIO 부합 엔드 포인트 중 하나 이상으로 통합될 수 있다.
상기 소개된 바와 같이, EGIO-부합 엔드 포인트(110)가 레거시 엔드 포인트(예를 들면, 118, 120)와 다른 점은, EGIO 엔드 포인트(110)가 타입 00h 구성 공간 헤더를 가질 것이라는 점이다. 그러한 엔드 포인트(110, 118 및 120) 중 어느 하나는 완료자로서 구성 요구를 지원한다. 그러한 엔드 포인트는 구성 요구를 생성하도록 허용되고, 레거시 엔드 포인트 또는 EGIO 부합 엔드 포인트 중 어느 하나로 분류될 수 있지만, 그러한 분류는 추가 규칙의 준수를 필요로 한다.
레거시 엔드 포인트(예를 들면, 118, 120)는 완료자로서 IO 요구를 지원하도록 허용되고, IO 요구를 생성하도록 허용된다. 레거시 엔드 포인트(118, 120)는 그것이 그 레거시 소프트웨어 지원 요구사항에 의해 요구되는 경우에 예를 들면 종래 PCI 동작에 따라 완료자로서, 록 의미(lock semantics)를 생성하도록 허용된다. 레거시 엔드 포인트(118, 120)는 통상 고정된 요구를 발생하지 않는다.
EGIO 부합 엔드 포인트(110)는 통상 완료자로서 IO 요구를 지원하지 않으며, IO 요구를 생성하지 않는다. EGIO 엔드 포인트(110)는 완료자로서 고정된 요구를 지원하지 않으며, 요구자로서 고정된 요구를 생성하지 않는다.
EGIO-대-레거시 브리지(114, 116)는 EGIO 아키텍쳐에 인터페이스하는 레거시 디바이스(118, 120)에 대한 실질적인 소프트웨어 지원, 예를 들면 전체 소프트웨어 지원을 포함하는 특별 엔드 포인트(110)이다. 이러한 측면에서, EGIO-레거시 브리지(114, 116)는 통상 다수의 다운스트림 포트를 구비하고(단지 하나만을 가질 수도 있음) 하나의 업스트림 포트를 구비하고 있다(그 이상을 구비할 수 있음). 고정된 요구는 레거시 소프트웨어 모델(예를 들면, PCI 소프트웨어 모델)에 따라 지원된다. EGIO-레거시 브리지(114, 116)의 업스트림 포트는 링크별 기반으로 플로우 제어를 지원해야 하고, 이하에 더 상세하게 설명되는 EGIO 아키텍쳐의 플로우 제어 및 데이터 무결성 규칙을 고수해야 한다.
여기에 사용된 바와 같이, 통신 링크(112)는 구리선, 광학선, 무선 통신 채널(들), 적외선 통신 링크 등을 포함하고 이들로 제한되지 않는 다양한 통신 매체 들 중 임의의 하나를 나타내고자 한 것이다. 하나의 구현예에 따르면, EGIO 링크(112)는 직렬 라인의 차동 쌍이고, 각각의 한 쌍은 송신 및 수신 통신을 지원함으로써, 양방향 통신 성능에 대한 지원을 제공한다. 하나의 구현예에 따르면, 링크는 초기(베이스) 동작 주파수가 2.5GHz인 스케일가능한 직렬 클럭킹 주파수를 제공한다. 인터페이스 폭, 방향마다(per direction)는 x1, x2, x4, x8, x12, x16, x32 물리적 래인으로부터 스케일링가능하다. 상기 도입되고 이하에 더 자세하게 설명되는 바와 같이, EGIO 링크(112)는 디바이스들 사이의 다중 가상 채널을 지원함으로써, 하나 이상의 가상 채널, 예를 들면 오디오에 대한 하나의 채널 및 비디오에 대한 하나의 채널을 이용하여, 그러한 디바이스들 사이의 등시성 트래픽의 무중단 통신에 대한 지원을 제공한다.
EGIO 인터페이스 아키텍쳐의 예
도 2의 예시된 구현예에 따르면, EGIO 인터페이스(106)는 트랜잭션 레이어(202), 데이터 링크 레이어(204) 및 물리적 레이어(208)를 포함하는 통신 프로토콜 스택으로서 표현될 수 있다. 도시된 바와 같이, 물리적 링크 레이어 인터페이스는 도시된 바와 같이, 논리적 서브-블록(210) 및 물리적 서브-블록을 포함하는 것으로 도시되어 있고, 이들 각각은 이하에 더 상세하게 설명된다.
트랜잭션 레이어(202)
본 발명의 사상에 따르면, 트랜잭션 레이어(202)는 EGIO 아키텍쳐와 디바이스 코어 간의 인터페이스를 제공한다. 이러한 측면에서, 트랜잭션 레이어(202)의 주된 책임은 호스트 디바이스(또는 에이전트) 내의 하나 이상의 논리적 디바이스에 대한 패킷들(즉, 트랜잭션 레이어 패킷, TLP)의 조립 및 해체이다.
어드레스 공간, 트랜잭션 타입 및 사용법
트랜잭션은 개시자 에이전트와 타겟 에이전트 간의 정보 전달을 위한 기반을 형성한다. 하나의 구현예에 따르면, 4개의 어드레스 공간들은 각각이 자신의 고유하게 의도된 사용법(예를 들면, 도 7 참조, 이하에 더 상세하게 설명됨)을 가지고 있고, 예를 들면 구성 어드레스 공간, 메모리 어드레스 공간, 입출력 어드레스 공간 및 메시지 어드레스 공간을 포함하여 혁신적인 EGIO 아키텍쳐내에 정의된다.
메모리 공간(706) 트랜잭션은 메모리 매핑된 위치로부터/로 데이터를 전달하는 하나 이상의 판독 요구 및 기록 요구를 포함한다. 메모리 공간 트랜잭션은 2가지 다른 어드레스 포맷, 예를 들면 짧은 어드레스 포맷(예를 들면, 32비트 어드레스) 또는 긴 어드레스 포맷(예를 들면, 64비트 길이)을 이용할 수 있다. 하나의 실시예에 따르면, EGIO 아키텍쳐는 록 프로토콜 의미론(즉, 에이전트가 변형된 메모리 공간으로의 액세스를 고정하는 경우)을 이용하여 종래의 판독, 변형, 및 기록 시퀀스를 제공한다. 특히, 특정 디바이스 규칙(브리지, 스위치, 엔드 포인트, 레거시 브리지)에 따라, 다운스트림 록에 대한 지원이 허용된다. 상기 소개된 바와 같이, 그러한 록 의미론은 레거시 디바이스의 지원하에 지원된다.
IO 공간(704) 트랜잭션은 IO 어드레스 공간(예를 들면, 16비트 IO 어드레스 공간)내의 입출력 매핑된 메모리 레지스터를 액세스하는데 이용된다. 인텔 아키텍쳐 프로세서와 같은 특정 프로세서(102) 및 다른 것들은 프로세서의 명령 세트를 통해 n IO 공간 정의를 포함한다. 따라서, IO 공간 트랜잭션은 판독 요구 및 기록 요구를 포함하여, 데이터를 IO 매핑된 위치로부터/로 전달한다.
구성 공간(702) 트랜잭션은 EGIO 디바이스의 구성 공간을 액세스하는데 이용된다. 구성 공간으로의 트랜잭션은 판독 요구 및 기록 요구를 포함한다. 종래 프로세서는, 통상 네이티브(native) 구성 공간을 포함하지 않으므로, 이러한 공간은 종래 PCI 구성 공간 액세스 메커니즘(예를 들면, CFC/CFC8-기반 PCI 구성 메커니즘 #1)과 양립가능한 소프트웨어인 메커니즘을 통해 매핑된다. 다르게는, 메모리 별명 메커니즘(memory alias mechanism)이 구성 공간을 액세스하는데 이용될 수도 있다.
메시지 공간(708) 트랜잭션(또는 단순히 메시지)은 인터페이스(들)(106)를 통해 EGIO 에이전트간 대역내 통신을 지원하도록 정의된다. 종래 프로세서는 네이티브 메시지 공간에 대한 지원을 포함하지 않으며, 따라서 이것은 EGIO 인터페이스(106)내의 EGIO 에이전트를 통해 활성화된다. 하나의 구현예에 따르면, 인터럽트 및 전력 관리 요구와 같은 전통적인 "측방-대역"신호들은 그러한 레거시 신호를 지원하는데 필요한 핀 카운트를 줄이는 메시지로서 구현된다. 일부 프로세서 및 PCI 버스는 EGIO 인터페이스(106)내의 메시지에 매핑되는 "특별 사이클"의 개념을 포함한다. 하나의 실시예에 따르면, 메시지는 통상 2가지 카테고리, 즉 표준 메시지 및 판매자-정의 메시지로 나누어진다.
예시된 실시예에 따르면, 표준 메시지는 범용 메시지 그룹 및 시스템 관리 메시지 그룹을 포함한다. 범용 메시지는 단일 목적지 메시지 또는 브로드캐스트/멀티캐스트 메시지일 수 있다. 시스템 관리 메시지 그룹은 하나 이상의 인터럽트 제어 메시지, 전력 관리 메시지, 순서화 제어 프리미티브(ordering control primitives), 및 에러 시그널링으로 구성되고, 그 예는 이하에 도입된다.
하나의 구현예에 따르면, 범용 메시지는 고정된 트랜잭션의 지원을 위한 메시지를 포함한다. 본 구현예에 따르면, UNLOCK 메시지가 도입되고, 여기에서 스위치(예를 들면, 108)는 통상 고정된 트랜잭션에 참여할 수 있는 임의의 포트를 통해 UNLOCK 메시지를 포워딩할 것이다. 고정되지 않은 경우에 UNLOCK 메시지를 수신하는 엔드 포인트 디바이스(예를 들면, 110, 118, 120)는 메시지를 무시할 것이다. 그렇지 않으면, 고정된 디바이스는 UNLOCK 메시지의 수신시 언록(unlock)될 것이다.
하나의 구현예에 따르면, 시스템 관리 메시지 그룹은 순서화 및/또는 동기화를 위한 특별 메시지를 포함한다. 그러한 하나의 메시지는 FENCE 메시지로서, EGIO 아키텍쳐의 요소를 수신함으로써 생성되는 트랜잭션에 대해 엄격한 순서화 규칙을 부여하는데 이용된다. 하나의 구현예에 따라, 그러한 FENCE 메시지는 선택된 네트워크 요소의 서브세트, 예를 들면 엔드 포인트에 의해서만 반응된다. 상기 뿐만 아니라, 정정가능한 에러, 정정불가능한 에러 및 치명적인 에러를 나타내는 메시지가, 예를 들면 이하에 설명되는 테일러(tailer) 에러 포워딩의 사용을 통해 여기에서 예측된다.
상기 소개된 본 발명의 하나의 양태에 따르면, 시스템 관리 메시지 그룹은 대역내 메시지를 이용하여 인터럽트의 시그널링을 제공한다. 하나의 구현예에 따르면, ASSERT_INTx/DEASSERT_INTx 메시지 쌍이 도입되고, 여기에서 어써트(assert) 인터럽트 메시지의 발행은 호스트 브리지(104)를 통해 프로세서 컴플렉스에 전송된다. 예시된 구현예에 따르면, ASSERT_INTx/DEASSERT_INTx 메시지 쌍에 대한 사용 규칙은 상기 소개된 PCI 스펙에 발견되는 PCI INTx# 신호의 것과 미러링한다. 임의의 하나의 디바이스에 대해, Assert_INTx의 매 송신에 대해, 통상 대응하는 Deassert_INTx의 송신이 있다. 특정 'x'(A,B,C 또는 D)에 대해, Deassert_INTx의 송신에 앞서 Assert_INTx의 단지 하나의 송신이 존재한다. 스위치는 통상 Assert_INTx/Deassert_INTx 메시지를 루트 컴플렉스(104)에 라우팅하고, 루트 컴플렉스는 통상 Assert_INTx/Deassert_INTx 메시지를 추적하여 가상 인터럽트 신호를 생성하고, 이들 신호를 시스템 인터럽트 리소스에 매핑한다.
범용 및 시스템 관리 메시지 그룹뿐만 아니라, EGIO 아키텍쳐는 코어-논리(예를 들면, 칩셋) 판매자가 그 플랫폼의 특정 동작 요구사항에 맞도록 되는 그 자신의 판매자-정의 메시지를 정의할 수 있는 표준 프레임워크를 확립한다. 이러한 프레임워크는 판매자 정의 메시지에 대한 인코딩이 "예비(reserved)"로서 정의되는 경우에 공통 메시지 헤더를 통해 확립된다.
트랜잭션 디스크립터
트랜잭션 디스크립터는 트랜잭션 정보를 발원점으로부터 서비스 포인트로 운반하고 다시 되돌리기 위한 메커니즘이다. 이것은 새로운 타입의 신규 어플리케이션을 지원할 수 있는 일반적인 상호접속 솔루션을 제공하기 위한 광범위한 수단을 제공한다. 이러한 측면에서, 트랜잭션 디스크립터는 시스템 내의 트랜잭션의 식별, 디폴트 트랜잭션 순서화의 변형 및 가상 채널 ID 메커니즘을 이용한 가상 채널 과 트랜잭션의 연관을 지원한다. 트랜잭션 디스크립터의 그래픽 예시는 도 3을 참조하여 제공된다.
도 3을 참조하면, 트랜잭션 디스크립터 예를 포함하는 데이터그램의 그래픽 예시가 본 발명의 사상에 따라 제공되어 있다. 본 발명의 사상에 따르면, 글로벌 식별자 필드(302), 속성 필드(306) 및 가상 채널 식별자 필드(308)를 포함하는 트랜잭션 디스크립터(300)가 제공된다. 예시된 구현예에서, 로컬 트랜잭션 식별자 필드(308) 및 소스 식별자 필드(310)를 포함하는 글로벌 식별자 필드(302)가 도시된다.
글로벌 트랜잭션 식별자(302)
여기에 이용되는 바와 같이, 글로벌 트랜잭션 식별자는 모든 미해결 요구에 대해 고유하다. 도 3의 예시된 구현예에 따르면, 글로벌 트랜잭션 식별자(302)는 2개의 서브 필드, 즉 로컬 트랜잭션 식별자 필드(308) 및 소스 식별자 필드(310)로 구성된다. 하나의 구현예에 따르면, 로컬 트랜잭션 식별자 필드(308)는 각 요구자에 의해 생성되는 8비트 필드이고, 그 요구자에 대한 완료를 필요로 하는 모든 미해결 요구에 대해 고유하다. 소스 식별자는 EGIO 계층 내의 EGIO 에이전트를 고유하게 식별한다. 따라서, 소스 ID와 함께, 로컬 트랜잭션 식별자 필드는 계층 도메인 내에서 트랜잭션의 글로벌 식별을 제공한다.
하나의 구현예에 따르면, 로컬 트랜잭션 식별자(308)는 단일 요구 소스로부터의 요구/완료들이 무질서하게 취급되는 것을 허용한다(이하에 더 상세하게 설명되는 순서화 규칙을 따름). 예를 들면, 판독 요구의 소스는 판독 A1 및 A2를 생성할 수 있다. 이들 판독 요구를 서비스하는 목적지 에이전트는 우선 요구 A2 트랜잭션 ID에 대해 완료를 복귀시키고, 그리고 나서 두 번째로 A1에 대한 완료를 복귀한다. 완료 패킷 헤더 내에서, 로컬 트랜잭션 ID 정보는 어느 트랜잭션이 완료되고 있는지를 식별한다. 그러한 메커니즘은 판독 요구의 더 효율적인 방식의 취급을 허용하므로 분산 메모리 시스템을 채용하는 장비에 특히 중요하다. 유의할 점은, 그러한 무질서한 판독 완료에 대한 지원은 판독 요구를 발행하는 디바이스가 완료에 대한 버퍼 공간의 선-할당(pre-allocation)을 보장한다는 것을 가정한다는 점이다. 상기 소개된 바와 같이, EGIO 스위치(108)가 엔드 포인트가 아닌 한(즉, 단지 완료 요구를 적절한 엔드 포인트에 전달함), 이들은 버퍼 공간을 예비로 남겨둘 필요가 없다.
단일 판독 요구는 다중 완료를 발생시킬 수 있다. 단일 판독 요구에 속하는 완료는 서로에 대해 무질서한 것으로 복귀될 수 있다. 이것은 완료 패킷의 헤더(즉, 완료 헤더) 내의 부분 완료에 대응하는 원래 요구의 어드레스 오프셋을 제공함으로써 지원된다.
하나의 구현예에 따르면, 소스 식별자 필드(310)는 모든 논리적 EGIO 디바이스에 대해 고유한 16비트 값을 포함한다. 유의할 점은, 단일 EGIO 디바이스는 다중 논리 디바이스를 포함한다. 소스 ID 값은 표준 PCI 버스 계산 메커니즘에 투과한 방식으로 시스템 구성 동안에 할당된다. EGIO 디바이스는 예를 들면 디바이스 번호 및 스트림 번호를 나타내는 내부적으로 가용한 정보와 함께, 예를 들면 이들 디바이스에 대한 초기 구성 액세스 동안에 가용한 버스 번호 정보를 이용하여 소스 ID 값을 내부적으로 그리고 자발적으로 확립한다. 하나의 구현예에 따르면, 그러한 버스 번호 정보는 PCI 구성에 이용되는 것과 유사한 메커니즘을 이용하여 EGIO 구성 사이클 동안에 생성된다. 하나의 구현예에 따르면, 버스 번호는 PCI 초기화 메커니즘에 의해 할당되어 각 디바이스에 의해 캡쳐된다. 핫 플러그 및 핫 스왑(Hot Plug and Hot Swap) 디바이스의 경우에, 그러한 디바이스들은 매 구성 사이클 액세스마다 이러한 버스 번호 정보를 캡쳐하여, 핫 플러그 컨트롤러(예를 들면, 표준 핫 플러그 컨트롤러(SHPC)) 소프트웨어 스택을 투과하도록 할 필요가 있다.
EGIO 아키텍쳐의 하나의 구현예에 따르면, 물리적 컴포넌트는 하나 이상의 논리적 디바이스(또는 에이전트)를 포함한다. 각 논리적 디바이스는 그 특정 디바이스 번호에서 타겟팅된 구성 사이클에 응답하도록 설계되고, 즉 디바이스 번호의 개념은 논리적 디바이스 내에 내장된다. 하나의 구현예에 따르면, 단일 물리적 컴포넌트에서 16개의 논리적 디바이스가 허용된다. 그러한 논리적 디바이스 각각은 하나 이상의 스트리밍 엔진, 예를 들면 최대 16개까지를 포함할 수 있다. 따라서, 단일 물리적 컴포넌트는 256개까지의 스트리밍 엔진을 포함할 수 있다.
다른 소스 식별자에 의해 태그되는 트랜잭션은 다른 논리적 EGIO 입출력(IO) 소스에 속하고, 따라서 순서화의 관점에서 서로 완전히 개별적으로 취급될 수 있다. 3자, 피어-투-피어 트랜잭션의 경우에, 펜스(fence) 순서화 제어 프리미티브는 필요한 경우에 순서화를 강제하는데 이용될 수 있다.
여기에 이용되는 바와 같이, 트랜잭션 디스크립터(300)의 글로벌 트랜잭션 식별자 필드(302)는 적어도 다음 규칙 서브세트를 준수한다.
(a) 각 완료 요청 요구는 글로벌 트랜잭션 ID(GTID)로 태그된다.
(b) 에이전트에 의해 개시된 모든 미해결 완료 요청 요구는 통상 고유한 GTID에 할당되어야 한다.
(c) 비-완료 요청 요구는 GTID의 로컬 트랜잭션 ID 필드(308)를 이용하지 않고, 로컬 트랜잭션 ID 필드는 예비로서 다루어진다.
(d) 타겟은 요구 GTID를 어떤 방식으로도 변형하지 않지만, 요구와 연관된 모든 완료에 대한 완료 패킷의 헤더에서 이를 단지 에코(echo)하며, 개시자는 GTID를 이용하여 완료(들)를 원래 요구에 일치한다.
속성 필드(304)
여기에 사용되는 바와 같이, 속성 필드(304)는 트랜잭션의 특성 및 관계를 지정한다. 이러한 측면에서, 속성 필드(304)는 트랜잭션의 디폴트 취급의 변형을 허용하는 추가 정보를 제공하는데 이용된다. 이들 변형은 예를 들면 순서화, 하드웨어 가간섭성 관리(예를 들면, 스누프(snoop) 속성) 및 우선권과 같은 시스템 내의 트랜잭션의 취급의 다른 양태에 적용할 수 있다. 속성 필드(304)에 대한 포맷 예는 서브 필드(312-318)로 제공된다.
도시된 바와 같이, 속성 필드(304)는 우선권 서브 필드(312)를 포함한다. 우선권 서브 필드는 개시자에 의해 변형되어 우선권을 트랜잭션에 할당할 수도 있다. 하나의 구현예에서, 예를 들면, 트랜잭션 또는 에이전트의 서비스 특성 클래스 또는 품질은 우선권 서브 필드(312)내에 포함되어, 다른 시스템 요소에 의한 처 리에 영향을 준다.
예비 속성 필드(314)는 장래 또는 판매자-정의 사용을 위해 예비로 남겨둔다. 우선권 또는 보안 속성을 이용하는 가능한 이용 모델은 예비 속성 필드를 이용하여 구현될 수 있다.
순서화 속성 필드(316)는 동일한 순서화 플레인(plane)(여기에서 순서화 플레인은 호스트 프로세서(102) 및 대응하는 소스 ID를 가지는 IO 디바이스에 의해 개시되는 트래픽을 포함한다) 내에서 디폴트 순서화 규칙을 변형할 수 있는 순서화 타입을 운반하는 선택적 정보를 공급하는데 이용된다. 하나의 구현예에 따르면, "0"의 순서화 속성은 적용될 디폴트 순서화 규칙을 나타내고, "1"의 순서화 속성은 완화된 순서화를 나타내고, 여기에서 기록은 기록을 동일한 방향으로 전달하고, 판독 완료는 동일한 방향으로 기록을 전달할 수 있다. 디바이스는 상태 정보를 판독하고 기록하기 위해 디폴트 순서화로 데이터 및 트랜잭션을 이동하기 위해 주로 완화된 순서화 의미론을 이용한다.
스누프 속성 필드(318)는 동일한 순서화 플레인 내에서 디폴트 캐시 가간섭성 관리 규칙을 변형할 수 있는 캐시 가간섭성 관리 타입을 운반하는 선택적 정보를 공급하는데 이용되고, 여기에서 순서화 플레인은 호스트 프로세서(102) 및 그 대응하는 소스 ID를 가지는 IO 디바이스에 의해 개시되는 트래픽을 포함한다. 하나의 구현예에 따르면, 스누프 속성 필드(318) 값 "0"은 디폴트 캐시 가간섭성 관리 방식에 대응하고, 트랜잭션은 하드웨어 레벨 캐시 가간섭성을 강제로 시행하도록 스누핑된다. 한편, 스누프 속성 필드(318)의 값 "1"은 디폴트 캐시 가간섭성 관리 방식을 보류시키고 트랜잭션이 스누핑되지 않는다. 오히려, 액세스되는 데이터는 비-캐시가능한 것이나, 그 가간섭성은 소프트웨어에 의해 관리되고 있다.
가상 채널 ID 필드(306)
여기에 이용되는 바와 같이, 가상 채널 ID 필드(306)는 트랜잭션이 연관되는 독립적인 가상 채널을 식별한다. 하나의 실시예에 따르면, 가상 채널 식별자(VCID)는 트랜잭션별 기반으로 16개까지의 가상 채널(VC)의 식별을 허용하는 4비트 필드이다. VCID 정의의 예는 표 1에 제공된다.
가상 채널 ID 인코딩
VCID VC 이름 사용 모델
0000 디폴트 채널 범용 트래픽
0001 등시성 채널 이 채널은 다음 요구사항을 가지는 IO 트래픽을 운반하는데 이용된다. (a) IO 트래픽은 결정적인 서비스 타이밍을 허용하도록 스누핑되지 않는다. (b) 서비스 품질은 X/T 계약을 이용하여 제어된다(여기에서, X=데이터 량, 및 T=시간)
0010-1111 예비 장래 사용
가상 채널
본 발명의 하나의 양태에 따르면, EGIO 인터페이스(106)의 트랜잭션 레이어(202)는 EGIO 통신 링크(112)의 대역폭 내에서 가상 채널(들)의 확립 및 이용을 지원한다. 상기 소개된 본 발명의 가상 채널(VC) 양태는, 단일 물리적 EGIO 링크(112) 내에서 채널을 통해 통신되는 컨텐츠의 요구되는 독립성에 기초하여 각기 분리된, 논리적 통신 인터페이스를 정의하는데 이용된다. 이러한 측면에서, 가상 채널은 하나 이상의 특성, 예를 들면 대역폭 요구사항, 서비스 클래스, 서비스 타입(예를 들면, 시스템 서비스 채널) 등에 기초하여 확립될 수 있다.
특정 어플리케이션 클래스에 대해 차별화된 서비스 및 서비스 품질(QoS) 지원을 지원하도록 가상 채널(들) 및 트래픽(또는, 트랜잭션) 클래스 식별자의 조합이 제공된다. 여기에 이용되는 바와 같이, 트래픽(또는 트랜잭션) 클래스는 EGIO 구조(fabric)을 통해 엔드-투-엔드로 미변형 송신되는 트랜잭션 레이어 패킷 라벨이다. 매 서비스 포인트(예를 들면, 스위치, 루트 컴플렉스, 등)마다, 트래픽 클래스 라벨이 서비스 포인트에 의해 이용되어 적절한 서비스 정책을 적용한다. 이러한 측면에서, 개별 VC는 서로 다른 취급 정책 및 서비스 우선권을 이용하는 트래픽을 매핑하는데 이용된다. 예를 들면, T 기간 내에 전달되는 X 데이터 양을 보장하는 측면에서 결정적인 서비스 품질을 요구하는 트래픽은 등시성(또는 시간 조정된) 가상 채널에 매핑될 수 있다. 다른 가상 채널에 매핑된 트랜잭션은 서로에 대해 어떠한 순서화 요구사항을 가지지 않을 수 있다. 즉, 가상 채널은 서로 다른 플로우 제어 규칙 및 속성을 가지는 분리된 논리적 인터페이스로서 동작한다.
하나의 구현예에 따르면, EGIO-부합 요소의 각 EGIO 통신 포트(입력 또는 출력)는 포트 성능 데이터 구조(여기에 특별히 도시되지는 않음)를 포함한다. (a) 포트에 의해 지원되는 가상 채널의 개수, (b) 각 가상 채널과 연관되는 트래픽 클래스, (c) 포트 VC 상태 레지스터, (d) 포트 VC 제어 레지스터, 및 (e) 그러한 가상 채널과 연관되는 중재 방식(arbitration scheme) 중 하나 이상을 포함하는 포트의 성능에 관한 정보가 포트 성능 데이터 구조에 유지된다. 하나의 구현예에 따르면, 통신 동작 파라미터 및 연관에 의한, 포트 성능 파라미터는 링크별, VC별 기반으로 결합된 요소들 사이에서 중재된다.
호스트 프로세서(102)에 의해 개시되는 트래픽에 대하여, 가상 채널은 디폴트 순서 메커니즘 규칙에 기초한 순서화 제어를 필요로 하거나, 트래픽은 완전히 무질서하게 취급될 수도 있다. 하나의 구현예에 따르면, VC는 다음 2가지 타입의 트래픽, 범용 IO 트래픽 및 등시성 트래픽을 포함한다. 즉, 이러한 구현예에 따르면, 2가지 타입의 가상 채널, 즉 (1) 범용 IO 가상 채널, 및 (2) 등시성 가상 채널이 기술된다.
여기에 사용되는 바와 같이, 트랜잭션 레이어(202)는 컴포넌트에 의해 활성적으로 지원되는 하나 이상의 가상 채널(들) 각각에 대한 독립적인 플로우 제어를 유지한다. 여기에 이용되는 바와 같이, 모든 EGIO 부합 컴포넌트는 통상 디폴트 범용 IO 타입 가상 채널, 예를 들면 가상 채널 0, 서비스의 "최상 결과" 클래스를 지원하고, 여기에서는 이러한 타입의 다른 가상 채널 사이에 요구되는 순서화 관계가 없다. 디폴트로는, VC 0은 범용 IO 트래픽에 이용되고, VC 1 또는 이상(예를 들면, VC1 - VC7)은 등시성 트래픽을 취급하도록 할당된다. 다른 구현예에서, 임의의 가상 채널이 임의의 트래픽 타입을 취급하도록 할당될 수 있다. 다중, 개별적으로 관리되는 가상 채널을 포함하는 EGIO 링크의 개념적인 예시는 도 4를 참조하여 제공된다.
도 4를 참조하면, 본 발명의 하나의 양태에 따라 다중 가상 채널(VC)을 포함하는 EGIO 링크(112) 예의 그래픽 예시가 제공된다. 도 4의 예시된 구현예에 따르면, EGIO 인터페이스(들)(106) 사이에 생성되는 다중 가상 채널(402, 404)를 포함하는 EGIO 링크(112)가 제공된다. 하나의 구현예에 따르면, 가상 채널(402)에 대 해, 다수 소스(406A...N)로부터의 트래픽이 예시되고, 적어도 그 소스 ID에 의해 구별된다. 도시된 바와 같이, 가상 채널(402)은 다른 소스(예를 들면, 에이전트, 인터페이스 등)로부터의 트랜잭션 사이에 어떠한 순서화 요구사항 없이 확립되었다.
마찬가지로, 다중 소스 다중 트랜잭션(408A...N)으로부터 트래픽을 포함하는 가상 채널(404)이 제공되고, 각 트랜잭션은 적어도 소스 ID에 의해 표시된다. 예시된 예에 따르면, 소스 ID 0 406A로부터의 트랜잭션은 트랜잭션 헤더의 속성 필드(304)에 의해 변형되지 않는 한 엄격하게 순서화되고, 소스(408N)로부터의 트랜잭션은 그러한 순서화 규칙을 전혀 보여주지 않는다.
등시성 채널
상기 소개된 바와 같이, 등시성 채널은 전자 장비(100)의 EGIO 아키텍쳐에서 요구자 에이전트와 완료자 에이전트(들) 간의 시간 민감 컨텐츠(예를 들면, 멀티미디어 컨텐츠의 스트리밍)를 통신하도록 확립된다. 하나의 구현예에 따르면, EGIO 아키텍쳐 내에 2개의 상이한 등시성 통신 패러다임, 즉 엔드 포인트-투-루트 컴플렉스 모델 및 피어-투-피어(또는 엔드포인트-투- 엔드포인트) 통신 모델이 존재한다.
엔드포인트-투-루트 컴플렉스 모델에서, 주요 등시성 트래픽은 루트 컴플렉스(104)로의 메모리 판독 및 기록 요구, 및 루트 컴플렉스(104)로부터의 판독 완료이다. 피어-투-피어 모델에서, 등시성 트래픽은 유니캐스트, 푸시 단독 트랜잭션(예를 들면, 메모리 기록과 같은 포스팅된 트랜잭션, 또는 메시지)으로 제한된다. 푸시 단독 트랜잭션은 단일 호스트 도메인 내 또는 다중 호스트 도메인에 걸쳐 존재할 수 있다.
보장된 대역폭 및 결정적인 서비스 지연시간을 가지는 등시성 데이터 전달을 지원하기 위해, 요구자/완료자 쌍 및 EGIO 통신 구조 사이에 등시성 "계약"이 확립된다. 하나의 실시예에 따르면, "계약"은 리소스 예비 및 트래픽 규제를 강제하여, 가상 채널에 대한 과다-가입(over-subscription) 및 혼잡을 방지한다.
EGIO 아키텍쳐 내에서 등시성 통신 채널을 확립하고 관리하기 위한 방법 예가 도 5를 참조하여 제공된다. 도 5의 예시된 실시예에 따르면, 방법은 블록 502로 시작하여, EGIO 구조(즉, 루트 컴플렉스(104), 스위치(108), 엔드 포인트(110), 링크(112), 브리지(114), 등)의 하나 이상의 요소의 통신 성능이 식별된다.
하나의 구현예에 따르면, 적어도 EGIO 구조의 서브세트의 통신 성능은 루트 컴플렉스(104)의 대역폭 관리자에 노출되고, 이것이 EGIO 아키텍쳐 내의 등시성 통신 리소스의 할당을 관리한다. 요소의 초기화 기간동안, 예를 들면 호스트 전자 장비(100)의 시동시, 또는 EGIO 부합 디바이스의 호스트 전자 장비로의 핫-플러그시에, 요소의 통신 성능의 노출이 발생한다. 하나의 실시예에 따르면, 노출된 정보(예를 들면, EGIO 에이전트(106) 내의 데이터 구조로부터)는 포트 식별, 포트 할당, 가상 채널 할당(들), 대역폭 성능, 등 중 하나 이상을 포함한다. 이러한 정보는 이하에 상세하게 설명되는 바와 같이 등시성 계약을 개발하는데 이용하기 위해 대역폭 관리자에 의해 액세스 가능한 데이터 구조로 유지된다.
전자 장비(100)의 정상 동작 동안에, 장비(100)를 포함하는 2개(또는 그 이 상) 에이전트 사이의 등시성 통신 채널을 확립하는 것이 필요하거나 바람직하게 된다. 그러한 경우에, 블록 504에서, 루트 컴플렉스(104)의 대역폭 관리자는 요구자/완료자 쌍으로부터(또는 대신에) EGIO 구조 내의 등시성 통신 리소스에 대한 요구를 수신한다. 여기에 이용되는 바와 같이, 요구는 원하는 통신 리소스, 예를 들어, 대역폭 및 서비스 지연시간 요구사항의 표시를 포함한다.
블록 506에서, 등시성 통신 리소스에 대한 요구를 수신한 경우, 루트 컴플렉스(104)의 대역폭 관리자는 적어도 EGIO 아키텍쳐의 적절한 서브세트의 가용한 통신 리소스를 분석하여, 블록 508에서 등시성 통신 리소스에 대한 요구가 수용될 수 있는지 여부를 결정한다. 하나의 실시예에 따르면, 루트 컴플렉스(104)의 대역폭 관리자는 요구자와 완료자 간의 통신 경로를 포함하는 포트(106), 스위치(들)(108), 링크(들)(112), 등과 연관된 정보를 분석하여, 등시성 통신 요구의 대역폭 및 서비스 지연시간 요구사항이 충족될 수 있는지 여부를 결정한다. 다른 실시예들에서, 요구자/완료자 쌍은 단지 그들 자신들 사이에서 등시성 계약(또는 동작 파라미터에 관한 협상된 동의), 및 임의의 중재 요소를 링크별 기반으로 확립한다.
블록 508에서, 루트 컴플렉스(104)의 대역폭 관리자가 요구된 통신 리소스가 가용하지 않은 것으로 결정하면, 블록 510에서, 루트 컴플렉스(104)는 등시성 채널에 대한 요구를 거절하고, 요구된 리소스가 가용하지 않다는 표시를 제공한다. 특정 실시예에 따르면, 가용한 리소스의 표시는 요구자/완료자 쌍에 제공될 수도 있고, 그리고나서 지정된 가용 리소스에 따름에도 불구하고 등시성 통신 리소스에 대 한 요구를 재발행하는 것으로 결정될 수 있다. 다른 실시예에서, 대역폭 관리자는 특정 대역폭(요구된 것보다 적을 수도 있음)이 할당된 리소스를 요구한 실체에게 통지한다. 이 경우에, 요구하는 실체는 요구를 재발행할 필요가 없다.
하나의 실시예에 따르면, 등시성 통신 리소스에 대한 요구가 충족될 수 있는지 여부를 결정할 때, 및 블록 512에서 등시성 계약을 확립할 때, 루트 컴플렉스(104)의 대역폭 관리자는 이하와 같이 요구자/완료자 쌍의 대역폭 요구사항을 계산한다.
BW = (N*Y)/T (1)
공식은 특정 기간(T) 동안에 지정된 페이로드 크기(Y)의 트랜잭션의 특정 개수(N)의 기능으로서 할당된 대역폭(BW)을 정의한다.
등시성 계약에서 중요한 다른 파라미터는 지연시간이다. 계약에 기초하여, 등시성 트랜잭션은 지정된 지연시간(L) 내에 완료되어야 한다. 일단 요구자/완료자 쌍이 등시성 통신을 위해 대역폭 관리자에 의해 허용되면, 정상 동작 조건 하에서, 대역폭 및 지연시간은 완료자 및 임의의 중재 EGIO 아키텍쳐 요소(예를 들면, 스위치, 링크(들), 루트 컴플렉스, 등)에 의해 요구자에게 보장된다.
따라서, 블록 512에서 개발된 등시성 계약은 EGIO 아키텍쳐 내에서 등시성 통신에 참여하는 EGIO 인터페이스(들)(106)에 의해 구현되는 특정 서비스 규율(discipline)을 정의한다. 서비스 규율은 등시성 요구의 서비스가 특정 서비스 기간(t)에 종속되도록 EGIO 스위치(108) 및 완료자(예를 들면, 엔드 포인트(110), 루트 컴플렉스(104), 등)에 부과된다. 이러한 메커니즘은 요구자에 의해 도입된 등시성 패킷이 서비스되는 경우에 제어하는 방법을 제공하는데 이용된다.
결과적으로, 블록 514에서, 등시성 트래픽은 협상된 등시성 계약에 부합하여 EGIO 아키텍쳐에 도입될 수 있는 패킷들만이 즉각적인 진척을 만들어내고 EGIO 아키텍쳐 요소에 의해 서비스되기 시작하도록 방침이 정해진다. 협상된 계약별로 허용된 것보다 더 많은 등시성 트래픽을 도입하려고 시도하는 비-부합 요구자는 이하에 더 상세하게 설명되는(예를 들면, 데이터 링크 레이어 특징 셋트 참조) 플로우 제어 메커니즘에 의해 그렇게 되는 것이 방지된다.
하나의 구현예에 따르면, 등시성 기간(T)은 가상 타임 슬롯(t)의 단위로 일정하게 분할된다. 하나의 등시성 요구까지가 가상 타임 슬롯 내에서 허용된다. 하나의 실시예에 따르면, EGIO 컴포넌트에 의해 지원되는 가상 타임 슬롯의 크기(또는 지속기간)는 EGIO 인터페이스의 데이터 구조 내에서 헤더 정보로서 제공된다. 다른 구현들에서, 가상 타임 슬롯의 크기는 초기화 이벤트(예를 들면, 냉각 개시, 리셋, 등)의 수신시 EGIO 컴포넌트로부터 브로드캐스트 메시지를 통해 보고된다. 또 다른 하나의 구현예에서, 가상 타임 슬롯의 크기는 특별 요구 메시지의 수신시 EGIO 컴포넌트로부터 특정 정보 메시지를 통해 보고된다. 또 다른 하나의 구현예에서, 가상 타임 슬롯의 크기는 고정될 수 있고, 등시성 대역폭 관리자 소프트웨어는 "더 넓은"타임 슬롯을 효율적으로 생성하는 방식으로 활성 및 비활성 슬롯(대역폭 할당 동안)을 인터리빙할 수 있다.
하나의 실시예에 따르면, 가상 타임 슬롯(t)의 지속기간은 100ns이다. 등시 성 기간(T)의 지속기간은 지원되는 시간 기반 중재 방식(예를 들면, 시간 기반 가중 라운드 로빈(WRR)(또는 가중 순차)의 페이즈의 개수에 좌우된다. 하나의 실시예에 따르면, 페이즈의 개수는 각 요소 내에 유지된 포트 중재 테이블 내의 엔트리 개수에 의해 지정되는, 등시성 가상 타임 슬롯의 개수에 의해 정의된다. 포트 중재 테이블 크기가 128이면, 등시성 기간, 즉 T=12.8㎲에 가용한 128개의 가상 타임 슬롯(t)(들)이 있다.
하나의 실시예에 따르면, 등시성 트랜잭션에 대한 최대 페이로드 크기(Y)는 EGIO 구성 기간 동안에 확립된다. 구성 후에, 최대 페이로드 크기는 주어진 EGIO 계층 도메인 내에 고정된다. 고정된 최대 페이로드 크기 값은 요구자/완료자 사이의 등시성 트랜잭션에 연관된 데이터 페이로드의 실제 크기에 관계없이, 등시성 대역폭 예상하는데 이용된다.
등시성 주기(T), 가상 타임슬롯(t) 및 최대 페이로드(Y)가 주어지면, 기간 내의 가상 타임 슬롯의 최대 개수는 이하와 같다.
Nmax = T/t (2)
그리고, 최대 지정가능한 등시성 대역폭은 아래와 같다.
BWmax = Y/t (3)
그러므로, 등시성 대역폭이 할당될 수 있는 세분성(granularity)은 이하와 같이 정의된다.
BWgranularity = Y/T (4)
등시성 대역폭 BWlink를 통신 링크(112)에 할당하는 것은, Nlink가 아래와 같이 주어진다면, 등시성 주기(T)마다 Nlink 가상 타임 슬롯을 할당하는 것과 유사하다.
Nlink = BWlink/BWgranularity (5)
링크로의 조절된 액세스를 유지하기 위해서는, 등시성 트래픽에 대한 배출(egress) 포트로서 기능하는 스위치의 포트는 Nmax 엔트리까지 차지되는 데이터 구조(예를 들면, 상기 소개된 포트 중재 테이블)를 확립하고, 여기에서 Nmax는 링크 대역폭, 세분성 및 지연시간 요구사항에 주어지는 허용가능한 등시성 세션의 최대 개수이다. 테이블의 엔트리는 등시성 기간(T)에서 하나의 가상 타임 슬롯을 나타낸다. 테이블 엔트리에 포트 번호(PN)의 값이 주어진 경우, 이것은 타임 슬롯이 포트 번호에 의해 지정된 진입(ingress) 포트에 할당된 것을 의미한다. 그러므로, Nlink 가상 타임 슬롯은 PN의 값이 주어진 포트 중재 테이블에서 Nlink 엔트리가 존재하는 경우에 진입 포트에 할당된다. 배출 포트는 배출 포트의 등시성 시간 카운터(매 t 시간마다 하나(1)씩 증가하고 T에 도달한 때 랩-어라운드(wrap-around)함)에 의해 도달된 테이블 엔트리가 PN으로 설정된 경우에만, 추가 서비스를 위해 진입 포트로부터 하나의 등시성 요구 트랜잭션을 허용할 수 있다. 진입 포트에서 준비되어 있는 미해결 등시성 요구들이 있더라도, 이들은 다음 중재(예를 들면, 시간-기반, 가중 라운드 로빈(WRR) 중재) 라운드까지는 제공되지 않을 것이다. 이와 같이, 시간-기반 포트 중재 데이터 구조는 등시성 대역폭 할당 및 트래픽 규제(traffic regulation) 모두를 제공한다.
여기에 이용된 바와 같이, 상기 설명한 트랜잭션 지연시간은 EGIO 구조를 통한 지연시간 및 완료자에 의해 기여되는 지연시간으로 구성된다. 등시성 트랜잭션 지연시간은 각 트랜잭션에 대해 정의되고, 가상 타임 슬롯 t의 단위로 측정된다.
엔드 포인트-투-루트 컴플렉스 통신 모델의 요구자에 대해, 판독 지연시간은 라운드-트립(round-trip) 지연시간, 즉 디바이스가 메모리 판독 요구 패킷을 그 트랜잭션 레이어(송신 측 상)에 제출하는 시각으로부터 대응하는 판독 완료가 디바이스의 트랜잭션 레이어에서 수신하는 시각(수신 측)까지의 지연으로서 정의된다. 어느 통신 모델의 요구자에 대해, 기록 지연시간은 요구자가 메모리 기록 요구를 그 트랜잭션 레이어의 송신 측에 포스팅(posting)한 시각으로부터 데이터 기록이 완료자의 메모리 서브시스템내에서 글로벌하게 가시적이 되는 시각까지의 지연으로서 정의된다. 메모리로의 기록은 그 메모리 어드레스에 액세스하는 모든 에이전트들이 업데이트된 데이터를 얻는 경우에, 글로벌 가시성 포인트에 도달한다.
등시성 계약의 일부로서, 등시성 트랜잭션 지연시간의 상한 및 하한이 제공된다. 요구자의 등시성 데이터 버퍼의 크기는 최소 및 최대 등시성 트랜잭션 지연시간을 이용하여 결정될 수 있다. 이하에 더 상세하게 기술되는 바와 같이, 최소 등시성 트랜잭션 지연시간은 최대 등시성 트랜잭션 지연시간보다 훨씬 작다.
요구자에 대해, 최대 등시성 (판독 또는 기록) 트랜잭션 지연시간(L)는 다음 수학식 6에 따라 계산될 수 있다.
L = Lfabric + Lcompleter (6)
여기에서, Lfabric은 EGIO 구조의 최대 지연시간이고, Lcompleter는 완료자의 최대 지연시간이다.
EGIO 링크(112) 또는 EGIO 구조에 대한 트랜잭션 지연시간은 트랜잭션이 송신 엔드에 포스팅되는 시각으로부터 수신 엔드에서 가용한 시각까지의 지연으로서 정의된다. 이것은 판독 및 기록 트랜잭션 모두에 적용된다. 이러한 측면에서, Lfabric은 각 링크(112) 및 요구자로부터 완료자로의 경로에서 중재 포인트로 인한 기하학적 구조, 지연시간에 좌우된다.
계속해서 도 5를 참조하면, 프로세스는 블록 516으로 진행하여, 대역폭 관리자는 등시성 통신 채널의 이용이 완료되는지 여부를 결정한다. 즉, 대역폭 관리자는 등시성 통신 세션이 종료되었는지 여부, 및 따라서 등시성 채널을 지원하도록 할당된 가상 채널 리소스가 EGIO 구조에 의한 사용을 위해 해제될 수 있는지 여부를 결정한다. 하나의 실시예에 따르면, 대역폭 관리자는 등시성 리소스들이 더 이상 필요로 하지 않는 하나 이상의 요구자/완료자 쌍으로부터의 표시를 수신한다. 다른 실시예에서, 특정 비활성 기간 후에, 대역폭 관리자는 등시성 통신이 완료된 것으로 결론내린다.
블록 516에서, 대역폭 관리자가 등시성 통신이 종료되지 않은 것으로 결정하면, 프로세스는 블록 514로 계속된다.
다르게는, 프로세스는 블록 518로 계속되어, 대역폭 관리자는 등시성 계약을 취소하고, 따라서 잔여 가상 채널의 지원으로의 그러한 대역폭을 해제한다. 하나의 실시예에 따르면, 대역폭 관리자는 등시성 계약이 더 이상 강제되지 않는다는 것을 EGIO 아키텍쳐의 하나 이상의 다른 요소에 통지한다.
트랜잭션 순서화
모든 응답들이 순서대로 처리되도록 강제하는 것이 더 단순할 수도 있지만, 트랜잭션 레이어(202)는 트랜잭션 순서화를 허용함으로써 성능을 개선하는 것을 시도한다. 그러한 재 순서화를 용이하게 하기 위해, 트랜잭션 레이어(202)는 트랜잭션을 "태그"한다. 즉, 하나의 실시예에 따르면, 트랜잭션 레이어(202)는 패킷이 원래 처리되었던 상대 순서를 추적하는 것을 잃지 않고, 그 송신 시간이 EGIO 아키텍쳐 내의 요소들에 의해 (예를 들면, 재순서화를 통해)최적화될 수 있도록, 트랜잭션 디스크립터를 각 패킷에 부가한다. 그러한 트랜잭션 디스크립터는 EGIO 인터페이스 계층을 통해 요구 및 완료 패킷의 라우팅을 용이하게 하는데 이용된다.
그러므로, EGIO 상호접속 아키텍쳐 및 통신 프로토콜의 혁신적인 양태들 중 하나는 무질서 통신을 제공하는 것으로서, 그럼으로써 유휴상태 또는 대기 상태의 축소를 통해 데이터 처리량을 개선한다. 이러한 측면에서, 트랜잭션 레이어(202)는 EGIO 트랜잭션에 대한 순서화 요구사항을 정의하는 규칙 셋트를 채용한다. 트랜잭션 순서화 요구사항은 생산자-소비자 순서화 모델을 지지하도록 설계된 소프트웨어로 정확한 동작을 보장하도록 정의되고, 동시에 다른 순서화 모델(예를 들면, 그래픽 부착 어플리케이션에 대한 완화된 순서화)에 기초하여 어플리케이션에 대한 개선된 트랜잭션 취급 유연성을 허용한다. 2개의 다른 타입의 모델, 즉 단일 순서 화 플레인 모델 및 다중 순서화 플레인 모델에 대한 순서화 요구사항은 이하에 제공된다.
기본 트랜잭션 순서화 - 단일 "순서화 플레인" 모델
2개의 컴포넌트, 즉 호스트 프로세서 및 메모리 서브시스템에 인터페이스를 제공하는 메모리 제어 허브, 및 IO 서브시스템에 인터페이스를 제공하는 IO 제어 허브가 도 1과 유사하게 EGIO 아키텍쳐를 통해 접속된다고 가정하자. 양쪽 허브들은 인바운드 및 아웃바운드 트래픽을 취급하는 내부 큐를 포함하고, 이러한 단순한 모델에서 모든 IO 트래픽은 단일 "순서화 플레인"에 매핑된다.(유의할 점은, 트랜잭션 디스크립터 소스 ID 정보는 EGIO 계층 내의 각 에이전트에 대한 고유 식별을 제공한다는 점이다. 또한, 유의할 점은, 소스 ID에 매핑된 IO 트래픽은 다른 트랜잭션 순서화 속성을 운반할 수 있다는 점이다.) 이러한 시스템 구성에 대한 순서화 규칙은 IO-개시된 트래픽 및 호스트-개시된 트래픽 사이에 정의된다. 그 관점에서, 호스트 프로세서 개시 트래픽과 함께 소스 ID에 매핑된 IO 트래픽은 단일 "순서화 플레인"내에서 수행되는 트래픽을 나타낸다.
그러한 트랜잭션 순서화 규칙의 예는 표 2를 참조하여 이하에 제공된다. 이 표에 정의된 규칙들은 메모리, IO, 구성 및 메시지를 포함하는 EGIO 시스템의 모든 타입의 트랜잭션에 일정하게 적용된다. 다음 표 2에서, 칼럼은 2개의 트랜잭션중 제1 트랜잭션을 나타내고, 로우는 제2 트랜잭션을 나타낸다. 표 엔트리는 2개의 트랜잭션 사이의 순서화 관계를 나타낸다. 표 엔트리는 이하와 같이 정의된다.
· 예 - 제2 트랜잭션은 통상 교착상태(deadlock)를 피하도록 제1 트랜잭션 을 전달하도록 허용된다. (블록킹이 발생되는 경우, 제2 트랜잭션은 제1 트랜잭션을 전달하도록 요구된다. 공정성(fairness)은 통상 단절(starvation)을 방지하도록 포함될 수 있다).
· Y/N - 요구사항이 없다. 제1 트랜잭션은 선택적으로 제2 트랜잭션을 전달할 수 있거나 차단될 수 있다.
· 아니오 - 제2 트랜잭션은 통상 제1 트랜잭션을 전달하도록 허용되지 않는다. 이것은 강한 순서화를 보존하도록 요구된다.
단일 순서화 플레인을 위한 트랙잭션 순서화와 교착상태 회피
로우는 칼럼을 전달하는가? WR_Req(No Compl. Req)(col. 2) RD_Req(col.3) WR_Req(compl.Req)(col.4) RD_Comp.(col.5) WR-Comp(col.6)
WR_Req No comp Req (Row A) 아니오 예 a. 아니오 b. 예 Y/N Y/N
RD_Req (Row B) 아니오 a. 아니오 b. Y/N Y/N Y/N Y/N
WR_Req (comp. Req) (Row C) 아니오 Y/N a. 아니오 b. Y/N Y/N Y/N
RD_Comp. (Row D) 아니오 예 예 a. 아니오 b. Y/N Y/N
WR_Comp. (ROW E) Y/N 예 예 Y/N Y/N
트랙잭션 순서화 설명
로우: 칼럼 ID 표 2 엔트리의 설명
A2 포스팅된 메모리 기록 요구(WR_REQ)는 통상 임의의 다른 포스팅된 메모리 기록 요구를 전달하지 않는다.
A3 포스팅된 메모리 기록 요구는 통상 판독 요구를 전달하도록 허용되어 교착상태를 피한다.
A4 a. 포스팅된 메모리 WR-REQ는 완료 요구된 속성을 가지는 메모리 WR_REQ를 전달하도록 허용되지 않는다. b. 포스팅된 메모리 WR_REQ는 IO 및 구성 요구를 전달하도록 허용되어 교착상태를 회피한다.
A5, A6 포스팅된 메모리 WR_REQ는 완료를 전달하도록 요구되지 않는다. 교착상태 없는 동작을 여전히 보장하면서도 이러한 구현 유연성을 허용하기 위해, 에이전트가 완료의 수락을 보장하는 EGIO 통신 프로토콜을 제공한다.
B2, C2 이들 요구는 포스팅된 메모리 WR_REQ를 전달할 수 없으므로, 생산자/소비자 사용 모델을 지원하도록 요구되는 강한 기록 순서화를 보존한다.
B3 a. 기본 구현(즉, 무질서 처리가 없는 경우)에서 판독 요구는 서로를 전달하도록 허용되지 않는다. b. 다른 구현예에서, 판독 요구는 서로를 전달하도록 허용된다. 트랜잭션 식별은 그러한 기능을 제공하는데 필수적이다.
B4, C3 다른 타입의 요구는 서로에 의해 차단되거나 전달되도록 허용된다.
B5, B6, C5, C6 이들 요구들은 완료에 의해 차단되거나 전달하도록 허용된다.
D2 판독 완료는 포스팅된 메모리 WR_Req(강한 기록 순서화를 보존함)를 전달할 수 없다.
D3, D4, E3, E4 완료는 비-포스팅된 요구를 전달하도록 허용되어, 교착상태를 피한다.
D5 a. 기본 구현예에서, 판독 완료는 서로를 전달하도록 허용되지 않는다. b. 다른 구현예에서, 판독 완료는 서로를 전달하도록 허용된다. 다시, 강한 트랜잭션 식별에 대한 필요가 요구된다.
E6 이들 완료들은 서로를 전달하도록 허용된다. 예를 들면, 트랜잭션 ID 메커니즘을 이용하여 트랜잭션의 추적을 유지하는 것이 중요하다.
D6, E5 다른 타입의 완료들은 서로를 전달할 수 있다.
E2 기록 완료는 포스팅된 메모리 WR_REQ에 의해 차단되거나 전달하도록 허용된다. 그러한 기록 트랜잭션은 실제로는 반대 방향으로 이동하고, 따라서, 순서화 관계를 갖지 않는다.
진보된 트랜잭션 순서화 - "멀티 플레인"트랜잭션 순서화 모델
이전 섹션은 단일 "순서화 플레인"내의 순서화 규칙을 정의했다. 상기 소개된 바와 같이, EGIO 상호접속 아키텍쳐 및 통신 프로토콜은 고유 트랜잭션 디스크립터 메커니즘을 채용하여, 추가 정보와 트랜잭션을 연관시킴으로써, 더 복잡한 순서화 관계를 지원한다. 트랜잭션 디스크립터의 필드는 IO 트래픽 순서화의 관점에서 서로 관계없는 다중 "순서화 플레인"의 생성을 허용한다.
각 "순서화 플레인"은 특정 IO 디바이스(고유 소스 ID에 의해 지정됨)에 대응하는 큐잉/버퍼링 논리, 및 호스트 프로세서 개시 트래픽(host processor initiated traffic)을 운반하는 큐잉/버퍼링 논리로 구성된다. "플레인"내의 순서화는 통상 이들 2개 사이에서만 정의된다. 생산자/소비자 사용 모델을 지원하고 교착상태를 방지하는 이전 섹션에 정의된 규칙은 다른 "순서화 플레인"에 관계없이 각 "순서화 플레인"에 대해 강제된다. 예를 들면, "플레인" N에 의해 개시된 요구들에 대한 판독 완료는 "플레인" M에 의해 개시된 요구들에 대한 판독 완료를 우회할 수 있다. 그러나, 플레인 N에 대한 판독 완료 및 플레인 M에 대한 판독 완료도 호스트로부터 개시된 포스팅된 메모리 기록을 우회할 수 없다.
플레인 매핑 메커니즘의 이용이 다중 순서화 플레인의 존재를 허용하지만, 순서화 플레인의 일부 또는 모두가 함께 "붕괴되어" 구현을 단순화시킬 수 있다(다중 분리되게 제어되는 버퍼/FIFO를 하나로 조합함). 모든 플레인들이 함께 붕괴되는 경우, 트랜잭션 디스크립터 소스 ID 메커니즘은 트랜잭션의 라우팅을 용이하게 하는데에만 이용되고, IO 트래픽의 개별적인 스트림들 사이의 순서화를 완화하는데 이용되지 않는다.
이전 뿐만 아니라, 트랜잭션 디스크립터 메커니즘은 순서화 속성을 이용하여 단일 순서화 플레인내의 디폴트 순서화를 변형하는 것을 제공한다. 그러므로, 순서화의 변형은 트랜잭션별 기반으로 제어될 수 있다.
트랜잭션 레이어 프로토콜 패킷 포맷
상기 소개된 바와 같이, 혁신적인 EGIO 아키텍쳐는 서로 통신하는 2개의 디바이스의 트랜잭션 레이어 사이에서 정보를 교환하는데 패킷 기반 프로토콜을 이용한다. EGIO 아키텍쳐는 통상 메모리, IO, 구성 및 메시지 트랜잭션 타입을 지원한다. 그러한 트랜잭션은 요구 또는 완료 패킷을 이용하여 운반되고, 완료 패킷은 데이터를 복귀하거나 트랜잭션의 수신을 승인하는데 필요한 경우에만 이용된다.
도 9를 참조하면, 본 발명의 사상에 따른 트랜잭션 레이어 프로토콜의 예의 그래픽 예시가 제공된다. 도 9의 예시된 구현예에 따르면, 포맷 필드, 타입 필드, 확장된 타입/확장된 길이(ET/EL) 필드, 및 길이 필드를 포함하는 TLP 헤더(900)가 제공된다. 유의할 점은, 일부 TLP는 헤더내에 지정된 포맷 필드에 의해 결정되는, 헤더 이후의 데이터를 포함한다는 점이다. TLP는 MAX_PAYLOAD_SIZE에 의해 설정된 한계보다 더 많은 데이터를 포함하지 않는다. 하나의 구현예에 따르면, TLP 데이터는 자연적으로 정렬된 4바이트이고, 4바이트 더블 워드(DW)의 증분이다.
여기에 이용되는 바와 같이, 포맷(FMT) 필드는 다음 정의에 따라 TLP의 포맷을 지정한다.
· 000-2DW 헤더, 데이터 없음
· 001-3DW 헤더, 데이터 없음
· 010-4DW 헤더, 데이터 없음
· 101-3DW 헤더, 데이터 가짐
· 110-4DW 헤더, 데이터 가짐
· 모든 다른 인코딩은 예비임.
TYPE 필드는 TLP에 이용되는 타입 인코딩을 지칭하는데 이용된다. 하나의 구현예에 따르면, Fmt[2:0] 및 타입[3:0]은 통상 디코딩되어 TLP 포맷을 결정한다. 하나의 구현예에 따르면, 타입 [3:0] 필드의 값은 확장된 타입/확장된 길이 필드가 타입 필드 또는 길이 필드를 확장하는데 이용되는지 여부를 결정하는데 이용된다. ET/EL 필드는 통상 메모리 타입 판독 요구를 가지는 길이 필드를 확장하는데에만 이용된다.
길이 필드는 다음 DW 증분에서 페이로드의 길이의 표시를 제공한다.
:0000 0000 = 1DW
:0000 0001 = 2DW
:...
:1111 1111 = 256DW.
TLP 트랜잭션 타입의 예의 적어도 서브세트, 그 대응하는 헤더 포맷, 및 설명이 표 4에 제공된다.
TLP 타입 요약
TLP 타입 FMT[2:0] TYPE[3:0] Et[1:0] 설명
초기 FCP 000 0000 00 초기 플로우 제어 정보
업데이트 FCP 000 0001 00 업데이트 플로우 제어 정보
MRd 001 010 1001 E19E18 메모리 판독 요구 길이에 이용되는 Et/El 필드[9:8]
MRdLK 001 010 1011 00 메모리 판독 요구 - 고정됨
MWR 101 110 0001 00 메모리 기록 요구 - 포스팅됨
IORd 001 1010 00 IO 판독 요구
IOWr 101 1010 00 IO 기록 요구
CfgRd0 001 1010 01 구성 판독 타입 0
CfgWr0 101 1010 01 구성 기록 타입 0
CfgRd1 001 1010 11 구성 판독 타입 1
CfgWr1 101 1010 11 구성 기록 타입 1
Msg 010 011s2 s1s0 메시지 요구-서브 필드 s[2:0]은 메시지 그룹을 지정한다. 하나의 구현예에 따르면, 메시지 필드는 디코딩되어 완료가 요구되는지를 포함하는 특정 사이클을 결정한다.
MsgD 110 001s2 s1s0 데이터를 가지는 메시지 요구-서브 필드 s[2:0]은 메시지 그룹을 지정한다. 하나의 구현예에 따르면, 메시지 필드는 완료가 요구되는지를 포함하는 특정 사이클을 결정하도록 디코딩된다.
MsgCR 010 111s2 s1s0 메시지 요구 완료 요구됨 - 서브 필드 s[2:0]은 메시지 그룹을 지정한다. 하나의 구현예에 따르면, 메시지 필드는 디코딩되어 특별 사이클을 결정한다.
MsgDCR 110 111s2 s1s0 데이터 완료가 요구되는 메시지 요구-서브필드 s[2:0]은 메시지 그룹을 지정한다. 하나의 구현예에 따르면, 특별 사이클 필드는 특별 사이클을 결정하도록 결정된다.
CPL 001 0100 00 데이터없는 완료 - IO 및 구성 기록 완료, 일부 메시지 완료, 성공적인 완료 이외의 완료 상태를 가지는 메모리 판독 완료에 이용됨.
CplD 101 0100 00 데이터를 가지는 완료 - 메모리, IO, 및 구성 판독 완료, 및 일부 메시지 완료에 이용됨.
CplDLk 101 001 01 고정된 메모리 판독에 대한 완료-다른 경우 CplD와 동일함.
요구 및 완료에 관한 추가 세부사항은 여기에서는 참고로 포함된 것으로 표시된 명세서인 부록 A에 제공된다.
플로우 제어
종래 플로우 제어 방식에 관한 통상적인 제한점들 중 하나는 무엇보다 발생할 수 있는 그러한 문제들에 대해 그와 같은 문제들이 발생할 기회를 학습에 의해 감소시키기 보다는 그와 같은 문제들에 반응을 하는 식이라는 점이다. 종래 PCI 시스템에서, 예를 들면, 송신기는 추후 통지를 받을 때까지 송신을 중지/정지하라는 메시지를 수신할 때까지 수신기에 정보를 송신한다. 그러한 요구에는 소정의 송신 지점에서 시작하는 패킷의 재송신에 대한 요구가 후속적으로 뒤따른다. 더구나, 그러한 플로우 제어 메커니즘이 하드웨어 기반인 한, 상기 설명한 다이나믹하게 확립되고 독립적으로 관리되는 가상 채널에의 적용에 적합하지 않다. 본 기술 분야의 숙련자라면, 이러한 반응적 방식이 결과적으로 사이클 낭비를 초래하고, 이러한 측면에서 비효율적이라는 것을 잘 알고 있을 것이다.
이러한 제한점에 대응하기 위해, EGIO 인터페이스(106)의 트랜잭션 레이어(202)는 개시자와 완료자(들) 사이에 확립되는 가상 채널의 링크별 기반으로 순서화 규칙의 준수를 제공함과 동시에, 발생하는 오버플로우 조건에 대한 기회들을 혁신적으로 감소시키는 플로우 제어 메커니즘을 포함한다.
본 발명의 하나의 양태에 따르면, 플로우 제어 "크레디트"의 개념이 도입되는데, 여기에서 수신기는 송신기와의 사이에서 그 송신기와 수신기 사이에 확립되는 각 가상 채널(들)에 대하여 (즉, 가상 채널별 기반으로) (a) 버퍼의 크기(크레디트 단위) 및 (b) 현재 가용한 버퍼 공간에 관한 정보를 공유한다. 이것은 송신기의 트랜잭션 레이어(202)로 하여금 식별된 가상 채널을 통한 송신에 할당된 가용 버퍼 공간(예를 들면, 가용 크레디트의 카운트)의 추정을 유지하도록 하고, 송신이 수신기 버퍼에서 오버플로우 조건을 유발할 것으로 판정되는 경우 임의의 가상 채널을 통한 송신을 예방적으로 억제(throttle)할 수 있게 한다.
본 발명의 하나의 양태에 따르면, 트랜잭션 레이어(202)는 임의의 가상 채널과 연관된 수신 버퍼의 오버플로우를 방지하고, 앞서 소개한 순서화 규칙과의 부합이 가능하도록 플로우 제어를 선택적으로 인보킹(invoke)한다. 하나의 구현예에 따르면, 트랜잭션 레이어(202)의 플로우 제어 메커니즘은, 송신기에 의해서, EGIO 링크(112)를 통하여 에이전트(수신기) 내의 가용한 큐/버퍼 공간을 추적하는데 이용된다. 이러한 측면에서, 종래 플로우 제어 메커니즘과는 달리, 수신기가 일시적으로 해당 가상 채널을 통해 더 이상의 컨텐츠를 수신할 수 없는 때를 수신기가 아닌 송신기가 결정하는 것을 담당한다. 여기에 이용되는 바에 의하면, 플로우 제어는 요구가 그 최종 완료자에게 도달되었다는 것을 암시하지는 않는다.
EGIO 아키텍쳐 내에서, 플로우 제어는 송신기와 수신기 간의 신뢰할만한 정보 교환을 구현하는데 이용되는 데이터 무결성 메커니즘에 직교한다. 즉, 손상되고 분실된 TLP가 재송신을 통해 정정되는 것을 데이터 무결성 메커니즘(이하에 설명됨)이 보장하므로, 플로우 제어는 송신기로부터 수신기로의 트랜잭션 레이어 패킷(TLP) 정보의 플로우를 완전하게 다룰 수 있다. 여기에 이용되는 바에 의하면, 트랜잭션 레이어의 플로우 제어 메커니즘은 EGIO 링크(112)의 가상 채널들을 포함한다. 이러한 측면에서, 수신기에 의해 지원되는 각 가상 채널은 수신기에 의해 애드버타이즈되는 플로우 제어 크레디트(FCC)에 반영될 것이다.
하나의 구현예에 따르면, 플로우 제어는 데이터 링크 레이어(204)와 협력하여 트랜잭션 레이어(202)에 의해 수행된다. 즉, 플로우 제어 정보는 트랜잭션 레이어(202)의 플로우 제어 메커니즘에 의한 이용을 위해, 데이터 링크 레이어 패킷들(DLLP)을 이용하여 EGIO 링크(112, 예를 들면 VC별 기반)의 양 측 사이에서 운반된다. 플로우 제어 메커니즘의 설명을 용이하게 하기 위해, 다음과 같은 패킷 정보 타입들, 즉 플로우 제어 크레디트 타입들이 구분된다.
(a) 포스팅된 요구 헤더(PH)
(b) 포스팅된 요구 데이터(PD)
(c) 비-포스팅된 요구 헤더(NPH)
(d) 비-포스팅된 요구 데이터(NPD)
(e) 판독, 기록 및 메시지 완료 헤더(CPLH)
(f) 판독 및 메시지 완료 데이터(CPLD)
상기 소개된 바와 같이, 예방적 플로우 제어의 EGIO 구현예에 있어서 기준 단위는 플로우 제어 크레디트(FCC)이다. 단지 하나의 구현예에 따르면, 하나의 플로우 제어 크레디트는 데이터에 대해 16 바이트이다. 헤더에 대해, 플로우 제어 크레디트의 단위는 하나의 헤더이다. 상기 소개된 바와 같이, 각 가상 채널마다 독립적인 플로우 제어가 유지된다. 따라서, VC별 기초로, 전술한 패킷 정보 타입 각각(상기 지정한 (a)-(f))에 대해, 개별적 크레디트의 표시자가 트랜잭션 레이어(202)내의 플로우 제어 메커니즘에 의해 유지되고 추적된다. 예시적 구현예에 따르면, 패킷의 송신은 다음과 같이 플로우 제어 크레디트를 소비한다.
- 메모리/IO/구성 판독 요구 : 1NPH 단위
- 메모리 기록 요구: 1PH + nPD 단위(여기에서 n은 데이터 페이로드의 크기, 예를 들면 플로우 제어 단위 크기(예를 들면, 16바이트)에 의해 나누어진 데이터의 길이와 연관됨)
- IO/구성 기록 요구 : 1NPH + 1NPD
- 메시지 요구 : 적어도 1PH 및/또는 1NPH 단위(들)에서의 메시지에 좌우됨.
- 데이터를 가지는 완료: 1CPLH + nCPLD 단위(n은 플로우 제어 데이터 단위 크기, 예를 들면 16바이트에 의해 나누어진 데이터의 크기에 관련됨)
- 데이터가 없는 완료: 1CPLH
추적되는 각 정보 타입마다, 각각이 8비트의 폭을 갖는, (송신기에서의) 소비 크레디트(송신기에서), (송신기에서의) 한계 크레디트 및 (수신기에서의) 할당 크레디트를 모니터링하는 3개의 개념적인 레지스터들이 있다. 소비 크레디트 레지스터는 초기화 이후에 소비되는 플로우 제어 단위의 전체 개수 카운트(예를 들면 모듈러-256(modula-256))를 포함한다. 플로우 제어 메커니즘의 아키텍쳐 요소는 이미 소개했으므로, 초기화 및 동작의 방법 예가 도 6을 참조하여 제공된다.
도 6은 본 발명의 단지 하나의 실시예에 따른, EGIO 아키텍쳐의 플로우 제어 메커니즘의 동작의 방법 예의 플로우 차트이다. 도 6의 예시된 구현예에 따르면, 방법은 블록 602로 시작하며, 블록 602에서는 하드웨어 초기화 또는 리셋시에 적어도 초기 가상 채널과 연관된, 본 명세서에서 설명되는 플로우 제어 메커니즘이 초기화된다. 하나의 구현예에 따르면, EGIO 요소에 관한 EGIO 인터페이스(106)의 데이터 링크 레이어(204)가 초기화될 때 VC0(예를 들면, 전체 통신을 위한 디폴트 가상 채널)와 연관된 플로우 제어 메커니즘이 초기화된다.
블록 604에서, 트랜잭션 레이어(202)의 플로우 제어 메카니즘은 하나 이상의 플로우 제어 레지스터의 파라미터를 업데이트한다. 즉, 초기화시, 소비 크레디트 레지스터는 모두 제로로 설정되고, 트랜잭션 레이어가 정보를 데이터 링크 레이어에 전송함에 따라 증분된다. 증분의 크기는 전송되도록 제공되는 정보에 의해 소비되는 크레디트의 개수와 연관된다. 하나의 구현예에 따르면, 최대 카운트(예를 들면, 모두 1)가 도달되거나 초과된 경우, 카운터가 제로로 롤링오버한다. 하나의 구현예에 따르면, 비부호형 8비트 모듈로 연산(modulo arithmetic)이 카운터를 유지하는데 이용된다.
송신기에 유지되는 한계 크레디트 레지스터는 소비될 수 있는 플로우 제어 단위의 최대 개수에 대한 한계를 포함한다. 인터페이스 초기화시(예를 들면, 시동, 리셋 등), 한계 크레디트 레지스터는 모두 제로로 설정되고, 추후 메시지 수신시 플로우 제어 업데이트 메시지(상기에서 소개됨)에 표시된 값을 반영하도록 업데이트된다.
수신기에 유지된 크레디트는 할당 레지스터 초기화 이래 송신기에 부여된 크레디트의 전체 개수의 카운트를 유지한다. 그러한 카운트는 초기에 버퍼 크기 및 수신기의 할당 정책에 따라 설정된다. 이 값은 플로우 제어 업데이트 메시지내에 포함된다.
블록 606에서, EGIO 인터페이스(106)는 추가 가상 채널이 필요한 지, 즉 디폴트 VC0 이상인지 여부를 결정한다. 그렇다면, 그러한 추가 VC가 확립됨에 따라, 트랜잭션 레이어는 그러한 VC와 연관된 플로우 제어 메커니즘을 초기화하고, 따라서 블록 608에서 플로우 제어 레지스터(들)를 업데이트한다.
상기와 같이, 가상 채널과 연관된 플로우 제어 메커니즘을 초기화할 때, 수신기 트랜잭션 레이어가 그 수신 버퍼로부터 처리된 정보를 제거함에 따라 그 값이 증분된다. 증분의 크기는 가용하게 되는 공간의 크기와 연관된다. 하나의 실시예에 따르면, 수신기는 대개 초기에 다음과 같은 값보다 크거나 그와 같은 값으로 할당 크레디트를 설정한다.
- PH: 1 플로우 제어 단위(FCU)
- PD: 디바이스의 최대 페이로드 크기의 가능한 가장 큰 설정과 동일한 FCU
- NPH: 1 FCU
- NPD: 디바이스의 최대 페이로드 크기의 가능한 가장 큰 설정에 동일한 FCU
- 스위치 디바이스 - CPLH: 1FCU
- 스위치 디바이스 - CPLD:디바이스의 최대 페이로드 크기의 가능한 가장 큰 설정, 또는 가장 큰 판독 요구와 동일한 FCU 디바이스는 더 작은 하나를 생성한다.
- 루트 및 엔드 포인트 디바이스 - CPLH 또는 CPLD: 255FCU(모두 1), 송신기에 의해 무한대로 간주되는 값으로서, 조절되지 않는다.
그러한 구현예에 따르면, 수신기는 임의의 메시지 타입에 대해 127 FCU보다 크게 할당 크레디트 레지스터 값을 설정하지 않는다.
다른 구현예에 따르면, 상기 카운터 방법을 이용하여 할당 크레디트 레지스터를 유지하기보다는, 수신기(또는 송신기)는 다음 식에 따라 가용한 크레디트를 다이나믹하게 계산할 수 있다.
C_A=(가장 최근에 수신된 송신에서의 크레디트 단위 수)+(가용한 수신 버퍼 공간) (7)
상기 소개된 바와 같이, 송신기는 송신기가 활용할 각 가상 채널에 대한 개념적 레지스터(소비 크레디트, 한계 크레디트)를 구현한다. 마찬가지로, 수신기는 수신기에 의해 지원되는 각 가상 채널에 대한 개념적 레지스터(할당된 크레디트)를 구현한다. 일단 플로우 제어 레지스터(들)가 적절한 VC에 대해 확립되면, 프로세스가 블록 610으로 계속되어 EGIO 인터페이스(106)는 EGIO 통신에 참여할 준비를 한다.
블록 610에서, 송신기의 EGIO 인터페이스(106)는 VC를 따라 송신할 데이터그램을 수신한다. 블록 612에서, 수신된 데이터그램의 송신 이전에, EGIO 링크에 걸쳐 데이터그램을 송신하는 EGIO 요소의 트랜잭션 레이어(202)의 플로우 제어 메커니즘은 그러한 송신이 수신기에서 오버플로우 조건으로 초래하지 않을 것인지 확인한다. 하나의 구현예에 따르면, 트랜잭션 레이어(202)의 플로우 제어 메커니즘은 이러한 결정을 적어도 부분적으로는 가용한 크레디트 레지스터 및 데이터그램의 송신에 의해 소비되는 크레디트의 개수에 기초하여 수행한다.
그렇게 하면, 수신 버퍼 오버플로우를 유발시키게 되는 경우, 정보의 송신을 예방적으로 금지하기 위하여, 소비 크레디트 카운트 플러스 송신될 데이터와 연관된 크레디트 단위의 개수가 한계 크레디트값, 즉 수학식 8과 동일하거나 적은 경우에, 송신기는 정보 타입을 송신하도록 허용된다.
Cred_Req=(Cred_Consumed + <Info_cred>)mod 2[필드 크기] (8)
여기에서, 필드 크기는 PH, NPH, CLPH에 대해서는 8이고, PD, NPD 및 CPLD에 대해서는 12이다.
송신기가 비-무제한 크레디트(즉, <255 FCU)를 나타내는 완료(CPL)에 대한 플로우 제어 정보를 수신한 경우, 송신기는 가용한 크레디트에 따라 완료를 조절한다. 크레디트 이용 및 복귀을 설명하는 경우, 다른 트랜잭션으로부터의 정보가 크레디트내에서 혼합되지 않는다. 마찬가지로, 크레디트 사용 및 복귀을 설명하는 경우, 하나의 트랜잭션으로부터의 헤더 및 데이터 정보는 하나의 크레디트내에서 결코 혼합되지 않는다. 그러므로, 일부 패킷이 플로우 제어 크레디트(들)의 부족에 의해 송신으로부터 차단된 경우, 어느 타입의 패킷이 "스톨링된(stalled)"패킷을 바이패스하도록 허용되는 지를 결정할 때, 송신기는 순서화 규칙(상기)을 따른다.
블록 612에서, 플로우 제어 메커니즘이 수신기가 데이터 그램을 수신할 적절한 버퍼 공간을 가지지 않은 것으로 결정한 경우, 플로우 제어 메커니즘은 송신기의 플로우 제어 레지스터(들)가 블록 614에서 그러한 송신을 허용하도록 업데이트될 때까지, 연관된 가상 채널에 따라 송신을 일시적으로 중지시킨다. 하나의 실시예에 따르면, 이하에 더 상세하게 설명되는 바와 같이, 업데이트는 플로우 제어 업데이트 메시지를 통해 수신된다.
블록 612에서, 데이터 그램의 송신이 수신기에서 결과적으로 오버플로우 조건을 초래하지 않는 것으로 플로우 제어 메커니즘이 결론을 내리면, EGIO 인터페이스(106)는 블록 616에서 데이터그램을 송신하도록 진행한다. 상기 소개된 바와 같이, 데이터그램의 송신은 트랜잭션 레이어(202), 데이터 링크 레이어(204) 및/또는 물리적 레이어(206)에서 처리 단계(예를 들면, 헤더, 데이터 무결성 정보의 추가, 등)와 관련된다.
하나의 실시예에 따르면, 가상 채널을 통한 데이터그램의 수신에 응답하여, 수신기의 플로우 제어 메커니즘은 플로우 제어 업데이트를 발행한다. 그러한 업데이트는 승인 패킷 등에서 헤더의 형태일 수 있다. 그러한 실시예에서, 트랜잭션에 대한 플로우 제어 크레디트의 복귀은 트랜잭션이 시스템 가시성을 완료했거나 달성했다는 것을 의미하는 것으로 해석되어서는 안된다. 메모리 기록 요구 의미론을 이용한 메시지 시그널링된 인터럽트(MSI)는 임의의 다른 메모리 기록과 같이 다루어진다. 후속 FC 업데이트 메시지(수신기로부터의)가 처음에 나타난 것보다 낮은 크레디트_한계 값을 나타내는 경우, 송신기는 새로운 하한을 중요시하고, 메시징 에러를 제공한다.
여기에 설명된 플로우 제어 메커니즘에 따르면, 수신기가 수신기에 대한 크레디트에 할당된 것(할당된 크레디트를 초과함)보다 더 많은 정보를 수신하는 경우, 수신기는 위반하는 송신기에 수신기 오버플로우 에러를 나타내고, 오버플로우를 유발하는 패킷에 대해 데이터 링크 레벨 재시도 요구를 개시한다.
블록 618에서, 플로우 제어 업데이트 정보의 수신시, 송신기의 특정 가상 채널과 연관된 플로우 제어 메커니즘은 플로우 제어 레지스터(들)를 업데이트하여, 후속 플로우 제어를 용이하게 한다.
아키텍쳐 요소 및 동작 세부 사항 예를 상기 도입했지만, 플로우 제어 정보를 통신하기 위한 프로토콜 예가 제공된다. 하나의 실시예에 따르면, 플로우 제어 정보는 플로우 제어 패킷을 이용하여 데이터 링크 레이어(204)에서 통신된다.
플로우 제어 패킷(FCP)
하나의 구현예에 따르면, 상기 레지스터를 유지하는데 필요한 플로우 제어 정보는 플로우 제어 패킷(FCP)을 이용하여 디바이스들 사이에서 통신된다. 플로우 제어 패킷의 예는 도 9를 참조하여 그래픽으로 제공된다. 하나의 실시예에 따르면, 플로우 제어 패킷(900)은 각 VC에 대한 수신 트랜잭션 레이어의 플로우 제어 논리에 의해 유지되는 6개의 크레디트 레지스터의 상태에 관해 특정 가상 채널에 대한 2개의 DW 헤더 포맷 및 운반 정보를 포함한다.
본 발명의 사상의 하나의 실시예에 따르면, 도 9에 예시된 바와 같이, 2가지 타입의 FCP, 즉 초기 FCP 및 업데이트 FCP가 존재한다. 상기 소개된 바와 같이, 초기 FCP(902)는 트랜잭션 레이어의 초기화시 발행된다. 트랜잭션 레이어의 초기화에 이어서, 업데이트 FCP(904)는 레지스터 내의 정보를 업데이트하는데 이용된다.
정상 동작 동안의 초기 FCP(902)의 수신은 로컬 플로우 제어 메커니즘의 리셋 및 초기 FCP(902)의 송신을 유발한다. 초기 FCP(902)의 컨텐츠는 각 PH, PD, NPH, NPD, CPHL, CPHD, 및 채널 ID(예를 들면, FC 정보가 적용되는 것과 연관된 가상 채널)에 대한 애드버타이즈된 크레디트의 적어도 서브세트를 포함한다.
업데이트 FCP(904)의 포맷은 초기 FCP(902)의 포맷과 유사하다. 유의할 점 은, FC 헤더가 길이 필드 공통인 다른 트랜잭션 레이어 패킷 헤더 포맷을 포함하지 않을 지라도, 이러한 패킷에 연관된 추가 DW 데이터가 전혀 없으므로 패킷의 크기는 명백하다.
에러 포워딩
종래 에러 포워딩 메커니즘과는 달리, EGIO 아키텍쳐는 이하에 설명되는 바와 같이, 다수의 이유들 중 임의의 것에 대해 결함이 있는 것으로서 식별된 데이터그램(들)에 부착된 테일러 정보에 의존한다. 하나의 구현예에 따르면, 트랜잭션 레이어(202)는 예를 들면 사이클릭 리던던시 체크(CRC) 에러 제어 등과 같은 주지된 다수의 에러 검출 기술 중 임의의 하나를 채용한다.
하나의 구현예에 따르면, 에러 포워딩 특징을 용이하게 하기 위해, EGIO 아키텍쳐는 "테일러"를 이용하는데, 이는 주지된 불량 데이터를 운반하는 TLP에 부착된다. 테일러 에러 포워딩이 사용되는 경우의 예들은 이하를 포함한다.
· 예 #1: 메인 메모리로부터의 판독은 정정불가능한 ECC 에러에 직면한다.
· 예 #2: 메인 메모리로의 PCI 기록에 대한 패리티 에러.
· 예 #3: 내부 데이터 버퍼 또는 캐시에 대한 데이터 무결성 에러.
하나의 구현예에 따르면, 에러 포워딩은 판독 완료 데이터 또는 기록 데이터에만 이용된다. 즉, 에러 포워딩은 에러가 데이터 그램에 연관된 관리적 오버헤드(administrative overhead)에서 발생하는 경우, 즉 헤더 에러(예를 들면, 요구 페이즈, 어드레스/명령, 등)의 경우에 채용되지 않는다. 여기에 이용되는 바와 같이, 헤더 에러를 가지고 있는 요구/완료는 진정한 목적지가 명확하게 식별될 수 없으므로 일반적으로 포워딩될 수 없고, 따라서 그러한 에러 포워딩은 예를 들면 데이터 손상, 시스템 고장 등과 같은 직접적 또는 측면적 영향을 유발할 수 있다. 하나의 실시예에 따르면, 에러 포워딩은 시스템을 통한 에러의 전파, 시스템 진단에 이용된다. 에러 포워딩은 데이터 링크 레이어 재시도를 활용하지 않으며, 따라서 테일러로 종료되는 TLP는 TLP 에러 검출 메커니즘(예를 들면, 사이클릭 리던던시 체크(CRC), 등)에 의해 결정되는 바와 같이 EGIO 링크(112) 상에 송신 에러가 있는 경우에만 재시도될 것이다. 그러므로, 테일러는 결국 요구의 발원자가 그것을 재발행하거나 (상기의 트랜잭션 레이어에서)또는 일부 다른 조치를 취하도록 한다.
여기에 이용되는 바와 같이, 모든 EGIO 수신기(예를 들면, EGIO 인터페이스(106) 내에 배치됨)는 테일러로 종료되는 TLP를 처리할 수 있다. 송신기에 테일러를 부가하기 위한 지원은 선택적이다(따라서, 레거시 디바이스와 양립가능하다). 스위치(108)는 테일러를 나머지 TLP를 따라 라우팅한다. 피어 라우팅 지원을 가지는 호스트 브리지(104)는 나머지 TLP를 따라 테일러를 라우팅하지만, 그렇게 하도록 요구되지는 않는다. 에러 포워딩은 통상 기록 요구(포스팅되거나 포스팅되지 않은) 또는 판독 완료내의 데이터에 적용한다. 불량 데이터를 포함하는 것으로 송신기에 알려진 TLP는 테일러로 종료된다.
하나의 구현예에 따르면, 테일러는 바이트[7:5]가 모두 제로(예를 들면, 000) 및 비트[4:1]가 모두 1이고 나머지 모든 비트는 예비인 2개의 DW로 구성된다. EGIO 수신기는 테일러 손상으로 종료되는 TLP 내의 모든 데이터를 고려한다. 에러 포워딩을 적용하는 경우, 수신기는 표시된 TLP로부터의 모든 데이터가 불량("중독된") 것으로 태그되도록 한다. 트랜잭션 레이어 내에서, 파서(parser)는 전체 TLP의 마지막까지 파싱하고 다음 데이터를 즉시 체크하여 데이터가 완료되었는지 여부를 파악한다.
데이터 링크 레이어(204)
상기 소개된 바와 같이, 도 2의 데이터 링크 레이어(204)는 트랜잭션 레이어(202) 및 물리적 레이어(206) 사이의 중간 단계로서 작용한다. 데이터 링크 레이어(204)의 주된 기능은 EGIO 링크(112)를 통해 2개의 컴포넌트들 사이에서 트랜잭션 레이어 패킷(TLP)을 교환하기 위한 신뢰가능한 메커니즘을 제공하고 있다. 데이터 링크 레이어(204)의 송신측은 트랜잭션 레이어(202)에 의해 조립되는 TLP를 수신하고, 패킷 시퀀스 식별자(예를 들면, 식별 번호)를 적용하며, 에러 정정 코드(예를 들면, CRC 코드)를 계산하여 적용하고, EGIO 링크(112)의 대역폭 내에서 확립된 선택 하나 이상의 가상 채널을 통한 송신을 위해 변형된 TLP를 물리적 레이어(206)에 제출한다.
수신하는 데이터 링크 레이어(204)는 수신된 TLP의 무결성을 체크하고(예를 들면, CRC 메커니즘을 이용하는 등) 디바이스 코어에 포워딩하기 전에 해체를 위해 무결성 체크가 긍정적이었던 이들 TLP를 트랜잭션 레이어(204)에 제출하는 기능을 담당한다. 데이터 링크 레이어(204)에 의해 제공되는 서비스는 일반적으로 데이터 교환, 에러 검출 및 재시도, 초기화 및 전력 관리 서비스, 데이터 링크 레이어 상호-통신 서비스를 통상 포함한다. 상기 각 카테고리 하에서 제공되는 각 서비스들 은 이하와 같이 열거될 수 있다.
데이터 교환 서비스
- 송신 트랜잭션 레이어로부터의 송신을 위한 TLP 수락
ⅰ. 물리적 레이어로부터 링크를 통해 수신된 TLP를 수락하고 이들을 수신 트랜잭션 레이어에 운반한다.
에러 검출 및 재시도
- TLP 시퀀스 번호 및 CRC 생성
- 데이터 링크 레이어 재시도에 대한 송신된 TLP 저장
- 데이터 무결성 체크
- 승인 및 재시도 DLLP
- 에러 보고 및 로깅 메커니즘을 위한 에러 표시
ⅰ. 링크 승인 타임아웃 타이머
초기화 및 전력 관리 서비스
- 링크 상태를 추적하고 활성/리셋/분리 상태를 트랜잭션 레이어에 운반한다.
데이터 링크 레이어 상호통신 서비스
- 에러 검출 및 재시도를 포함하는 링크 관리 기능에 이용됨
- 2개의 직접 접속된 컴포넌트들의 데이터 링크 레이어 사이에서 전달됨
- 트랜잭션 레이어에 노출되지 않음
EGIO 인터페이스(106) 내에 이용되는 바와 같이, 데이터 링크 레이어(204)는 트랜잭션 레이어(202)로의 가변하는 지연시간을 가지는 정보 통로로서 나타난다. 송신 데이터 링크 레이어에 공급되는 모든 정보는 나중에 수신 데이터 링크 레이어의 출력에서 나타난다. 지연시간은 파이프라인 지연시간, 링크(112)의 폭 및 동작 주파수, 매체를 통한 통신 신호의 송신, 및 데이터 링크 레이어 재시도에 의해 야기된 지연을 포함하는 다수의 인자에 좌우된다. 지연으로 인해, 송신 데이터 링크 레이어는 송신 트랜잭션 레이어(202)에 후방 압력(backpressure)을 인가할 수 있고, 수신 데이터 링크 레이어는 유효 정보의 존재 또는 부재를 수신 트랜잭션 레이어(202)에 통신한다.
하나의 구현예에 따르면, 데이터 링크 레이어(204)는 EGIO 링크(112)의 상태를 추적한다. 이러한 측면에서, DLL(204)은 트랜잭션(202) 및 물리적 레이어(206)와 링크 상태를 통신하고, 물리적 레이어(206)를 통해 링크 관리를 수행한다. 하나의 구현예에 따르면, 데이터 링크 레이어는 링크 제어 및 관리 상태 머신을 포함하여, 그러한 관리 태스크를 수행하고, 그 예는 도 11을 참조하여 그래픽으로 예시되어 있다. 도 11의 구현예에 따르면, 링크 제어 및 관리 상태 머신의 상태(1100)는 이하와 같이 정의된다.
DLL 링크 상태의 예
· LinkDown(LD) - 링크를 보고하는 물리적 레이어는 비동작 상태이거나 포트가 접속되지 않는다.
· LinkInit(LI) - 링크를 보고하는 물리적 레이어는 동작상태이거나 초기화되고 있다.
· LinkActive(LA) - 정상 동작 모드
· LinkActDefer(LAD) - 손상된 정상 동작, 재개하려고 시도하는 물리적 레이어.
상태별 대응하는 관리 규칙
· LinkDown(LD)
컴포넌트 리셋으로 이어지는 초기 상태
LD로의 엔트리시,
- 모든 데이터 링크 레이어 상태 정보를 디폴트 값으로 리셋
LD에 있는 동안,
- TLP 정보를 트랜잭션 또는 물리적 레이어와 교환하지 않는다
- DLLP 정보를 물리적 레이어와 교환하지 않는다
- DLLP를 생성하거나 수락하지 않는다
다음 조건이면 LI로 나간다
- 링크가 SW에 의해 비활성화되는 트랜잭션 레이어로부터의 표시
· LinkInit(LI)
LI에 있는 동안,
- 트랜잭션 또는 물리적 레이어와 TLP 정보를 교환하지 않는다
- 물리적 레이어와 DLLP 정보를 교환하지 않는다
- DLLP를 생성하거나 수락하지 않는다
다음 경우에 LA로 나온다
- 링크 트레이닝이 성공했다는 물리적 레이어로부터의 표시
다음 경우에 LD로 나온다
- 링크 트레이닝이 실패했다는 물리적 레이어로부터의 표시
· LinkActive(LA)
LinkActive 동안에,
- TLP 정보를 트랜잭션 및 물리적 레이어와 교환한다.
- DLLP 정보를 물리적 레이어와 교환한다.
- DLLP를 생성하고 수락한다.
다음 경우에 LinkActDefer로 나온다.
- 링크 재트레이닝이 요구되는 데이터 링크 레이어 재시도 관리 메커니즘으로부터의 표시, 또는 물리적 레이어가 재트레이닝이 진행 중이라고 보고하는 경우.
· LinkActDefer(LAD)
LinkActDefer인 동안,
- TLP 정보를 트랜잭션 또는 물리적 레이어와 교환하지 않는다.
- DLLP 정보를 물리적 레이어와 교환하지 않는다.
- DLLP를 생성하거나 수락하지 않는다.
다음 경우에 LinkActive로 나온다.
- 재트레이닝이 성공적이었다는 물리적 레이어로부터의 표시.
다음 경우에 LinkDown으로 나온다.
- 재트레이닝이 실패했다는 물리적 레이어로부터의 표시.
데이터 무결성 관리
여기에 이용되는 바와 같이, 데이터 링크 레이어 패킷(DLLP)은 EGIO 링크 데이터 무결성 메커니즘을 지원하는데 이용된다. 이러한 측면에서, 하나의 구현예에 따르면, EGIO 아키텍쳐는 이하의 DLLP를 제공하여 링크 데이터 무결성 관리를 지원한다.
· Ack DLLP: TLP 시퀀스 번호 승인-TLP의 일부 번호의 성공적인 수신을 나타내는데 이용됨.
· NakDLLP: TLP 시퀀스 번호 부정 승인 - 데이터 링크 레이어 재시도를 나타내는데 이용됨.
· Ack Timeout DLLP: 최근에 송신된 시퀀스 번호를 나타냄 - 일부 형태의 TLP 손실을 검출하는데 이용됨.
상기 소개된 바와 같이, 트랜잭션 레이어(202)는 TLP 경계 정보를 데이터 링크 레이어(204)에 제공하여, DLL(204)가 시퀀스 번호 및 사이클릭 리던던시 체크(CRC) 에러 검출을 TLP에 적용할 수 있게 한다. 하나의 구현예에 따르면, 수신 데이터 링크 레이어는 수신 물리적 레이어로부터의 임의의 에러 표시, 시퀀스 번호, 및 CRC 코드를 체크함으로써 수신된 TLP를 유효화한다. TLP의 에러의 경우에, 데이터 링크 레이어 재시도는 복구(recovery)에 이용된다.
CRC, 시퀀스 번호, 및 재시도 관리(송신기)
TLP CRC 및 시퀀스 번호를 결정하고 데이터 링크 레이어 재시도를 지원하는 데 이용되는 메커니즘은 개념적인 "카운터" 및 "플래그"의 측면에서 이하와 같이 기술된다.
CRC 및 시퀀스 번호 규칙(송신기)
· 다음 8비트 카운터가 이용된다.
* TRANS_SEQ - 송신을 위해 준비되고 있는 TLP에 적용된 시퀀스 번호를 저장한다.
- LinkDown 상태에서 모두 '0'로 설정한다.
- 각 TLP가 송신된 후에 1씩 증분한다.
- 모두 '1'에서, 증분이 모두 '0'로 롤-오버하는 경우,
- Nak DLLP의 수신은 값이 Nak DLLP에 나타난 시퀀스 번호로 다시 설정하도록 한다.
* ACKD_SEQ - 가장 최근에 수신된 링크에서 승인된 시퀀스 번호를 링크 승인 DLLP에 저장한다.
- LindDown 상태에서 모두 '1'로 설정한다.
· 각 TLP는 8비트 시퀀스 번호가 할당된다.
* 카운터 TRANS_SEQ는 이 번호를 저장한다.
* TRANS_SEQ가 모듈로 256과 동일한 경우(ACK_SEQ-1), 송신기는 통상 조건(TRANS_SEQ==ACKD_SEQ-1) 모듈로 256이 더 이상 참이 아니도록 Ack DLLP가 ACKD_SEQ를 업데이트할 때까지 다른 TLP를 송신하지 않는다.
· TRANS_SEQ는 이하에 의해 TLP에 적용된다.
* 단일 바이트 값을 TLP에 프리펜딩(prepending)함.
* 단일 예비 바이트를 TLP에 프리펜딩함.
· A 32b CRC는 다음 알고리즘을 이용하여 TLP에 대해 계산되어, TLP의 엔드에 추가된다.
* 사용되는 다항식은 0x04C11DB7이다.
- 이더넷에 의해 이용되는 동일한 CRC-32.
* 계산을 위한 절차는 다음과 같다.
1) CRC-32 계산의 초기값은 24개의 '0'를 시퀀스 번호에 프리펜딩함으로써 형성되는 DW이다.
2) CRC 계산은 헤더의 바이트 0을 포함하는 DW로부터 TLP의 최종 DW까지 순서대로 트랜잭션 레이어로부터의 각 TLP의 DW를 이용하여 계속된다.
3) 계산으로부터의 비트 시퀀스가 보완되고, 결과는 TLP CRC이다.
4) CRC DW는 TLP의 엔드에 부착된다.
· 송신된 TLP의 복사본이 데이터 링크 레이어 재시도 버퍼에 저장된다.
· Ack DLLP가 다른 디바이스로부터 수신된 경우,
* ACKD_SEQ는 DLLP에 지정된 값으로 로딩된다.
* 재시도 버퍼는 다음 범위에서 시퀀스 번호를 가지는 TLP가 제거된다.
- ACKD_SEQ + 1의 이전값에서
- ACKD_SEQ의 새로운 값까지.
· Nak DLLP가 링크 상의 다른 컴포넌트로부터 수신된 경우,
* TLP가 물리적 레이어에 현재 전달되는 경우, 전달은 이러한 TLP의 전달이 완료될 때까지 계속된다.
* 추가 TLP는 다음 단계들이 완료될 때까지 트랜잭션 레이어로부터 취해지지 않는다.
* 재시도 버퍼는 다음 범위내의 시퀀스 번호를 가지는 TLP를 제거한다.
- ACKD_SEQ+1의 이전값.
- Nak DLLP의 Nak Sequence Number 필드에 지정된 값.
* 재시도 버퍼의 모든 나머지 TLP는 원래 순서대로의 재송신을 위해 물리적 레이어에 제공된다.
- 유의할 점; 이것은 범위내의 시퀀스 번호를 가지는 모든 TLP를 포함한다.
* Nak DLLP +1의 Nak Sequence Number 필드에 지정된 값.
* TRANS_SEQ-1의 값
- 재시도 버퍼에 잔여 TLP가 존재하지 않는다면, Nak DLLP는 에러에 있다.
* 에러상태의 Nak DLLP는 통상 에러 추적 및 로깅 섹션에 따라 보고된다.
* 송신기에 의해 추가 조치가 요구되지 않는다.
CRC 및 시퀀스 번호(수신기)
마찬가지로, TLP CRC 및 시퀀스 번호를 체크하고 데이터 링크 레이어 재시도를 지원하는데 이용되는 메커니즘이 개념적인 "카운터" 및 "플래그"의 관점에서 이하와 같이 기재된다.
· 다음 8비트 카운터가 이용된다.
* NEXT_RCV_SEQ - 다음 TLP에 대한 예상 시퀀스 번호를 저장한다.
- LinkDown 상태에서 모두 '0'으로 설정한다.
- 수락된 각 TLP에 대해, 또는 DLLR_IN_PROGRESS 플래그(이하에 설명됨)가 TLP를 수락함으로써 클리어링되는 경우에 1씩 증분한다.
· 링크 레이어 DLLP가 수신되고 DLLR_IN_PROGRESS 플래그가 클리어할 때마다 값(Trans. Seq.Num+1)으로 로딩됨.
* 송신기와 수신기 사이의 시퀀스 번호 동기화의 손실은 NEXT_RCV_SEQ의 값이 수신된 TLP 또는 Ack 타임아웃 DLLP에 의해 지정된 값과 다른 경우에 표시된다. 이 경우에,
· DLLR_IN_PROGRESS 플래그가 설정되면,
* DLLR_IN_PROGRESS 플래그를 리셋한다.
* "잘못된 DLLR DLLP" 에러를 에러 로깅/트래킹에 시그널링한다.
* 유의할 점: 이것은 DLLR DLLP(Nak)가 에러 상태에서 전송되었다는 것을 나타낸다.
· DLLR_IN_PROGRESS 플래그가 설정되어 있지 않다면,
* DLLR_IN_PROGRESS 플래그를 설정하고 Nak DLLP를 개시한다.
* 유의할 점: 이것은 TLP가 손실되었다는 것을 나타낸다.
· 다음 3비트 카운터가 이용된다.
* DLLRR_COUNT - 특정 기간 동안에 발행된 DLLR DLLP의 회수를 카운트한다.
· LinkDown 상태에서 b'000으로 설정한다.
· 발행된 각 Nak DLLP에 대해 1만큼 증분된다.
· 카운트가 b'100에 도달된 경우,
* 링크 제어 상태 머신은 LinkActive에서 LinkActDefer로 이동한다.
* DLLRR_COUNT는 b'000으로 리셋된다.
· DLLRR_COUNT가 b'000이 아니면, 매 256 심볼 시간마다 1만큼 감분한다.
* 즉, b'000에서 포화된다.
· 다음 플래그가 이용된다.
* DLLR_IN_PROGRESS
· 설정/클리어 조건들이 이하에 설명된다.
· DLLR_IN_PROGRESS가 설정된 경우, 모든 수신된 TLP가 거절된다(DLLR DLLP에 의해 지시된 TLP가 수신될 때까지).
· DLLR_IN_PROGRESS가 클리어한 경우, 수신된 TLP는 이하에 설명되는 바와 같이 체크된다.
· 수락되는 TLP에 대해, 다음 조건들이 참이어야 한다.
* 수신된 TLP 시퀀스 번호가 NEXT_RCV_SEQ와 동일하다.
* 물리적 레이어는 TLP의 수신시 어떠한 에러도 나타내지 않는다.
* TLP CRC 체크는 에러를 나타내지 않는다.
· TLP가 수락되는 경우,
* TLP의 트랜잭션 레이어 부분이 수신 트랜잭션 레이어에 포워딩된다.
* 설정된 경우, DLLR_IN_PROGRESS 플래그가 클리어링된다.
* NEXT_RCV_SEQ가 증분된다.
· TLP가 수락되지 않는 경우,
* DLLR_IN_PROGRESS 플래그가 설정된다.
* Nak DLLP가 송신된다.
· Ack/Nack 시퀀스 번호 필드는 통상 값을 포함한다(NEXT_RCV_SEQ-1).
· Nak 타입(NT) 필드는 통상 Nak의 원인을 나타낸다.
* b'00 - 물리적 레이어에 의해 식별된 에러의 수신.
* b'01 - TLP CRC 체크 실패.
* b'10 - 시퀀스 번호 부정확.
* b'11 - 물리적 레이어에 의해 식별되는 프레이밍 에러(framing error).
· 수신기는 컴포넌트의 포트로부터 측정되는, TLP에 대한 CRC의 수신에서 Nak의 송신까지의 시간이 1023 심볼 시간을 초과하도록 허용하지 않는다.
* 유의할 점 : NEXT_RCV_SEQ는 증분되지 않는다.
· 수신 데이터 링크가 512 심볼 시간 이내에 Nak DLLP에 이어서 예상된 TLP를 수신하지 못한다면, Nak DLLP가 반복된다.
* 4번의 시도 이후에, 예상된 TLP가 여전히 수신되지 않았다면, 수신기는,
· LinkActDefer 상태에 들어가고 물리적 레이어에 의한 링크 재트레이닝을 개시한다.
· 에러 추적 및 로깅으로의 주요 에러의 발생을 나타낸다.
· 데이터 링크 레이어 승인 DLLP는 다음 조건이 참인 경우에 송신된다.
* 데이터 링크 제어 및 관리 상태 머신은 LinkActive 상태이다.
* TLP가 수락되었지만, 여전히 승인 DLLP를 전송함으로써 승인되지 않았다.
* 최종 승인 DLLP 이래로 512 이상의 심볼 시간들이 경과하였다.
· 데이터 링크 레이어 승인 DLLP가 요구된 것보다 더 자주 송신될 수 있다.
· 데이터 링크 레이어 승인 DLLP는 Ack 시퀀스 번호 필드에 값(NEXT_RCV_SEQ-1)을 지정한다.
Ack 타임아웃 메커니즘
TLP가 링크(112) 상에서 손상되어 수신기가 TLP의 존재를 검출하지 못하는 경우를 고려하자. TLP 시퀀스 번호는 수신기에서 예상된 시퀀스 번호와 일치하지 않으므로 다음의 TLP가 전송된 경우에 손실된 TLP가 검출될 것이다. 그러나, 송신 데이터 링크 레이어(204)는 일반적으로 송신 트랜스포트 레이어로부터 자신에게 제 공되는 다음 TLP에 대한 시간을 바운딩할 수 없다. Ack 타임아웃 메커니즘은 수신기가 손실된 TLP를 검출하는데 필요한 시간을 송신기가 바운딩할 수 있도록 허용한다.
Ack 타임아웃 메커니즘 규칙
· 송신 재시도 버퍼가 Ack DLLP가 전혀 수신되지 않은 TLP를 포함하고 있고 1024 심볼 시간을 초과한 기간 동안에 어떠한 TLP 또는 링크 DLLP도 송신되지 않은 경우, Ack 타임아웃 DLLP가 통상적으로 송신된다.
· Ack 타임아웃 DLLP의 송신에 이어, 데이터 링크 레이어는 승인 DLLP가 링크의 나머지 측의 컴포넌트로부터 수신될 때까지 통상 어떠한 TLP도 송신을 위해 물리적 레이어에 전달하지 않는다.
* 1023 심볼 시간을 초과하는 기간 동안에 어떠한 승인 DLLP도 수신되지 않는다면, Ack 타임아웃 DLLP는 승인 DLLP, LinkActDefer 상태의 입력, 및 물리적 레이어에 의한 링크 재트레이닝의 개시의 수신없이 Ack 타임아웃 DLLP의 4번 연속 송신 이후에 1024 심볼 시간을 다시 송신된다.
· 에러 추적 및 로깅에서 주요 에러의 발생을 나타낸다.
상기 데이터 링크 레이어(204)의 데이터 무결성 메커니즘의 구조적 및 프로토콜 요소를 도입했고, 도 7를 참조하여 데이터 무결성 메커니즘의 구현예가 하나의 실시예에 따라 제공된다.
도 7은 본 발명의 하나의 실시예에 따라, EGIO 아키텍쳐 내의 데이터 무결성을 모니터링하기 위한 방법 예의 플로우 차트이다. 도 7의 예시된 구현예에 따르 면, 방법은 블록 702로 시작하여, 데이터그램은 EGIO 요소의 EGIO 인터페이스(106)에서 가상 채널을 통해 수신된다. 상기 제공된 바와 같이, 데이터 링크 레이어(204)로의 프로모션 이전에 물리적 링크 레이어(206)를 통해 데이터그램이 수신된다. 특정 실시예에 따르면, 물리적 레이어(206)는 수신된 데이터그램은 패킷 프레이밍 요구사항 등과 일치하는지 여부를 결정한다. 특정 실시예에서, 그러한 프레이밍 요구사항을 충족시키지 못하는 데이터그램은 데이터 링크 레이어(204)의 데이터 무결성 메커니즘으로의 프로모션 또는 분석없이 폐기된다. 프레이밍이 확인되면, 물리적 레이어는 데이터그램으로부터 프레이밍 경계를 벗겨내어 데이터 링크 레이어 패킷을 노출시키고, 이는 데이터 링크 레이어에 프로모팅된다.
블록 704에서, 물리적 레이어(206)로부터의 데이터그램의 수신시, 데이터 링크 레이어 패킷의 무결성은 데이터 링크 레이어(204) 내에서 확인된다. 상기 제공된 바와 같이, 데이터 링크 레이어(204)의 데이터 무결성 메커니즘은 시퀀스 번호, CRC 정보, 등 중 하나 이상을 채용하여, 특히 TLLP를 포함하는 DLLP 내의 정보가 정확하다는 것을 확인한다.
블록 704에서, 데이터 링크 레이어(204)가 수신된 DLLP의 무결성의 흠을 식별하면, 데이터 링크 레이어(204)는 상기 설명한 에러 처리 메커니즘의 인스턴스를 인보크한다.
블록 704에서, 데이터 링크 레이어(204)가 수신된 DLLP의 무결성을 확인하는 경우, 적어도 수신된 DLLP의 서브세트는 블록 708에서 트랜잭션 레이어(202)에 프로모팅된다. 하나의 구현예에 따르면, 데이터 링크 레이어-특정 정보(예를 들면, 헤더, 푸터(footer), 등)가 벗겨져 TLP를 노출시키고, 이는 추가 처리를 위해 트랜잭션 레이어에 전달된다.
물리적 레이어(206)
계속해서 도 2를 참조하면, 물리적 레이어(206)가 제공된다. 여기에 이용되는 바와 같이, 물리적 레이어(206)는 트랜잭션(202)과 데이터 링크 레이어(204)를 링크 데이터 상호교환에 이용되는 시그널링 기술로부터 분리한다. 도 2의 예시된 구현예에 따르면, 물리적 레이어는 논리적(208) 및 물리적(210) 기능 서브-블럭들로 분할된다.
여기에 이용되는 바와 같이, 논리적 서브 블록(208)은 물리적 레이어(206)의 "디지털"기능을 담당한다. 이러한 측면에서, 논리적 서브 블록(204)은 2개의 주요 분할, 즉 물리적 서브 블록(210)에 의한 송신을 위한 유출 정보를 준비하는 송신 섹션, 및 수신된 정보를 링크 레이어(204)에 전달하기 전에 수신된 정보를 식별하고 준비하는 수신기 섹션을 가지고 있다. 논리적 서브 블록(208) 및 물리적 서브 블록(210)은 상태 및 제어 레지스터 인터페이스를 통해 포트 상태를 조정한다. 물리적 레이어(206)의 제어 및 관리 기능들은 논리적 서브 블록(208)에 의해 지시된다.
하나의 구현예에 따르면, EGIO 아키텍쳐는 8b/10b 송신 코드를 채용한다. 이러한 방식을 이용하면, 8비트 문자는 4비트 그룹 및 6비트 코드 그룹으로 각각 매핑되는 3비트 및 5비트로서 처리된다. 이들 코드 그룹들은 10비트 심볼을 형성하도록 연쇄된다. EGIO 아키텍쳐에 의해 이용되는 8b/10b 인코딩 방식은 문자를 나타내는데 이용되는 데이터 심볼과 다른 특별 심볼을 제공한다. 이들 특별 심볼은 이하의 다양한 링크 관리 메커니즘에 이용된다. 특별 심볼은 다른 특별 심볼을 이용하여 DLLP 및 TLP를 프레이밍하는데 이용되어, 이들 2가지 타입의 패킷들이 신속하고 용이하게 구별될 수 있게 된다.
물리적 서브-블록(210)은 송신기와 수신기를 포함한다. 송신기에는 링크(112) 상으로 직렬화하고 송신하는 심볼이 논리적 서브 블록(208)에 의해 공급된다. 수신기는 링크(112)로부터의 직렬화된 심볼이 제공된다. 이것은 유입 직렬 스트림으로부터 회복되는 심볼 클럭과 함께, 수신된 신호를 디-직렬화(de-serialized)되고 논리적 서브 블록(208)에 공급되는 비트 스트림으로 변환한다. 여기에 이용되는 바와 같이, EGIO 링크(112)는 전기 통신 링크, 광 통신 링크, RF 통신 링크, 적외선 통신 링크, 무선 통신 링크 등을 포함하는 다양한 범위의 통신 매체 중 임의의 하나를 나타낸다. 이러한 측면에서, 물리적 레이어(206)의 물리적 서브-블록(210)을 포함하는 각 송신기(들) 및/또는 수신기(들)는 하나 이상의 이전 통신 링크에 대해 적절하다.
통신 에이전트 예
도 8은 본 발명의 하나의 구현예에 따라, 본 발명과 연관된 적어도 특징 서브세트를 포함하는 통신 에이전트 예의 블록 다이어그램을 예시하고 있다. 도 8의 예시된 구현예에 따르면, 통신 에이전트(800)는 제어 논리(802), EGIO 통신 엔진(804), 데이터 구조(806)를 위한 메모리 공간, 및 선택적으로 하나 이상의 어플리케이션(808)을 포함하는 것으로 도시되어 있다.
여기에 이용되는 바와 같이, 제어 논리(802)는 EGIO 통신 엔진(604)의 하나 이상의 요소들 각각에 처리 리소스를 제공하여, 본 발명의 하나 이상의 양태를 선택적으로 구현한다. 이러한 측면에서, 제어 논리(802)는 마이크로프로세서, 마이크로컨트롤러, 유한 상태 머신, 프로그램가능한 논리 디바이스, 필드 프로그램가능한 게이트 어레이, 또는 실행된 경우 상기 중 하나로서 기능하는 제어 논리를 구현하는 컨텐츠 중 하나 이상을 나타내고자 하는 것이다.
EGIO 통신 엔진(804)은 트랜잭션 레이어 인터페이스(202), 데이터 링크 레이어 인터페이스(204), 및 통신 에이전트(800)와 EGIO 링크(112)를 인터페이싱하는 논리 서브 블록(208) 및 물리적 서브 블록(210)을 포함하는 물리적 레이어 인터페이스(206) 중 하나 이상을 포함하는 것으로 도시된다. 여기에 이용되는 바와 같이, EGIO 통신 엔진(804)의 요소는 상기 설명된 것들과 동일하지는 않지만 유사한 기능을 수행한다.
도 8의 예시된 구현예에 따르면, 통신 에이전트(800)는 데이터 구조(806)를 포함하는 것으로 도시된다. 도 10을 참조하여 이하에 더 상세하게 설명되는 바와 같이, 데이터 구조(806)는 통신 엔진(804)에 의해 이용되는 메모리 공간, IO 공간, 구성 공간 및 메시지 공간을 포함하여, EGIO 아키텍쳐의 요소들간의 통신을 용이하게 한다.
여기에 이용되는 바와 같이, 어플리케이션(808)은 EGIO 통신 프로토콜 및 연관된 관리 기능을 구현하는 통신 엔진(800)에 의해 선택적으로 인보크된 다양한 범위의 어플리케이션들 중 임의의 하나를 나타내고자 한 것이다. 하나의 구현예에 따르면, 대역폭 관리자, 플로우 제어 메커니즘, 데이터 무결성 메커니즘, 및 레거시 인터럽트에 대한 지원은 EGIO 통신 엔진(804)의 적절한 요소들 중 하나 이상에 의해 선택적으로 인보크되는 통신 에이전트(800) 내의 실행가능한 컨텐츠로서 실시된다.
데이터 구조(들) 예
도 10을 참조하면, EGIO 인터페이스(들)에 의해 채용되는 하나 이상의 데이터 구조(들)의 그래픽 예시가 본 발명의 하나의 구현예에 따라 도시된다. 특히, 도 10의 예시된 구현예를 참조하면, EGIO 아키텍쳐 내에 이용하기 위해 4개의 어드레스 공간, 즉 구성 공간(1010), IO 공간(1020), 메모리 공간(1030) 및 메시지 공간(1040)이 정의된다. 도시된 바와 같이, 구성 공간(1010)은 호스트 디바이스가 속하는 EGIO 카테고리(예를 들면, 엔드 포인트, 스위치, 루트 컴플렉스, 등)를 정의하는 정보를 포함하는 헤더 필드(1012)를 포함한다. 그러한 각 어드레스 공간은 상기 상세하게 설명된 바와 같이 각각의 기능들을 수행한다.
다른 실시예
도 12는 본 발명의 또 다른 실시예에 따라, EGIO 상호접속 아키텍쳐 및 통신 프로토콜의 하나 이상의 양태들을 구현하는 명령들을 포함하는 복수의 명령이 저장되는 저장 매체의 블록 다이어그램이다.
일반적으로, 도 12는 액세스 머신에 의해 실행되는 경우, 본 발명의 혁신적인 EGIO 인터페이스(106)를 구현하는 적어도 서브셋을 포함하여 컨텐츠(1202)가 저장된 머신 액세스가능한 매체/디바이스(1200)를 예시하고 있다. 여기에 이용되는 바와 같이, 머신 액세스가능한 매체(1200)는 예를 들면 휘발성 메모리 디바이스, 비휘발성 메모리 디바이스, 자기 저장 매체, 광 저장 매체, 전파 신호 등과 같은, 본 기술분야에 숙련자들에게 주지된 다수의 그러한 매체 중 임의의 하나를 표현하고자 하는 것이다. 마찬가지로, 실행가능한 명령들은 예를 들면 C++, 비주얼 베이직, 하이퍼텍스트 마크업 언어(HTML), Java, 확장가능한 마크업 언어(XML), 등과 같은 본 기술분야에 주지된 다수의 소프트웨어 언어 중 하나를 반영하고자 하는 것이다. 더구나, 매체(1200)는 임의의 호스트 시스템과 함께 배치될 필요가 없다는 것은 자명하다. 즉, 매체(1200)는 실행 시스템에 통신가능하게 결합되어 액세스가능한 원격 서버내에 상주된다. 따라서, 다른 저장 매체 및 소프트웨어 실시예들이 본 발명의 사상 및 범주 이내인 것으로 예상되므로, 도 12의 소프트웨어 구현은 예시적인 것으로 간주되어야 한다.
본 발명은 구조적 특징 및/또는 방법 단계에 특정인 언어로 요약서뿐만 아니라 상세한 설명에 기재되었지만, 첨부된 청구의 범위에 정의된 발명이 반드시 기재된 특정 특징 또는 단계들로 제한되지는 않음을 이해해야 한다. 오히려, 특정 특징 및 단계들은 청구된 발명을 구현하는 예시적인 형태로서 개시될 뿐이다. 그러나, 본 발명의 더 넓은 사상 및 범주로부터 벗어나지 않고 거기에 다양한 변형 및 변화들이 수행될 수 있다는 것은 자명하다. 따라서, 본 명세서 및 도면들은 제한적이라기보다는 예시적인 것으로 간주되어야 한다. 상세한 설명 및 요약서는 소모적이거나 본 발명을 개시된 정확한 형태로 제한하려고 하는 것은 아니다.
후술하는 청구의 범위에 이용되는 용어는 본 발명을 명세서에 개시된 특정 실시예로 제한하려고 해석하여서는 안 된다. 오히려, 본 발명의 범주는 후술하는 청구의 범위에 의해 완전하게 결정될 수 있으므로, 청구의 범위 해석의 확립된 원칙에 따라 해석되어야 한다.

Claims (29)

  1. 가상 채널의 초기화시, 상기 가상 채널과 연관된 송신 장치의 범용 입출력(GIO) 인터페이스 내의 플로우 제어 메커니즘을 초기화하는 단계; 및
    상기 플로우 제어 메커니즘을 통하여 상기 송신 장치에 의해서, 상기 가상 채널을 통하여 상기 송신 장치의 상기 GIO 인터페이스와 결합된 GIO 인터페이스를 갖는 수신 장치 내의 버퍼 가용도(availability)를, 상기 송신 장치의 상기 GIO 인터페이스로부터 상기 수신 장치의 상기 GIO 인터페이스로 송신되는 콘텐츠의 양과 연관되고 상기 송신 장치에 의하여 보관된 표시를 모니터링함으로써 추적하는 단계 - 상기 버퍼는, 상기 송신 장치의 상기 GIO 인터페이스와 상기 수신 장치의 상기 GIO 인터페이스 간 GIO 링크를 통하여 이용 가능한 총 대역폭 중에 동적으로 할당된 서브세트인 상기 가상 채널과 연관됨 - 를 포함하는 방법.
  2. 제1항에 있어서,
    상기 송신 장치의 상기 GIO 인터페이스가 상기 수신 장치 내의 버퍼 가용도가 임계값에 도달한 것으로 결정하면, 상기 가상 채널을 통해 상기 수신 장치의 상기 GIO 인터페이스에 콘텐츠의 송신을 선택적으로 중지하는 단계를 더 포함하는 방법.
  3. 제2항에 있어서, 상기 임계값은 버퍼 오버플로우 상태를 방지하도록 설정된 방법.
  4. 제2항에 있어서,
    상기 송신 장치의 상기 GIO 인터페이스가 상기 수신 장치의 상기 GIO 인터페이스로부터의 버퍼 가용도에 관한 표시를 수신하면, 상기 가상 채널을 통해 콘텐츠의 송신을 재개하는 단계를 더 포함하는 방법.
  5. 제4항에 있어서, 상기 수신된 표시는 업데이트 플로우 제어 패킷인 방법.
  6. 제2항에 있어서, 소정의 기간이 경과한 후 상기 가상 채널을 통해 콘텐츠의 송신을 재개하는 단계를 더 포함하는 방법.
  7. 제1항에 있어서, 상기 플로우 제어 메커니즘을 초기화하는 단계는, 상기 송신 장치로부터 상기 수신 장치의 상기 GIO 인터페이스로의 송신에 할당된 크레디트의 개수에 관한 표시를 상기 수신 장치의 상기 GIO 인터페이스로부터 수신하는 단계를 포함하고, 크레디트는 콘텐츠의 양에 연관되는 방법.
  8. 제7항에 있어서, 상기 초기화하는 단계는,
    상기 송신 장치의 상기 GIO 인터페이스 내에 크레디트 소비 버퍼 및 한계 크레디트 버퍼 중의 하나 이상을 확립하는 단계를 포함하고, 상기 한계 크레디트 버퍼에는 상기 수신 장치의 상기 GIO 인터페이스에 의해 할당된 크레디트의 표시가 저장되는 방법.
  9. 제7항에 있어서,
    상기 송신 장치의 상기 GIO 인터페이스로부터 상기 수신 장치의 상기 GIO 인터페이스로의 콘텐츠의 예상 송신에 의해 소비될 크레디트의 수를 결정하는 단계; 및
    상기 크레디트 소비 버퍼에 추가될 때, 상기 예상 송신에 의해 소비될 크레디트의 결정된 수가 상기 한계 크레디트 버퍼 내에 할당된 크레디트의 표시를 초과하지 않을 경우 상기 수신 장치의 상기 GIO 인터페이스에 상기 콘텐츠를 선택적으로 송신하는 단계
    를 더 포함하는 방법.
  10. 제9항에 있어서,
    송신이 달성되면, 송신에 의해 소비되는 크레디트의 표시로 상기 크레디트 소비 버퍼를 업데이트하는 단계를 더 포함하는 방법.
  11. 제9항에 있어서,
    상기 예상 송신에 의해 소비될 크레디트가 상기 한계 크레디트 버퍼에 의해 허용되는 수를 초과하여 크레디트 소비 버퍼로 송신되는 것으로 결정되면, 상기 콘텐츠의 송신을 중지하는 단계를 더 포함하는 방법.
  12. 제11항에 있어서,
    상기 수신 장치의 상기 GIO 인터페이스로부터 크레디트 가용도를 나타내는 표시를 수신하는 단계를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 송신 장치의 상기 GIO 인터페이스 내의 상기 크레디트 소비 레지스터를 업데이트하여 상기 수신 장치의 상기 GIO 인터페이스로부터 수신된 표시에서 나타낸 크레디트 가용도를 반영하는 단계를 더 포함하는 방법.
  14. 송신 장치 내의 범용 입출력(GIO) 인터페이스로서,
    상기 GIO 인터페이스를 GIO 통신 링크에 결합하는 물리적 레이어; 및
    데이터 링크 레이어를 통해 상기 물리적 레이어와 결합되는 트랜잭션 레이어 - 상기 트랜잭션 레이어는 상기 GIO 인터페이스와 수신 장치의 원격 GIO 인터페이스 사이의 가상 채널의 초기화시 동적으로 확립된 플로우 제어 메커니즘을 포함하여, 상기 GIO 인터페이스로부터 상기 원격 GIO 인터페이스로 전송되는 송신들을 수신하기 위한 상기 수신 장치에서의 버퍼 가용도를 모니터링하고, 추가적 송신은 상기 버퍼에서 오버플로우 상태를 발생시킬 것이라고 상기 송신 장치에 의해서 결정되면, 추가적 송신을 중지함 -를 포함하고,
    상기 버퍼는, 상기 송신 장치의 상기 GIO 인터페이스와 상기 수신 장치의 상기 원격 GIO 인터페이스 간 GIO 링크의 총 대역폭 중에 동적으로 할당된 서브세트인 상기 가상 채널과 연관되는
    범용 입출력 인터페이스.
  15. 제14항에 있어서, 상기 송신 장치 내에 상기 플로우 제어 메커니즘은 초기화되고 상기 GIO 인터페이스와 상기 원격 GIO 인터페이스 사이의 GIO 링크 내에 확립된 다수의 가상 채널의 각각과 연관된 범용 입출력 인터페이스.
  16. 제15항에 있어서, 다수의 가상 채널 중의 임의의 하나의 송신의 중지는 임의의 다른 확립된 가상 채널 상의 송신에 영향을 주지 않는 범용 입출력 인터페이스.
  17. 제16항에 있어서, 상기 플로우 제어 메커니즘은, 상기 가상 채널의 초기화동안, 상기 가상 채널에 할당된 플로우 제어 크레디트의 수를 나타내는, 상기 원격 GIO 인터페이스로부터 수신된 값이 저장되는 한계 크레디트 버퍼를 더 포함하는 범용 입출력 인터페이스.
  18. 제17항에 있어서, 상기 플로우 제어 메커니즘은, 상기 원격 GIO 인터페이스로 송신된 콘텐츠의 양과 연관된 값을 유지하는 크레디트 소비 버퍼를 더 포함하는 범용 입출력 인터페이스.
  19. 제18항에 있어서, 상기 플로우 제어 메커니즘은 상기 원격 GIO 인터페이스가 상기 크레디트 소비 버퍼에 상기 예상 송신에 의해 소비될 플로우 제어 크레디트를 추가함으로써 콘텐츠의 예상 송신을 수신하여 상기 예상 송신이 상기 크레디트 소비 버퍼로 하여금 상기 그레디트 제한 버퍼와 연관된 임계값을 초과하도록 하는지를 식별할 수 있는지를 결정하는 범용 입출력 인터페이스.
  20. 제18항에 있어서, 상기 플로우 제어 메커니즘은, 상기 크레디트 소비 버퍼가 상기 한계 크레디트 버퍼와 연관된 임계값에 도달하면, 상기 가상 채널을 따른 또다른 송신을 중지하는 범용 입출력 인터페이스.
  21. 제20항에 있어서, 상기 한계 크레디트 버퍼와 연관된 임계값은 상기 한계 크레디트 버퍼에 의해 나타낸 크레디트의 수인 범용 입출력 인터페이스.
  22. 제20항에 있어서, 상기 플로우 제어 메커니즘은, 상기 원격 GIO 인터페이스가 추가의 송신을 수신할 준비가 되어 있는 것을 나타내는 업데이트 메시지의 수신시, 상기 가상 채널을 따른 송신을 재개하는 범용 입출력 인터페이스.
  23. 제22항에 있어서, 상기 업데이트 메시지는 상기 수신 버퍼의 크레디트 가용도의 표시를 포함하고, 상기 플로우 제어 메커니즘은 상기 업데이트 메시지의 크레디트 가용도의 표시로 상기 크레디트 소비 버퍼를 업데이트하는 범용 입출력 인터페이스.
  24. 제14항에 기재된 범용 입출력 인터페이스를 포함하는 전자 장치에 이용하기에 적합한 전자 컴포넌트.
  25. 제24항에 기재된 전자 컴포넌트를 다수 포함하는 전자 장비.
  26. 콘텐츠를 포함하는 저장 매체에 있어서,
    상기 콘텐츠는, 액세스 장치에 의하여 실행될 때, 상기 장치가 범용 입출력(GIO) 인터페이스를 구현하도록 하여,
    가상 채널의 초기화시 상기 가상 채널과 연관된 상기 GIO 인터페이스 내에 플로우 제어 메커니즘을 초기화하고,
    상기 플로우 제어 메커니즘을 통하여, 상기 가상 채널을 통해서 상기 장치의 상기 GIO 인터페이스와 결합된 원격 GIO 인터페이스를 갖는 수신 장치 내의 버퍼 가용도를, 상기 장치에 의하여 보관되고 상기 GIO 인터페이스로부터 상기 원격 GIO 인터페이스로 이미 송신된 콘텐츠의 양과 연관된 표시를 모니터링함으로써 추적 - 상기 버퍼는, 상기 장치의 상기 GIO 인터페이스와 상기 수신 장치의 상기 원격 GIO 인터페이스 간 GIO 링크를 통하여 이용 가능한 총 대역폭 중에 동적으로 할당된 서브세트인 상기 가상 채널과 연관됨 - 하도록 하는 저장 매체.
  27. 제26항에 있어서, 상기 GIO 인터페이스를 구현하기 위한 콘텐츠는, 상기 플로우 제어 메커니즘이 수신 버퍼 가용도가 임계값에 도달한 것으로 결정하면, 상기 원격 GIO 인터페이스로의 콘텐츠의 송신을 선택적으로 중지하는 콘텐츠를 더 포함하는 저장 매체.
  28. 제27항에 있어서, 상기 GIO 인터페이스의 플로우 제어 메커니즘을 구현하기 위한 콘텐츠는 콘텐츠의 측정치(measure)로서 플로우 제어 크레디트를 사용하고, 상기 플로우 제어 메커니즘은 각각의 가상 채널에 연관된 크레디트 소비 버퍼와 한계 크레디트 버퍼를 확립하고, 상기 한계 크레디트 버퍼에는 상기 GIO 인터페이스로부터의 콘텐츠를 수신하기 위하여 상기 원격 GIO 인터페이스의 수신 버퍼의 가용도와 연관된 값이 저장되고, 상기 크레디트 소비 버퍼는 상기 GIO 인터페이스에 의해 업데이트되어 상기 원격 GIO 인터페이스에 송신된 콘텐츠의 양을 반영하는 저장 매체.
  29. 제28항에 있어서, 상기 플로우 제어 메커니즘은, 업데이트 메시지가 상기 원격 GIO 인터페이스로부터 수신될 때까지 상기 크레디트 소비 버퍼의 값이 상기 한계 크레디트 버퍼와 연관된 임계값을 초과하면 상기 원격 GIO 인터페이스로의 콘텐츠의 송신을 중지하는 저장 매체.
KR1020047002661A 2001-08-24 2002-08-23 플로우 제어를 구현하는 범용 입출력 아키텍쳐, 프로토콜및 관련 방법 KR100750036B1 (ko)

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HK (2) HK1063862A1 (ko)
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Families Citing this family (224)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6918021B2 (en) * 2001-05-10 2005-07-12 Hewlett-Packard Development Company, L.P. System of and method for flow control within a tag pipeline
ES2185496B1 (es) * 2001-07-17 2005-06-01 Universidad Politecnica De Valencia Equipo y metodo en linea para la deteccion, determinacion de la evolucion y cuantificacion de biomasa microbiana y otras sustancias que absorben a lo largo del espectro de luz durante el desarrollo de procesos biotecnologicos.
US9836424B2 (en) * 2001-08-24 2017-12-05 Intel Corporation General input/output architecture, protocol and related methods to implement flow control
AU2002326752A1 (en) 2001-08-24 2003-03-10 Intel Corporation (A Delaware Corporation) (A Delawware Corporation) A general input/output architecture protocol and related methods to manage data integrity
US6918060B2 (en) 2001-10-31 2005-07-12 Intel Corporation Bounding data transmission latency based upon link loading and arrangement
US6880111B2 (en) * 2001-10-31 2005-04-12 Intel Corporation Bounding data transmission latency based upon a data transmission event and arrangement
US7099318B2 (en) * 2001-12-28 2006-08-29 Intel Corporation Communicating message request transaction types between agents in a computer system using multiple message groups
US6918001B2 (en) * 2002-01-02 2005-07-12 Intel Corporation Point-to-point busing and arrangement
US7065746B2 (en) * 2002-01-11 2006-06-20 Stone Bond Technologies, L.P. Integration integrity manager
US20040131072A1 (en) * 2002-08-13 2004-07-08 Starent Networks Corporation Communicating in voice and data communications systems
US7251704B2 (en) * 2002-08-23 2007-07-31 Intel Corporation Store and forward switch device, system and method
US7616638B2 (en) 2003-07-29 2009-11-10 Orbital Data Corporation Wavefront detection and disambiguation of acknowledgments
US8233392B2 (en) * 2003-07-29 2012-07-31 Citrix Systems, Inc. Transaction boundary detection for reduction in timeout penalties
US7630305B2 (en) 2003-07-29 2009-12-08 Orbital Data Corporation TCP selective acknowledgements for communicating delivered and missed data packets
US8270423B2 (en) 2003-07-29 2012-09-18 Citrix Systems, Inc. Systems and methods of using packet boundaries for reduction in timeout prevention
US8185602B2 (en) 2002-11-05 2012-05-22 Newisys, Inc. Transaction processing using multiple protocol engines in systems having multiple multi-processor clusters
US7447794B1 (en) * 2002-12-04 2008-11-04 Silicon Graphics, Inc. System and method for conveying information
US7836211B2 (en) * 2003-01-21 2010-11-16 Emulex Design And Manufacturing Corporation Shared input/output load-store architecture
US7664909B2 (en) 2003-04-18 2010-02-16 Nextio, Inc. Method and apparatus for a shared I/O serial ATA controller
US7512717B2 (en) * 2003-01-21 2009-03-31 Nextio Inc. Fibre channel controller shareable by a plurality of operating system domains within a load-store architecture
US7103064B2 (en) 2003-01-21 2006-09-05 Nextio Inc. Method and apparatus for shared I/O in a load/store fabric
US7502370B2 (en) * 2003-01-21 2009-03-10 Nextio Inc. Network controller for obtaining a plurality of network port identifiers in response to load-store transactions from a corresponding plurality of operating system domains within a load-store architecture
US8032659B2 (en) * 2003-01-21 2011-10-04 Nextio Inc. Method and apparatus for a shared I/O network interface controller
US7219183B2 (en) * 2003-01-21 2007-05-15 Nextio, Inc. Switching apparatus and method for providing shared I/O within a load-store fabric
US8346884B2 (en) 2003-01-21 2013-01-01 Nextio Inc. Method and apparatus for a shared I/O network interface controller
US7457906B2 (en) * 2003-01-21 2008-11-25 Nextio, Inc. Method and apparatus for shared I/O in a load/store fabric
US7046668B2 (en) 2003-01-21 2006-05-16 Pettey Christopher J Method and apparatus for shared I/O in a load/store fabric
US7917658B2 (en) * 2003-01-21 2011-03-29 Emulex Design And Manufacturing Corporation Switching apparatus and method for link initialization in a shared I/O environment
US7953074B2 (en) * 2003-01-21 2011-05-31 Emulex Design And Manufacturing Corporation Apparatus and method for port polarity initialization in a shared I/O device
US7698483B2 (en) * 2003-01-21 2010-04-13 Nextio, Inc. Switching apparatus and method for link initialization in a shared I/O environment
US8102843B2 (en) * 2003-01-21 2012-01-24 Emulex Design And Manufacturing Corporation Switching apparatus and method for providing shared I/O within a load-store fabric
US7188209B2 (en) * 2003-04-18 2007-03-06 Nextio, Inc. Apparatus and method for sharing I/O endpoints within a load store fabric by encapsulation of domain information in transaction layer packets
US7174413B2 (en) * 2003-01-21 2007-02-06 Nextio Inc. Switching apparatus and method for providing shared I/O within a load-store fabric
US7617333B2 (en) * 2003-01-21 2009-11-10 Nextio Inc. Fibre channel controller shareable by a plurality of operating system domains within a load-store architecture
US7493416B2 (en) * 2003-01-21 2009-02-17 Nextio Inc. Fibre channel controller shareable by a plurality of operating system domains within a load-store architecture
US8005222B2 (en) * 2003-07-15 2011-08-23 Sony Corporation Radio communication system, radio communication device, radio communication method, and computer program
US8437284B2 (en) 2003-07-29 2013-05-07 Citrix Systems, Inc. Systems and methods for additional retransmissions of dropped packets
US8238241B2 (en) 2003-07-29 2012-08-07 Citrix Systems, Inc. Automatic detection and window virtualization for flow control
US8432800B2 (en) 2003-07-29 2013-04-30 Citrix Systems, Inc. Systems and methods for stochastic-based quality of service
US20050058130A1 (en) * 2003-08-04 2005-03-17 Christ Chris B. Method and apparatus for assigning data traffic classes to virtual channels in communications networks
US8098669B2 (en) 2003-08-04 2012-01-17 Intel Corporation Method and apparatus for signaling virtual channel support in communication networks
US7237098B2 (en) * 2003-09-08 2007-06-26 Ip-First, Llc Apparatus and method for selectively overriding return stack prediction in response to detection of non-standard return sequence
US7167941B2 (en) 2003-09-10 2007-01-23 Intel Corporation Multi-port device configuration
US8112574B2 (en) * 2004-02-26 2012-02-07 Super Talent Electronics, Inc. Swappable sets of partial-mapping tables in a flash-memory system with a command queue for combining flash writes
US20050137966A1 (en) * 2003-12-19 2005-06-23 Munguia Peter R. Flow control credit synchronization
GB2409370A (en) * 2003-12-20 2005-06-22 Hewlett Packard Development Co A storage switch and plurality of data sinks
US7698361B2 (en) * 2003-12-31 2010-04-13 Microsoft Corporation Lightweight input/output protocol
US7436777B2 (en) 2004-01-12 2008-10-14 Hewlett-Packard Development Company, L.P. Failed link training
US7672222B2 (en) * 2004-01-12 2010-03-02 Hewlett-Packard Development Company, L.P. Link failures
US7613958B2 (en) * 2004-01-12 2009-11-03 Hewlett-Packard Development Company, L.P. Error detection in a system having coupled channels
US7606253B2 (en) * 2004-01-12 2009-10-20 Hewlett-Packard Development Company, L.P. Successful transactions
US8046464B2 (en) * 2004-03-10 2011-10-25 The Boeing Company Quality of service resource management apparatus and method for middleware services
US7548758B2 (en) * 2004-04-02 2009-06-16 Nortel Networks Limited System and method for peer-to-peer communication in cellular systems
US7487448B2 (en) * 2004-04-30 2009-02-03 Microsoft Corporation Document mark up methods and systems
US7512878B2 (en) * 2004-04-30 2009-03-31 Microsoft Corporation Modular document format
US7549118B2 (en) * 2004-04-30 2009-06-16 Microsoft Corporation Methods and systems for defining documents with selectable and/or sequenceable parts
US8661332B2 (en) 2004-04-30 2014-02-25 Microsoft Corporation Method and apparatus for document processing
US7383500B2 (en) * 2004-04-30 2008-06-03 Microsoft Corporation Methods and systems for building packages that contain pre-paginated documents
US20050254085A1 (en) * 2004-05-12 2005-11-17 Koji Oshikiri Image forming system
US7721159B2 (en) * 2005-02-11 2010-05-18 Hewlett-Packard Development Company, L.P. Passing debug information
US7624213B2 (en) * 2005-02-11 2009-11-24 Hewlett-Packard Development Company, L.P. Passing identification information
US20050289306A1 (en) * 2004-06-28 2005-12-29 Sridhar Muthrasanallur Memory read requests passing memory writes
JP2006012001A (ja) * 2004-06-29 2006-01-12 Ifu Agency Kk 情報処理システム及び情報処理方法
US20050289271A1 (en) * 2004-06-29 2005-12-29 Martinez Alberto J Circuitry to selectively produce MSI signals
US7266631B2 (en) * 2004-07-29 2007-09-04 International Business Machines Corporation Isolation of input/output adapter traffic class/virtual channel and input/output ordering domains
US7607070B2 (en) * 2004-09-13 2009-10-20 National Instruments Corporation System and method for in-line consistency checking of packetized data
US7617450B2 (en) 2004-09-30 2009-11-10 Microsoft Corporation Method, system, and computer-readable medium for creating, inserting, and reusing document parts in an electronic document
US7552242B2 (en) * 2004-12-03 2009-06-23 Intel Corporation Integrated circuit having processor and switch capabilities
US7738484B2 (en) * 2004-12-13 2010-06-15 Intel Corporation Method, system, and apparatus for system level initialization
US7464300B2 (en) * 2004-12-14 2008-12-09 Intel Corporation Method, apparatus and system to detect and signal sequential hot plug failure diagnostics
US7770180B2 (en) 2004-12-21 2010-08-03 Microsoft Corporation Exposing embedded data in a computer-generated document
US7752632B2 (en) 2004-12-21 2010-07-06 Microsoft Corporation Method and system for exposing nested data in a computer-generated document in a transparent manner
US7673060B2 (en) * 2005-02-01 2010-03-02 Hewlett-Packard Development Company, L.P. Systems and methods for providing reliable multicast messaging in a multi-node graphics system
US9026744B2 (en) * 2005-03-23 2015-05-05 Qualcomm Incorporated Enforcing strongly-ordered requests in a weakly-ordered processing
US7987306B2 (en) * 2005-04-04 2011-07-26 Oracle America, Inc. Hiding system latencies in a throughput networking system
US8223745B2 (en) * 2005-04-22 2012-07-17 Oracle America, Inc. Adding packet routing information without ECRC recalculation
US20080205567A1 (en) * 2005-06-13 2008-08-28 Koninklijke Philips Electronics, N.V. Methods and Receives of Data Transmission Using Clock Domains
DE102005028221B4 (de) * 2005-06-17 2007-10-11 Infineon Technologies Ag Vorrichtung und Verfahren zum Schutz der Integrität von Daten
JP4684031B2 (ja) * 2005-07-11 2011-05-18 富士通株式会社 バス・システム、バス管理装置、ノード装置、およびバス管理装置用のプログラム
US8548963B2 (en) * 2005-08-09 2013-10-01 International Business Machines Corporation Context sensitive media and information
CN101268455B (zh) * 2005-08-10 2010-11-03 新加坡科技研究局 无线传输协议
US7315456B2 (en) * 2005-08-29 2008-01-01 Hewlett-Packard Development Company, L.P. Configurable IO subsystem
US7870263B2 (en) * 2005-12-27 2011-01-11 At&T Intellectual Property I, L.P. Carrier interoperability for critical services
US7917676B2 (en) 2006-03-10 2011-03-29 Qualcomm, Incorporated Efficient execution of memory barrier bus commands with order constrained memory accesses
JP2007316722A (ja) * 2006-05-23 2007-12-06 Nec Electronics Corp 回路ボード
EP1863232A1 (en) * 2006-05-29 2007-12-05 Stmicroelectronics Sa On-chip bandwidth allocator
US8171478B2 (en) * 2006-06-22 2012-05-01 Marvell International Ltd. Method for packet flow control using credit parameters with a plurality of limits
US8213294B2 (en) * 2006-06-27 2012-07-03 International Business Machines Corporation Mechanism for detecting and clearing I/O fabric lockup conditions for error recovery
US8149797B2 (en) * 2006-06-30 2012-04-03 Hewlett-Packard Development Company, L.P. Visualization of RF neighbor correlation in a single view
US7783817B2 (en) * 2006-08-31 2010-08-24 Qualcomm Incorporated Method and apparatus for conditional broadcast of barrier operations
US7945719B2 (en) * 2006-09-20 2011-05-17 Intel Corporation Controller link for manageability engine
US7500023B2 (en) * 2006-10-10 2009-03-03 International Business Machines Corporation Facilitating input/output processing by using transport control words to reduce input/output communications
US7949794B2 (en) 2006-11-02 2011-05-24 Intel Corporation PCI express enhancements and extensions
KR100850355B1 (ko) 2006-12-05 2008-08-04 한국전자통신연구원 피어 투 피어 프락시 서버 및 그 통신 방법
EP1936854B1 (en) * 2006-12-20 2013-11-06 Alcatel Lucent Retransmission-based DSLAM and xDSL modem for lossy media
US20080263248A1 (en) * 2007-04-20 2008-10-23 Harriman David J Multi-drop extension for a communication protocol
US7953863B2 (en) * 2007-05-08 2011-05-31 Intel Corporation Techniques for timing optimization in wireless networks that utilize a universal services interface
US8391354B2 (en) * 2007-05-14 2013-03-05 Broadcom Corporation Method and system for transforming uncompressed video traffic to network-aware ethernet traffic with A/V bridging capabilities and A/V bridging extensions
DE102007029116A1 (de) * 2007-06-25 2009-01-02 Continental Automotive Gmbh Verfahren zum Betreiben eines Mikrocontrollers und einer Ausführungseinheit sowie ein Mikrocontroller und eine Ausführungseinheit
US8897211B2 (en) * 2007-06-29 2014-11-25 Alcatel Lucent System and methods for providing service-specific support for multimedia traffic in wireless networks
US8019910B2 (en) * 2007-07-31 2011-09-13 Hewlett-Packard Development Company, L.P. Transaction flow control in PCI express fabric
US8086769B2 (en) * 2008-01-17 2011-12-27 International Business Machines Corporation Method for detecting circular buffer overrun
US20100198999A1 (en) * 2009-02-05 2010-08-05 Qualcomm Incorporated Method and system for wireless usb transfer of isochronous data using bulk data transfer type
US7689751B2 (en) * 2008-02-15 2010-03-30 Sun Microsystems, Inc. PCI-express system
US7707346B2 (en) * 2008-03-12 2010-04-27 Lsi Corporation PCI express multi-root IOV endpoint retry buffer controller
JP2009284119A (ja) * 2008-05-21 2009-12-03 Yokogawa Electric Corp フィールドバス通信システム及びデータ管理装置
CN102112969A (zh) * 2008-06-01 2011-06-29 惠普开发有限公司 Pci express链路中的队列共享和重配置
US7818468B2 (en) * 2008-06-29 2010-10-19 Texas Instruments Incorporated Method and system for processing control information
US8218580B2 (en) 2008-07-15 2012-07-10 Intel Corporation Managing timing of a protocol stack
US8165080B2 (en) * 2008-08-22 2012-04-24 Qualcomm Incorporated Addressing schemes for wireless communication
JP5280135B2 (ja) * 2008-09-01 2013-09-04 株式会社日立製作所 データ転送装置
US8166207B2 (en) 2008-09-29 2012-04-24 Intel Corporation Querying a device for information
US9141446B2 (en) * 2008-10-24 2015-09-22 Sap Se Maintenance of message serialization in multi-queue messaging environments
US7907546B1 (en) * 2008-11-13 2011-03-15 Qlogic, Corporation Method and system for port negotiation
BRPI0921978A2 (pt) 2008-11-26 2019-01-15 Calgary Scient Inc método de fornecimento de acesso remoto a estado de programa de aplicativo e meios de armazenamento.
US7895380B2 (en) * 2009-01-21 2011-02-22 Ati Technologies Ulc Communication protocol for sharing memory resources between components of a device
US10055105B2 (en) 2009-02-03 2018-08-21 Calgary Scientific Inc. Method and system for enabling interaction with a plurality of applications using a single user interface
US9727508B2 (en) * 2009-04-27 2017-08-08 Intel Corporation Address learning and aging for network bridging in a network processor
US20100296520A1 (en) * 2009-05-19 2010-11-25 Matthews David L Dynamic quality of service adjustment across a switching fabric
US8199759B2 (en) * 2009-05-29 2012-06-12 Intel Corporation Method and apparatus for enabling ID based streams over PCI express
US8325194B1 (en) 2009-06-10 2012-12-04 Nvidia Corporation Mitigating main crossbar load using dedicated connections for certain traffic types
US8065465B1 (en) * 2009-06-10 2011-11-22 Nvidia Corporation Mitigating main crossbar load using dedicated connections for certain traffic types
US9367487B1 (en) 2009-06-10 2016-06-14 Nvidia Corporation Mitigating main crossbar load using dedicated connections for certain traffic types
US8918534B2 (en) * 2009-09-29 2014-12-23 Cleversafe, Inc. Writing data slices to ready and non-ready distributed storage units in a distributed storage network
US8973074B2 (en) * 2010-04-22 2015-03-03 Samsung Electronics Co., Ltd. Method and system for isochronous communication in audio/video networks
US9003466B2 (en) 2010-04-22 2015-04-07 Samsung Electronics Co., Ltd. Method and system for isochronous data stream management in high speed audio/video networks
TWI413907B (zh) * 2010-06-02 2013-11-01 Realtek Semiconductor Corp 一種用於訊號傳輸之省電方法及裝置
US20130151750A1 (en) * 2010-08-19 2013-06-13 Balaji Kanigicherla Multi-root input output virtualization aware switch
US9741084B2 (en) 2011-01-04 2017-08-22 Calgary Scientific Inc. Method and system for providing remote access to data for display on a mobile device
TWI428758B (zh) * 2011-01-13 2014-03-01 Prolific Technology Inc 電腦系統之操作方法
CA2734860A1 (en) 2011-03-21 2012-09-21 Calgary Scientific Inc. Method and system for providing a state model of an application program
WO2012143953A2 (en) * 2011-04-21 2012-10-26 Ineda Systems Pvt. Ltd Optimized multi-root input output virtualization aware switch
JP2014522066A (ja) * 2011-08-09 2014-08-28 エルエスアイ コーポレーション 入出力デバイスとコンピューティングホストとの相互運用
JP2014531626A (ja) 2011-08-15 2014-11-27 カルガリー サイエンティフィック インコーポレイテッド アプリケーションプログラムへの非侵襲的遠隔アクセス
CA2844851A1 (en) 2011-08-15 2013-02-21 Calgary Scientific Inc. Method for flow control and for reliable communication in a collaborative environment
US8681606B2 (en) 2011-08-30 2014-03-25 International Business Machines Corporation Implementing redundancy on infiniband (IB) networks
US9596320B2 (en) 2011-09-30 2017-03-14 Calgary Scientific Inc. Uncoupled application extensions including interactive digital surface layer for collaborative remote application sharing and annotating
US8943257B2 (en) * 2011-09-30 2015-01-27 Intel Corporation Protocol neutral fabric
KR20140106551A (ko) 2011-11-23 2014-09-03 캘거리 싸이언티픽 인코포레이티드 협업 원격 애플리케이션 공유 및 회의를 위한 방법들 및 시스템들
CA2865707A1 (en) 2012-03-02 2013-09-06 Calgary Scientific Inc. Remote control of an application using dynamic-linked library (dll) injection
TWI584120B (zh) * 2012-03-23 2017-05-21 Lsi公司 用於動態調適快取的方法及系統
US8437343B1 (en) * 2012-05-22 2013-05-07 Intel Corporation Optimized link training and management mechanism
US9729673B2 (en) 2012-06-21 2017-08-08 Calgary Scientific Inc. Method and system for providing synchronized views of multiple applications for display on a remote computing device
MY169964A (en) 2012-06-29 2019-06-19 Intel Corp An architected protocol for changing link operating mode
JP2014023094A (ja) * 2012-07-23 2014-02-03 Fujitsu Ltd パケットスイッチ、伝送装置及びパケット伝送方法
WO2014019117A1 (en) * 2012-07-30 2014-02-06 Hewlett-Packard Development Company, L. P. Booting printer
JP2014033318A (ja) * 2012-08-02 2014-02-20 Fujitsu Ltd パケット通信を行うシステムおよび通信方法
US9201829B2 (en) * 2012-09-06 2015-12-01 Apple Inc. Low power, area-efficient tracking buffer
US9092581B2 (en) * 2012-10-09 2015-07-28 Intel Corporation Virtualized communication sockets for multi-flow access to message channel infrastructure within CPU
US8958302B2 (en) * 2012-12-04 2015-02-17 Intel Corporation Apparatus, system and method of controlling data flow over a wireless communication link with credit allocation
CN103929684B (zh) * 2013-01-14 2018-06-15 华为技术有限公司 一种基于流媒体选择码流分段的方法、播放器和终端
US9075952B2 (en) * 2013-01-17 2015-07-07 Intel Corporation Controlling bandwidth allocations in a system on a chip (SoC)
US9395924B2 (en) 2013-01-22 2016-07-19 Seagate Technology Llc Management of and region selection for writes to non-volatile memory
US20140281099A1 (en) * 2013-03-14 2014-09-18 Broadcom Corporation METHOD, SYSTEM, AND COMPUTER PROGRAM PRODUCT FOR CONTROLLING FLOW OF PCIe TRANSPORT LAYER PACKETS
US9229894B2 (en) * 2013-04-09 2016-01-05 Apple Inc. Protocol conversion involving multiple virtual channels
US9160678B2 (en) * 2013-04-15 2015-10-13 International Business Machines Corporation Flow control credits for priority in lossless ethernet
JP5932146B2 (ja) * 2013-05-20 2016-06-08 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． ピーシーアイエクスプレスのエンドポイントデバイスにアクセスするための方法、コンピューターシステム、および、装置
US9552323B1 (en) * 2013-07-05 2017-01-24 Altera Corporation High-speed peripheral component interconnect (PCIe) input-output devices with receive buffer management circuitry
JP6060051B2 (ja) * 2013-08-08 2017-01-11 アラクサラネットワークス株式会社 パケット中継装置及びパケット中継方法
US9438432B2 (en) * 2013-09-17 2016-09-06 Cisco Technology, Inc. Bit indexed explicit replication packet encapsulation
US10003494B2 (en) 2013-09-17 2018-06-19 Cisco Technology, Inc. Per-prefix LFA FRR with bit indexed explicit replication
US9806897B2 (en) 2013-09-17 2017-10-31 Cisco Technology, Inc. Bit indexed explicit replication forwarding optimization
US10461946B2 (en) 2013-09-17 2019-10-29 Cisco Technology, Inc. Overlay signaling for bit indexed explicit replication
US9544230B2 (en) 2013-09-17 2017-01-10 Cisco Technology, Inc. Migration support for bit indexed explicit replication
US10218524B2 (en) 2013-09-17 2019-02-26 Cisco Technology, Inc. Bit indexed explicit replication for layer 2 networking
US10225090B2 (en) 2013-09-17 2019-03-05 Cisco Technology, Inc. Bit indexed explicit replication using multiprotocol label switching
US11451474B2 (en) 2013-09-17 2022-09-20 Cisco Technology, Inc. Equal cost multi-path with bit indexed explicit replication
JP6046016B2 (ja) * 2013-09-25 2016-12-14 株式会社日立製作所 伝送システムおよび伝送方法
US9747244B2 (en) 2013-11-22 2017-08-29 Qualcomm Incorporated Clockless virtual GPIO
WO2015080845A1 (en) 2013-11-29 2015-06-04 Calgary Scientific Inc. Method for providing a connection of a client to an unmanaged service in a client-server remote access system
GB201321148D0 (en) * 2013-11-29 2014-01-15 Bridgeworks Ltd Data transfer
US9471522B2 (en) 2013-12-04 2016-10-18 International Business Machines Corporation Resource allocation by virtual channel management and bus multiplexing
US10270705B1 (en) * 2013-12-18 2019-04-23 Violin Systems Llc Transmission of stateful data over a stateless communications channel
US9385962B2 (en) * 2013-12-20 2016-07-05 Intel Corporation Method and system for flexible credit exchange within high performance fabrics
JP6286551B2 (ja) * 2014-01-16 2018-02-28 インテル・コーポレーション 処理要素構成のための装置、デバイス構成のための装置および方法、高速デバイス構成のための装置、プログラム、並びに、非一時的コンピュータ可読ストレージ媒体
US9563591B2 (en) 2014-03-06 2017-02-07 International Business Machines Corporation Peripheral component interconnect express (PCIe) ping in a switch-based environment
US20150254088A1 (en) * 2014-03-08 2015-09-10 Datawise Systems, Inc. Methods and systems for converged networking and storage
US9619427B2 (en) 2014-04-21 2017-04-11 Qualcomm Incorporated Hybrid virtual GPIO
US9823864B2 (en) * 2014-06-02 2017-11-21 Micron Technology, Inc. Systems and methods for throttling packet transmission in a scalable memory system protocol
US9904645B2 (en) * 2014-10-31 2018-02-27 Texas Instruments Incorporated Multicore bus architecture with non-blocking high performance transaction credit system
US9710406B2 (en) 2014-12-15 2017-07-18 Intel Corporation Data transmission using PCIe protocol via USB port
US9747245B2 (en) 2014-12-17 2017-08-29 Intel Corporation Method, apparatus and system for integrating devices in a root complex
CN105867835A (zh) * 2015-01-23 2016-08-17 深圳市硅格半导体有限公司 存储装置数据服务质量管理方法及存储装置
US9906378B2 (en) 2015-01-27 2018-02-27 Cisco Technology, Inc. Capability aware routing
US10015264B2 (en) 2015-01-30 2018-07-03 Calgary Scientific Inc. Generalized proxy architecture to provide remote access to an application framework
CN107431630B (zh) 2015-01-30 2021-06-25 卡尔加里科学公司 高度可扩展、容错的远程访问架构和与之连接的方法
US9934179B2 (en) 2015-02-17 2018-04-03 Mediatek Inc. Wafer-level package with at least one input/output port connected to at least one management bus
US10341221B2 (en) 2015-02-26 2019-07-02 Cisco Technology, Inc. Traffic engineering for bit indexed explicit replication
US10834065B1 (en) 2015-03-31 2020-11-10 F5 Networks, Inc. Methods for SSL protected NTLM re-authentication and devices thereof
US10089275B2 (en) 2015-06-22 2018-10-02 Qualcomm Incorporated Communicating transaction-specific attributes in a peripheral component interconnect express (PCIe) system
US10176126B1 (en) * 2015-06-29 2019-01-08 Cadence Design Systems, Inc. Methods, systems, and computer program product for a PCI implementation handling multiple packets
TWI553467B (zh) * 2015-08-24 2016-10-11 鴻海精密工業股份有限公司 記憶體自檢修正系統及方法
US10229076B2 (en) 2015-09-09 2019-03-12 International Business Machines Corporation Peripheral component interconnect express (PCIE) pseudo-virtual channels using vendor defined messages
US10140242B2 (en) 2015-09-10 2018-11-27 Qualcomm Incorporated General purpose input/output (GPIO) signal bridging with I3C bus interfaces and virtualization in a multi-node network
US10404698B1 (en) 2016-01-15 2019-09-03 F5 Networks, Inc. Methods for adaptive organization of web application access points in webtops and devices thereof
US9985891B2 (en) * 2016-04-07 2018-05-29 Oracle International Corporation Congestion management in distributed systems using autonomous self-regulation
US10630743B2 (en) 2016-09-23 2020-04-21 Cisco Technology, Inc. Unicast media replication fabric using bit indexed explicit replication
US10637675B2 (en) 2016-11-09 2020-04-28 Cisco Technology, Inc. Area-specific broadcasting using bit indexed explicit replication
KR20180063419A (ko) 2016-12-01 2018-06-12 삼성전자주식회사 호스트와 양방향 통신을 수행하도록 구성된 스토리지 장치 및 그것의 동작 방법
US10397144B2 (en) * 2016-12-22 2019-08-27 Intel Corporation Receive buffer architecture method and apparatus
US10572434B2 (en) 2017-02-27 2020-02-25 International Business Machines Corporation Intelligent certificate discovery in physical and virtualized networks
US10447496B2 (en) 2017-03-30 2019-10-15 Cisco Technology, Inc. Multicast traffic steering using tree identity in bit indexed explicit replication (BIER)
US10164794B2 (en) 2017-04-28 2018-12-25 Cisco Technology, Inc. Bridging of non-capable subnetworks in bit indexed explicit replication
JP7087419B2 (ja) * 2018-02-02 2022-06-21 富士通株式会社 データ受信装置、データ送受信システム、及びデータ送受信システムの制御方法
CN110389711B (zh) * 2018-04-20 2023-04-04 伊姆西Ip控股有限责任公司 帮助端点设备实现sr-iov功能的方法、设备和非瞬态计算机可读介质
FR3081581B1 (fr) * 2018-05-22 2020-09-04 Bull Sas Procede d'envoi de donnees, programme d'ordinateur et systeme associes
US20210272467A1 (en) * 2018-09-28 2021-09-02 Intel Corporation Interactive environments using visual computing and immersive reality
US11038749B2 (en) * 2018-12-24 2021-06-15 Intel Corporation Memory resource allocation in an end-point device
CN111416776A (zh) * 2019-01-07 2020-07-14 华为技术有限公司 传输数据的方法和网络设备
EP3942398A4 (en) 2019-05-23 2023-04-05 Hewlett Packard Enterprise Development LP SYSTEM AND METHOD FOR FACILITATING DATA REQUEST MANAGEMENT IN A NETWORK INTERFACE (NIC) CONTROLLER
US10877761B1 (en) * 2019-12-08 2020-12-29 Mellanox Technologies, Ltd. Write reordering in a multiprocessor system
US11734105B2 (en) * 2020-07-06 2023-08-22 International Business Machines Corporation Efficient error reporting in a link interface
US20220012201A1 (en) * 2020-07-07 2022-01-13 Apple Inc. Scatter and Gather Streaming Data through a Circular FIFO
US11362939B2 (en) * 2020-08-31 2022-06-14 Micron Technology, Inc. Flow control for a multiple flow control unit interface
US11513848B2 (en) * 2020-10-05 2022-11-29 Apple Inc. Critical agent identification to modify bandwidth allocation in a virtual channel
US20210311895A1 (en) * 2020-11-16 2021-10-07 Intel Corporation Disaggregation of computing devices using enhanced retimers with circuit switching
KR102521902B1 (ko) * 2021-03-23 2023-04-17 에스케이하이닉스 주식회사 PCIe 인터페이스 장치 및 그 동작 방법
KR102529761B1 (ko) 2021-03-18 2023-05-09 에스케이하이닉스 주식회사 PCIe 디바이스 및 그 동작 방법
KR102496994B1 (ko) 2021-03-23 2023-02-09 에스케이하이닉스 주식회사 PCIe 인터페이스 장치 및 그 동작 방법
US20220327088A1 (en) * 2021-04-12 2022-10-13 Icron Technologies Corporation Predicting free buffer space in a usb extension environment
US11824795B2 (en) 2021-08-31 2023-11-21 Apple Inc. Communication channels with both shared and independent resources
US20230251980A1 (en) * 2022-02-10 2023-08-10 Mellanox Technologies, Ltd. Devices, methods, and systems for disaggregated memory resources in a computing environment
US11916802B2 (en) 2022-03-31 2024-02-27 International Business Machines Corporation Data transmission flow control regime
CN114895879B (zh) * 2022-07-14 2022-11-04 四川航天信息有限公司 管理系统设计方案确定方法、装置、设备及存储介质

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5633867A (en) * 1994-07-01 1997-05-27 Digital Equipment Corporation Local memory buffers management for an ATM adapter implementing credit based flow control
US5867480A (en) * 1996-09-12 1999-02-02 Cabletron Systems, Inc. Method and apparatus for controlling congestion in a network node

Family Cites Families (188)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5897A (en) * 1848-10-31 Improvement in the manufacture of alkaline chromates
US3668810A (en) * 1970-07-17 1972-06-13 Cabana Theatres Inc Theater with separate viewing booths
US4430700A (en) * 1981-07-31 1984-02-07 Norand Corporation System and method for communication between nodes of a closed loop local communication path
US4449182A (en) * 1981-10-05 1984-05-15 Digital Equipment Corporation Interface between a pair of processors, such as host and peripheral-controlling processors in data processing systems
US4475192A (en) 1982-02-16 1984-10-02 At&T Bell Laboratories Data packet flow control scheme for switching networks
US4663748A (en) 1984-04-12 1987-05-05 Unisearch Limited Local area network
CA1254981A (en) * 1986-02-18 1989-05-30 Lester Kirkland Communications switching system
US5007051A (en) 1987-09-30 1991-04-09 Hewlett-Packard Company Link layer protocol and apparatus for data communication
US5001707A (en) * 1989-11-02 1991-03-19 Northern Telecom Limited Method of providing reserved bandwidth in a dual bus system
DE69017203T2 (de) 1990-06-21 1995-08-10 Ibm Breitbandringkommunikationssystem und Zugriffssteuerungsverfahren.
US5353382A (en) 1990-10-15 1994-10-04 California Institute Of Technology Programmable synapse for neural network applications
AU652022B2 (en) * 1991-02-12 1994-08-11 C.R. Bard Inc. Injectable medical device
US5164938A (en) * 1991-03-28 1992-11-17 Sprint International Communications Corp. Bandwidth seizing in integrated services networks
JP3278865B2 (ja) 1991-06-28 2002-04-30 日本電気株式会社 トラヒック制御方法
US5432907A (en) 1992-05-12 1995-07-11 Network Resources Corporation Network hub with integrated bridge
GB2268373A (en) 1992-06-20 1994-01-05 Ibm Error recovery in an information communication system
US5463629A (en) * 1992-07-13 1995-10-31 Ko; Cheng-Hsu Dynamic channel allocation method and system for integrated services digital network
CA2104753C (en) * 1992-10-29 1999-02-16 Kotikalapudi Sriram Bandwidth allocation, transmission scheduling, and congestion avoidance in broadband atm networks
US5289461A (en) 1992-12-14 1994-02-22 International Business Machines Corporation Interconnection method for digital multimedia communications
US5353282A (en) 1993-03-18 1994-10-04 Northern Telecom Limited Local area network embedded in the communication switch core
JP2639335B2 (ja) * 1993-12-22 1997-08-13 日本電気株式会社 Ａｔｍ網における輻輳制御方式
US5463762A (en) 1993-12-30 1995-10-31 Unisys Corporation I/O subsystem with header and error detection code generation and checking
US5457701A (en) * 1994-01-06 1995-10-10 Scientific-Atlanta, Inc. Method for indicating packet errors in a packet-based multi-hop communications system
US5485455A (en) 1994-01-28 1996-01-16 Cabletron Systems, Inc. Network having secure fast packet switching and guaranteed quality of service
IT1266895B1 (it) 1994-07-26 1997-01-21 Cselt Centro Studi Lab Telecom Procedimento per l'allocazione ottimale delle risorse per il trasporto di flussi informativi a banda variabile su reti in tecnica atm, e nodo
US5689550A (en) * 1994-08-08 1997-11-18 Voice-Tel Enterprises, Inc. Interface enabling voice messaging systems to interact with communications networks
US5450411A (en) 1994-09-02 1995-09-12 At&T Global Information Solutions Company Network interface for multiplexing and demultiplexing isochronous and bursty data streams in ATM networks
US5561669A (en) * 1994-10-26 1996-10-01 Cisco Systems, Inc. Computer network switching system with expandable number of ports
JP3563127B2 (ja) * 1994-11-09 2004-09-08 富士通株式会社 トラヒック制御方式
US5634620A (en) * 1994-11-10 1997-06-03 Verot; Thierry R. E. Clamp assembly for motor flushing device
US5570355A (en) 1994-11-17 1996-10-29 Lucent Technologies Inc. Method and apparatus enabling synchronous transfer mode and packet mode access for multiple services on a broadband communication network
US5693646A (en) 1994-12-22 1997-12-02 Ligand Pharmaceuticals Incorporated Steroid receptor modulator compounds and methods
US5513314A (en) 1995-01-27 1996-04-30 Auspex Systems, Inc. Fault tolerant NFS server system and mirroring protocol
US5583995A (en) 1995-01-30 1996-12-10 Mrj, Inc. Apparatus and method for data storage and retrieval using bandwidth allocation
US5594732A (en) 1995-03-03 1997-01-14 Intecom, Incorporated Bridging and signalling subsystems and methods for private and hybrid communications systems including multimedia systems
US5600644A (en) * 1995-03-10 1997-02-04 At&T Method and apparatus for interconnecting LANs
US5668810A (en) 1995-04-26 1997-09-16 Scientific-Atlanta, Inc. Data transmission protocol method and apparatus
JP3434642B2 (ja) * 1995-07-07 2003-08-11 株式会社東芝 パケットスケジューリング装置
US5996019A (en) * 1995-07-19 1999-11-30 Fujitsu Network Communications, Inc. Network link access scheduling using a plurality of prioritized lists containing queue identifiers
US5745837A (en) 1995-08-25 1998-04-28 Terayon Corporation Apparatus and method for digital data transmission over a CATV system using an ATM transport protocol and SCDMA
JPH09116541A (ja) * 1995-10-16 1997-05-02 Toshiba Corp 通信制御装置
US5844887A (en) 1995-11-30 1998-12-01 Scorpio Communications Ltd. ATM switching fabric
US5793997A (en) * 1996-01-11 1998-08-11 Hewlett-Packard Company Interface architecture for connection to a peripheral component interconnect bus
JP2929991B2 (ja) * 1996-01-29 1999-08-03 日本電気株式会社 最適化クレジット制御方法
EP1012730A1 (en) * 1996-01-31 2000-06-28 Ipsilon Networks, Inc. Improved method and apparatus for dynamically shifting between routing and switching packets in a transmission network
US5771387A (en) * 1996-03-21 1998-06-23 Intel Corporation Method and apparatus for interrupting a processor by a PCI peripheral across an hierarchy of PCI buses
US5748613A (en) * 1996-03-29 1998-05-05 Hewlett-Packard Company Communication pacing method
US5938224A (en) * 1996-04-08 1999-08-17 Brackett; Douglas C. Hydraulic bicycle with conjugate drive motors and variable stroke crankshaft
US5983278A (en) * 1996-04-19 1999-11-09 Lucent Technologies Inc. Low-loss, fair bandwidth allocation flow control in a packet switch
US6026460A (en) * 1996-05-10 2000-02-15 Intel Corporation Method and apparatus for sequencing system bus grants and disabling a posting buffer in a bus bridge to improve bus efficiency
US5850557A (en) * 1996-05-10 1998-12-15 Intel Corporation Method and apparatus for reducing bus bridge thrashing by temporarily masking agent requests to allow conflicting requests to be completed
US6400681B1 (en) 1996-06-20 2002-06-04 Cisco Technology, Inc. Method and system for minimizing the connection set up time in high speed packet switching networks
US6065052A (en) * 1996-07-01 2000-05-16 Sun Microsystems, Inc. System for maintaining strongly sequentially ordered packet flow in a ring network system with busy and failed nodes
JPH10178451A (ja) 1996-10-17 1998-06-30 Fujitsu Ltd ハイブリッド交換機、交換機、及びこれらの交換機におけるｓｔｍデータ再配置方法
WO1998025378A1 (en) * 1996-12-06 1998-06-11 Fujitsu Network Communications, Inc. Method for flow controlling atm traffic
US5953338A (en) * 1996-12-13 1999-09-14 Northern Telecom Limited Dynamic control processes and systems for asynchronous transfer mode networks
FR2759518B1 (fr) * 1997-02-07 1999-04-23 France Telecom Procede et dispositif d'allocation de ressources dans un reseau numerique de transmission par paquets
US6018816A (en) * 1997-04-04 2000-01-25 Canon Kabushiki Kaisha Information processing system and method, image processing system and method, information processing apparatus and computer readable memory
US6044406A (en) * 1997-04-08 2000-03-28 International Business Machines Corporation Credit-based flow control checking and correction method
US5825748A (en) 1997-04-08 1998-10-20 International Business Machines Corporation Credit-based flow control checking and correction system
FI109504B (fi) 1997-04-15 2002-08-15 Nokia Corp Reitin optimointi pakettipohjaisessa tietoliikenneverkossa
US5935224A (en) 1997-04-24 1999-08-10 Microsoft Corporation Method and apparatus for adaptively coupling an external peripheral device to either a universal serial bus port on a computer or hub or a game port on a computer
US6253334B1 (en) 1997-05-13 2001-06-26 Micron Electronics, Inc. Three bus server architecture with a legacy PCI bus and mirrored I/O PCI buses
US6208645B1 (en) * 1997-05-30 2001-03-27 Apple Computer, Inc. Time multiplexing of cyclic redundancy functions in point-to-point ringlet-based computer systems
US5923655A (en) * 1997-06-10 1999-07-13 E--Net, Inc. Interactive video communication over a packet data network
US6269464B1 (en) * 1997-06-18 2001-07-31 Sutmyn Storage Corporation Error checking technique for use in mass storage systems
US5875308A (en) * 1997-06-18 1999-02-23 International Business Machines Corporation Peripheral component interconnect (PCI) architecture having hot-plugging capability for a data-processing system
US6078565A (en) * 1997-06-20 2000-06-20 Digital Equipment Corporation Method and apparatus to expand an on chip FIFO into local memory
US6073142A (en) 1997-06-23 2000-06-06 Park City Group Automated post office based rule analysis of e-mail messages and other data objects for controlled distribution in network environments
US6128666A (en) 1997-06-30 2000-10-03 Sun Microsystems, Inc. Distributed VLAN mechanism for packet field replacement in a multi-layered switched network element using a control field/signal for indicating modification of a packet with a database search engine
US6003062A (en) * 1997-07-16 1999-12-14 Fore Systems, Inc. Iterative algorithm for performing max min fair allocation
WO1999004343A1 (en) * 1997-07-18 1999-01-28 Interprophet Corporation Tcp/ip network accelerator system and method
US5948136A (en) * 1997-07-30 1999-09-07 Sony Corporation Hardware authentication mechanism for transmission of data between devices on an IEEE 1394-1995 serial bus network
DE19835668A1 (de) 1997-08-07 1999-02-25 Matsushita Electric Ind Co Ltd Übertragungsmedienverbindungsvorrichtung, steuernde Vorrichtung, gesteuerte Vorrichtung und Speichermedium
US6009448A (en) * 1997-08-18 1999-12-28 Industrial Technology Research Institute Pipelined parallel-serial architecture for a modified least mean square adaptive filter
US6170025B1 (en) * 1997-08-29 2001-01-02 Intel Corporation Distributed computer system supporting remote interrupts and lock mechanism
US6333929B1 (en) * 1997-08-29 2001-12-25 Intel Corporation Packet format for a distributed system
US6683850B1 (en) * 1997-08-29 2004-01-27 Intel Corporation Method and apparatus for controlling the flow of data between servers
US6055643A (en) * 1997-09-25 2000-04-25 Compaq Computer Corp. System management method and apparatus for supporting non-dedicated event detection
US6009488A (en) 1997-11-07 1999-12-28 Microlinc, Llc Computer having packet-based interconnect channel
US6157972A (en) * 1997-12-05 2000-12-05 Texas Instruments Incorporated Apparatus and method for processing packetized information over a serial bus
US6137793A (en) 1997-12-05 2000-10-24 Com21, Inc. Reverse path multiplexer for use in high speed data transmissions
US6347097B1 (en) 1997-12-05 2002-02-12 Texas Instruments Incorporated Method and apparatus for buffering received data from a serial bus
US7283561B1 (en) * 1997-12-12 2007-10-16 Level 3 Communications, Llc Secure network architecture with quality of service
US6118761A (en) * 1997-12-18 2000-09-12 Advanced Micro Devices, Inc. Apparatus and method for generating rate control frames in a workgroup switch based on traffic contribution from a network switch port
US6493343B1 (en) * 1998-01-07 2002-12-10 Compaq Information Technologies Group System and method for implementing multi-pathing data transfers in a system area network
US5987610A (en) 1998-02-12 1999-11-16 Ameritech Corporation Computer virus screening methods and systems
US6198722B1 (en) * 1998-02-27 2001-03-06 National Semiconductor Corp. Flow control method for networks
JP3075251B2 (ja) 1998-03-05 2000-08-14 日本電気株式会社 非同期転送モード交換網における仮想パス帯域分配システム
US6618354B1 (en) 1998-03-13 2003-09-09 Hewlett-Packard Development Company, L.P. Credit initialization in systems with proactive flow control
US6279035B1 (en) * 1998-04-10 2001-08-21 Nortel Networks Limited Optimizing flow detection and reducing control plane processing in a multi-protocol over ATM (MPOA) system
US6266345B1 (en) 1998-04-24 2001-07-24 Xuan Zhon Ni Method and apparatus for dynamic allocation of bandwidth to data with varying bit rates
US6046979A (en) * 1998-05-04 2000-04-04 Cabletron Systems, Inc. Method and apparatus for controlling the flow of variable-length packets through a multiport switch
GB2337406B (en) 1998-05-11 2003-05-14 Fujitsu Ltd Scheduling circuitry and methods
JPH11328972A (ja) * 1998-05-18 1999-11-30 Mitsubishi Electric Corp 半導体装置、その設計方法およびその検査方法
US6574242B1 (en) 1998-06-10 2003-06-03 Merlot Communications, Inc. Method for the transmission and control of audio, video, and computer data over a single network fabric
US6366968B1 (en) * 1998-06-26 2002-04-02 Intel Corporation Physical write packets processing when posted write error queue is full, with posted write error queue storing physical write requests when posted write packet fails
US6134662A (en) * 1998-06-26 2000-10-17 Vlsi Technology, Inc. Physical layer security manager for memory-mapped serial communications interface
US6711632B1 (en) * 1998-08-11 2004-03-23 Ncr Corporation Method and apparatus for write-back caching with minimal interrupts
JP3543647B2 (ja) 1998-10-27 2004-07-14 セイコーエプソン株式会社 データ転送制御装置及び電子機器
US6421720B2 (en) 1998-10-28 2002-07-16 Cisco Technology, Inc. Codec-independent technique for modulating bandwidth in packet network
EP1001574A1 (en) 1998-11-10 2000-05-17 International Business Machines Corporation Method and system in a packet switching network for dynamically adjusting the bandwidth of a continuous bit rate virtual path connection according to the network load
US6457084B1 (en) 1998-11-23 2002-09-24 Advanced Micro Devices, Inc. Target side distributor mechanism for connecting multiple functions to a single logical pipe of a computer interconnection bus
US6611891B1 (en) 1998-11-23 2003-08-26 Advanced Micro Devices, Inc. Computer resource configuration mechanism across a multi-pipe communication link
US6421751B1 (en) 1998-11-23 2002-07-16 Advanced Micro Devices, Inc. Detecting a no-tags-free condition in a computer system having multiple outstanding transactions
US6470410B1 (en) * 1998-11-23 2002-10-22 Advanced Micro Devices, Inc. Target side concentrator mechanism for connecting multiple logical pipes to a single function utilizing a computer interconnection bus
US6618782B1 (en) 1998-11-23 2003-09-09 Advanced Micro Devices, Inc. Computer interconnection bus link layer
US6499079B1 (en) * 1998-11-23 2002-12-24 Advanced Micro Devices, Inc. Subordinate bridge structure for a point-to-point computer interconnection bus
US6690676B1 (en) 1998-11-23 2004-02-10 Advanced Micro Devices, Inc. Non-addressed packet structure connecting dedicated end points on a multi-pipe computer interconnect bus
US6457081B1 (en) 1998-11-23 2002-09-24 Advanced Micro Devices, Inc. Packet protocol for reading an indeterminate number of data bytes across a computer interconnection bus
US6938094B1 (en) 1999-09-17 2005-08-30 Advanced Micro Devices, Inc. Virtual channels and corresponding buffer allocations for deadlock-free computer system operation
US6333931B1 (en) * 1998-12-28 2001-12-25 Cisco Technology, Inc. Method and apparatus for interconnecting a circuit-switched telephony network and a packet-switched data network, and applications thereof
US6483805B1 (en) 1998-12-28 2002-11-19 Nortel Networks Limited Internet differentiated services service for transaction applications
US6928469B1 (en) 1998-12-29 2005-08-09 Citrix Systems, Inc. Apparatus and method for determining a program neighborhood for a client node in a client-server network using markup language techniques
KR100434463B1 (ko) * 1999-01-07 2004-06-05 삼성전자주식회사 부호분할다중접속 통신시스템의 데이터 통신 장치 및 방법
US6343260B1 (en) 1999-01-19 2002-01-29 Sun Microsystems, Inc. Universal serial bus test system
US6680906B1 (en) 1999-03-31 2004-01-20 Cisco Technology, Inc. Regulating packet traffic in an integrated services network
US6775280B1 (en) * 1999-04-29 2004-08-10 Cisco Technology, Inc. Methods and apparatus for routing packets using policy and network efficiency information
KR20020015691A (ko) * 1999-05-21 2002-02-28 추후보정 플릿 캐쉬 방식의 패브릭 라우터
US6625146B1 (en) * 1999-05-28 2003-09-23 Advanced Micro Devices, Inc. Method and apparatus for operating a network switch in a CPU-less environment
US6393506B1 (en) 1999-06-15 2002-05-21 National Semiconductor Corporation Virtual channel bus and system architecture
CN1327661A (zh) 1999-08-19 2001-12-19 皇家菲利浦电子有限公司 自动重发请求协议
AU6863300A (en) * 1999-09-08 2001-04-10 Mellanox Technologies Ltd. Remote event handling in a packet network
US7010607B1 (en) * 1999-09-15 2006-03-07 Hewlett-Packard Development Company, L.P. Method for training a communication link between ports to correct for errors
US6950438B1 (en) * 1999-09-17 2005-09-27 Advanced Micro Devices, Inc. System and method for implementing a separate virtual channel for posted requests in a multiprocessor computer system
US7269728B1 (en) 1999-09-21 2007-09-11 Nortel Networks Limited Apparatus and method for distributing management keys in a multicast domain
US6947410B1 (en) * 1999-11-16 2005-09-20 Cisco Technology, Inc. System and method for communicating data packets using a backplane switch
JP2001175630A (ja) 1999-12-14 2001-06-29 Fujitsu Ltd データ送信装置、データ受信装置、データ転送装置および方法
US6839345B2 (en) * 1999-12-17 2005-01-04 Texas Instruments Incorporated MAC/PHY interface
US6460050B1 (en) 1999-12-22 2002-10-01 Mark Raymond Pace Distributed content identification system
US6922408B2 (en) 2000-01-10 2005-07-26 Mellanox Technologies Ltd. Packet communication buffering with dynamic flow control
US20010047383A1 (en) 2000-01-14 2001-11-29 Dutta Prabal K. System and method for on-demand communications with legacy networked devices
US6628615B1 (en) 2000-01-18 2003-09-30 International Business Machines Corporation Two level virtual channels
US6757291B1 (en) * 2000-02-10 2004-06-29 Simpletech, Inc. System for bypassing a server to achieve higher throughput between data network and data storage system
JP2001230810A (ja) * 2000-02-16 2001-08-24 Fujitsu Ltd パケット流量制御装置および方法
US6735173B1 (en) * 2000-03-07 2004-05-11 Cisco Technology, Inc. Method and apparatus for accumulating and distributing data items within a packet switching system
US6728211B1 (en) * 2000-03-07 2004-04-27 Cisco Technology, Inc. Method and apparatus for delaying packets being sent from a component of a packet switching system
US6810396B1 (en) * 2000-03-09 2004-10-26 Emc Corporation Managed access of a backup storage system coupled to a network
US6751214B1 (en) 2000-03-30 2004-06-15 Azanda Network Devices, Inc. Methods and apparatus for dynamically allocating bandwidth between ATM cells and packets
US6975655B2 (en) * 2000-04-07 2005-12-13 Broadcom Corporation Method of controlling data sampling clocking of asynchronous network nodes in a frame-based communications network
US6381672B1 (en) 2000-05-11 2002-04-30 Advanced Micro Devices, Inc. Speculative opening of a new page when approaching page boundary during read/write of isochronous streams
US6330225B1 (en) 2000-05-26 2001-12-11 Sonics, Inc. Communication system and method for different quality of service guarantees for different data flows
WO2001095057A2 (en) * 2000-06-02 2001-12-13 Radisys Corporation Voice-over ip communication without echo cancellation
US6721353B1 (en) * 2000-06-21 2004-04-13 Cisco Technology, Inc. Network compatibility
US6901519B1 (en) 2000-06-22 2005-05-31 Infobahn, Inc. E-mail virus protection system and method
US6647412B1 (en) 2000-06-23 2003-11-11 Nokia Internet Communications Inc. Method and network for propagating status information
US6707821B1 (en) 2000-07-11 2004-03-16 Cisco Technology, Inc. Time-sensitive-packet jitter and latency minimization on a shared data link
IL153955A0 (en) * 2000-07-25 2003-07-31 Peribit Networks Inc Network architecture and methods for transparent on-line cross-sessional encoding and transport of network communications data
US6658519B1 (en) * 2000-07-28 2003-12-02 International Business Machines Corporation Bus bridge with embedded input/output (I/O) and transaction tracing capabilities
US7154854B1 (en) * 2000-08-18 2006-12-26 Nortel Networks Limited Automatic distribution of RTS and frag thresholds
US7339892B1 (en) 2000-08-18 2008-03-04 Nortel Networks Limited System and method for dynamic control of data packet fragmentation threshold in a wireless network
US6880084B1 (en) 2000-09-27 2005-04-12 International Business Machines Corporation Methods, systems and computer program products for smart card product management
US6601056B1 (en) 2000-09-28 2003-07-29 Microsoft Corporation Method and apparatus for automatic format conversion on removable digital media
US7340558B2 (en) 2000-11-22 2008-03-04 Silicon Image, Inc. Multisection memory bank system
US20020112084A1 (en) 2000-12-29 2002-08-15 Deen Gary D. Methods, systems, and computer program products for controlling devices through a network via a network translation device
US6721813B2 (en) * 2001-01-30 2004-04-13 Advanced Micro Devices, Inc. Computer system implementing a system and method for tracking the progress of posted write transactions
US6765885B2 (en) * 2001-02-09 2004-07-20 Asustek Computer Inc. Determination of acceptable sequence number ranges in a communications protocol
US7542474B2 (en) * 2001-02-26 2009-06-02 Sony Corporation Method of and apparatus for providing isochronous services over switched ethernet including a home network wall plate having a combined IEEE 1394 and ethernet modified hub
US6763025B2 (en) 2001-03-12 2004-07-13 Advent Networks, Inc. Time division multiplexing over broadband modulation method and apparatus
US7072300B1 (en) * 2001-03-23 2006-07-04 Advanced Micro Devices, Inc. Action tag generation within a network based on priority or differential services information
US6745272B2 (en) * 2001-04-04 2004-06-01 Advanced Micro Devices, Inc. System and method of increasing bandwidth for issuing ordered transactions into a distributed communication system
US6639919B2 (en) 2001-05-01 2003-10-28 Adc Dsl Systems, Inc. Bit-level control for dynamic bandwidth allocation
US7023899B2 (en) * 2001-05-10 2006-04-04 Lucent Technologies Inc. Method for reliable signaling information transmission in a wireless communication system
US7426575B1 (en) * 2001-05-14 2008-09-16 Turin Networks Discard policy method and apparatus
US20020178243A1 (en) 2001-05-15 2002-11-28 Kevin Collins Apparatus and method for centrally managing network devices
US6832279B1 (en) * 2001-05-17 2004-12-14 Cisco Systems, Inc. Apparatus and technique for maintaining order among requests directed to a same address on an external bus of an intermediate network node
US6757768B1 (en) * 2001-05-17 2004-06-29 Cisco Technology, Inc. Apparatus and technique for maintaining order among requests issued over an external bus of an intermediate network node
US7012893B2 (en) * 2001-06-12 2006-03-14 Smartpackets, Inc. Adaptive control of data packet size in networks
US20030005039A1 (en) * 2001-06-29 2003-01-02 International Business Machines Corporation End node partitioning using local identifiers
US7372811B1 (en) 2001-08-07 2008-05-13 Cisco Technology, Inc. Load balancing model for multilink frame relay
US6691192B2 (en) * 2001-08-24 2004-02-10 Intel Corporation Enhanced general input/output architecture and related methods for establishing virtual channels therein
AU2002326752A1 (en) * 2001-08-24 2003-03-10 Intel Corporation (A Delaware Corporation) (A Delawware Corporation) A general input/output architecture protocol and related methods to manage data integrity
US9836424B2 (en) 2001-08-24 2017-12-05 Intel Corporation General input/output architecture, protocol and related methods to implement flow control
US20030115513A1 (en) * 2001-08-24 2003-06-19 David Harriman Error forwarding in an enhanced general input/output architecture and related methods
US7177971B2 (en) * 2001-08-24 2007-02-13 Intel Corporation General input/output architecture, protocol and related methods to provide isochronous channels
US6950394B1 (en) * 2001-09-07 2005-09-27 Agilent Technologies, Inc. Methods and systems to transfer information using an alternative routing associated with a communication network
US7315911B2 (en) * 2005-01-20 2008-01-01 Dot Hill Systems Corporation Method for efficient inter-processor communication in an active-active RAID system using PCI-express links
US6944719B2 (en) * 2002-05-15 2005-09-13 Broadcom Corp. Scalable cache coherent distributed shared memory processing system
US7301898B1 (en) * 2002-07-29 2007-11-27 Brocade Communications Systems, Inc. Credit sharing for fibre channel links with multiple virtual channels
US6760793B2 (en) * 2002-07-29 2004-07-06 Isys Technologies, Inc. Transaction credit control for serial I/O systems
US7808895B2 (en) * 2003-10-30 2010-10-05 Intel Corporation Isochronous device communication management
US20050137966A1 (en) * 2003-12-19 2005-06-23 Munguia Peter R. Flow control credit synchronization
US7032052B2 (en) * 2004-01-15 2006-04-18 Dell Products L.P. Information handling system capable of operating with multiple types of expansion cards in a common industry standard connector
US7296101B2 (en) * 2004-02-17 2007-11-13 Intel Corporation Method and system for using a patch module to process non-posted request cycles and to control completions returned to requesting device
US7430607B2 (en) 2005-05-25 2008-09-30 Microsoft Corporation Source throttling using CPU stamping
US8516165B2 (en) * 2005-10-19 2013-08-20 Nvidia Corporation System and method for encoding packet header to enable higher bandwidth efficiency across bus links
US7694049B2 (en) * 2005-12-28 2010-04-06 Intel Corporation Rate control of flow control updates
US7694025B1 (en) 2006-03-31 2010-04-06 Integrated Device Technology, Inc. Method and device for base address sorting and entry into base address registers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5633867A (en) * 1994-07-01 1997-05-27 Digital Equipment Corporation Local memory buffers management for an ATM adapter implementing credit based flow control
US5867480A (en) * 1996-09-12 1999-02-02 Cabletron Systems, Inc. Method and apparatus for controlling congestion in a network node

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Infiniband Architecture Release 1.0

Also Published As

Publication number Publication date
US9049125B2 (en) 2015-06-02
CN1547823A (zh) 2004-11-17
US20030158992A1 (en) 2003-08-21
US20140189174A1 (en) 2014-07-03
CN1547704A (zh) 2004-11-17
US9088495B2 (en) 2015-07-21
EP1421501B1 (en) 2006-08-02
US9860173B2 (en) 2018-01-02
DE60226627D1 (de) 2008-06-26
DE60222782D1 (de) 2007-11-15
US7231486B2 (en) 2007-06-12
EP1442548B1 (en) 2008-05-14
EP1442548A2 (en) 2004-08-04
US9565106B2 (en) 2017-02-07
KR20040036919A (ko) 2004-05-03
WO2003019393A1 (en) 2003-03-06
ATE374971T1 (de) 2007-10-15
CN1547705A (zh) 2004-11-17
EP1419446B1 (en) 2007-10-03
ATE335237T1 (de) 2006-08-15
CN100357922C (zh) 2007-12-26
US20090193164A1 (en) 2009-07-30
KR20040029010A (ko) 2004-04-03
US20130268712A1 (en) 2013-10-10
KR100624610B1 (ko) 2006-09-19
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