DE19903606A1 - Halbleiteranordnung und Verfahren zum Entwurf der Halbleiteranordnung - Google Patents

Abstract

Eine Halbleiteranordnung enthält einen Abtastverstärker, welcher auf dem Empfang eines Lesefreigabesignals ein Signal verstärkt; eine Verzögerungseinheit, welche eine Mehrzahl von Übertragungspfaden mit unterschiedlichen Verzögerungszeiten bereitstellen kann und das Lesefreigabesignal durch einen Übertragungspfad entsprechend einem Wahlsignal aus der Mehrzahl von Übertragungspfaden überträgt; eine Wahlsignalerzeugungsschaltung, welche zum Erzeugen einer Mehrzahl von Wahlsignalen geeignet ist; und eine JTAG-Randabtasttestschaltung, welche in Übereinstimmung mit einem Befehl die Wahlsignalerzeugungsschaltung in Betrieb versetzt.

Description

Die vorliegende Erfindung bezieht sich im allgemeinen auf eine Halbleiteranordnung und auf ein Verfahren zum Ent­ werfen der Halbleiteranordnung. Insbesondere bezieht sich die vorliegende Erfindung auf eine Halbleiteranordnung, welche mit einem Abtastverstärker versehen ist, der opera­ tiv wird, wenn ein Lesefreigabesignal empfangen wird, und auf ein Verfahren zum Entwerfen der Halbleiteranordnung.

Es ist ein Halbleiteranordnung, beispielsweise ein Speicher-IC bekannt, welche mit einem Abtastverstärker ver­ sehen ist, der operativ wird, wenn ein Lesefreigabesignal empfangen wird.

Fig. 9 zeigt ein Schaltungsdiagramm, welches einen Ab­ tastverstärker 10 und andere Elemente darstellt, die für die vorhandene Halbleiteranordnung vorgesehen sind. Der Ab­ tastverstärker 10 besitzt einen Datenanschluss 12 und einen /Datenanschluss 14. Der Datenanschluss 12 und der /Datenanschluss 14 sind mit einer nicht dargestellten Da­ tenleitung bzw. einer nicht dargestellten /Datenleitung verbunden. Die Datenleitung und die /Datenleitung sind Übertragungsleitungen, welche jeweils ein Daten- oder /Datensignal von einer entsprechenden Speicherzelle empfan­ gen, wenn die Adresse der Speicherzelle bestimmt wird.

Der Abtastverstärker 10 besitzt einen Ausgangsanschluss 16 und einen Freigabeanschluss 18. Der Abtastverstärker ist ein Differentialverstärker, welcher eine Spannung über dem Datenanschluss 12 und dem /Datenanschluss 14 verstärkt und die derart verstärkte Spannung an dem Ausgangsschluss 16 ausgibt, wenn ein Lesefreigabesignal an dem Freigabean­ schluss 18 empfangen wird. Der Freigabeanschluss 18 des Ab­ tastverstärkers 10 ist mit einer Verzögerungsschaltung 20 verbunden, die aus einer Mehrzahl von in Serie angeschlos­ senen Inverterschaltungen gebildet ist.

Fig. 10A und 10B zeigen Zeitablaufsdiagramme zur Er­ klärung des Betriebs der Verzögerungsschaltung 20. Fig. 10A stellt eine Wellenform des Lesefreigabesignals dar, welches der Verzögerungsschaltung 20 von einer internen Schaltung der Halbleiteranordnung zugeführt wird. Demgegenüber stellt Fig. 10B eine Wellenform dar, welche an einem in Fig. 9 dargestellten Knoten A auftritt, d. h. an dem Freigabean­ schluss 18 des Abtastverstärkers 10.

Wie in Fig. 10A und 10B dargestellt führt die Verzö­ gerungsschaltung 20 ein von der internen Schaltung der Halbleiteranordnung erzeugtes Lesefreigabesignal dem Frei­ gabeanschluss 18 des Abtastverstärkers 10 nach einem Ver­ streichen einer vorbestimmten Verzögerungszeit T zu. Dem­ entsprechend beginnt der Verstärker 10 damit das Datensi­ gnal zu verstärken, wenn die vorbestimmte Verzögerungszeit T verstrichen ist, nachdem die interne Schaltung der Halb­ leiteranordnung das Freigabesignal von einem L-Zustand auf einen H-Zustand geändert hat.

Bei einer Halbleiteranordnung wird eine bestimmte Zeit­ dauer bezüglich des von der Speicherzelle aus gegebenen Da­ tensignals benötigt, um den Abtastverstärker 10 nach der Bestimmung einer Adresse der Speicherzelle zu erreichen, von welcher die Daten ausgegeben werden. Die vorhandene Halbleiteranordnung führt zuverlässig die Verstärkungsfunk­ tion durch, welche einen geringen Leistungsbetrag ver­ braucht, wenn die Verzögerungszeit T der Verzögerungsschal­ tung 20 an eine Fortpflanzungszeit des Datensignals ange­ passt ist bzw. ihr entspricht. Daher wird es erwünscht, dass die Verzögerungsschaltung 20 derart gebildet wird, dass die oben beschriebenen Bedingungen erfüllt werden.

Wie in Fig. 9 dargestellt besitzt die vorhandene Halb­ leiteranordnung eine in einer Schaltungsplatine vorgesehene Sicherheitsverzögerungsschaltung 22, um die oben beschrie­ benen Anforderungen zu erfüllen. Wenn der Abtastverstärker 10 nicht zu einem gewünschten Zeitpunkt freigegeben wird, wenn nämlich die von der Verzögerungsschaltung 20 gebildete Verzögerungszeit T nicht eine gewünschte Zeit darstellt, wird die Schaltung zur Fortpflanzung des Lesefreigabesi­ gnals in die Sicherheitsverzögerungsschaltung 22 durch Än­ dern einer Maske geändert, welche zur Bildung einer Alumi­ niumverdrahtungsschicht oder eines Durchgangslochs verwen­ det wird. Bei der vorhandenen Halbleiteranordnung wird die gewünschte Verzögerungszeit T durch Ändern der Schaltungs­ konfiguration durch Versuch und Irrtum unter dem oben be­ schriebenen Verfahren sichergestellt.

Entsprechend dem vorhandenen Verfahren wird es jedoch verlangt, dass immer wieder unterschiedliche Prototypschal­ tungen durch Ersetzen von Masken hergestellt werden, bis die Konfiguration der Verzögerungsschaltung bestimmt ist. Folglich werden hohe Kosten und viel Zeit erfordert, um die Schaltungskonfiguration zu bestimmen, wenn das vorhandene Verfahren bei dem Phasenentwurf der Halbleiteranordnung verwendet wird.

Aufgabe der vorliegenden Erfindung ist es eine neue und nützliche Halbleiteranordnung sowie ein entsprechendes Ver­ fahren zu schaffen.

Insbesondere ist es Aufgabe der vorliegenden Erfindung eine Halbleiteranordnung, welche zum leichten Festlegen ei­ ner Verzögerungszeit, nach deren Verstreichen der Abtast­ verstärker freigegeben wird, auf eine geeignete Zeit geeig­ net ist, und ebenfalls ein Verfahren zum Entwurf der Halb­ leiteranordnung zu schaffen.

Die Lösung der Aufgabe erfolgt durch die Merkmale der nebengeordneten unabhängigen Ansprüche. Dementsprechend enthält eine Halbleiteranordnung einen Abtastverstärker, welcher geeignet ist, auf den Empfang eines Lesefreigabesi­ gnals ein Signal zu verstärken; eine Verzögerungseinheit, welche eine Mehrzahl von Übertragungspfaden mit unter­ schiedlichen Verzögerungszeiten bereitstellen kann, und das Lesefreigabesignal über einen Übertragungspfad entsprechend einem Wahlsignal aus der Mehrzahl von Übertragungspfaden überträgt; eine Wahlsignalerzeugungsschaltung, die zum Er­ zeugen der Mehrzahl von Wahlsignalen geeignet ist; und eine JTAG-Randabtasttestschaltung bzw. JTAG-Grenzabtasttest­ schaltung, welche die Wahlsignalerzeugungsschaltung auf den Empfang eines Befehls in Betrieb versetzt.

Die Aufgabe der vorliegenden Erfindung wird ebenfalls durch ein Verfahren zum Entwurf einer Halbleiteranordnung erzielt, welche einen Abtastverstärker besitzt, der zum Verstärken eines Signals auf den Empfang eines Lesefreiga­ besignals geeignet ist. Das Verfahren enthält die Schritte:
Bereitstellen einer Verzögerungseinheit, die zur Bildung einer Mehrzahl von Übertragungspfaden mit unterschiedlichen Verzögerungszeiten und zum Übertragen des Lesefreigabesi­ gnals über einen Übertragungspfad entsprechend einem Wahl­ signal aus der Mehrzahl von Übertragungspfaden geeignet ist; Bereitstellen einer Wahlsignalerzeugungsschaltung, die zum Erzeugen einer Mehrzahl von Wahlsignalen geeignet ist; Bereitstellen einer JTAG-Randabtasttestschaltung, welche auf den Empfang eines Befehls die Wahlsignalerzeugungs­ schaltung in einen Betrieb versetzt; und Bestimmen eines optimalen Übertragungspfads mit einer optimalen Verzöge­ rungszeit durch Bewerten bzw. Berechnen des in Übereinstim­ mung mit einem Befehl von der JTAG-Randabtasttestschaltung gewählten Übertragungspfads.

Die Halbleiteranordnung der vorliegenden Erfindung ist zum leichten Ändern einer Verzögerungszeit auf das Ver­ streichen ab der Freigabe des Abtastverstärkers und zum leichten Testen des Betriebs davon geeignet, während der Abtastverstärker verlässlich betriebsbereit gehalten wird.

Dementsprechend enthält die Halbleiteranordnung einen Abtastverstärker, welcher zur Verstärkung eines Signals auf den Empfang eines Lesefreigabesignals geeignet ist; eine Verzögerungseinheit, welche eine Mehrzahl von Übertragungs­ pfaden mit unterschiedlichen Verzögerungszeiten bereitstel­ len kann und das Lesefreigabesignal durch einen Übertra­ gungspfad entsprechend einem Wahlsignal aus der Mehrzahl der Übertragungspfade überträgt; und eine Befehlssignaler­ zeugungsschaltung, welche der Verzögerungseinheit als das Befehlssignal ein ODER-Ergebnis einer Addition eines vorbe­ stimmten maximalen Verzögerungsbefehlssignals, welches zum Zwecke der Aufnahme eines Übertragungspfads mit der maxima­ len Verzögerungszeit als Übertragungspfad für das Lesefrei­ gabesignal ausgegeben wird, und ein willkürliches Wahlsi­ gnal zuführt, welches zum Zwecke der Wahl eines willkürli­ chen Übertragungspfad als Übertragungspfad für das Lese­ freigabesignal ausgegeben wird.

Die vorliegende Erfindung wird in der nachfolgenden Be­ schreibung unter Bezugnahme auf die Zeichnung erläutert.

Fig. 1 und 2 zeigen Schaltungsdiagramme, welche die grundlegenden Elemente einer Halbleiteranordnung einer er­ sten bevorzugten Ausführungsform der vorliegenden Erfindung darstellen;

Fig. 3A und 3C zeigen die Wellenform eines Lesefrei­ gabesignals, welches der in Fig. 1 dargestellten Verzöge­ rungsschaltung zugeführt wird;

Fig. 3B stellt die Wellenform eines Signals dar, wel­ ches an dem in Fig. 1 dargestellten Knoten B auftritt, wenn ein erstes Wahlsignal einen H-Pegel aufweist;

Fig. 3D stellt die Wellenform des Signals dar, welches an dem in Fig. 1 dargestellten Knoten B auftritt, wenn das erste Wahlsignal einen L-Pegel aufweist;

Fig. 4 zeigt ein Flussdiagramm, welches eine Serie von Verarbeitungsoperationen darstellt, die während einer Phase des Bestimmens der Schaltungskonfiguration der Halbleiter­ anordnung der ersten Ausführungsform durchzuführen sind;

Fig. 5 und 6 zeigen Schaltungsdiagramme, welche die grundlegenden Elemente einer Halbleiteranordnung einer zweiten Ausführungsform der vorliegenden Erfindung darstel­ len;

Fig. 7A stellt die Wellenform eines Taktsignals dar, welches der in Fig. 6 dargestellten Signalerzeugungsschal­ tung zugeführt wird;

Fig. 7B stellt die Wellenform eines Signals dar, wel­ ches einem Eingabeanschlussstift der in Fig. 6 dargestell­ ten Signalerzeugungsschaltung zum Zwecke des Versetzens ei­ nes maximal Verzögerungsbefehlssignals in einen H-Zustand zugeführt wird;

Fig. 8 zeigt ein Flussdiagramm, welches eine Serie von Prozessoperationen darstellt, die während eines Prozesses des Testens der Halbleiteranordnung der zweiten Ausfüh­ rungsform durchzuführen sind;

Fig. 9 zeigt Schaltungsdiagramme, welche einen Abtast­ verstärker 10 und andere Elemente einer vorhandenen Halb­ leiteranordnung darstellen;

Fig. 10A stellt die Wellenform eines Lesefreigabesi­ gnals dar, welches einer Verzögerungsschaltung von einer internen Schaltung der vorhandenen Halbleiteranordnung zu­ geführt wird; und

Fig. 10B stellt eine Wellenform einer Spannung dar, welche an einem in Fig. 9 dargestellten Knoten A auftritt.

Im folgenden werden Prinzipien und Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeich­ nung beschrieben. In den Figuren werden gleichen bzw. ähn­ lichen Elementen dieselben Bezugszeichen zugewiesen, und es werden wiederholte Erklärungen davon ausgelassen.

Erste Ausführungsform

Fig. 1 und 2 zeigen Schaltungsdiagramme, welche die grundlegenden Elemente einer Halbleiteranordnung einer er­ sten Ausführungsform der vorliegenden Erfindung darstellen. Eine Halbleiteranordnung der ersten Ausführungsform ist ein Speicher-IC, welcher in einem BGA-Gehäuse (Ball Grid Array) aufgenommen ist. Wie in Fig. 1 dargestellt enthält die Halbleiteranordnung der ersten Ausführungsform eine Mehr­ zahl von Speicherzellen 30. Jede Speicherzelle 30 ist an zwei Wortleitungen 32, 34 und zwei Bitleitungen 36, 38 an­ geschlossen.

Die Halbleiteranordnung besitzt eine Datenleitung 40 und eine /Datenleitung 42. Ein Datensignal und /Datensignal werden der Datenleitung 40 bzw. der /Datenleitung 42 von der Speicherzelle 30 zugeführt, welche adressiert worden ist. Die Datenleitung 40 und die /Datenleitung 42 sind mit einem nicht invertierenden Eingangsanschluss 46 und einem invertierenden Eingangsanschluss 47 eines Abtastverstärkers 44 verbunden.

Der Abtastverstärker 44 besitzt einen Ausgangsanschluss 48 und einen Freigabeanschluss 49. Wenn ein Signal eines H-Pegels dem Freigabeanschluss 49 zugeführt wird, wird der Abtastverstärker 44 freigegeben oder operativ, verstärkt die Differenzspannung zwischen dem Datenanschluss 46 und dem /Datenschluss 48 und gibt das derart verstärkte Signal aus.

Der Freigabeanschluss 49 des Abtastverstärkers 44 ist mit einer Verzögerungsschaltung 40 verbunden. Die Verzöge­ rungsschaltung 50 weist erste bis dritte Verzögerungsein­ heiten 52, 54, 56 und zwei Inverterschaltungen 58, 60 auf. Die drei Verzögerungseinheiten 52, 54, 56 und die zwei In­ verterschaltungen 58, 60 sind in Serie verbunden. Die In­ verterschaltung 58, welche an der Eingangsseite der Verzö­ gerungsschaltung 50 vorgesehen ist, empfängt ein Lesefrei­ gabesignal von einer nicht dargestellten Lesefreigabesi­ gnalerzeugungsschaltung. Bei der Halbleiteranordnung der vorliegenden Erfindung wird das Lesefreigabesignal von ei­ nem L-Zustand in einen H-Zustand zu einem vorbestimmten Zeitpunkt umgeschaltet, zu welchem Daten aus der Speicher­ zelle gelesen werden sollen.

Die erste Verzögerungseinheit 52 enthält die Inverter­ schaltung 60. Die Inverterschaltung 60 ist mit einer Inver­ terkette 62 und einer Übertragungsleitung 64 verbunden, welche parallel vorgesehen sind. Die Inverterkette 62 ent­ hält 2n Inverter, die in Serie verbunden sind. Die Inver­ terkette 62 und die Übertragungsleitung 64 sind mit einem Multiplexer 66 verbunden.

Die erste Verzögerungseinheit 52 ist mit einer Inver­ terschaltung 68 an einem Eingangsanschluss des Multiplexers 66 verbunden. Wie später beschrieben wird ein erstes Wahl­ signal der Inverterschaltung 68 zugeführt. Wenn das erste Wahlsignal einen H-Pegel aufweist, gibt der Multiplexer 66 einer zweiten Verzögerungseinheit 54 ein Signal aus, wel­ ches durch die Inverterkette 62 übertragen wird. Wenn dem­ gegenüber das erste Wahlsignal einen L-Pegel aufweist, wird das Signal, welches durch die Übertragungsleitung 64 fließt, der zweiten Verzögerungseinheit 54 ausgegeben.

Die zweite Verzögerungseinheit 54 besitzt eine Inver­ terschaltung 70, eine Inverterkette 72, eine Übertragungs­ leitung 74 und einen Multiplexer 76. Die Inverterkette 72 besitzt 2m Inverter, die in Serie geschaltet sind. Die zweite Verzögerungseinheit 54 ist mit einer Inverterschal­ tung 78 verbunden, welche ein zweites Wahlsignal dem Multi­ plexer 76 überträgt. Die zweite Verzögerungseinheit 54 ar­ beitet entsprechend dem Zustand des zweiten Wahlsignals und führt einer dritten Verzögerungseinheit ein Signal zu, wel­ ches durch die Inverterkette 72 oder die Übertragungslei­ tung 74 verläuft.

Eine dritte Verzögerungseinheit 56 enthält eine Inver­ terschaltung 80, eine Inverterkette 82, eine Übertragungs­ leitung 84 und einen Multiplexer 86. Die Inverterkette 82 enthält 2k in Serie miteinander verbundene Inverter. Des weiteren ist die zweite Verzögerungseinheit 56 mit einer Inverterschaltung 88 verbunden, welche ein drittes Wahlsi­ gnal dem Multiplexer 86 überträgt. Die dritte Verzögerungs­ einheit 56 arbeitet entsprechend dem Zustand des dritten Wahlsignals und führt der Inverterschaltung 60 ein Signal zu, welches durch die Inverterkette 82 oder die Übertra­ gungsleitung 84 verläuft.

Die Halbleiteranordnung der ersten Ausführungsform ent­ hält erste bis dritte Register 90, 92 und 94, die in Fig. 2 dargestellt sind. Die ersten bis dritten Register 90, 92 und 94 sind in Serie miteinander verbunden. Ein dem Regi­ ster 94 zugeführtes Signal wird in das dritte Register 94, das zweite Register 92 und das erste Register 90 in dieser Reihenfolge zu jedem Zeitpunkt übertragen, zu welchem ein Taktsignal dem ersten bis dritten Registern 90, 92 und 94 eingegeben wird. Bei der Halbleiteranordnung werden die von den ersten bis dritten Registern 90, 92 und 94 ausgegebenen Signale als die obigen ersten bis dritten Wahlsignale der Inverterschaltung 68, 78 und 88 und damit den ersten bis dritten Verzögerungseinheiten 52, 54 und 56 übergeben.

Wie in Fig. 2 dargestellt enthält die Halbleiteranord­ nung der ersten Ausführungsform eine JTAG-Randabtasttest­ schaltung bzw. JTAG-Grenzabtasttestschaltung 96. Die JTAG- Randabtasttestschaltung 96 ist eine Untermenge entsprechend der IEEE1149.1a und dient primär dazu, fehlerhafte Lötstel­ len eines BGA-Gehäuses bzw. -Pakets zu erfassen, wenn das Gehäuse auf einer Prozessorplatine zusammengebaut wird.

Die JTAG-Randabtasttestschaltung 96 enthält einen Test­ dateneingangsanschluss TDI 98, einen Testtaktanschluss TCK 100, einen Testmoduswahlanschluss TMS 102, einen Testrück­ setzanschluss TRST 104 und einen Testdatenausgangsanschluss TDO 106. Ein Takteingangsanschluss des dritten Registers 94 ist mit dem Testtaktanschluss TCK 100 elektrisch verbunden. Ein Ausgangsanschluss des ersten Registers 90 ist mit dem Testdatenausgangsanschluss TDO 106 elektrisch verbunden. Des weiteren ist der Signaleingangsanschluss des dritten Registers 94 mit dem Testdateneingangsanschluss TDI 98 über einen Multiplexer 107 elektrisch verbunden.

Die JTAG-Randabtasttestschaltung 96 enthält funktionale Schaltungen wie einen Befehlsdekoder 108 und einen Multi­ plexer 110. Der zwischen dem Signaleingangsanschluss des dritten Registers 94 und dem Testdateneingangsanschluss TDI 98 vorgesehene Multiplexer 107 führt dem dritten Register 94 dem Testdateneingangsanschluss TDI 98 einzugebende Test­ daten entsprechend einem Befehl von dem Befehlsdekoder 108 zu.

Die JTAG-Randabtasttestschaltung 96 ist mit einem nicht definierten Modus ausgestattet, welcher dem Benutzer die freie Schaffung einer Definition gestattet. Bei der ersten Ausführungsform wird ein nicht definierter Modus der JTAG- Randabtastschaltung 96 einem Wahlsignaleinstellmodus zuge­ ordnet. Wenn der Wahlsignaleinstellmodus zu dem Zeitpunkt des Bestimmens des Befehls der JTAG-Randabtasttestschaltung 96 gewählt wird, versetzt der Befehlsdekoder 108 den Multi­ plexer 107 in einen Betrieb.

Jedesmal, wenn in diesem Zustand ein Taktsignal dem Testtaktanschluss TCK 100 eingegeben wird, können an dem Testdateneingangsanschluss TDI 98 eingegebene Testdaten in das dritte Register 94, das zweite Register 92 und das er­ ste Register 90 in dieser Reihenfolge übertragen werden. Dementsprechend können bei der Halbleiteranordnung der er­ sten Ausführungsform die ersten bis dritten Wahlsignale durch Wählen eines Wahlsignaleinstellmodus zu der Zeit des Bestimmens des Befehls der JTAG-Randabtastschaltung 96 willkürlich geändert werden.

Im folgenden wird unter Bezugnahme auf Fig. 3 der Be­ trieb der Halbleiteranordnung der ersten Ausführungsform beschrieben.

Fig. 3A stellt eine Wellenform eines der Inverterschal­ tung 58 der Verzögerungsschaltung 50 eingegebenen Lesefrei­ gabesignals dar. Fig. 3B stellt eine Wellenform eines Si­ gnals dar, welches an einem in Fig. 1 dargestellten Knoten B auftritt, d. h. an einem Ausgangsanschluss der ersten Ver­ zögerungseinheit 52, wenn das erste Wahlsignal einen H-Pe­ gel aufweist. Fig. 3C stellt eine Wellenform eines Lese­ freigabesignals dar, welches der Inverterschaltung 58 der Verzögerungsschaltung 50 eingegeben wird. Fig. 3D stellt eine Wellenform eines Signals dar, welches an dem in Fig. 1 dargestellten Knoten B auftritt, wenn das erste Wahlsignal einen L-Pegel aufweist.

Wenn wie oben beschrieben das erste Wahlsignal einen H- Pegel aufweist, begibt sich das Signal, welches die Inver­ terkette 62 passiert hat, zu dem Ausgangsanschluss der er­ sten Verzögerungseinheit 52. In diesem Fall ergibt sich wie in Fig. 3A und 3B dargestellt eine vergleichsweise große Verzögerungszeit T1, nachdem sich das Lesefreigabesignal von einem L-Zustand auf einen H-Zustand ändert und bevor sich das elektrische Potential des Knotens B von einem L- Zustand auf einen H-Zustand ändert, als Ergebnis davon, dass das Signal die Inverterkette 62 passiert hat.

Demgegenüber begibt sich in einem Fall, bei welchem das erste Wahlsignal einen L-Pegel aufweist, das Signal, wel­ ches die Übertragungsleitung 64 passiert hat, zu dem Aus­ gangsanschluss der ersten Verzögerungseinheit 52. Da in diesem Fall das Signal nicht die Inverterkette 62 passiert, ergibt sich eine vergleichsweise kleine Verzögerungszeit T2, nachdem sich das Lesefreigabesignal von einem L-Zustand in einen H-Zustand ändert und bevor das elektrische Poten­ tial des Knotens B sich von einem L-Zustand auf einen H-Zu­ stand ändert.

Wie oben erwähnt gibt die Halbleiteranordnung der er­ sten Ausführungsform das Schalten der Verzögerungszeit, welche durch die erste Verzögerungseinheit 52 bestimmt wird, in zwei Schritten entsprechend dem Wert des ersten Wahlsignals frei. Auf ähnliche Weise gibt die Halbleiteran­ ordnung der ersten Ausführungsform das Schalten der Verzö­ gerungszeit, welche durch die zweite Verzögerungseinheit 54 bestimmt wird, und die Verzögerungszeit, welche durch die dritte Verzögerungseinheit 56 bestimmt wird, in zwei Schritten entsprechend den jeweiligen Werten des zweiten Wahlsignals und des dritten Wahlsignals frei. Dementspre­ chend kann bei der Halbleiteranordnung der ersten Ausfüh­ rungsform die durch die Verzögerungsschaltung 50 bestimmte Verzögerungszeit leicht in acht Schritten durch geeignetes Ändern der Werte der ersten bis dritten Wahlsignale umge­ schaltet werden.

Bezüglich der Halbleiteranordnung der ersten Ausfüh­ rungsform wird es erwünscht, dass die durch die Verzöge­ rungsschaltung 50 bestimmte Verzögerungszeit derart einge­ stellt wird, dass der Abtastverstärker 44 zu einem geeigne­ ten Zeitablauf in Betrieb versetzt wird. Insbesondere wird es gewünscht, dass die Verzögerungszeit derart eingestellt wird, dass der Abtastverstärker 44 zu einem Zeitablauf in Betrieb versetzt wird, zu welchem das von der Speicherzelle 30 aus gegebene Datensignal den Abtastverstärker 44 während des Betriebs der Halbleiteranordnung erreicht.

Um die obigen Erfordernisse zu erfüllen, wird es bevor­ zugt, dass die durch die Verzögerungsschaltung 50 bestimmte Verzögerungszeit leicht in vielen Schritten geändert werden kann. Diesbezüglich ist die Konfiguration der Halbleiteran­ ordnung der ersten Ausführungsform vorteilhaft bezüglich eines leichten Einstellens der Verzögerungszeit, welche dem Lesefreigabesignal aufgebracht wird, auf einen optimalen Wert. Im folgenden wird ein Verfahren des Bestimmens der Schaltungskonfiguration der Halbleiteranordnung unter Ver­ wendung der oben dargestellten Vorteile beschrieben.

Fig. 4 zeigt ein Flussdiagramm, welches sich auf ein Verfahren zur Bestimmung der Schaltungskonfiguration der Halbleiteranordnung der ersten Ausführungsform bezieht. Ei­ ne Serie von in Fig. 4 dargestellten Schritten wird während der Phase des Bestimmens der Schaltungskonfiguration der Halbleiteranordnung durchgeführt. Bei der Serie von in Fig. 4 dargestellten Schritten wird zuerst die Verarbeitung ent­ sprechend einem Schritt 112 zuerst durchgeführt.

In dem Schritt 112 werden die ersten bis dritten Wahl­ signale auf willkürliche Werte unter Verwendung der JTAG- Randabtastschaltung 96 festgelegt. Nach der Ausführung des Verfahrens entsprechend dem Schritt 112 erzeugt die Verzö­ gerungsschaltung 50 die Verzögerungszeit entsprechend einer Kombination von vorher festgelegten Wahlsignalen.

In einem Schritt 114 wird die Verzögerungsschaltung 50, welche durch die in dem Schritt 112 durchgeführte Verarbei­ tung festgelegt wird, bewertet bzw. berechnet. In dem Schritt 114 wird die Verzögerungsschaltung 50 als höherwer­ tig angesehen, wenn der Abtastverstärker 44 die von der Speicherzelle 30 ausgegebenen Daten mit höherer Zuverläs­ sigkeit lesen kann und die Halbleiteranordnung die Daten mit einer höheren Geschwindigkeit ausgeben kann.

In einem Schritt 116 erfolgt eine Entscheidung, ob eine optimale Verzögerungsschaltung bestimmt ist oder nicht. In einem Fall, bei welchem entschieden worden ist, dass eine optimale Verzögerungsschaltung noch nicht bestimmt worden ist, wird als Ergebnis wiederum die Verarbeitung entspre­ chend dem Schritt 112 durchgeführt. Demgegenüber wird in einem Fall, bei welchem entschieden wird, dass die optimale Zeitverzögerungsschaltung bereits bestimmt worden ist, die Verarbeitung entsprechend einem Schritt 118 durchgeführt.

In dem Schritt 118 werden die Schaltungsoperationen derart durchgeführt, dass das Lesefreigabesignal stets die in dem Schritt 116 bestimmte optimale Verzögerungsschaltung passiert. Als Ergebnis der vorausgehenden Verarbeitungsope­ rationen wird das Verfahren zur Bestimmung der Schaltungs­ konfiguration der Halbleiteranordnung beendet. In einem darauffolgenden Prozess wird die Halbleiteranordnung derart hergestellt, dass die Schaltungskonfiguration bereitge­ stellt wird, welche auf die oben beschriebene Weise be­ stimmt wird. Die vorausgehend beschriebene Verarbeitung er­ möglicht eine leichte Bestimmung einer optimalen Struktur der Konfiguration der Verzögerungsschaltung der Halbleiter­ anordnung unter Verwendung der Funktion der JTAG-Randab­ tastschaltung. Dementsprechend ermöglicht die Technik der ersten Ausführungsform der vorliegenden Erfindung ein leichtes und kostengünstiges Herstellen einer Halbleiteran­ ordnung, welche mit einer hohen Geschwindigkeit arbeitet und eine überragende Charakteristik bezüglich eines sparsa­ men Umgangs mit Energie besitzt.

Obwohl bei der ersten Ausführungsform die drei Verzöge­ rungseinheiten 52, 54 und 56 für die Verzögerungsschaltung 50 verwendet werden, ist die vorliegende Erfindung nicht auf eine derartige Konfiguration beschränkt. Die Anzahl von Verzögerungseinheiten, welche für die Verzögerungseinheit 50 verwendet werden, kann willkürlich bestimmt werden.

Zweite Ausführungsform

Eine Halbleiteranordnung einer zweiten Ausführungsform der vorliegenden Erfindung wird im folgenden unter Bezug­ nahme auf Fig. 5 bis 8 beschrieben.

Fig. 5 und 6 zeigen Schaltungsdiagramme, welche die grundlegenden Elemente der Halbleiteranordnung der zweiten Ausführungsform darstellen. Entsprechend Fig. 5 und 6 werden den Elementen, welche mit den in Fig. 1 und 2 dargestellten Bestandteil bildenden Elementen identisch sind, dieselben Bezugszeichen zugeordnet, und es werden wiederholte Erklärungen diesbezüglich ausgelassen oder ver­ einfacht.

Wie in Fig. 5 dargestellt besitzt die Halbleiteranord­ nung der zweiten Ausführungsform eine Verzögerungsschaltung 120. Die Verzögerungsschaltung 120 wird durch zwei Inver­ terschaltungen 58, 60 und erste und zweite Verzögerungs­ schaltungen 52, 54 gebildet, welche in Serie verbunden sind. Des weiteren sind die ersten und zweiten Verzöge­ rungseinheiten 52, 54 mit den Inverterschaltungen 68 bzw. 78 verbunden.

Ein von der Halbleiteranordnung gebildetes Lesefreiga­ besignal wird der Inverterschaltung 58 zugeführt, welche an der Eingangsseite der Verzögerungsschaltung 120 angeordnet ist. Die an der Ausgangsseite der Verzögerungsschaltung 120 vorgesehene Inverterschaltung 60 ist mit dem Abtastverstär­ ker 44 verbunden. Mit der obigen Konfiguration kann die Verzögerungszeit des Lesefreigabesignals auf vier Wegen durch Ändern der n Befehlssignale geändert werden, welche den ersten und zweiten Verzögerungsschaltungen 52, 54 mit­ tels der Inverterschaltungen 68, 78 zugeführt werden.

Bei der Halbleiteranordnung der zweiten Ausführungsform sind die Inverterschaltungen 68, 78 mit ODER-Schaltungen 122 bzw. 124 verbunden. Die ODER-Schaltung 122 empfängt ein Maximalverzögerungsbefehlssignal Maxdelay und ein erstes Wahlsignal, und die ODER-Schaltung 124 empfängt das Maxi­ malverzögerungsbefehlssignal Maxdelay und ein zweites Wahl­ signal.

Fig. 6 stellt eine Signalerzeugungsschaltung 126 zur Erzeugung des Maximalverzögerungsbefehlssignals Maxdelay dar. Die zwei ODER-Schaltungen 122, 124 empfangen das Maxi­ malverzögerungsbefehlssignal Maxdelay, welches von der in Fig. 6 dargestellten Signalerzeugungsschaltung 126 erzeugt wird. Die Signalerzeugungsschaltung 126 enthält die ersten bis vierten Register 128, 130, 132 und 134. Das erste Regi­ ster 128 ist mit dem Eingangsanschluss der Halbleiteranord­ nung verbunden. Die ersten bis vierten Register 128, 130, 132 und 134 übertragen aufeinanderfolgend die über die Ein­ gangsanschlüsse eingegebenen Signale synchron mit einem Taktsignal der Halbleiteranordnung.

Fig. 7A stellt eine Wellenform des Taktsignals der Halbleiteranordnung dar, und Fig. 7B stellt eine Wellenform eines Signals dar, welches einem Eingangsschluss eingegeben wird, um das Maximalverzögerungsbefehlssignal Maxdelay in einen H-Zustand zu versetzen. Wie in Fig. 7A und 7B dar­ gestellt wird in einem Fall, bei welchem ein Versuch er­ folgt, das Maximalverzögerungsbefehlssignal Maxdelay in ei­ nen H-Zustand zu versetzen, ein Signal dem Eingangsan­ schluss zugeführt, welches zwischen einem H-Zustand und ei­ nem L-Zustand in jedem Zyklus des Taktsignals invertiert wird.

Die in Fig. 6 dargestellten ersten bis vierten Register 128, 130, 132 und 134 erfassen die ansteigende Flanke des Taktsignals und erlangen ein Signal an dem Eingangsan­ schluss oder von einem Register einer vorausgehenden Stufe. Dementsprechend halten in einem Fall, bei welchem ein Si­ gnal wie in Fig. 7B dargestellt dem Eingangsanschluss zuge­ führt wird, die ersten bis vierten Register 128, 130, 132 und 134 abwechselnd Signale eines H- und L-Pegels zu jedem Taktzyklus.

Bei der in Fig. 6 dargestellten Signalerzeugungsschal­ tung 126 werden die von den ersten und zweiten Registern 128 und 130 ausgegebenen Signale einer exklusiven ODER- Schaltung (XODER-Schaltung) 136 zugeführt. Auf ähnliche Weise werden die von den dritten und vierten Registern 132, 134 aus gegebenen Signale einer XODER-Schaltung 138 zuge­ führt. Die von den XODER-Schaltungen 136, 138 ausgegebenen Signale werden einer UND-Schaltung 140 zugeführt.

In einem Fall, bei welchem die ersten bis vierten Regi­ ster 128 bis 134 abwechselnd Signale eines H- und L-Pegels halten, nehmen die beiden von den XODER-Schaltungen 136, 138 ausgegebenen Signale einen H-Pegel an. Folglich nimmt in diesem Fall das von der UND-Schaltung 140 aus gegebene Signal, d. h. das Maximalverzögerungsbefehlssignal Maxdelay, einen H-Pegel an. Wenn demgegenüber die Eingabe eines Si­ gnals wie in Fig. 7B dargestellt an dem Eingangsanschluss gestoppt wird, halten die zwei benachbarten Register die Signale desselben Pegels. In diesem Fall nimmt das von der UND-Schaltung ausgegebene Signal Maxdelay einen L-Pegel an. Wie oben beschrieben gibt die Halbleiteranordnung der zwei­ ten Ausführungsform das Maximalverzögerungsbefehlssignal Maxdelay frei, welches auf ein Signal eines H- oder L-Pe­ gels festzulegen ist, in Übereinstimmung damit, ob das in Fig. 7B dargestellte Signal dem Eingangsanschluss der Si­ gnalerzeugungsschaltung 126 zugeführt wird oder nicht.

Bei der Halbleiteranordnung der zweiten Ausführungsform führt die erste Verzögerungseinheit 52 ein Signal, welches die Inverterkette 62 passiert, einer Schaltung einer dar­ auffolgenden Stufe zu, wenn das Maximalverzögerungsbefehls­ signal einen H-Pegel aufweist. Auf ähnliche Weise gibt in diesem Fall die zweite Verzögerungseinheit 54 ein Ausgangs­ signal, welches die Inverterkette 72 passiert, einer Schal­ tung der darauffolgenden Stufe aus. Dementsprechend erzeugt die Verzögerungsschaltung 120 stets die maximale Verzöge­ rungszeit unabhängig von dem Zustand der ersten und zweiten Wahlsignale, wenn das Maximalverzögerungsbefehlssignal Max­ delay einen H-Pegel aufweist.

Solange wie bei der Halbleiteranordnung der zweiten Ausführungsform die Verzögerungszeit der Verzögerungsschal­ tung 120 auf die maximale Zeitdauer festgelegt ist, kann eine unerwünscht frühe Freigabe des Abtastverstärkers 44 ohne Fehler verhindert werden. Wenn dementsprechend die Verzögerungszeit der Verzögerungsschaltung 120 auf die ma­ ximale Zeitdauer festgelegt wird, kann der Abtastverstärker 44 die von den einzelnen Speicherzellen empfangenen Daten- und /Datensignale zuverlässig verstärken.

Es wird wie in dem Fall der ersten Ausführungsform ge­ wünscht, dass die Verzögerungszeit der Verzögerungsschal­ tung 120 der Halbleiteranordnung so kurz wie möglich in dem Umfang ist, in welchem ein Ausgang von jeder Speicherzelle von dem Abtastverstärker 44 zuverlässig verstärkt werden kann. Bei der Halbleiteranordnung der zweiten Ausführungs­ form können die oben beschriebenen Erfordernisse durch ge­ eignetes Festlegen der ersten und zweiten Wahlsignale leicht erfüllt werden.

Um demgegenüber den Zustand einer Speicherzelle in der Halbleiteranordnung genau zu testen, wird der Test vorzugs­ weise unter Umständen durchgeführt, bei welchen der Abtast­ verstärker 44 ein von der Speicherzelle empfangenes Signal zuverlässig verstärkt. Die Halbleiteranordnung der zweiten Ausführungsform kann die oben beschriebenen Erfordernisse leicht dadurch erfüllen, dass das Maximalverzögerungsbe­ fehlssignal Maxdelay in einen H-Zustand versetzt wird. Aus diesem Grund kann die Halbleiteranordnung der zweiten Aus­ führungsform leicht eine Funktion des leichten Festlegens der optimalen Verzögerungszeit und eine Funktion des leich­ ten Festlegens einer Bedingung erzielen, welche zum genauen Testen der Speicherzelle geeignet ist.

Im folgenden wird eine Erklärung eines Verfahrens des Testens, ob die Halbleiteranordnung defekt oder nicht de­ fekt ist, unter Verwendung der Vorteile der Halbleiteran­ ordnung der zweiten Ausführungsform gegeben.

Fig. 8 zeigt ein Flussdiagramm einer Serie von Verar­ beitungsoperationen, welche während eines Testverfahrens der Halbleiteranordnung der vorliegenden Erfindung durchge­ führt werden. Eine Serie von in Fig. 8 dargestellten Verar­ beitungsoperationen wird durchgeführt, um den Zustand einer Speicherzelle während der Prozesse des Herstellens der Halbleiteranordnung zu testen. In der in Fig. 8 dargestell­ ten Serie von Verarbeitungsoperationen wird zuerst der Pro­ zess entsprechend einem Schritt 142 durchgeführt.

In dem Schritt 142 wird eine Verarbeitungsoperation durchgeführt, um das Maximalverzögerungsbefehlssignal Max­ delay in einen H-Zustand zu versetzen. Insbesondere wird eine Verarbeitungsoperation zur Eingabe eines Signals ent­ sprechend Fig. 7B dem Eingabeanschluss der Signalerzeu­ gungsschaltung 126 durchgeführt.

In einem Schritt 144 wird ein Lesetest eines Datensi­ gnals durchgeführt, welches von dem Abtastverstärker 44 auszugeben ist.

In einem Schritt 146 wird auf der Grundlage der Ent­ scheidung, ob das in dem Schritt 144 gelesene Datensignal geeignet ist, bestimmt, ob eine entsprechende Speicherzelle defekt oder nicht defekt ist. Durch diese Operationen wird das Prüfen einer einzigen Speicherzelle fertiggestellt. Darauffolgend können alle Speicherzellen durch wiederholtes Durchführen der Verarbeitung entsprechend der Schritte 144 und 146 leicht und genau überprüft werden.

Wie vorausgehend erwähnt besitzt die Halbleiteranord­ nung der zweiten Ausführungsform eine Funktion des leichten Änderns der Verzögerungszeit der Verzögerungsschaltung 120 durch geeignetes Ändern der ersten und zweiten Wahlsignale. Dementsprechend ermöglicht die Halbleiteranordnung der zweiten Ausführungsform eine kostengünstige Bestimmung der optimalen Schaltungskonfiguration in einer kurzen Zeit in einer Phase des Bestimmens einer Schaltungskonfiguration.

Obwohl bei der zweiten Ausführungsform eine JTAG-Rand­ abtastschaltung nicht in die Halbleiteranordnung eingebaut ist, ist die vorliegende Erfindung nicht auf eine derartige Konfiguration beschränkt. In dem Fall, bei welchem eine Halbleiteranordnung in einem BGA-Gehäuse untergebracht ist, kann die JTAG-Randabtastschaltung in eine Halbleiteranord­ nung eingebaut sein.

Da die vorliegende Erfindung wie vorausgehend beschrie­ ben konfiguriert ist, liefert die Erfindung die folgenden Vorteile.

Entsprechend einem ersten Gesichtspunkt der vorliegen­ den Erfindung kann eine optimale Verzögerungsschaltungskon­ figuration unter Verwendung der Funktion einer JTAG-Randab­ tastschaltung während einer Phase der Bestimmung der Schal­ tungskonfiguration einer Halbleiteranordnung leicht be­ stimmt werden.

Entsprechend einem zweiten Gesichtspunkt der vorliegen­ den Erfindung kann ein Wahlsignal einer vorbestimmten An­ zahl von Bits leicht erzeugt werden, es kann nämlich die Konfiguration einer Verzögerungsschaltung unter Verwendung eines Eingangsanschlusses der JTAG-Randabtastschaltung leicht geändert werden.

Entsprechend einem dritten Gesichtspunkt der vorliegen­ den Erfindung kann eine Funktion des leichten Bestimmens der optimalen Verzögerungsschaltungskonfiguration und eine Funktion des leichten Bereitstellens einer zum genauen Prü­ fen einer Speicherzelle geeigneten Bedingung erzielt wer­ den.

Entsprechend einem vierten Gesichtspunkt der vorliegen­ den Erfindung kann der Zustand einer Schaltung stromauf ei­ nes Abtastverstärkers unter Verwendung des Vorteils der Halbleiteranordnung der vorliegenden Erfindung leicht ge­ prüft werden.

Vorstehend wurde eine Halbleiteranordnung und ein Ver­ fahren zum Entwurf der Halbleiteranordnung offenbart. Die Halbleiteranordnung enthält einen Abtastverstärker, welcher auf dem Empfang eines Lesefreigabesignals ein Signal ver­ stärkt; eine Verzögerungseinheit, welche eine Mehrzahl von Übertragungspfaden mit unterschiedlichen Verzögerungszeiten bereitstellen kann und das Lesefreigabesignal durch einen Übertragungspfad entsprechend einem Wahlsignal aus der Mehrzahl von Übertragungspfaden überträgt; eine Wahlsignal­ erzeugungsschaltung, welche zum Erzeugen einer Mehrzahl von Wahlsignalen geeignet ist; und eine JTAG-Randabtasttest­ schaltung, welche in Übereinstimmung mit einem Befehl die Wahlsignalerzeugungsschaltung in Betrieb versetzt.

Claims (11)

1. Halbleiteranordnung mit:
einem Abtastverstärker (44), welcher auf den Empfang eines Lesefreigabesignals ein Signal verstärkt;
einer Verzögerungseinheit (52, 54, 56), welche eine Mehrzahl von Übertragungspfaden mit unterschiedlichen Ver­ zögerungszeiten bereitstellen kann und das Lesefreigabesi­ gnal durch einen Übertragungspfad entsprechend einem Wahl­ signal aus der Mehrzahl von Übertragungspfaden überträgt;
einer Wahlsignalerzeugungsschaltung (90, 92, 94), wel­ che zum Erzeugen der Mehrzahl von Wahlsignalen geeignet ist; und
eine JTAG-Randabtasttestschaltung (96), welche die Wahlsignalerzeugungsschaltung (90, 92, 94) auf den Empfang eines Befehls in Betrieb versetzt.

2. Halbleiteranordnung nach Anspruch 1, dadurch gekenn­ zeichnet, dass der Abtastverstärker (44) ein von einer Speicherzelle (30) ausgegebenes Signal verstärkt.

3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Wahlsignalerzeugungsschaltung (90, 92, 94) ein Register aufweist, welches das Wahlsignal einer vorbestimmten Anzahl von Bits auf den Empfang eines Signals erzeugt, welches einem Signaleingangsanschluss (98) der JTAG-Randabtasttestschaltung (96) zugeführt wird.

4. Verfahren zum Entwerfen eines Halbleiterbauelements mit einem Abtastverstärker (44), welcher auf den Empfang eines Lesefreigabesignals ein Signal verstärkt, mit den Schritten:
Bereitstellen einer Verzögerungseinheit (52, 54, 56), die zur Bildung einer Mehrzahl von Übertragungspfaden mit unterschiedlichen Verzögerungszeiten und zum Übertragen des Lesefreigabesignals durch einen Übertragungspfad entspre­ chend einem Wahlsignal aus der Mehrzahl von Übertragungs­ pfaden geeignet ist;
Bereitstellen einer Wahlsignalerzeugungsschaltung (90, 92, 94), welche zum Erzeugen einer Mehrzahl von Wahlsigna­ len geeignet ist;
Bereitstellen einer JTAG-Randabtasttestschaltung (96), welche auf den Empfang eines Befehls die Wahlsignalerzeu­ gungsschaltung (90, 92, 94) in Betrieb versetzt; und
Bestimmen eines optimalen Übertragungspfads mit einer optimalen Zeitverzögerung durch Berechnen des Übertragungs­ pfads, welcher entsprechend einem Befehl von der JTAG-Rand­ abtasttestschaltung (96) gewählt wird.

5. Verfahren zum Entwurf einer Halbleiteranordnung nach Anspruch 4, gekennzeichnet durch eine Schritt des Durchfüh­ rens einer Schaltungsverarbeitungsoperation derart, dass die Verzögerungsschaltung (52, 54, 56) stets das Lesefrei­ gabesignal durch den optimalen Übertragungspfad nach der Bestimmung desselben überträgt.

6. Verfahren zum Entwurf einer Halbleiteranordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass der Abtast­ verstärker (44) ein von einer Speicherzelle (30) ausgegebe­ nes Signal verstärkt.

7. Verfahren zum Entwurf einer Halbleiteranordnung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass die Wahlsignalerzeugungsschaltung (90, 92, 94) ein Register aufweist, welches das Wahlsignal einer vorbestimmten Anzahl von Bits auf den Empfang eines Signals erzeugt, welches ei­ nem Signaleingangsanschluss (98) der JTAG-Randabtasttest­ schaltung (96) zugeführt wird.

8. Halbleiteranordnung mit:
einem Abtastverstärker (44), welcher auf den Empfang eines Lesefreigabesignals ein Signal verstärkt;
einer Verzögerungseinheit (52, 54), welche eine Mehr­ zahl von Übertragungspfaden mit unterschiedlichen Verzöge­ rungszeiten bereitstellen kann und das Lesefreigabesignal durch einen Übertragungspfad entsprechend einem Wahlsignal aus der Mehrzahl von Übertragungspfaden überträgt; und
einer Befehlssignalerzeugungsschaltung (122, 124), welche der Verzögerungseinheit (52, 54) als Befehlssignal ein ODER-Ergebnis einer Addition eines vorbestimmten Maxi­ malverzögerungsbefehlssignals, welches zum Zwecke der Auf­ nahme eines Übertragungspfads mit der maximalen Verzöge­ rungszeit als Übertragungspfad für das Lesefreigabesignal ausgegeben wird, und eines willkürlichen Wahlsignals zu­ führt, welches zum Zwecke der Wahl eines willkürlichen Übertragungspfads als Übertragungspfad für das Lesefreiga­ besignal ausgegeben wird.

9. Halbleiteranordnung nach Anspruch 8, dadurch gekenn­ zeichnet, dass der Abtastverstärker (44) ein von einer Speicherzelle ausgegebenes Signal verstärkt.

10. Halbleiteranordnung nach Anspruch 8 oder 9, des weite­ ren gekennzeichnet durch eine Maximalverzögerungsbefehlssi­ gnalerzeugungsschaltung (126), welche auf den Empfang eines Signals das Maximalverzögerungsbefehlssignal erzeugt.

11. Halbleiteranordnung nach Anspruch 10, des weiteren ge­ kennzeichnet durch eine Wahlsignalerzeugungsschaltung (90, 92, 94), welche zum Erzeugen einer Mehrzahl von Wahlsigna­ len geeignet ist; und eine JTAG-Randabtasttestschaltung (96), welche in Übereinstimmung mit einem Befehl die Wahlsignalerzeugungs­ schaltung (90, 92, 94) in Betrieb versetzt.