KR100416793B1 - 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치 - Google Patents

메모리 디바이스의 셀 리스토어 타임 컨트롤 장치 Download PDF

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Abstract

본 발명은 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치에 관한 것으로, 좀더 상세하게는, 메모리 디바이스의 셀 리스토어드를 컨트롤하는 워드라인 신호의 디스에이블 시점과 비트라인의 등화를 컨트롤하는 PEQ 신호의 인에이블 시점을 조절하는 장치에 있어서, 제어 신호에 응답하여 입력 신호의 딜레이 경로를 설정하는 경로 제어부와, 상기 딜레이 경로에 설치되어 입력 신호를 딜레이시키는 다수의 딜레이부와, 외부로부터 입력 신호를 인가받을 수 있는 외부 입력부 및 딜레이된 입력 신호 및 외부 입력부를 통하여 입력된 신호를 워드라인 신호 입력단 또는 PEQ 신호 입력단으로 전송하는 출력부로 구성되는 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치에 관한 것이다.
본 발명에 따르면, 제어 신호에 따라 메모리 디바이스의 워드라인 신호 및 PEQ 신호의 딜레이를 조정하여 워드라인 신호의 디스에이블 시점 및 PEQ 신호의 인에이블 시점을 조절함으로써 셀 리스토어 타임을 컨트롤할 수 있으며, 또한 외부로부터 메모리 디바이스에 직접 신호를 인가하여 워드라인 신호의 디스에이블 시점 및 PEQ 신호의 인에이블 시점을 컨트롤하고 특성을 스크린 할 수 있다.

Description

메모리 디바이스의 셀 리스토어 타임 컨트롤 장치 {Apparatus for Cell Restore Time Control of Memory Device}
본 발명은 메모리 디바이스의 워드라인 신호의 디스에이블 시점과 등화 신호의 인에이블 시점을 조정하여 셀 리스토어 타임을 컨트롤할 수 있도록 하는 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치에 관한 것이다.
도 1은 종래의 메모리 디바이스의 센싱 회로를 설명하기 위한 회로도로서, 데이터를 저장하는 메모리 셀(100)과, 센싱 기준 전위를 설정하는 더미 셀(Dummy Cell:200)과, 데이터의 전압 레벨을 증폭하는 N형 센스 앰프(400) 및 P형 센스 앰프(700)와, 센스 앰프(400, 700)에 의하여 증폭된 데이터를 필요에 따라 격리하는 격리부(300)와, 비트라인(BL : Bit Line)과 비트라인바(BLB : 비트라인과 반대 위상을 가지는 비트라인) 신호의 등화(Equalizing)를 컨트롤하는 등화부(500)와, 비트라인과 비트라인바를 프리차아지(Precharge)시키는 프리차아지(600)부 및 입출력 게이트부(800)로 구성됨을 알 수 있다.
도 2는 도 1에 도시된 회로의 셀 리스토어 동작 과정에서 주요 신호의 타이밍도이다.
먼저, 비트라인의 전위는 프리차이지되어 있으며, 등화 신호(이하, PEQ라 표기함)가 디스에이블되고 워드라인(WL : Word Line)이 인에이블(Enable)되면 메모리 셀(100)의 커패시터(110)에 저장된 데이터가 비트라인에 전달되고(단계:S1), 이어서 센스 앰프(400, 700)가 인에이블되며 동작을 시작하면 비트라인과 비트라인바간의 전위차는 풀 전원 전압으로 스윙된다(단계:S2).
그 후, 메모리 셀에 데이터의 리스토어링(Restoring) 동작이 수행되고 나면 워드라인이 디스에이블되고(단계:S3) 이어서, PEQ 신호가 인에이블되어 셀 리스토어드(Restored) 상태가 된다(단계:S4).
이때, 도 2에서 알 수 있듯이 워드라인 신호의 디스에이블과 PEQ 신호의 인에이블간의 마진(Margin)이 충분하여야 셀 리스토어 타임이 확보되고 비트라인과 비트라인바의 등화가 완전히 수행되어 완벽한 셀 리스토어가 이루어진다.
그러므로, 종래에는 워드라인 신호의 디스에이블과 PEQ 신호의 인에이블 시점간의 마진을 충분히 주기 위하여 셀 리스토어 관련 회로의 구성 설계 시 PEQ 신호의 인에이블 시점을 딜레이(Delay) 회로를 이용하여 딜레이시킴으로써 마진을 최적화시켰다.
도 3은 종래의 PEQ 신호 인에이블 시점의 딜레이 회로를 나타내는 회로도이다.
도시된 바와 같이, 종래의 PEQ 인에이블 신호의 딜레이 회로는 PEQ 입력 신호를 입력받아 반전 딜레이 회로인 제 1 딜레이 회로(10)와 펄스폭 조절 회로인 제 2 딜레이 회로(20)를 통하여 딜레이시키고 오토 펄스(Auto Pulse)로 발생시켜 셀 리스토어 회로의 상기 등화부(500)의 PEQ 입력단으로 전송하여 PEQ 신호의 인에이블 시점을 딜레이시켜 셀 리스토어 시 충분한 마진을 가지도록 구성한다.
그런데, 이러한 종래의 딜레이 회로는 설계 시에 최적화된 마진을 보장하도록 하고 있지만 메모리 디바이스의 제조 온도 및 공정 패러매터(Parameter)가 유동적이기 때문에 발생하는 상황을 적용할 수 없으며 막연히 제품의 페일(Fail)분석 시에 그 특성을 검토하였다.
또한, 특성 검증 시에도 반드시 FIB(Focused Ion Beam) 실험이나 퓨즈 커팅 등의 방법을 사용해야 하고 이 또한 매우 제한적으로 실행되고 있으므로 사실상 제품 생산 후에 셀 리스토어 특성을 개선시키기 위하여 워드라인 디스에이블과 PEQ 인에이블간의 마진을 조정하는 방법은 없다고 할 수 있다.
본 발명은 이러한 문제점들을 해결하기 위하여 창안된 것으로, 메모리 디바이스의 워드라인 신호 및 PEQ 신호를 제어 신호에 따라 딜레이를 조정할 수 있도록 하여 워드라인 신호의 디스에이블 시점 및 PEQ 신호의 인에이블 시점을 조절함으로써 셀 리스토어 타임을 컨트롤하는 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치를 제공하는데 그 목적이 있다.
또한, 외부로부터 메모리 디바이스에 직접 신호를 인가하여 워드라인 신호의 디스에이블 시점 및 PEQ 신호의 인에이블 시점을 컨트롤하고 그 특성을 스크린 할 수 있도록 하는데 또 다른 목적이 있다.
도 1은 종래의 메모리 디바이스의 센싱 회로를 설명하기 위한 회로도이다.
도 2는 도 1에 도시된 회로의 셀 리스토어 동작 과정에서 주요 신호의 타이밍도이다.
도 3은 종래의 등화(PEQ) 신호 인에이블 시점의 딜레이 회로를 나타내는 회로도이다.
도 4는 본 발명의 바람직한 실시예에 따라 등화(PEQ) 신호의 인에이블 시점을 조절하여 셀 리스토어 타임을 컨트롤하는 장치를 설명하기 위한 블록도이다.
도 5는 도 4의 장치에 의하여 등화(PEQ) 신호의 인에이블 시점이 조절됨을 나타내는 그래프이다.
도 6은 본 발명의 바람직한 실시예에 따른 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치의 구조를 나타내는 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
31 : 경로 제어부 40 : 외부 입력부
50 : 출력부 60 : 딜레이부
이러한 목적을 달성하기 위하여 본 발명은, 워드라인 입력 신호 또는 PEQ 입력 신호가 입력되면 제어 신호에 응답하여 입력 신호의 딜레이 경로를 설정하는 경로 제어부와, 상기 딜레이 경로에 설치되어 입력 신호를 딜레이시키는 다수의 딜레이부와, 외부로부터 신호를 입력받는 외부 입력부와, 경로 제어부에 의하여 설정된 딜레이 경로에 의하여 딜레이된 입력 신호 또는 외부 입력부로부터 입력된 신호를 워드라인 신호 입력단 또는 PEQ 신호 입력단으로 전송하는 출력부로 구성된다.
이러한 구성으로, 셀 리스토어드(Restored)를 컨트롤하는 워드라인 신호의 디스에이블 시점 또는 비트라인의 등화(Equalizing)를 컨트롤하는 PEQ 신호의 인에이블 시점을 조절하여 셀 리스토어 타임을 컨트롤하게 된다.
이하, 본 발명이 속하는 분야에 통상의 지식을 지닌자가 본 발명을 용이하게 실시할 수 있도록 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 바람직한 실시예에 따라 PEQ 신호의 인에이블 시점을 조절하여 셀 리스토어 타임을 컨트롤하는 장치를 설명하기 위한 블록도로서, PEQ 입력 신호가 입력되면 제어 신호에 응답하여 입력 신호의 딜레이 경로를 설정하는 경로 제어부(30)와, 딜레이 경로에 설치되어 입력 신호를 딜레이시키는 제 1 딜레이부(10) 및 제 2 딜레이부(20)와, 패드(PAD) 입력 신호를 인가받을 수 있는 외부 입력부(40) 및 딜레이된 입력 신호 또는 외부 입력부(40)를 통하여 입력된 신호를 등화부(500)의 PEQ 신호 입력단으로 전송하는 출력부(50)로 구성된다.
경로 제어부(30)는 PEQ 입력 신호가 입력되면 내부 입력 제어 신호에 따라 제 1 딜레이부(10)와 제 2 딜레이부(20)를 모두 통과하여 딜레이되도록 경로를 설정하거나 제 1 딜레이부(10) 및 제 2 딜레이부(20) 중 어느 하나의 딜레이부만을통과하도록 딜레이 경로를 설정한다.
외부 입력부(40)는 외부로부터 직접 PEQ 신호를 인가 받을 수 있도록 패드를 통하여 입력되는 신호를 출력부(50)에 전달한다.
이때, PEQ 입력 신호를 내부 입력으로 할 것인지 또는 패드를 통하여 외부로부터 인가받을 것인지는 모드 레지스터 셋(Mode Register Set)으로 내부 및 외부 모드를 설정하도록 구성할 수도 있다.
도 4를 참조하여 그 동작을 살펴보면, PEQ 입력 신호가 입력되면 경로 제어부(30)는 입력되는 제어 신호에 응답하여 딜레이 경로를 설정한다.
예를 들면, 제어 신호가 하이(High)이면 제 1 딜레이부(10) 및 제 2 딜레이부(20)를 통하여 딜레이된 뒤, 출력단(50)으로 전송하도록 경로를 설정하며 로우(Low)일 경우 제 2 딜레이부(20) 만을 통하여 딜레이되도록 경로를 설정할 수 있다.
딜레이된 신호는 출력단(50)을 통하여 등화부(500)의 PEQ 입력단으로 전송된다. PEQ 입력단으로 전송된 신호는 셀 동작 시에 도 5와 같이 PEQ 신호의 인에이블 시점을 딜레이시켜 조절할 수 있는데 충분한 셀 리스토어 타임을 가지도록 하여 비트라인과 비트라인바가 완전히 등화되어 완벽한 셀 리스토어드(Restored)가 수행되도록 한다.
즉, 워드라인 신호의 디스에이블과 PEQ 신호의 인에이블 시점간의 충분한 마진을 확보하도록 상기 경로 제어부(30)로 입력되는 제어 신호를 조정함으로써 컨트롤 할 수 있다.
한편, 외부 입력부(40)의 외부 입력 제어 신호가 인에이블 되면, 앞서 설명한 PEQ 입력 신호를 입력받는 내부 입력 딜레이 회로(10, 20, 30)는 모두 차단되고 PAD를 통하여 입력되는 외부 신호를 등화부(500)의 PEQ 입력단에 직접 입력하여 PEQ 디스에이블 시점을 컨트롤 할 수 있다.
그러므로, 메모리 디바이스의 제품 완성 후에도 외부 신호로서 회로의 PEQ 신호의 인에이블 시점을 조정함으로써 워드라인 신호의 디스에이블 시점과 PEQ 신호의 인에이블 시점간의 마진 특성을 조절하여 셀 리스토어드 타임을 컨트롤한다.
이상 설명한 장치는 PEQ 신호 입력뿐만 아니라 워드라인 입력 신호에도 적용시킬 수 있고 딜레이 경로도 더욱 다양화하여 PEQ 신호의 인에이블 시점과 워드라인 디스에이블 지점을 모두 조절할 수 있다.
도 6은 본 발명의 바람직한 실시예에 따른 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치의 구조를 나타내는 블록도로서 도시된 장치는 워드라인 신호 입력단 또는 PEQ 신호 입력단의 전단에 각각 설치되며 그 구조는 도시된 바와 같이, 제어 신호(내부 입력)에 따라 입력 신호의 딜레이 경로를 설정하는 경로 제어부(31)가 설치되고 제 1 딜레이부, 제 2 딜레이부 등 N 개의 딜레이부(60)가 다양한 딜레이 경로를 이룬다.
외부 입력부(40)는 메모리 디바이스의 패드를 통하여 입력되는 외부 신호를 입력받는다.
바람직하기로는, 외부 입력 제어 신호가 인에이블되면 내부 입력 제어 신호에 따라 작동하는 상기 경로 제어(31) 및 딜레이부(60)가 차단되고 출력부(50)에는패드로부터 입력되는 외부 신호가 워드라인(WL) 신호 입력단 또는 등화부(500)의 PEQ 신호 입력단에 전송되게 된다.
도 6에 도시된 장치의 동작을 설명하면, PEQ 또는 워드라인 신호가 입력되면 경로 제어부(31)에 연결된 N 개의 딜레이부(60)가 형성하는 경로에 의하여 딜레이되는데, 내부 입력 제어 신호에 따라 딜레이 없이 바로 패스되거나 제 1 딜레이부만을 거치거나 제 1 제 2 딜레이부만을 거치는 등 N 개의 딜레이부(60)에 의하여 선택적으로 딜레이된다.
이어서, 딜레이된 PEQ 또는 워드라인 신호는 출력부(50)를 거쳐 PEQ 또는 워드라인 신호 입력단에 전송된다.
이와 같이 메모리 디바이스의 입력단으로 들어오는 PEQ 또는 워드라인 신호를 내부 입력 제어 신호를 통하여 조정함으로써, 셀 동작 시 PEQ 신호의 인에이블 시점 및 워드라인 신호의 디스에이블 시점간의 마진을 조정하여 충분한 셀 리스토어 타임을 확보함으로써 완벽한 셀 리스토어를 이루도록 컨트롤할 수 있다.
한편, 외부 입력부(40)의 외부 입력 제어 신호가 인에이블되면 상기 내부 입력 제어 신호에 의하여 동작하는 회로가 차단되고 출력부에는 메모리 디바이스의 패드로부터 입력되는 외부 신호가 전송되어 PEQ 신호 입력단 또는 워드라인 신호 입력단에 전송된다.
그러므로, 메모리 디바이스의 제품 제작 후에도 패드 입력단자를 통하여 PEQ 신호의 인에이블 시점과 워드라인 신호의 디스에이블 시점을 별도의 신호 인가 수단으로 조정 가능하여 정확한 특성을 스크린함으로써 셀 리스토어 타임을 컨트롤할 수 있다.
이상 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
이상 살펴본 바와 같이, 본 발명에 따르면 제어 신호에 따라 메모리 디바이스의 워드라인 신호 및 PEQ 신호의 딜레이를 조정하여 워드라인 신호의 디스에이블 시점 및 PEQ 신호의 인에이블 시점을 조절함으로써 셀 리스토어 타임을 컨트롤할 수 있으며, 또한 외부로부터 메모리 디바이스에 직접 신호를 인가하여 워드라인 신호의 디스에이블 시점 및 PEQ 신호의 인에이블 시점을 컨트롤하고 특성을 스크린할 수 있는 장점이 있다.

Claims (8)

  1. 워드라인 입력 신호가 입력되면 제어 신호에 응답하여 상기 워드라인 입력 신호의 딜레이 경로를 설정하는 경로 제어부;
    상기 딜레이 경로에 설치되어 상기 워드라인 입력 신호를 딜레이시키는 다수의 딜레이부;
    상기 경로 제어부의 경로 설정에 따라 딜레이된 상기 워드라인 입력 신호를 워드라인 신호 입력단으로 전송하는 출력부를 포함하여,
    메모리 디바이스의 셀 리스토어드(Restored)를 컨트롤하는 워드라인 신호의 디스에이블 시점을 조절하여 셀 리스토어 타임을 컨트롤하는 것을 특징으로 하는 워드라인 신호를 이용한 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치.
  2. 제 1항에 있어서, 외부로부터 신호를 입력받아 상기 출력부로 전송하는 외부 입력부를 더 포함하는 것을 특징으로 하는 워드라인 신호를 이용한 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치.
  3. 제 1항 또는 제 2항에 있어서, 상기 출력부는 상기 딜레이된 워드라인 입력 신호 및 상기 외부 입력부로부터 전송된 외부 입력 신호 중 어느 하나를 상기 워드라인 신호 입력단으로 출력하는 것을 특징으로 하는 워드라인 신호를 이용한 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치.
  4. 비트라인 등화(Equalizing) 입력 신호가 입력되면 제어 신호에 응답하여 상기 비트라인 등화 입력 신호의 딜레이 경로를 설정하는 경로 제어부;
    상기 딜레이 경로에 설치되어 상기 비트라인 등화 입력 신호를 딜레이시키는 다수의 딜레이부;
    상기 경로 제어부에 의하여 설정된 딜레이 경로에 의하여 딜레이된 비트라인 등화 입력 신호를 등화 신호 입력단으로 전송하는 출력부를 포함하여,
    비트라인의 등화(Equalizing)를 컨트롤하는 등화 신호의 인에이블 시점을 조절하여 셀 리스토어 타임을 컨트롤하는 것을 특징으로 하는 비트라인 등화 신호를 이용한 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치.
  5. 제 4항에 있어서, 외부로부터 신호를 입력받아 상기 출력부로 전송하는 외부 입력부를 더 포함하는 것을 특징으로 하는 비트라인 등화 신호를 이용한 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치.
  6. 제 4항 또는 제 5항에 있어서, 상기 출력부는 상기 딜레이된 비트라인 등화 입력 신호 및 상기 외부 입력부로부터 전송된 외부 입력 신호 중 어느 하나를 상기 비트라인 등화 신호 입력단으로 출력하는 것을 특징으로 하는 비트라인 등화 신호를 이용한 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치.
  7. 워드라인 입력 신호 및 비트라인 등화 입력 신호가 입력되면 제어 신호에 응답하여 상기 입력된 워드라인 입력 신호 및 비트라인 등화 입력 신호의 딜레이 경로를 설정하는 경로 제어부;
    상기 딜레이 경로에 설치되어 상기 워드라인 입력 신호 및 비트라인 등화 입력 신호를 딜레이시키는 다수의 딜레이부;
    상기 경로 제어부의 경로 설정에 따라 딜레이된 상기 워드라인 입력 신호 및 비트라인 등화 입력 신호를 워드라인 신호 입력단 및 비트라인 등화 입력단으로 각각 전송하는 출력부를 포함하여,
    메모리 디바이스의 워드라인 신호의 디스에이블 시점 및 비트라인 등화 신호의 인에이블 시점을 조절하여 셀 리스토어 타임을 컨트롤하는 것을 특징으로 하는 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치.
  8. 제 7항에 있어서, 외부로부터 신호를 입력받아 상기 출력부로 전송하는 외부 입력부를 더 포함하는 것을 특징으로 하는 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치.
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