KR19980081446A

KR19980081446A - 반도체 지연 회로

Info

Publication number: KR19980081446A
Application number: KR1019980013545A
Authority: KR
Inventors: 고바야시야수오
Original assignee: 가네코히사시; 닛폰덴키(주)
Priority date: 1997-04-18
Filing date: 1998-04-16
Publication date: 1998-11-25
Also published as: CN1132311C; CN1197330A; KR100309636B1; JP3175634B2; US6130567A; JPH10294655A

Abstract

세밀한 지연 시간 조정 피치를 실현할 수 있으며 다수의 조정 단계들을 설정할 수 있는 반도체 지연 회로가 제공된다. 각각 동일 피치와 다른 지연 시간을 갖는 다수의 전달 경로를 갖는 다수의 인버터 트리 회로가 직렬로 접속되며, 전달 경로의 출력은 스위치 회로에 의해 선택적으로 외부에 전송된다.

Description

반도체 지연 회로

본 발명은 반도체 지연 회로에 관한 것이며, 특히 출력 신호의 지연 시간을 원하는 값으로 조정하는 기능을 갖는 반도체 지연 회로에 관한 것이다.

반도체 기술의 진보로, 최근에 반도체 집적 회로(LSI)의 동작 속도가 증가되고 있다. 실례로, 200 MHz 이상의 동작 클럭 주파수를 갖는 동적 랜덤 액세스 메모리(DRAM)가 개발되었고, 400 MHz 이상의 동작 클럭 주파수를 갖는 DRAM 이 조만간 실현될 것이라고 기대되고 있다.

반도체 집적 회로의 동작 속도의 증가로, 인쇄 회로 기판상의 신호의 전달 지연은 더욱더 중요하게 되었다. 실례로, 다수의 DRAM 들과, CPU 등을 포함하는 논리 LSI 가 인쇄 회로 기판에 탑재되는 시스템을 고려하면, 논리 LSI 와 개별 DRAM 들 사이의 거리들은 통상 다르게 된다. 따라서, 각각의 DRAM 들로부터 논리 LSI 까지의 전달 지연 시간들은 서로 다르게 된다. 따라서, DRAM 의 동작 속도가 증가함에 따라 전달 지연 시간의 차이로 인하여 출력 타이밍의 마진이 작아지게 된다. 실례로, 신호 타이밍의 편차로 인하여 임의의 DRAM(실례로, 논리 LSI 로부터 가장 떨어져있는 DRAM)의 오동작이 발생될 가능성이 있다.

이러한 문제의 대응책중 하나로서, 반도체 집적 회로의 지연 시간을 조정하는 것이 고려된다. 상기 언급된 경우에 있어서, 실례로, 타이밍의 편차는 DRAM 들의 지연 시간을 원하는 값으로 각각 조정함으로써 정정될 수 있다.

지연 시간을 조정하기 위한 다양한 기술이 제안되어 왔다. 실례로, 일본 특허 출원 공개 번호 H2-139957에 있어서는, 직렬 접속된 n 지연 회로가 입력 단자에 접속되고, 각각의 지연 회로로부터 유도된 출력 또는 다수의 지연 회로 마다 각각 유도된 출력이 선택기로 공급되어, 내부 회로로 출력되는 지연 시간를 조정하도록 제어 단자로부터 공급된 제어 신호에 따라 상기 출력중 한 출력이 선택되는, 반도체 집적 회로가 제안되었다.

또다른 예로서, 실례로 다수의 직렬 접속된 지연 회로의 출력을 선택기에 공급하여 이들중 한 출력을 선택함으로써 지연 시간을 조정하는 회로를 공개하는, 일본 특허 출원 공개 번호 H8-274601 에 있어서, 지연 조정 단자에 대한 신호 입력은 플립-플롭에 입력되고 선택기의 선택 신호로서 지연 시간이 가장 긴 지연 회로의 출력중 한 출력과 동기화된다.

이들 종래 기술은 다음과 같은 문제점을 가지고 있다. 즉, 먼저 이들 문제중 하나는 지연 시간을 세밀하게 조정하기 어렵다는 것이다. 이러한 것은 다수의 그러한 지연 회로가 직렬로 접속되어 있으므로 지연 회로를 구성하는 직렬 접속된 두 인버터에 대응하는 지연 시간 보다 작은 지연 출력 사이의 차를 갖는 것이 불가능하기 때문이다.

두 번째 문제는 조정 단계의 수를 충분히 증가하는 것이 불가능하다는 것이다. 이러한 이유는, 첫 번째 문제와 관련하여 지연 시간을 세밀하게 조정하는 것이 불가능하므로, 가장 긴 지연 시간이 조정 단계의 수가 증가될 때 너무 길어지게 되기 때문이다.

따라서, 본 발명의 목적은 지연 시간을 세밀하게 조정할 수 있는 반도체 지연 회로를 제공하는 것이다.

본 발명의 또다른 목적은 가장 긴 지연 시간을 증가시키지 않고서 조정 단계의 수를 바람직하게 하는 반도체 지연 회로를 제공하는 것이다.

본 발명에 따른 반도체 지연 회로는, 입력 단자에 접속된 입력 노드와 출력 노드를 갖는 제 1 인버터 회로; 상기 제 1 인버터의 상기 출력 노드에 접속된 입력 노드와 제 1 전달 게이트를 통하여 출력 단자에 접속된 출력 노드를 가지며, 제 1 전류 구동 능력을 갖는 제 2 인버터 회로; 상기 제 1 인버터의 상기 출력 노드에 접속된 입력 노드와 제 2 전달 게이트를 통하여 상기 출력 단자에 접속된 출력 노드를 가지며, 상기 제 1 전류 구동 능력과는 다른 제 2 전류 구동 능력을 갖는 제 3 인버터 회로를 구비한다.

본 발명의 상기 및 다른 목적, 특징 및 이점은 첨부된 도면을 참조하여 다음의 본 발명의 상세한 설명을 통해 보다 명백해질 것이다.

도 1은 본 발명의 제 1 실시예에 따른 반도체 지연 회로를 도시하는 회로도.

도 2는 제 1 실시예에 따른 반도체 지연 회로에 이용되는 선택 신호 발생기를 도시하는 회로도.

도 3은 본 발명의 제 2 실시예에 따른 반도체 지연 회로의 회로도.

도 4는 제 2 실시예에 따른 반도체 지연 회로에 이용되는 선택 신호 발생기를 도시하는 회로도.

도 5는 도 4에 도시된 선택 신호 발생기(601)의 회로도.

도 6은 본 발명의 제 3 실시예 따른 반도체 지연 회로의 회로도.

도 7은 종래 반도체 지연 회로의 회로도.

도 8은 인버터의 상대적 크기의 정의를 도시하는 회로도.

도 9는 인버터의 m 및 tpd 의 정의를 도시하는 회로도.

도 10은 인버터의 m 및 tpd 사이의 관계를 도시하는 그래프도.

도 11은 도 5에 도시된 선택 신호 발생기(601)의 진리표를 나타낸 도면.

도 12는 도 2에 도시된 선택 신호 발생기의 진리표를 나타낸 도면.

도 13은 본 발명의 제 1 실시예에 따른 반도체 지연 회로의 지연량과 각 선택 신호 사이의 관계를 도시하는 도면.

도 14는 본 발명의 제 2 실시예에 따른 반도체 지연 회로의 지연량과 각 선택 신호 사이의 관계를 도시하는 도면.

@ 도면의 주요 부분에 대한 부호의 설명 @

101 ; 인버터 트리 회로

본 발명에 따른 반도체 지연 회로를 설명하기 전에, 종래의 반도체 지연 회로의 예가 설명될 것이다. 본 발명에 따른 반도체 지연 회로는 상기 예와의 비교를 통해 진보성을 갖는 발명임이 명백하게 될 것이다.

도 7은 상기 실시예에 따른 반도체 지연 회로의 회로 구성을 도시한다. 상기 반도체 지연 회로에 있어서, 인버터의 수는 선택된 선택 신호 S1, S2, S3 또는 S4, 즉, H 레벨에 의존하게 되며, 따라서, 입력 신호로부터 출력 신호로의 전달 지연 시간은 선택된 선택 신호에 의존하게 된다.

도 7에 있어서, 원속의 번호 1, 2 및 3은 인버터 I501 내지 I508 및 I510 내지 I514 에 부착되어 있다. 실례로, 원속의 번호 1은 인버터 I501 에 부착되어 있고, 원속의 번호 2는 인버터 I502 에 부착되어 있으며, 원속의 번호 3은 인버터 I511 에 부착되어 있다. 각각의 원속의 번호는 편의상 대응하는 인버터를 구성하는 트랜지스터의 관련 게이트 폭을 규정한다.

도 8을 참조하면, 20 m 의 게이트 폭을 갖는 P 채널 트랜지스터 MP 71 과 게이트 폭 10 m 를 갖는 N 채널 트랜지스터 MN 71 로 구성된 CMOS 인버터는 단위 인버터 사이즈를 가지며, 또다른 인버터의 사이즈 x 는 단위 사이즈와 비교함으로써 결정된다. 상기 x 는 상대적 사이즈로 언급된다. 실례로, 상대적 사이즈 x = 1.5를 갖는 인버터는 30 m 의 게이트 폭을 갖는 P 채널 트랜지스터 및 15 m 의 게이트 사이즈를 갖는 N 채널 트랜지스터를 포함한다.

부수적으로, 도 8에 도시된 인버터에 있어서, P 채널 트랜지스터와 N 채널 트랜지스터의 전류 구동 능력의 비는 1 : 2 이다. 즉, 인버터의 출력이 상승하는 경우의 전달 지연 시간을 인버터의 출력이 떨어지는 경우의 전달 지연 시간과 동일하게 하기 위하여, P 채널 트랜지스터의 게이트 폭 Wp 와 N 채널 트랜지스터의 게이트 폭 Wn 의 비는 2 : 1 로서 선택된다. P 채널 트랜지스터의 전류 구동 능력과 N 채널 트랜지스터의 전류 구동 능력을 1 : r 로 되도록 하기 위하여, P 채널 트랜지스터와 N 채널 트랜지스터의 게이트 폭 비는 r : 1 로 이루어지는 것이 일반적이다.

도 9는 상대적 사이즈 x 를 갖는 인버터 I801 및 인버터 I801 과 직렬로 접속되어 상대적 사이즈 mx 를 갖는 인버터 I802 를 포함하는 회로를 도시한다. 도 9에 있어서, 인버터 I801 의 전달 지연 시간은 tpd 로 표시된다.

또한, 도 10은 도 9에 도시된 m 및 tpd 사이의 관계를 도시한다. 공지된 바와 같이, 이어지는 스테이지의 사이즈에 대한 m 의 비가 커질수록, 용량성 부하의 충전(방전) 시간은 보다 길어지게 되며, 즉, 지연 시간 tpd 가 길어지게 되며, 도 10에 도시된 바와 같은 m 및 tpd 사이의 적절한 선형 관계가 얻어진다. m 및 tpd 사이의 관계는 통상 MOS 트랜지스터의 성능에 의존하며, 도 10은 그 예를 도시한다. 실례로, 트랜지스터의 게이트 길이(채널 길이)가 줄어들 때, 트랜지스터의 성능은 개선되며, 동일한 m 에 대하여 tpd 는 보다 작아지게 된다.

도 7을 다시 참조하면, 인버터 I501 의 상대적 사이즈가 1 이고 인버터 I502 의 상대적 사이즈가 2 이므로, 인버터 I501 의 상대적 사이즈 대 인버터 I502 의 상대적 사이즈의 비는 1 : 2 이다. 따라서, m 에 대한 tpd = 2 , 즉, 도 10에서 200 psec 는 인버터 I501 의 전달 지연 시간이 된다. 또한, 인버터 I502 의 부하는 I503 및 I511 이고, 인버터 I503(m=3) 및 인버터 I511(m=1) 의 상대적 사이즈의 합은 1+3=4 이므로, 인버터 I502 의 상대적 사이즈 대 인버터 I503 및 I511 의 상대적 사이즈의 비는 2 : 4 = 1 ; 2 이다.

따라서, 인버터 I502 의 지연 시간은 인버터 I501 의 것과 같은, 즉, 200 psec 가 된다. 유사하게, 인버터 I503 내지 I508 의 지연 시간은 각각 200 psec 가 된다. 부수적으로, 인버터 I508 의 tpd 를 다른 것들과 동일하게 조정하기 위하여 부하 조정에 인버터 I510 가 제공된다.

이후, 선택 신호 S1 내지 S4 에 의해 제어되는 스위치 회로가 기술된다. 도 7에 있어서, 트랜지스터 MP51, MP52, MP53 및 MP54 는 동일한 사이즈로 가정한다. 또한, 트랜지스터 MN51, MN52, MN53 및 MN54 는 동일한 사이즈로 가정한다. 부가하여, 인버터 I521, I522, I523 및 I524 는 동일한 사이즈로 가정한다. 그러한 구성으로, 인버터 I511 으로부터 인버터 I531 까지의 경로, 인버터 I513 으로부터 인버터 I531 까지의 경로 및 인버터 I514 로부터 인버터 I541 까지의 경로의 전달 지연 시간을 동일하게 된다. 이러한 전달 지연 시간은 편리를 위해 A(psec)로 참조된다.

선택 신호 S1 이 선택될 때 입력 단자 IN 으로부터 출력 단자 OUT 까지의 전체 전달 지연 시간은 인버터 I501, I502, 및 I511 내지 I531 의 지연 시간의 합이 되므로, 다음과 같이 된다.

200 + 200 + A = 400 + A (psec)

선택 신호 S2 가 선택될 때 입력 단자 IN 으로부터 출력 단자 OUT 까지의 전체 전달 지연 시간은 인버터 I501, I502, I503, I504, 및 I511 내지 I531 의 지연 시간의 합이 되므로, 다음과 같이 된다.

200 + 200 + 200 + 200 + A = 800 + A (psec)

유사하게, 선택 신호 S3 가 선택될 때 전체 전달 지연 시간은 1200 + A (psec)가 되고, 선택 신호 S4 가 선택될 때 전체 전달 지연 시간은 1600 + A (psec)가 된다.

따라서, S1 으로부터 S2 및 S3를 통해 S4 로의 선택 신호를 스위칭함으로써, 지연 시간은 400 psec 의 피치로 단계적으로 증가된다. 즉, 두 인버터에 대응하는 400 psec 의 피치로 지연 시간을 설정하는 것이 가능하다.

이후, 본 발명의 적절한 실시예에 따른 반도체 지연 회로가 도면을 참조하여 설명된다.

도 1은 본 발명의 제 1 실시예에 따른 반도체 지연 회로의 구성을 도시하며, 도 2는 본 발명의 제 1 실시예에 따른 선택 신호 발생기의 회로 구성을 도시한다.

도 2에 도시된 선택 신호 발생기 회로는 외부 제어 신호 C1 내지 C3 에 응답하여 선택 신호 S1 내지 S8을 발생한다.

도 12 는 외부 제어 신호 C1 내지 C3 의 논리 레벨의 조합에 대응하는 선택 신호 S1 내지 S8 의 논리 레벨을 도시한다. 도 12 로부터, 외부 제어 신호 C1 내지 C3 의 각각의 조합에 대하여, 선택 신호 S1 내지 S8 중 단지 하나의 선택 신호 만이 H 레벨이 된다는 것을 알 수 있다.

도 1 에 도시된 지연 회로에 있어서, 처음의 인버터 트리 회로(101)의 각각의 인버터의 전달 지연 시간 tpd 가 기술된다. 각각의 인버터에 부착된 원형내의 숫자는 이전에 설명된 바와 같이 그 상대적 사이즈를 나타낸다.

도 1을 참조하면, 인버터 I101 은 0.9 의 상대적 사이즈를 갖고, 인버터 I102 및 I103 은 각각 1.5 및 1 의 상대적 사이즈를 갖는다. 따라서, 상대적 사이즈의 비는 0.9 : (1.5 + 1) = 0.9 : 2.5 = 1 : 2.8 이 된다. 즉, m = 2.5, tpd = 240 psec 의 결과가 도 10 으로부터 얻어진다.

유사하게, 인버터 I103 에 대하여, 인버터 대 인버터 I107 및 I112 가 되는 부하의 상대적 사이즈 비는 1 : (2.2 + 3) = 1 : 5.2 가 된다. 따라서, m = 5.2 가되고, tpd = 360 psec 가 된다.

인버터 I104, I105 및 I106 에 대하여 동일한 계산을 실행하면, tpd = 350 psec, 370 psec 및 490 psec 가 얻어진다.

또한, 인버터 I102 에 대하여, 그 부하는 인버터 I111 과, 앞서있는 인버터 트리 회로와 유사한 구성을 갖는 후속하는 인버터 트리 회로(101)를 구성하는 인버터 I101 및 I104 가 된다. 따라서, 인버터 I102 자신 대 부하의 상대적 사이즈 비는 1.5 : (3 + 0.9 + 0.3) = 1.5 : 4.2 = 1 : 2.8 이 되고, tpd = 240 psec 가 된다.

종래와 유사하게, 선택 신호에 의해 제어된 스위치 회로에 있어서, 트랜지스터 MP11, MP12, MP13 및 MP14 는 동일한 사이즈를 갖고, 트랜지스터 MN11, MN12, MN13 및 MN14 는 동일한 사이즈를 가지며, 인버터 I121, I122, I123 및 I124 는 동일한 사이즈를 갖는 것으로 가정한다. 따라서, 인버터 I111 으로부터 인버터 I131 까지의 경로, 인버터 I112 로부터 인버터 I131 까지의 경로 및 인버터 I114 로부터 인버터 I131 까지의 경로의 전달 지연 시간을 동일하게 된다. 이러한 전달 지연 시간은 편리를 위해 B(psec)로 참조된다.

따라서, 선택 신호 S1 이 선택될 때, 즉 선택 신호 S1 이 하이 레벨일 때, 입력 단자 IN 으로부터 출력 단자 OUT 까지의 전체 전달 지연 시간은 인버터 I101, I102, 및 I111 내지 I131 의 지연 시간의 합이 되므로, 다음과 같이 된다.

240 + 240 + B = 480 + B (psec)

유사하게, 선택 신호 S2 가 선택될 때, 입력 단자 IN 으로부터 출력 단자 OUT 까지의 전체 전달 지연 시간은 인버터 I101, I103, I112 내지 I131 의 지연 시간의 합이 되고, 그 결과는:

240 + 360 + B = 600 + B (psec)

선택 신호 S3 가 선택될 때, 전체 전달 지연 시간은 인버터 I104, I105, I113 내지 I131 의 지연 시간의 합이 되고, 그 결과는:

350 + 370 + B = 720 + B (psec)

그리고, 선택 신호 S4 가 선택될 때, 인버터 I104, I106, I114 내지 I131 의 지연 시간의 합은 다음과 같이 된다.

350 + 490 + B = 840 + B (psec)

선택 신호 S5 가 선택되는 경우에 있어서, 신호는 입력 IN 으로부터 인버터 I101 및 I102를 통하여 다음 인버터 트리 회로의 인버터 I101, I102, I111 내지 I131을 통하여 출력 OUT 에 도달한다.

따라서, 전체 전달 지연 시간은 다음과 같이 된다:

240 + 240 + 240 + 240 + B = 960 + B (psec)

선택 신호 S6, S7 및 S8 에 대하여, 유사한 계산으로 다음의 결과가 된다:

240 + 240 + 240 + 360 + B = 1080 + B (psec)

240 + 240 + 350 + 370 + B = 1200 + B (psec)

240 + 240 + 350 + 490 + B = 1320 + B (psec)

도 1에서, 오른쪽 끝의 인버터 I110 은 부하를 조정하는데 이용된다.

도 13은 계산 결과의 리스트를 도시하는 표이다.

도 13으로부터, 선택 신호 S1 으로부터 S2-S7을 통하여 S8 로 스위치될 때, 전체 지연 시간은 연속하여 120(psec) 씩 증가한다. 다시말해서, 지연 시간은 120(psec)의 피치로 조정될 수 있다. 즉, 종래 기술의 지연 회로의 400(psec)와 비교하면, 본 발명 지연 회로의 조정 피치는 실질적으로 30% 로 줄어들게 된다.

상술한 바로부터 명백히 알 수 있는 바와 같이, 본 발명의 지연 회로에 있어서, 인버터 트리 회로는 각각 두 인버터로 구성된 네 개의 전달 경로를 가지며, 지연 시간은 각 인버터들의 상대적 사이즈를 조정함으로써 120(psec)의 작은 피치로 조정될 수 있다. 또한, 두 인버터 트리 회로를 직렬로 접속함으로써, 조정 단계의 수가 증가된다. 또한, 선택 신호 S4 가 선택되고, 선택 신호 S5 가 선택될 때 지연 시간 120(psec)의 조정 피치를 유사하게 하기 위하여, 각 인버터의 상대적 사이즈는 인버터 I101 및 I102 의 지연 시간의 합이 120 psec 의 네배인 480 psec 가 되도록 설정된다.

일반적으로, (인버터 트리 회로의 전달 경로의 가장 짧은 지연 시간) = (지연 시간 피치)(인버터 트리 회로의 전달 경로의 수)가 되도록 인버터의 상대적 사이즈(즉, 트랜지스터 사이즈)를 선택함으로써, 다수의 인버터 트리 회로가 직렬로 접속되는 경우라도 모든 전송 경로의 지연 시간을 동일한 피치로 조정하는 것이 가능하다.

상기 식을 본 실시예에 적용하면, 지연 시간은 다음과 같은 것을 확인할 수 있다.

480(psec) = 120(psec) × 4

상술한 바와 같이, 각 인버터의 상대적 사이즈의 설계는 비교적 간단하다. 특히, 부하 인버터 I107, I108 및 I109 의 상대적 사이즈는 다른 인버터의 관련 사이즈에 따라 자유롭게 설정될 수 있다. 따라서, 다른 인버터들의 상대적 사이즈가 적절하게 설정되는 설계가 간단하게 제공된다.

실제 디자인에 있어서는, 각 인버터들 사이에 접속되는 금속 배선의 기생 용량의 효과를 고려하여야 한다. 따라서, 회로 시뮬레이터 SPICE 와 같은 시뮬레이터를 사용함으로써 설계의 정확도를 증가시켜야 한다. 하지만, 기본적인 설계에 있어 상술한 방법을 사용하는 것은 당연하다.

이제, 본 발명의 제 2 실시예에 따른 반도체 지연 회로가 설명된다.

도 3은 제 2 실시예에 따른 반도체 지연 회로의 주요 부분을 도시하며, 도 4는 제 2 실시예의 선택 신호 발생기의 회로 구성을 도시한다.

도 4를 참조하면, 선택 신호 발생기는 두 회로(601)로 구성되며, 각각 두 개의 외부 제어 신호에 응답하여 네 개의 선택 신호를 발생한다. 도 4에 있어서, 좌측 회로(601)는 외부 제어 신호 C1 및 C2 에 응답하여 선택 신호 S1 내지 S4를 출력하고, 우측 회로(601)는 외부 제어 신호 C3 및 C4 에 응답하여 선택 신호 S1' 내지 S4'를 출력한다.

도 5는 도 4에 도시된 선택 신호 S1 내지 S4 또는 S1' 내지 S4'를 발생하는 선택 신호 발생기(601)의 회로 구성를 도시한다. 도 5로부터 명백한 바와 같이, 선택 신호 발생기(601)는 일종의 디코더 회로가 되고, 도 11에 도시한 바와 같이, H 레벨이 되는 선택 신호 S1 내지 S4 중 한 신호는 외부 제어 신호 C1 및 C2 의 논리 레벨(H 또는 L)의 조합에 따라, 선택 신호 S1 내지 S4 중 소정의 신호가 선택된다. 도 11은 도 5에 도시된 디코더 회로의 논리를 도시하는 진리표이다. 실례로, 외부 제어 신호 C1 = H 이고, 외부 제어 신호 C2 = L 일 때, 선택 신호 S2 = H 가 되고, 선택 신호 S1 = 선택 신호 S3 = 선택 신호 S4 = L 이 되어, 선택 신호 S2 가 선택된다. 이러한 것은 외부 제어 신호 C1' 및 C2' 및 선택 신호 S1' 내지 S4' 사이의 관계에서도 동일하다.

따라서, 외부 제어 신호 C1, C2, C3 및 C4 의 논리 레벨의 조합에 따라, 선택 신호 S1 내지 S4 중 단지 하나의 신호 만이 H 레벨이 되며, 선택 신호 S1' 내지 S4' 중 단지 하나의 신호 만이 H 레벨이 된다.

본 발명의 제 2 실시예에 따른 반도체 지연 회로는 도 3을 참조하여 설명된다. 제 2 실시예에 있어서, 각각 도 1 에 도시된 네 개의 인버터 트리 회로가 직렬로 접속된다. 또한, 도 3에 있어서, 부하 조정 인버터 I310 은 이들 인버터 트리 회로의 직렬 조합의 우측 끝에 접속된다.

선택 신호 S1 내지 S4 는 네 개의 인버터 트리 회로(101)에 공통으로 입력된다. 인버터 트리 회로(101)의 각각의 네 출력은 결합되어, 인버터 I301(또는, I302 또는 I303 또는 I304)에 접속된다.

인버터 I301의 출력은, 선택 신호 S1'를 수신하고 P 채널 트랜지스터 MP31, N 채널 트랜지스터 MN31 및 인버터 I311 로 구성되는 스위치에 접속된다. 인버터 I302 내지 I304 의 출력은 선택 신호 S2' 등에 의해 각각 제어되는 스위치 회로에 접속된다.

최종적으로, 스위치 회로의 출력은 결합되어 인버터 I321을 통해 출력 단자 OUT 로 출력된다.

상술된 바와 같이, 선택 신호 S1 내지 S4 중 한 신호가 선택되고 선택 신호 S1' 내지 S4' 중 한 신호가 선택되므로, 16(4×4) 전달 경로중 단자 한 경로 만이 출력 단자 OUT 에 접속된다. 실례로, 선택 신호 S2 및 S2' 가 선택될 때, 도 3의 좌측 끝으로부터 제 3 인버터 트리 회로(101)의 제 2 출력(도 3의 위치 a를 통과함)을 통과하는 전송 경로가 출력 단자 OUT 에 도달한다.

후자의 경우에 있어서, 입력 단자 IN 으로부터 출력 단자 OUT 로의 전체 지연 시간은 제 1 실시예와 유사한 계산에 의해, 240 + 240 + 240 + 240 + 350 + 370 + C = 1680 + C(psec) 가 되며, 여기에서 C 는, 인버터 트리 회로(101)의 인버터 I111(또는 I112, 등)으로부터 MOS 트랜지스터 MP11(또는 MP12, 등) 및 MOS 트랜지스터 MN11(또는 MP12, 등)을 통하여 인버터 I321 까지의 전달 지연 시간과 인버터 I301(또는 I302, 등)로부터 MOS 트랜지스터 MP31(또는 MP32, 등) 및 MOS 트랜지스터 MN31(또는 MN32, 등)을 통하여 인버터 I321 까지의 전달 지연 시간의 합이 된다.

상술된 바와 같이, 인버터 I111(또는 I112, 등)이후의 전달 경로의 지연 시간은 동일하다. 또한, 인버터 I301, I302, I303 및 I304 의 사이즈는 동일하고, 트랜지스터 MP31, MP32, MP33 및 MP34 의 사이즈는 동일하며, 트랜지스터 MN31, MN32, MN33 및 MN34 의 사이즈는 동일하고, 인버터 I311, I312, I313 및 I314 의 사이즈는 제 1 실시예에서와 동일하다.

따라서, 인버터 I301 로부터 인버터 I321 까지의 전달 경로, 인버터 I302 로부터 인버터 I321 까지의 전달 경로, 인버터 I303 으로부터 인버터 I321 까지의 전달 경로, 및 인버터 I304 로부터 인버터 I321 까지의 전달 경로의 전달 지연 시간은 동일하다. 따라서, C 는 16 전달 경로의 모두에서 공통적으로 이용될 수 있다.

도 14는 본 발명에 따른 반도체 지연 회로의 선택 신호와 지연 시간 사이의 관계를 도시한다.

따라서, 본 실시예에 따라, 반도체 지연 회로는 120 psec 의 피치로 16 조정 단계를 갖는다.

이후, 본 발명의 제 3 실시예에 따른 반도체 지연 회로가 기술된다.

도 6은 본 발명 제 3 실시예의 주요 부분(인버터 트리 회로)을 도시한다. 도 16에서, 단지 하나의 인버터 트리 회로(102)만이 도시되어 있지만, 16(또는 32) 전달 경로가 2(또는 4)개의 인버터 트리 회로(102)를 직렬로 접속함으로써 얻어질 수 있다. 인버터 트리 회로(102)이외의 다른 회로 구성은 제 1 또는 제 2 실시예의 것과 동일하다.

도 6에 도시된 바와 같이, 인버터 트리 회로(102)의 각각의 분기는 3 개로 분기되어, 9(3×3)개의 전달 경로가 제공된다. 하지만, 본 실시예에 있어서, 선택 회로 시스템의 구성을 간단하게 하기 위하여, 9 개의 전달 경로중 8 개가 이용된다. 본 방법의 인버터 트리 회로의 전달 경로의 수가 증가함에 따라, 제 1 및 제 2 실시예 보다 작은 지연 시간 조정의 피치를 만드는 것이 가능하다. 실례로, 제 3 실시예에서 얻을 수 있는 지연 시간 조정 피치는 대략 70 psec 가 될 수 있으며, 이는 제 1 또는 제 2 실시예의 120 psec 보다는 상당히 작은 것이다. 기술된 실시예에서, 제어 신호 C1 등이 외부 단자로부터 공급되기는 하지만, 그러한 신호는 그러한 외부 신호에 한정되지 않으며, DRAM 과 같은 LSI 의 내부적으로 발생된 신호가 될 수 있다. 유사하게, 입력 단자 IN 및 출력 단자 OUT 는 내부 노드가 될 수 있다. 본 발명은 상술된 실시예에 제한되지 않으며, 다양한 변경이 본 발명에 포함된다.

상술한 바와 같이, 본 발명에 따라 다음과 같은 효과를 제공한다:

본 발명의 첫 번째 효과는 지연 시간 조정 피치를 실질적으로 감소할 수 있다는 것이다.

이러한 것은, 인버터 트리 회로를 구성하여 인버터 트리 회로의 각각의 인버터의 상대적 사이즈(트랜지스터 사이즈)를 변화함으로써, 동일한 피치로 다른 지연 시간을 갖는 다수의 전달 경로가 형성되기 때문이다.

본 발명의 두 번째 효과는 지연 시간 조정 단계의 수를 증가하는 것이 가능하다는 것이다.

이러한 것은, 다수의 인버터 트리 회로를 직렬로 접속함으로써 전달 경로의 수가 증가될 수 있고 지연 시간 조정 피치가 작아지므로 지연 시간 조정 단계의 수가 증가되는 경우라도 지연 시간이 증가되지 않기 때문이다.

본 발명의 제 3 효과는, 다수의 인버터 트리 회로가 직렬로 접속될 때 모든 전달 경로에 대해 동일한 피치로 다른 지연 시간을 제공하는 것이 가능하다는 것이다.

이러한 것은, 인버터 트리 회로의 전달 경로의 가장 짧은 지연 시간이 (지연 시간 조정 피치) × (인버터 트리 회로의 전달 경로의 수) 가 되도록, 각 인버터의 상대 사이즈(트랜지스터 사이즈) 가 설정되기 때문이다.

Claims

반도체 지연 회로에 있어서:

입력 단자에 접속된 입력 노드와 출력 노드를 갖는 제 1 인버터 회로;

상기 제 1 인버터 회로의 상기 출력 노드에 접속된 입력 노드 및 제 1 전달 게이트를 통하여 출력 단자에 접속된 출력 노드를 가지며, 제 1 전류 구동 능력을 갖는 제 2 인버터 회로; 및

상기 제 1 인버터 회로의 상기 출력 노드에 접속된 입력 노드 및 제 2 전달 게이트를 통하여 상기 출력 단자에 접속된 출력 노드를 가지며, 상기 제 1 전류 구동 능력과는 다른 제 2 전류 구동 능력을 갖는 제 3 인버터 회로를 구비하는 반도체 지연 회로.
제 1 항에 있어서, 상기 제 2 인버터 회로와 상기 제 1 전달 게이트 사이에 삽입된 제 4 인버터, 및 상기 제 3 인버터 회로와 상기 제 2 전달 게이트 사이에 삽입된 제 5 전달 게이트를 더 구비하며, 상기 제 4 및 제 5 인버터 회로는 동일한 전류 구동 능력을 갖는, 반도체 지연 회로.
제 1 항에 있어서,

상기 입력 단자에 접속된 입력 노드와, 출력 노드를 갖는 제 6 인버터 회로;

상기 제 6 인버터 회로의 상기 출력 노드에 접속된 입력 노드와, 제 3 전달 게이트를 통하여 상기 출력 단자에 접속된 출력 노드를 가지며, 제 3 전류 구동 능력을 갖는 제 7 인버터 회로; 및

상기 제 6 인버터 회로의 상기 출력 노드에 접속된 입력 노드와, 제 4 전달 게이트를 통하여 상기 출력 단자에 접속된 출력 노드를 가지며, 상기 제 3 전류 구동 능력과는 다른 제 4 전류 구동 능력을 갖는 제 8 인버터 회로를 더 구비하는 반도체 지연 회로.
제 2 항에 있어서, 상기 제 3 인버터 회로의 상기 출력 노드에 접속된 입력 노드와 전기적으로 개방된 출력 노드를 갖는 제 9 인버터 회로를 더 구비하는 반도체 지연 회로.
반도체 지연 회로에 있어서:

입력 단자에 접속된 입력 노드와 출력 노드를 갖는 제 1 인버터 회로;

상기 제 1 인버터 회로의 상기 출력 노드에 접속된 입력 노드와 출력 노드를 가지며, 제 1 게이트 용량을 갖는 제 2 인버터 회로;

상기 제 1 인버터 회로의 상기 출력 노드에 접속된 입력 노드와 출력 노드를 가지며, 제 2 게이트 용량을 갖는 제 3 인버터 회로;

상기 제 2 인버터 회로의 상기 출력 노드에 접속된 입력 노드와 출력 노드를 가지며, 제 3 게이트 용량을 갖는 제 4 인버터 회로; 및

상기 제 3 인버터 회로의 상기 출력 노드에 접속된 입력 노드와 출력 노드를 가지며, 제 4 게이트 용량을 갖는 제 5 인버터 회로를 구비하며,

상기 제 1 및 제 3 게이트 용량 간의 비는 상기 제 2 및 제 4 게이트 용량 간의 비와는 다르게 되는, 반도체 지연 회로.
제 5 항에 있어서, 상기 제 4 인버터 회로의 상기 출력 노드는 제 1 전달 게이트를 통하여 출력 단자에 접속되며, 상기 제 5 인버터 회로의 상기 출력 노드는 제 2 전달 게이트를 통하여 상기 출력 단자에 접속되는 반도체 지연 회로.