KR100213198B1 - 지연조정이 용이한 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 퓨즈를 이용하여 마스크의 변경없이 지연조정이 용이한 반도체 메모리 장치에 관한 것으로서, 복수개의 단위지연회로로 구성된 단위지연회로부; 상기 각 단위지연회로의 출력 중의 하나를 선택하여 상기 단위지연회로부의 출력단에 연결되도록 스위칭하는 스위칭수단; 및 상기 스위칭 수단을 제어하는 스위칭제어수단을 포함한다.

따라서, 상술한 바와 같이 본 발명에 따른 지연 조정이 용이한 반도체 메모리 장치는 외부적으로 지연조정이 용이함으로써, 그 결과를 마스크의 변경없이 바로 적용할 수 있기 때문에 지연 조정의 결과를 쉽게 볼 수 있는 효과를 갖는다.

Description

지연조정이 용이한 반도체 메모리 장치

제1도는 종래의 지연회로를 설명하기 위한 도면이다.

제2도는 제1도에 도시된 단위 지연회로의 상세한 도면이다.

제3도는 종래의 지연시간을 조정하기 위한 일실시예를 설명하기 위한 도면이다.

제4도는 본 발명에 따른 지연 조정이 용이한 지연회로의 일실시예를 설명하기 위한 도면이다.

제5도는 제4도에 도시된 경로제어회로의 상세도면이다.

제6도는 본 발명에 따른 단위 지연회로의 동작타이밍도이다.

제7도는 본 발명에 따른 경로제어회로의 다른 실시예를 나타낸 도면이다.

본 발명은 지연 조정이 용이한 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 퓨즈를 이용하여 마스크의 변경없이 지연조정이 용이한 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치를 구현함에 있어서 다양한 회로가 사용되고 있다. 이러한 회로들 중에 임의의 입력신호에 동기되어 일정시간 뒤에 출력을 발생시키는 지연회로가 있다. 이러한 지연회로는 반도체 메모리 장치의 회로를 설계함에 있어 중요한 역할을 하는데, DRAM(Dynamic Random Access Memory)을 예를 들어 설명하면 다음과 같다.

(로우 어드레스 스트로브)가 하이레벨에서 로우레벨로 천이하게 되면 로우 어드레스를 받아들이게 되고, 이 신호를 디코딩하여 다수개의 워드라인 중에서 임의의 워드라인이 선택되어 활성화되면, 메모리 셀에 저장된 정보는 비트라인에 실리게 된다.

이러한 과정이 진행되면 비트라인 센싱동작이 이루어지게 되는데, 이 때 비트라인 센스앰프를 활성화시키는 신호에 동기되어 비트라인을 전원전압 레벨인 VCC로 풀업(Pull Up)시키기 위한 피모스트랜지스터 센스앰프 및 접지전압 레벨인 VSS로 풀다운(Pull Down)시키기 위한 엔모스 트랜지스터 센스 앰프가 동작된다.

이러한 비트라인 센스앰프를 구동시키는 회로를 구현함에 있어서, 지연회로는 중요한 역할을 하게 된다. 임의의 워드라인이 선택되어 메모리 셀에 저장된 정보가 비트라인에 실리는 도중에 비트라인 센스앰프가 구동하게 되면, 비트라인과 상보 비트라인의 전압차가 작으므로 비트라인의 센싱스피드가 저하되거나, 심할 경우 작은 노이즈에도 비트라인 센스앰프가 오동작을 하게 됨으로 인해, 결국 반도체 메모리 장치는 오동작을 일으키게 된다.

반도체 메모리 장치가 고집적화되면서 워드라인의 인에이블 시간 및 메모리의 셀 정보가 비트라인에 실리게 되는 정확한 시간을 파악하기 더욱 힘들어지게 되고, 비트라인 센스앰프 구동시의 비트라인과 상보비트라인의 전압차가 더욱 작아지게 됨으로 인해 반도체 메모리 소자의 정상적인 동작을 보장하기 위해 비트라인 센스 앰프의 구동시점을 지연시키는 경우가 많다.

이와 같은 경우 비트라인의 센싱동작의 마진을 확보할 수 있으나, 비트라인의 센싱시점이 지연됨으로 인해 반도체 메모리 소자의 전체 동작속도는 비례적으로 지연될 수 밖에 없다.

이와 같은 경우에는 비트라인 센싱 후에 비트라인과 입출력라인의 게이팅시에도 발생하게 된다. 이렇듯 반도체 메모리 소자의 동작에 지연회로는 매우 중요한 역할을 한다.

적정한 지연시간을 예측하지 못할 경우에 반도체 메모리 소자의 정상적인 동작을 방해하거나 소자의 속도가 저하되어 제품으로서의 가치는 떨어지게 된다.

첨부한 제1도는 종래의 지연회로에 대한 일 실시예를 설명하기 위한 도면이다. 임의의 입력신호에 동기되어 일정시간 지연 후에 출력을 발생시키는 지연회로는 인버터를 다수개 사용하여 구현할 수도 있지만, 지연시간이 커지게 되면 인버터의 갯수가 상대적으로 많이 필요하고, 이로 인해 반도체 소자의 레이아웃의 면적이 증가되기 때문에 고정저항(R)과 캐패시터(C)를 이용하여 구성한 지연회로를 주로 사용하고 있다. 제1도는 종래의 기술에서 이러한 RC를 이용하여 구성한 지연회로의 일실예를 나타낸 것으로, 다수개의 단위 지연회로(10, 12, 14)로 구성되어 있다.

제2도는 제1도에 도시된 단위 지연회로의 상세한 도면으로서, 참조부호 20와 26은 인버터 로직이며, 참조부호 22와 28은 고정저항을 나타내며, 참조부호 24는 엔모스(NMOS) 트랜지스터를 이용하여 만들어진 캐패시터를 나타내며, 참조부호 29는 피모스(PMOS) 트랜지스터를 이용하여 만들어진 캐패시터를 나타낸다. 이 단위 지연회로는 입력 IN이 로우상태에서 하이상태로 천이될 때의 출력단의 지연시간이, 입력이 하이레벨에서 로우레벨로 천이될 때 출력단의 지연 시간보다 상대적으로 큰 지연회로의 예이다. 이 지연회로의 동작을 간단히 살펴보면 다음과 같다.

입력 IN이 로우레벨에서 하이레벨로 천이하게 되면, 제1인버터(20)의 출력은 저항(22) 및 캐패시터(24)의 영향에 의해 그 출력은 천천히 하이레벨에서 로우레벨로 천이하게 되고, 이 신호에 의해 제2인버터(26)의 출력은 일정시간 후에 로우레벨에서 하이레벨로 천이하게 된다. 이 과정에서 저항(28)과 캐패시터(29)의 영향으로 좀 더 지연되게 된다.

이렇게 구성된 지연회로의 지연시간을 조정하기 위해서 종래의 기술에서는 다음과 같은 방법을 사용하고 있다.

제3도는 종래의 지연시간을 조정하기 위한 일실시예를 설명하기 위한 도면으로서, 임의의 지점에 있는 단위지연회로(30)의 경로를 생략함으로써, 전체 지연시간을 변경시킨 경우를 나타낸 것이다.

또한 다른 실시예로서, 임의의 단위지연회로의 RC사용을 조정함으로써, 전체 지연시간을 변경시킬 수 있다.

그러나 이러한 방법들은 마스크를 변경함으로써 가능하기 때문에 마스크 변경 후에 그 결과를 보기 위해서는 많은 시간이 소요된다는 단점이 있다.

본 발명은 상술한 문제점들의 적어도 일부를 해결하기 위하여 창출된 것으로서, 반도체 소자 설계시 정확한 마진을 확보하지 않더라도 반도체 소자를 완성한 후, 지연 조정이 용이한 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.

상기의 목적을 달성하는 본 발명에 따른 임의의 입력이 일정시간 지연 후에 출력을 발생시키는 지연회로를 구비하는 반도체 메모리 장치는 복수개의 단위지연회로로 구성된 단위지연회로부; 상기 각 단위지연회로의 출력 중의 하나를 선택하여 상기 단위지연회로부의 출력단에 연결되도록 스위칭하는 스위칭수단; 및 상기 스위칭 수단을 제어하는 스위칭제어수단을 포함하는 것이 바람직하다.

본 발명에 있어서, 상기 단위지연회로부는 각 단위지연회로가 서로 직렬로 연결되어지며, 각 단위지연회로의 출력은 그에 대응되는 스위칭수단이 입력단에 연결되어지며, 상기 스위칭 수단의 출력단은 공통으로 연결되어짐을 특징으로 한다.

본 발명에 있어서, 상기 스위칭 제어수단은 한개 이상의 경로제어회로를 구비하며, 상기 경로제어회로의 출력의 조합에 의해 스위칭 제어신호를 발생시키는 것을 특징으로 한다.

본 발명에 있어서, 상기 경로제어회로는 소오스가 전원전압단자에 접속된 피모스 트랜지스터와 소스가 접지전압단자에 접속된 제1엔모스 트랜지스터의 게이트단에 VCCHB 신호단을 연결하고, 상기 피모스 트랜지스터의 드레인단에 퓨즈를 연결하며, 상기 퓨즈와 상기 제1엔모스 트랜지스터의 드레인단을 연결하는 제1노드에 제2엔모스 트랜지스터의 드레인단을 연결하고, 상기 제1노드의 신호를 반전하여 제2노드에 출력을 전달하는 제1인버터와, 제2노드를 입력으로하여 반점신호를 출력하는 제2인버터로 구성되어, 제2노드는 제2엔모스 트랜지스터의 게이트단에 접속됨과 동시에 경로제어회로의 입출력이 되고, 제2인버터의 출력이 경로제어회로의 다른 입출력이 됨을 특징으로 한다.

본 발명에 있어서, 상기 경로제어회로는 패드와 소오스단이 전원전압에 접속된 제1 및 제2피모스 트랜지스터의 드레인단이 연결되고, 상기 제1피모스 트랜지스터의 게이트단은 접지전압에 접속되고, 상기 제2피모스 트랜지스터의 게이트단과 패드의 출력을 반전시킨 제1인버터의 출력단을 연결하여 노아게이트의 입력단에 연결되고, 제3피모스 트랜지스터와 제1엔모스 트랜지스터의 게이트단과 VCCHB 신호단을 연결하고, 제3피모스 트랜지스터의 드레인단에 퓨즈를 연결하며, 퓨즈와 제1엔모스 트랜지스터의 드레인단을 연결하는 제1노드에 제2엔모스 트랜지스터의 드레인단이 연결하고, 제1노드의 신호를 반전하는 제2인버터의 출력과 제2엔모스 트랜지스터의 게이트단이 연결된 제2노드의 신호가 입력단에 연결된 노아게이트의 출력은 반전되어 하나의 신호가 출력되고, 하나의 신호가 반전되어 다른 신호가 출력되는 것을 특징으로 한다.

본 발명에 있어서, 상기 스위칭 제어수단은 한 개의 스위칭수단만을 도통하도록 제어하는 것을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.

제4도는 본 발명에 따른 지연 조정이 용이한 지연회로의 일실시예를 도시한 도면으로서, 복수개의 단위 지연회로가 직렬로 연결된 지연회로부(40), 지연회로부(40)의 각 단위지연회로의 출력단에 연결되어, 각 단위지연회로의 출력을 선택하여 출력하는 스위칭수단부(42), 스위칭수단부(42)를 제어하는 스위칭 제어수단부(44)로 이루어진다.

제4도에 도시된 일실시예에서는 단위지연회로가 4개인 경우를 예를 들어 설명한다.

지연회로부(40)는 4개의 단위지연회로(402 내지 408)를 갖고, 이 단위지연회로(402 내지 408)는 입력단자(IN)로부터 순차적으로 연결된다.

각 단위지연회로(402 내지 408)의 출력을 선택하여 출력하는 스위칭수단부(42)는 각 단위지연회로의 개수에 대응되는 스위칭수단(422 내지 425)을 갖는다.

스위칭제어수단(44)로부터 출력되는 입출력단자는 트랜스미션게이트(4221)의 엔모스 트랜지스터의 게이트단에 출력단자가 연결된 인버터(4222)와, 트랜스미션 게이트(4221)의 피모스 트랜지스터의 게이트단에 공통접속된다.

또한, 트랜스미션 게이트(4221)의 입력단자는 단위지연회로(402)와 다른 단위지연회로(404)를 연결하는 노드(a)에 연결되고 출력단자는 공통으로 연결된 출력단(OUT)에 연결된다.

스위칭수단 제어부(44)는 2개의 경로제어회로(440, 442)와 이 경로제어회로(440, 442)의 출력을 조합하여 출력하는 낸드게이트(444, 446, 448, 450)를 갖는다.

여기서, 이 낸드 게이트의 출력은 각 스위칭수단(422)의 인버터(4222)의 입력과 트랜스미션 게이트(4221)의 피모스 트랜지스터의 게이트단에 연결된다.

이와 같이 다른 스위칭수단(423, 424, 425)도 각 트랜스미션게이트(4231, 4241, 4251)와 인버터(4232, 4242, 4252)가 동일한 방법으로 이루어진다.

제5도는 제4도에 도시된 경로제어회로(440, 442)의 상세도면으로서, 이 경로제어회로(440, 442)는 피모스 트랜지스터(500)와 엔모스 트랜지스터(520)의 게이트단에 VCCHB 신호단을 연결하고, 피모스 트랜지스터(500)의 드레인단에 퓨즈(510)을 연결한다.

퓨즈(510)와 엔모스 트랜지스터(520)의 드레인단을 연결하는 노드(560)에 엔모스 트랜지스터(530)의 드레인단이 연결되고, 노드(560)의 신호를 반전하는 제1인버터(540)의 출력과 엔모스 트랜지스터(530)의 게이트단이 연결된 노드(570)으로부터 B신호가 출력된다.

또한, 제1인버터(540)의 출력을 반전시키는 제2인버터(550)의 출력으로부터 A신호가 출력된다.

이와 같은 구성에 의해 출력 C와 D신호가 출력된다.

제6도는 본 발명에 따른 단위 지연회로의 동작타이밍도로서, 경로제어회로의 퓨즈절단에 따른 단위지연회로의 출력을 최종출력단으로 출력하는 관계를 도시하고 있다.

제6a도는 입력타이밍을 나타내고, 제6b도는 제4도에 도시된 노드a점에서의 타이밍도, 제6c도는 노드b점에서의 타이밍도, 제6d도는 노드c점에서의 타이밍도, 제6e도는 노드d점에서의 타이밍도를 나타낸다.

제6f도는 경로제어회로(440, 442)의 퓨즈를 절단하지 않은 경우 노드a점의 출력을 최종출력단으로 연결시킨 경우이고, 제6g도는 경로제어회로(442)의 퓨즈를 절단한 경우 노드b점의 출력을 최종출력단으로 연결시킨 경우이고, 제6h도는 경로제어회로(440)의 퓨즈를 절단한 경우 노드c점의 출력을 최종출력단으로 연결시킨 경우이고, 제6i도는 경로제어회로(440, 442)의 퓨즈를 절단한 경우 노드d점의 출력을 최종출력단으로 연결시킨 경우를 나타낸 타이밍도이다.

제4도 내지 제6도를 참조하여 본 발명의 동작을 설명하면 다음과 같다.

먼저, 제5도에 도시된 경로제어회로에 대해 살펴보면, 이 경로제어회로에 사용되는 VCCHB는 반도체 메모리 소자의 파워업(Power Up)시 소자의 안정된 특성을 보장하기 위해 사용되는 신호로서, 파워업시 전원전압(VCC)을 따라 상승하다가 파워가 어느정도 안정된 레벨이 되면 VSS로 천이하는 특성을 가진다.

퓨즈(510)는 반도체 메모리 장치에 주로 사용되는 구조로서 레이저에 의해서 손쉽게 절단될 수 있는 구조로 형성되어 있다. 즉, 반도체 메모리 장치가 FAB OUT된 초기의 상태에서는 퓨즈(510)가 절단되어 있지 않으므로 반도체 메모리 소자가 동작을 하게 되면, 일정 시간이 경과된 후에 VCCHB는 로우상태가 되어 피모스 트랜지스터(500)는 도통상태가 되고, 엔모스 트랜지스터(520)는 비도통상태가 되어 경로제어회로의 출력인 A와 C는 하이상태를 유지하고, B와 D는 로우상태를 유지하게 된다.

따라서, 경로회로의 출력을 조합하는 낸드 게이트(444)의 출력은 입력인 A와 C가 하이이므로 그 출력은 로우상태가 되고, 이 낸드게이트(44)의 출력을 반전시킨 인버터(4222)의 출력은 하이상태가 된다. 따라서, 이 인버터(4222)의 제어를 받는 트랜스미션 게이트(4221)는 도통상태가 되어 노드a의 신호가 출력단과 연결된다.

한편, 낸드 게이트(446, 450)의 입력 D가 로우상태이므로 그 출력은 하이상태가 되고, 이에 대응되는 인버터(4232, 4252)의 출력은 로우상태가 되기 때문에 이 인버터(4232, 4252)의 제어를 받는 트랜스미션 게이트(4231, 4251)는 비도통상태가 된다.

또한 이와 같은 방식으로 낸드게이트(448)의 입력 B가 로우상태이므로 그 출력은 하이상태가 되고, 이에 대응되는 인버터(4242)의 출력은 로우상태가 되기 때문에 이 인버터(4242)의 제어를 받는 트랜스미션 게이트(4241)는 비도통상태가 된다.

따라서, 지연회로의 출력단은 단위 지연회로(402)의 출력이 도통된 트랜스미션 게이트(4221)을 통해 출력된다. 이와 같은 경우의 타이밍은 제6f도에 도시된 바와 같이 제6b도에 도시된 노드a점의 출력을 최종출력으로 선택하게 된다.

다음은 경로제어회로(440)의 퓨즈(510)를 절단한 경우에 관한 것으로, 경로제어회로(440)의 퓨즈를 절단하면, 이 경로제어회로(440)의 출력인 A는 로우상태가 되고, B는 하이상태가 된다.

물론, 다른 경로제어회로(442)의 출력은 퓨즈가 절단되지 않은 상태이므로 그 출력인 C는 하이상태, D는 로우상태가 된다.

따라서, 낸드게이트(448)의 출력만이 로우상태가 되고, 다른 낸드게이트(444, 446, 450)의 출력은 하이 상태가 되기 때문에 낸드게이트(448)의 출력단과 연결된 인버터(4242)의 출력만 하이상태가 되어, 이 인버터(4242)의 제어를 받는 트랜스미션 게이트(4241)만이 도통하게 되고, 다른 스위칭수단은 모두 비도통된다.

이 경우에는 제6h도에 도시된 바와 같이 노드c의 타이밍인 제6d도의 출력이 출력된다.

이와 같은 방법으로 지연회로의 지연조정을 FAB OUT된 이후에 마스크의 변경없이 자유자재로 조정이 가능해진다. 또한, 트랜스미션 게이트의 제어신호의 위치를 변경함으로써, 지연회로의 지연을 FAB OUT상태의 지연시간 대비하여 전후로 자유자재로 조절이 가능하기 때문에 반도체 메모리 설계단계에서 마진을 확보하는데 도움이 된다.

또한, 경로제어회로의 개수가 N개일 때, 트랜스미션 게이트 제어회로의 개수는 2^N개까지 구성할 수 있기 때문에 퓨즈 첨가에 따른 레이아웃의 증가는 큰 문제가 되지 않는다.

제7도는 본 발명에 따른 경로제어회로의 다른 실시예를 나타낸 도면으로서, 패드(700)와 피모스 트랜지스터(702, 704)의 드레인단이 연결되고, 피모스 트랜지스터(704)의 게이트단과 패드(700)의 출력을 반전시킨 인버터(706)의 출력단을 연결하여 노아게이트(718)의 입력단에 연결된다.

피모스 트랜지스터(708)와 엔모스 트랜지스터(712)의 게이트단에 VCCHB 신호단을 연결하고, 피모스 트랜지스터(708)의 드레인단에 퓨즈(710)을 연결한다.

퓨즈(710)와 엔모스 트랜지스터(712)의 드레인단을 연결하는 노드(723)에 엔모스 트랜지스터(714)의 드레인단이 연결되고, 노드(723)의 신호를 반전하는 인버터(716)의 출력과 엔모스 트랜지스터(714)의 게이트단이 연결된 노드(724)의 신호가 노아게이트(718)의 입력단에 연결된다.

노아게이트(718)의 출력은 제1인버터(720)에 의해 반전되어 B신호가 출력되고, 제1인버터(720)의 출력은 제2인버터(722)에 의해 반전되어 A신호가 출력된다.

이와 같은 방법으로 C신호와 D신호가 출력된다.

제7도에 도시된 패드(700)는 와이어 본딩(Wire Bonding)이 가능한 페드로서, 일반적으로 메모리 장치에서 구성하는 패드와 동일하다. 이 때, 이 패드(700)를 통하여 퓨즈(710)의 절단 이전에 지연 조정이 가능함으로 다스개의 경로제어회로의 정확한 퓨즈절단 정보를 사전에 확보할 수 있는 장점이 있다.

제7도에 도시된 경로제어회로의 동작을 살펴보면 다음과 같다.

패드(700)를 플로팅상태로 두면 피모스 트랜지스터(702)에 의해 인버터(706)의 입력노드는 하이레벨이 되고, 그에 따라 인버터(706)의 출력은 로우상태가 된다.

퓨즈(710)가 절단되기 전의 상태이기 때문에 제4도에서 설명한 바와 같이 인버터(716)의 출력은 하이레벨이다.

패드(700)에 VSS전압을 인가하게 되면, 인버터(706)의 출력은 하이상태가 됨으로 출력은 퓨즈를 절단한 결과가 된다. 따라서, 퓨즈절단 이전에 페드 실험을 통해 정확한 지연에 대한 정보를 확보할 수 있고, 그에 따른 정보에 따라 퓨즈를 절단함으로 인해 보다 손쉽게 지연조정이 쉬워짐을 알 수 있다.

상술한 바와 같이 본 발명에 따른 지연 조정이 용이한 반도체 메모리 장치는 외부적으로 지연조정이 용이함으로써, 그 결과를 마스크의 변경없이 바로 적용할 수 있기 때문에 지연 조정의 결과를 쉽게 볼 수 있는 효과를 갖는다.

Claims (6)

1. 임의의 입력이 일정시간 지연 후에 출력을 발생시키는 지연회로를 구비하는 반도체 메모리 장치에 있어서, 복수개의 단위지연회로로 구성된 단위지연회로부; 상기 각 단위지연회로에 대응되고, 상기 단위지연회로의 출력단에 각각 연결되어, 상기 각 단위지연회로의 출력중의 하나를 선택하여 출력하는 스위칭수단; 및 상기 스위칭 수단을 제어하는 스위칭제어수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 단위지연회로부는 고정저항과 캐패시터로 구성된 각 단위지연회로가 서로 직렬로 연결되어지며, 각 단위지연회로의 출력은 그에 대응되는 스위칭수단의 입력단에 연결되어지며, 상기 스위칭 수단의 출력단은 공통으로 연결되어짐을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 상기 스위칭 제어수단은 한개 이상의 경로제어회로를 구비하며, 상기 경로제어회로의 출력의 조합에 의해 스위칭 제어신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
4. 제3항에 있어서, 상기 경로제어회로는 소오스가 전원전압단자에 접속된 피모스 트랜지스터와 소오스가 접지전압단자에 접속된 제1엔모스 트랜지스터의 게이트단에 VCCHB 신호단을 연결하고, 상기 피모스 트랜지스터의 드레인단에 퓨즈를 연결하며, 상기 퓨즈와 상기 제1엔모스 트랜지스터의 드레인단을 연결하는 제1노드에 제2엔모스 트랜지스터의 드레인단을 연결하고, 상기 제1노드의 신호를 반전하여 제2노드에 출력을 전달하는 제1인버터와, 제2노드를 입력으로하여 반전신호를 출력하는 제2인버터로 구성되어, 상기 제2노드는 제2엔모스 트랜지스터의 게이트단과 접속됨과 동시에 경로제어회로의 일출력이 되고, 상기 제2인버터의 출력이 경로제어회로의 다른 일출력이 됨을 특징으로 하는 반도체 메모리 장치.
5. 제3항에 있어서, 상기 경로제어회로는 패드와 소오스단이 전원전압에 접속된 제1 및 제2피모스 트랜지스터의 드레인단이 연결되고, 상기 제2피모스 트랜지스터의 게이트단과 패드의 출력을 반전시킨 제1인버터의 출력단을 연결하여 노아게이트의 입력단에 연결되고, 제3피모스 트랜지스터와 제1엔모스 트랜지스터의 게이트단에 VCCHB 신호단을 연결하고, 제3피모스 트랜지스터의 드레인단에 퓨즈를 연결하며, 퓨즈와 제1엔모스 트랜지스터의 드레인단을 연결하는 제1노드에 제2엔모스 트랜지스터의 드레인단이 연결하고, 제1노드의 신호를 반전하는 제2인버터의 출력과 제2엔모스 트랜지스터의 게이트단이 연결된 제2노드의 신호가 입력단에 연결된 노아게이트의 출력은 반전되어 하나의 신호가 출력되고, 하나의 신호가 반전되어 다른 신호가 출력되는 것을 특징으로 하는 반도체 메모리 장치.
6. 제3항에 있어서, 상기 스위칭 제어수단은 한 개의 스위칭수단만을 도통하도록 제어하는 것을 특징으로 하는 반도체 메모리장치.