KR20030050351A - 가변 지연 회로의 지연 시간을 조절하는 지연 시간 조절회로 및 지연 시간 조절 회로를 구비하는 지연 동기 루프 - Google Patents

가변 지연 회로의 지연 시간을 조절하는 지연 시간 조절회로 및 지연 시간 조절 회로를 구비하는 지연 동기 루프 Download PDF

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Abstract

가변 지연 회로의 지연 시간을 조절하는 지연 시간 조절 회로 및 지연 시간 조절 회로를 구비하는 지연 동기 루프가 개시된다. 본 발명에 따른 지연 시간 조절 회로는, 위상 검출기, 제어부, 퓨즈부, 선택기를 구비하는 것을 특징으로 한다. 위상 검출기는 기준 클럭 신호와 소정의 출력 클럭 신호의 위상을 비교하고 소정의 코드 제어 신호를 발생한다. 제어부는 제 1 제어 신호 및 상기 코드 제어 신호에 응답하여 m(m은 자연수) 비트의 제 1 코드 신호를 발생한다. 퓨즈부는 상기 제 1 코드 신호를 수신하고, 상기 제 1 코드 신호가 소정의 값으로 고정되면 제 2 제어 신호에 응답하여 내부에 구비되는 퓨즈들이 절단되고, 절단된 퓨즈들의 논리 값에 대응하는 m(m은 자연수) 비트의 제 2 코드 신호를 발생한다. 선택기는 상기 제 1 제어 신호에 응답하여 상기 제 1 코드 신호 또는 상기 제 2 코드 신호중 하나를 선택하여 선택된 것을 상기 가변 지연 회로의 지연 시간을 조절하는 지연 제어 신호로서 출력한다.
본발명에 따른 지연 시간 조절 회로 및 방법은 패키지가 완성된 반도체 메모리 장치에 있어서 추가 작업 없이 지연 시간을 조절할 수 있으며 또한 각각의 칩마다 지연 시간을 조절할 수 있는 장점이 있다.

Description

가변 지연 회로의 지연 시간을 조절하는 지연 시간 조절 회로 및 지연 시간 조절 회로를 구비하는 지연 동기 루프{Variable delay circuit for controlling delay time and DLL(Delay Locked Loop) thereof}
본 발명은 지연 동기 루프에 관한 것으로서, 특히 지연 시간을 조절 할 수있는 지연 시간 조절 회로 및 지연 시간 조절 방법과 지연 시간 조절 회로를 구비하는 지연 동기 루프 및 지연 동기 루프의 지연 시간 조절 방법에 관한 것이다.
최근에는 반도체 메모리 장치가 고 집적화 및 고속화 되어가고 있으며 초 고속 메모리 장치는 향후에는 초당 수 기가 바이트의 속도로 동작하는 시대가 곧 다가올 것이다. 반도체 메모리 장치가 고속화되면서 칩 내부의 동작 사이클도 고속화되며 이에 따라 내부 신호들의 스큐(skew)를 제어하기가 어려워지고 있다. 또한 종래의 반도체 메모리 장치의 테스트는 웨이퍼 상태에서도 가능했으며 패키지상태와 큰 차이가 발생하지 않았다. 그러나 최근의 반도체 메모리 장치는 초고속화를 실현하기 위해서 칩 내부에 메모리이외에 고속으로 동작하는 새로운 인터페이스 로직을 구비하고 있으며 또한 클럭 스큐를 제거하기 위해 클럭 스큐의 보상회로인 지연 동기 루프(DLL: Delayed Locked Loop) 또는 위상 동기 루프 (PLL: Phase Locked Loop)등을 칩 내에 내장하고 있다.
한편, 메모리 테스트 회로의 동작 속도는 100Mhz ~ 250Mhz 정도이며 또한 메모리 장치만을 테스트하기에 유용하게 구성되어 있으며 인터페이스 로직 및 지연 동기 루프나 위상 동기 루프의 동작 특성을 웨이퍼 상태에서 검증할 수 없다. 또한 초당 수백 메가 바이트의 속도로 동작하는 메모리 장치는 스펙(specification) 값들이 대단히 작으며 이는 칩 내의 신호들의 정교한 제어를 더욱 더 요구하게 되며 패키지 상태의 완제품 상태에서야 스펙 값들을 체크할 수 있다. 그리고 위와 같은 이유로 칩 내부의 신호를 제어하기가 대단히 어렵다. 따라서 웨이퍼 상태에서 패키지 조립 상태까지 계속해서 여러번의 시행착오를 되풀이해야만 원하는 장치를 얻을수 있으며 이는 원가 상승 및 개발 기간의 증가를 가져오는 원인이 된다.
또한 지연 동기 루프는 지연 라인에서 출력되어 출력 버퍼를 통하여 외부로 출력되는 출력 클럭 신호와 입력 클럭 신호를 동기 시키기 위한 지연 회로를 구비한다. 그런데 지연 회로가 담당해야할 보상 지연 시간이 길어질수록 보상 지연 시간을 정확하게 조정하기가 어렵다. 그리고 지연 동기 루프는 패키지가 이루어진 후에 테스트가 가능하기 때문에 통상적으로 지연 회로의 지연 시간에 관한 조절은 패키지를 부분적으로 벗겨내어 레이저 퓨즈를 이용하거나 패키지 상태에서 전기 퓨즈를 이용한다. 하지만 종래의 방법은 각각의 칩별로는 할 수 없고 따라서 공정 변화로 인한 지연 시간의 변화에 효과적으로 대처하기가 어렵다.
이와 같이 지연 동기 루프의 지연 시간 조절 회로는 패키지 조립 후에 그 특성이 바뀌었을 경우에는 지연 시간을 조절하기 위한 추가 작업이 필요하며 이는 원가 상승 및 개발 기간이 증가된다는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 패키지가 완성된 후 추가 작업 없이 지연 시간을 조절할 수 있는 지연 시간 조절회로를 제공하는데 있다.
본 발명이 이루고자하는 기술적 과제는, 패키지가 완성된 후 추가 작업 없이 지연 시간을 조절할 수 있는 지연 시간 조절 방법을 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 패키지가 완성된 후 지연 시간을 조절할 수 있는 지연 시간 조절 회로를 구비하는 지연 동기 루프를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 패키지가 완성된 후 지연 시간을 조절할 수 있는 지연 시간 조절 회로를 구비하는 지연 동기 루프의 지연 시간 조절 방법을 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제 1 실시예에 따른 지연 시간 조절 회로를 나타내는 블록도이다.
도 2는 본 발명의 제 2 실시예에 따른 지연 시간 조절 방법을 나타내는 플로우 차트이다.
도 3은 다른 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 지연 동기 루프를 나타내는 블럭도이다.
도 4는 다른 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 지연 동기 루프의 지연 시간 조절 방법을 나타내는 플로우 차트이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 지연 시간 조절 회로는, 위상 검출기, 제어부, 퓨즈부, 선택기를 구비하는 것을 특징으로 한다. 위상 검출기는 기준 클럭 신호와 소정의 출력 클럭 신호의 위상을 비교하고 소정의 코드 제어 신호를 발생한다. 제어부는 제 1 제어 신호 및 상기 코드 제어 신호에 응답하여 m(m은 자연수) 비트의 제 1 코드 신호를 발생한다. 퓨즈부는 상기 제 1 코드 신호를 수신하고, 상기 제 1 코드 신호가 소정의 값으로 고정되면 제 2 제어 신호에 응답하여 내부에 구비되는 퓨즈들이 절단되고, 절단된 퓨즈들의 논리 값에 대응하는 m(m은 자연수) 비트의 제 2 코드 신호를 발생한다. 선택기는 상기 제 1 제어 신호에 응답하여 상기 제 1 코드 신호 또는 상기 제 2 코드 신호중 하나를 선택하여 선택된 것을 상기 가변 지연 회로의 지연 시간을 조절하는 지연 제어 신호로서 출력한다. 여기서 상기 코드 제어 신호는 상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상차에 따라 상기 제어부의 논리 코드를 제어하는 것을 특징으로 한다. 또한 상기 제어부는 레지스터를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 지연 시간 조절 방법은, 가변 지연 회로의 지연 시간을 조절하는 지연 시간 조절 회로의 지연 시간 조절 방법에 있어서, (a) 기준 클럭 신호와 소정의 출력 클럭 신호의 위상을비교하고 비교 결과에 따라 코드 제어 신호를 발생하는 단계, (b) 제 1 제어 신호 및 상기 코드 제어 신호에 응답하여 m(m은 자연수) 비트의 제 1 코드 신호를 발생하는 단계, (c) 상기 제 1 코드 신호에 응답하여 상기 가변 지연 회로의 지연 시간을 조절하고 상기 가변 지연 회로의 지연 시간을 측정하는 단계, (d) 상기 제 1 코드 신호가 소정의 값으로 고정되면 제 2 제어 신호에 응답하여 소정의 퓨즈부의 퓨즈들을 절단하여 절단된 퓨즈들의 논리 값에 대응하는 m(m은 자연수) 비트의 제 2 코드 신호를 발생하는 단계 및 (e) 상기 제 2 코드 신호를 지연 제어 신호로서 출력하여 상기 가변 지연 회로의 지연 시간을 고정하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 지연 동기 루프는, 제 1 위상 검출기, 지연 라인, 지연 회로, 가변 지연 회로, 제 2 위상 검출기, 제어부, 퓨즈부, 선택기를 구비하는 것을 특징으로 한다.
제 1 위상 검출기는 기준 클럭 신호와 소정의 가변 지연 신호의 위상을 비교하고 그 차이를 오차 제어 신호로서 출력한다. 지연 라인은 상기 오차 제어 신호에 응답하여 상기 기준 클럭 신호를 수신하여 지연시킨 후 제 1 출력 클럭 신호로서 발생한다.
지연 회로는 상기 제 1 출력 클럭 신호를 수신하며, 상기 제 1 출력 클럭 신호가 상기 지연 라인으로부터 소정의 출력 버퍼까지 이동되는데 걸리는 시간과 동일한 시간을 지연시간으로 가진다. 가변 지연 회로는 상기 지연 회로의 출력 신호를 수신하여 일정 시간동안 지연시킨 후 상기 가변 지연 신호로서 출력한다.
제 2 위상 검출기는 기준 클럭 신호와 상기 제 1 출력 클럭 신호가 상기 출력 버퍼에 연결된 출력 패드를 통하여 출력되는 신호인 제 2 출력 클럭 신호의 위상을 비교하고 소정의 코드 제어 신호를 발생한다.
제어부는 제 1 제어 신호 및 상기 코드 제어 신호에 응답하여 m(m은 자연수) 비트의 제 1 코드 신호를 발생한다. 퓨즈부는 상기 제 1 코드 신호를 수신하고, 상기 제 1 코드 신호가 소정의 값으로 고정되면 제 2 제어 신호에 응답하여 내부에 구비되는 퓨즈들이 절단되고, 절단된 퓨즈들의 논리 값에 대응하는 m(m은 자연수) 비트의 제 2 코드 신호를 발생한다.
선택기는 상기 제 1 제어 신호에 응답하여 상기 제 1 코드 신호 또는 상기 제 2 코드 신호중 하나를 선택하여 선택된 것을 상기 가변 지연 회로의 지연 시간을 조절하는 지연 제어 신호로서 출력한다.
바람직하기로는, 상기 코드 제어 신호는 상기 기준 클럭 신호와 상기 제 2 출력 클럭 신호의 위상차에 따라 상기 제어부의 논리 코드를 제어하는 것을 특징으로 한다. 또한 상기 제어부는 레지스터를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 지연 동기 루프의 지연 시간 조절 방법은, 가변 지연 회로의 지연 시간을 조절하여 지연 동기 루프의 지연 시간을 조절하는 방법에 있어서,
(a) 기준 클럭 신호와 소정의 가변 지연 신호의 위상을 비교하고 그 차이를 오차 제어 신호로서 출력하는 단계, (b) 상기 오차 제어 신호에 응답하여 상기 기준 클럭 신호를 수신하여 지연시킨 후 제 1 출력 클럭 신호로서 발생하는 단계,(c) 상기 제 1 출력 클럭 신호를 수신하여 상기 제 1 출력 클럭 신호가 상기 지연 라인으로부터 소정의 출력 버퍼까지 이동되는데 걸리는 시간만큼 지연시켜 출력하는 단계, (d) 기준 클럭 신호와 상기 제 1 출력 클럭 신호가 상기 출력 버퍼에 연결된 출력 패드를 통하여 출력되는 신호인 제 2 출력 클럭 신호의 위상을 비교하고 소정의 코드 제어 신호를 발생하는 단계, (e) 제 1 제어 신호 및 상기 코드 제어 신호에 응답하여 m(m은 자연수) 비트의 제 1 코드 신호를 발생하는 단계, (f) 상기 제 1 코드 신호에 응답하여 상기 가변 지연 회로의 지연 시간을 조절하고 상기 가변 지연 회로의 지연 시간을 측정하는 단계, (g) 상기 제 1 코드 신호가 소정의 값으로 고정되면 제 2 제어 신호에 응답하여 소정의 퓨즈부의 퓨즈들을 절단하여 절단된 퓨즈들의 논리 값에 대응하는 m(m은 자연수) 비트의 제 2 코드 신호를 발생하는 단계, (h) 상기 제 2 코드 신호를 지연 제어 신호로서 출력하는 단계 및 (i) 상기 지연 제어 신호에 응답하여 상기 (c) 단계의 출력 신호를 일정 시간동안 지연시킨 후 상기 가변 지연 신호로서 출력하는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 지연 시간 조절 회로를 나타내는 블럭도이다.
도 1을 참조하면, 본 발명의 제 1 실시예에 따른 지연 시간 조절 회로(100)는 위상 검출기(110), 제어부(120), 퓨즈부(130) 및 선택기(140)를 구비한다.
위상 검출기(110)는 기준 클럭 신호(REFCK)와 출력 클럭 신호(OUTCK)의 위상을 비교하고 그 비교 결과에 따라 코드 제어 신호(CCS)를 발생한다. 여기서 출력 클럭 신호(OUTCK)는 가변 지연 회로(150)를 이용하여 기준 클럭 신호(REFCK)에 위상을 동기시키기 위한 소정의 클럭 신호이다. 또한 코드 제어 신호(CCS)는 기준 클럭 신호(REFCK)와 출력 클럭 신호(OUTCK)의 위상차에 따라 제어부(120)의 논리 코드를 제어한다.
제어부(120)는 제 1 제어 신호(CTRL1) 및 코드 제어 신호(CCS)에 응답하여 m 비트의 제 1 코드 신호(CODE1)를 발생한다. 제어부(120)는 레지스터를 구비하는데 레지스터는 코드 제어 신호(CCS)에 응답하여, 소정의 논리 코드를 저장하고 논리 코드를 제 1 코드 신호(CODE1)로서 발생한다. 제 1 제어 신호(CTRL1)는 제 1 제어 신호(CTRL1)의 인가시간 동안 제어부(120)를 동작시킨다.
퓨즈부(130)는 제 1 코드 신호(CODE1)를 수신하고, 제 1 코드 신호(CODE1)의 논리 코드가 소정의 값으로 고정되면 제 2 제어 신호(CTRL2)에 응답하여 내부에 구비되는 퓨즈들이 절단되고, 절단된 퓨즈들의 논리 값에 대응하는 m 비트의 제 2 코드 신호(CODE2)를 발생한다. 퓨즈부(130)의 퓨즈들은 전기 퓨즈들이다. 제 2 제어 신호(CTRL2)는 제 1 제어 신호(CTRL1)의 입력이 중단된 경우 퓨즈부(130)의 퓨즈들을 절단하는 신호이다.
선택기(140)는 제 1 제어 신호(CTRL1)에 응답하여 제 1 코드 신호(CODE1) 또는 제 2 코드 신호(CODE2)중 하나를 선택하여 선택된 것을 가변 지연 회로(150)의 지연 시간을 조절하는 지연 제어 신호(DCT)로서 가변 지연 회로(150)로 출력한다. 선택기(140)는 제 1 제어 신호(CTRL1)가 인가되는 동안은 제 1 코드 신호(CODE1)를 선택하고, 제 1 제어 신호(CTRL1)의 인가가 중단된 경우에는 제 2 코드 신호(CODE2)를 선택하여 지연 제어 신호(DCT)로서 발생한다. 선택기(140)는 멀티플렉서일 수 있다.
이하 도 1을 참조하여 본 발명의 제 1 실시예에 따른 지연 시간 조절 회로(100)의 동작이 상세히 설명된다.
위상 검출기(110)는 기준 클럭 신호(REFCK)와 출력 클럭 신호(OUTCK)의 위상차를 비교하고 그 비교 결과에 따라 코드 제어 신호(CCS)를 발생한다. 기준 클럭 신호(REFCK)와 위상이 비교되는 신호인 출력 클럭 신호(OUTCK)는 지연 시간 조절 회로(100) 가 장착되는 장치의 임의의 다른 신호로서 기준 클럭 신호(REFCK)에 동기시키기 위한 신호이다. 예를 들어, 지연 시간 조절 회로(100)가 지연 동기 루프에 장착된다면 출력 클럭 신호(OUTCK)로서 지연 동기 루프의 출력 신호가 사용될 수 있다. 위상 검출기(110)가 계속하여 기준 클럭 신호(REFCK)와 출력 클럭 신호(OUTCK)의 위상을 비교하여 그 차이가 줄어들 때까지 코드 제어 신호(CCS)를 발생한다.
코드 제어 신호(CCS)는 제어부(120)의 논리 코드를 증가 또는 감소시키는 신호이다. 제어부(120)는 레지스터를 구비하며, 코드 제어 신호(CCS)가 제어부(120)로 인가되면 코드 제어 신호(CCS)에 의해 제어부(120)의 논리 코드가 변화하고 논리 코드 값을 레지스터에 저장한 후 제 1 코드 신호(CODE1)로서 발생한다.
제 1 코드 신호(CODE1)는 퓨즈부(130)와 선택기(140)로 동시에 인가된다. 선택기(140)는 인가된 제 1 코드 신호(CODE1)와 후술하는 제 2 코드 신호(CODE2)중 하나를 선택하여 가변 지연 회로(150)로 인가하는데, 제 1 제어 신호(CTRL1)가 인가되는 동안은 제 1 코드 신호(CODE1)가 선택되어 지연 제어 신호(DCT)로서 가변 지연 회로(150)로 인가된다. 가변 지연 회로(150)는 제 1 코드 신호(CODE1)가 가지는 논리 코드에 의해 지연 시간을 조절한다.
좀더 설명하면, 제어부(120)로 입력되는 코드 제어 신호(CCS)가 제어부(120)의 논리 코드 값을 증가 또는 감소시키면 제 1 코드 신호(CODE1)의 논리 코드도 변화되며, 변화되는 제 1 코드 신호(CODE1)는 선택기(140)를 거쳐 지연 제어 신호(DCT)로서 가변 지연 회로(150)로 인가되고 가변 지연 회로(150)의 지연 시간이 조절된다.
기준 클럭 신호(REFCK)와 출력 클럭 신호(OUTCK)의 위상이 동일해지면 제어부(120)의 논리 코드 값은 코드 제어 신호(CCS)에 응답하여 동일 위상이 발생된 순간의 논리 코드 값을 기준으로 일정한 시간동안 증가와 감소를 반복한다. 이 때 제 1 제어 신호(CTRL1)의 인가가 정지되면 그 때의 논리 코드 값이 제 1 코드 신호(CODE1)로서 발생된다. 즉, 제 1 코드 신호(CODE1)의 논리 코드가 소정의 값으로 고정되면 제 2 제어 신호(CTRL2)에 응답하여 제 1 코드 신호(CODE1)의 논리 코드에 따라 퓨즈부(130)의 내부에 구비되는 퓨즈들이 절단되고 절단된 퓨즈들의 논리 값에 대응하는 제 2 코드 신호(CODE2)가 m 비트로 발생된다. 제 1 제어 신호(CTRL1)의 인가가 중지되어 있으므로 선택기(140)도 제 1 코드 신호(CODE1)대신 제 2 코드 신호(CODE2)를 선택하여 지연 제어 신호(DCT)로서 발생한다.
여기서 퓨즈부(130)의 퓨즈들은 전기 퓨즈들일 수 있다. 또한 선택기(140)는 멀티플렉서일 수 있다. 그러면 가변 지연 회로(150)는 제 2 코드 신호(CODE2)에 의해 지연 시간이 고정된다. 따라서 패키지 후 지연 시간을 제어부(120)의 레지스터를 이용하여 조절하고 조절된 지연 시간을 하드웨어적으로 고정할 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 지연 시간 조절 방법을 나타내는 플로우 차트이다.
도 2를 참조하면, 지연 시간 조절 회로의 지연 시간 조절 방법(200)은 기준 클럭 신호와 출력 클럭 신호의 위상을 비교하고 비교 결과에 따라 코드 제어 신호를 발생한다.(210 단계) 기준 클럭 신호와 위상이 비교되는 신호인 출력 클럭 신호는 지연 시간 조절 회로가 장착되는 장치의 임의의 다른 신호로서 기준 클럭 신호에 동기시키기 위한 신호이다. 예를 들어, 지연 시간 조절 회로가 지연 동기 루프에 장착된다면 출력 클럭 신호로서 지연 동기 루프의 출력 신호가 사용될 수 있다.
제 1 제어 신호 및 코드 제어 신호에 응답하여 m 비트의 제 1 코드 신호를 발생한다.(220 단계) 그리고 제 1 코드 신호에 응답하여 가변 지연 회로의 지연 시간을 조절하고 가변 지연 회로의 지연 시간을 측정한다.(230 단계) 코드 제어 신호가 증가 또는 감소되면 제 1 코드 신호의 논리 코드도 변화한다.
논리 코드가 변화하는 제 1 코드 신호가 소정의 논리 값으로 고정되는지를판단하고, 제 1 코드 신호의 논리 코드가 소정의 논리 값으로 고정되지 않는다면 제 1 코드 신호는 지연 시간 조절 회로가 구비하는 선택기를 통하여 가변지연 회로로 인가되어 가변 지연 회로의 지연 시간을 조절하고, 또한 계속해서 코드 제어 신호에 의해서 제 1 코드 신호의 논리코드가 변화된다. 그러나 기준 클럭 신호와 출력 클럭 신호의 위상이 동일하면 제 1 코드 신호의 논리 코드 값은 코드 제어 신호에 응답하여 동일 위상이 발생된 순간의 논리 코드 값을 기준으로 일정한 시간동안 증가와 감소를 반복한다. 이 때 제 1 제어 신호의 인가가 정지되면 그 때의 논리 코드 값이 제 1 코드 신호로서 발생된다. 즉, 제 1 코드 신호의 논리 코드가 소정의 값으로 고정되면 제 2 제어 신호에 응답하여 제 1 코드 신호의 논리 코드에 따라 퓨즈부의 내부에 구비되는 퓨즈들이 절단되고 절단된 퓨즈들의 논리 값에 대응하는 제 2 코드 신호가 m 비트로 발생된다.(240 단계) 제 2 코드 신호가 발생되면 제 2 코드 신호가 지연 제어 신호로서 가변 지연 회로로 출력된다. 그러면 가변 지연 회로는 제 2 코드 신호에 의해 지연 시간이 고정된다.(250 단계)
도 3은 다른 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 지연 동기 루프를 나타내는 블럭도이다.
도 3을 참조하면, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 지연 동기 루프(300)는, 제 1 위상 검출기(310), 지연 라인(320), 지연 회로(330), 가변 지연 회로(360), 제 2 위상 검출기(370), 제어부(380), 퓨즈부(390), 선택기(395)를 구비하는 것을 특징으로 한다.
제 1 위상 검출기(310)는 기준 클럭 신호(REFCK)와 소정의 가변 지연신호(VDS)의 위상을 비교하고 그 차이를 오차 제어 신호(DIFF)로서 출력한다. 지연 라인(320)은 오차 제어 신호(DIFF)에 응답하여 기준 클럭 신호(REFCK)를 수신하여 지연시킨 후 제 1 출력 클럭 신호(OUTCK1)로서 발생한다.
지연 회로(330)는 제 1 출력 클럭 신호(OUTCK1)를 수신하며, 제 1 출력 클럭 신호(OUTCK1)가 지연 라인(330)으로부터 소정의 출력 버퍼(340)까지 이동되는데 걸리는 시간과 동일한 시간을 지연시간으로 가진다. 가변 지연 회로(360)는 지연 회로(330)의 출력 신호를 수신하여 일정 시간동안 지연시킨 후 가변 지연 신호(VDS)로서 출력한다.
제 2 위상 검출기(370)는 기준 클럭 신호(REFCK)와 제 1 출력 클럭 신호(OUTCK1)가 출력 버퍼(340)에 연결된 출력 패드(350)를 통하여 출력되는 신호인 제 2 출력 클럭 신호((OUTCK2)의 위상을 비교하고 소정의 코드 제어 신호(CCS)를 발생한다. 여기서 코드 제어 신호(CCS)는 기준 클럭 신호(REFCK)와 제 2 출력 클럭 신호(OUTCK2)의 위상차에 따라 제어부(380)의 논리 코드를 제어한다.
제어부(380)는 제 1 제어 신호(CTRL1) 및 코드 제어 신호(CCS)에 응답하여 m(m은 자연수) 비트의 제 1 코드 신호(CODE1)를 발생한다. 제어부(380)는 레지스터를 구비하며 레지스터는 코드 제어 신호(CCS)에 응답하여, 소정의 논리 코드를 저장하고 상기 논리 코드를 제 1 코드 신호(CODE1)로서 발생한다.
제 1 제어 신호(CTRL1)는 제 1 제어 신호(CTRL1)의 인가시간 동안 제어부(380)를 동작시키는 신호이다.
퓨즈부(390)는 제 1 코드 신호(CODE1)를 수신하고, 제 1 코드 신호(CODE1)가소정의 값으로 고정되면 제 2 제어 신호(CTRL2)에 응답하여 내부에 구비되는 퓨즈들이 절단되고, 절단된 퓨즈들의 논리 값에 대응하는 m(m은 자연수) 비트의 제 2 코드 신호(CODE2)를 발생한다. 퓨즈부(390)의 퓨즈들은 전기 퓨즈들이며, 제 2 제어 신호(CTRL2)는 제 1 제어 신호(CTRL1)의 입력이 중단된 경우 퓨즈부(390)의 퓨즈들을 절단하는 신호이다.
선택기(395)는 제 1 제어 신호(CTRL1)에 응답하여 제 1 코드 신호(CODE1) 또는 제 2 코드 신호(CODE2)중 하나를 선택하여 선택된 것을 가변 지연 회로(360)의 지연 시간을 조절하는 지연 제어 신호(DCT)로서 출력한다.
선택기(395)는 제 1 제어 신호(CTRL1)가 인가되는 동안은 제 1 코드 신호(CODE1)를 선택하고, 제 1 제어 신호(CTRL1)의 인가가 중단된 경우에는 제 2 코드 신호(CODE2)를 선택하여 지연 제어 신호(DCT)로서 발생한다. 여기서 선택기(395)는 멀티플렉서일 수 있다.
지연 동기 루프(300)는 기준 클럭 신호(REFCK)를 수신하여 제 2 위상 검출기(370)로 전달하는 제 1 입력 버퍼(397) 및 제 2 출력 클럭 신호(OUTCK2)를 수신하여 제 2 위상 검출기(370)로 전달하는 제 2 입력 버퍼(398)를 더 구비할 수 있다.
제 1 및 제 2 입력 버퍼(397, 398)는 동일한 지연시간을 가지는 것을 특징으로 한다.
이하 도 3을 참조하여 본 발명의 제 1 실시예에 따른 지연 동기 루프(300)의 동작이 상세히 설명된다.
제 1 위상 검출기(310)는 기준 클럭 신호(REFCK)와 소정의 가변 지연 신호(VDS)의 위상을 비교하고 그 차이를 오차 제어 신호(DIFF)로서 출력한다. 지연 라인(320)은 오차 제어 신호(DIFF)에 응답하여 기준 클럭 신호(REFCK)를 수신하여 지연시킨 후 제 1 출력 클럭 신호(OUTCK1)로서 발생한다. 지연 회로(330)는 제 1 출력 클럭 신호(OUTCK1)를 수신하며, 제 1 출력 클럭 신호(OUTCK1)가 지연 라인(330)으로부터 소정의 출력 버퍼(340)까지 이동되는데 걸리는 시간과 동일한 시간을 지연시간으로 가진다. 가변 지연 회로(360)는 지연 회로(330)의 출력 신호를 수신하여 일정 시간동안 지연시킨 후 가변 지연 신호(VDS)로서 출력한다.
제 1 출력 클럭 신호(OUTCK1)는 출력 버퍼(340)로 보내져서 외부의 클럭 신호로서 사용된다. 또한 출력 버퍼(340)와 출력 패드(350)를 거쳐 외부로 출력되는 제 1 출력 클럭 신호(OUTCK1)는 기준 클럭 신호(REFCK)와 동기 되어야 한다. 그러나 데이터가 출력 될 경우에만 출력 버퍼(340)와 출력 패드(350)를 통하여 제 1 출력 신호(OUTCK1)가 발생되므로 지연 동기 루프(300)를 출력 패드(350)를 통하여 발생되는 제 1 출력 클럭 신호(OUTCK1)에 동기 시키기 어렵다.
또한 지연 동기 루프(300)에는 지연 라인(320)으로부터 출력 버퍼(340) 까지 제 1 출력 클럭 신호(OUTCK1)가 이동되는 지연 시간과 동일한 지연 시간을 가지는 지연 회로(330)가 존재하는데, 지연 라인(320)으로부터 출력 버퍼(340)까지의 길이가 길수록 지연 회로(330)의 지연 시간이 지연 라인(320)으로부터 출력 버퍼(340) 까지 제 1 출력 클럭 신호(OUTCK1)가 이동되는 지연 시간과 일치하기가 어렵다. 따라서 가변 지연 회로(360)를 이용하여 제 1 위상 검출기(310)로 인가되는 가변 지연 신호(VDS)가 출력 버퍼(340) 및 출력 패드(350)를 통하여 제 1 출력 클럭 신호(OUTCK1)가 발생된 신호인 제 2 출력 클럭 신호(OUTCK2)와 위상이 동기 될 수 있도록 하는 것이 본 발명의 목적이다.
제 2 위상 검출기(370)는 기준 클럭 신호(REFCK)와 제 2 출력 클럭 신호(OUTCK2)의 위상차를 비교하고 그 비교 결과에 따라 코드 제어 신호(CCS)를 발생한다. 기준 클럭 신호(REFCK)와 위상이 비교되는 신호인 제 2 출력 클럭 신호(OUTCK2)는 지연 동기 루프(300)의 지연 라인(320)의 제 1 출력 클럭 신호(OUTCK1)가 출력 버퍼(340)와 출력 패드(350)를 통과하여 발생되는 신호이다. 제 2 위상 검출기(370)는 계속하여 기준 클럭 신호(REFCK)와 제 2 출력 클럭 신호(OUTCK2)의 위상을 비교하여 그 차이가 줄어들 때까지 코드 제어 신호(CCS)를 발생한다.
코드 제어 신호(CCS)는 제어부(380)의 논리 코드를 증가 또는 감소시키는 신호이다. 제어부(380)는 레지스터를 구비하며, 제 1 제어 신호(CTRL1)에 응답하여 동작된다. 코드 제어 신호(CCS)가 제어부(380)로 인가되면 코드 제어 신호(CCS)에 의해 제어부(380)의 논리 코드가 변화하고 논리 코드 값을 레지스터에 저장한 후 제 1 코드 신호(CODE1)로서 발생한다.
제 1 코드 신호(CODE1)는 퓨즈부(390)와 선택기(395)로 동시에 인가된다. 선택기(390)는 인가된 제 1 코드 신호(CODE1)와 후술하는 제 2 코드 신호(CODE2)중 하나를 선택하여 가변 지연 회로(360)로 인가하는데, 제 1 제어 신호(CTRL1)가 인가되는 동안은 제 1 코드 신호(CODE1)가 선택되어 지연 제어 신호(DCT)로서 가변지연 회로(360)로 인가된다. 가변 지연 회로(360)는 제 1 코드 신호(CODE1)가 가지는 논리 코드에 의해 지연 시간을 조절한다.
좀더 설명하면, 제어부(380)로 입력되는 코드 제어 신호(CCS)가 제어부(380)의 논리 코드 값을 증가 또는 감소시키면 제 1 코드 신호(CODE1)의 논리 코드도 변화되며, 변화되는 제 1 코드 신호(CODE1)는 선택기(395)를 거쳐 지연 제어 신호(DCT)로서 가변 지연 회로(360)로 인가되고 가변 지연 회로(360)의 지연 시간이 조절된다.
기준 클럭 신호(REFCK)와 제 2 출력 클럭 신호(OUTCK2)의 위상이 동일해지면 제어부(380)의 논리 코드 값은 코드 제어 신호(CCS)에 응답하여 동일 위상이 발생된 순간의 논리 코드 값을 기준으로 일정한 시간동안 증가와 감소를 반복한다. 이 때 제 1 제어 신호(CTRL1)의 인가가 정지되면 그 때의 논리 코드 값이 제 1 코드 신호(CODE1)로서 발생된다. 즉, 제 1 코드 신호(CODE1)의 논리 코드가 소정의 값으로 고정되면 제 2 제어 신호(CTRL2)에 응답하여 제 1 코드 신호(CODE1)의 논리 코드에 따라 퓨즈부(390)의 내부에 구비되는 퓨즈들이 절단되고 절단된 퓨즈들의 논리 값에 대응하는 제 2 코드 신호(CODE2)가 m 비트로 발생된다. 제 1 제어 신호(CTRL1)의 인가가 중지되어 있으므로 선택기(395)도 제 1 코드 신호(CODE1)대신 제 2 코드 신호(CODE2)를 선택하여 지연 제어 신호(DCT)로서 발생한다.
여기서 퓨즈부(390)의 퓨즈들은 전기 퓨즈들일 수 있다. 또한 선택기(395)는 멀티플렉서일 수 있다. 그러면 가변 지연 회로(360)는 제 2 코드 신호(CODE2)에 의해 지연 시간이 고정된다. 따라서 패키지 후 지연 시간을 제어부(380)의 레지스터를 이용하여 조절하고 조절된 지연 시간을 하드웨어적으로 고정할 수 있다.
지연 동기 루프(300)는 기준 클럭 신호(REFCK)를 수신하여 제 2 위상 검출기(370)로 전달하는 제 1 입력 버퍼(397) 및 제 2 출력 클럭 신호(OUTCK2)를 수신하여 제 2 위상 검출기(370)로 전달하는 제 2 입력 버퍼(398)를 더 구비할 수 있다.
출력 패드(350)에서 발생되는 제 2 출력 클럭 신호(OUTCK2)는 출력 파형이 왜곡되어 발생되며 따라서 사용하기 어렵다. 왜곡된 출력 파형을 올바르게 함과 동시에 드라이빙 능력을 향상시키기 위해서 출력 패드(350) 쪽으로 제 2 입력 버퍼(398)를 더 구비하는 것이다. 따라서 기준 클럭 신호(REFCK) 쪽으로도 동일한 지연 시간을 가지는 제 1 입력 버퍼(397)를 달아주어야 한다.
도 4는 다른 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 지연 동기 루프의 지연 시간 조절 방법을 나타내는 플로우 차트이다.
도 4를 참조하면, 지연 동기 루프의 지연 시간 조절 방법(400)은 기준 클럭 신호와 소정의 가변 지연 신호의 위상을 비교하고 그 차이를 오차 제어 신호로서 출력한다.(410 단계) 상기 오차 제어 신호에 응답하여 상기 기준 클럭 신호를 수신하여 지연시킨 후 제 1 출력 클럭 신호로서 발생한다.(420 단계) 상기 제 1 출력 클럭 신호를 수신하여 상기 제 1 출력 클럭 신호가 소정의 출력 버퍼까지 이동되는데 걸리는 시간만큼 지연시켜 출력한다.(430 단계)
지연 동기 루프에는 제 1 출력 클럭 신호가 지연 라인으로부터 소정의 출력 버퍼까지 이동되는 지연 시간과 동일한 지연 시간을 가지는 지연 회로가 존재하는데, 지연 라인으로부터 출력 버퍼까지의 길이가 길수록 지연 회로의 지연 시간이 지연 라인으로부터 출력 버퍼까지 제 1 출력 클럭 신호가 이동되는 지연 시간과 일치하기가 어렵다. 따라서 가변 지연 회로를 이용하여 출력 버퍼 및 출력 패드를 통하여 제 1 출력 클럭 신호가 발생된 신호인 제 2 출력 클럭 신호와 가변 지연 신호이 위상이 동기 될 수 있도록 하는 것이 본 발명의 목적이다.
기준 클럭 신호와 제 2 출력 클럭 신호의 위상을 비교하고 비교 결과에 따라 코드 제어 신호를 발생한다.(440 단계) 기준 클럭 신호와 위상이 비교되는 신호인 제 2 출력 클럭 신호는 제 1 출력 클럭 신호가 출력 버퍼와 출력 패드를 통과하여 발생되는 신호이다.
제 1 제어 신호 및 코드 제어 신호에 응답하여 m 비트의 제 1 코드 신호를 발생한다.(450 단계) 그리고 제 1 코드 신호에 응답하여 가변 지연 회로의 지연 시간을 조절하고 가변 지연 회로의 지연 시간을 측정한다.(460 단계) 코드 제어 신호가 증가 또는 감소되면 제 1 코드 신호의 논리 코드도 변화한다.
논리 코드가 변화하는 제 1 코드 신호가 소정의 논리 값으로 고정되는지를 판단하고, 제 1 코드 신호의 논리 코드가 소정의 논리 값으로 고정되지 않는다면 제 1 코드 신호는 지연 동기 루프가 구비하는 선택기를 통하여 가변지연 회로로 인가되어 가변 지연 회로의 지연 시간을 조절하고, 또한 계속해서 코드 제어 신호에 의해서 제 1 코드 신호의 논리코드가 변화된다. 그러나 기준 클럭 신호와 제 2 출력 클럭 신호의 위상이 동일하면 제 1 코드 신호의 논리 코드 값은 코드 제어 신호에 응답하여 동일 위상이 발생된 순간의 논리 코드 값을 기준으로 일정한 시간동안증가와 감소를 반복한다. 이 때 제 1 제어 신호의 인가가 정지되면 그 때의 논리 코드 값이 제 1 코드 신호로서 발생된다. 즉, 제 1 코드 신호의 논리 코드가 소정의 값으로 고정되면 제 2 제어 신호에 응답하여 제 1 코드 신호의 논리 코드에 따라 퓨즈부의 내부에 구비되는 퓨즈들이 절단되고 절단된 퓨즈들의 논리 값에 대응하는 제 2 코드 신호가 m 비트로 발생된다.(470 단계) 제 2 코드 신호가 발생되면 제 2 코드 신호가 지연 제어 신호로서 가변 지연 회로로 출력된다.(480 단계) 그러면 가변 지연 회로는 지연 제어 신호에 응답하여 제 430 단계의 출력 신호를 일정시간 동안 지연시킨 후 상기 가변 지연 신호로서 출력한다.(490 단계)
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 지연 시간 조절 회로 및 지연 시간 조절 방법과 지연 동기 루프 및 지연 동기 루프의 지연 시간 조절 방법은 패키지가 완성된 반도체 메모리 장치에 있어서 추가 작업 없이 지연 시간을 조절할 수 있므며 또한 각각의 칩마다 지연 시간을 조절할 수 있는 장점이 있다.

Claims (32)

  1. 가변 지연 회로의 지연 시간을 조절하는 지연 시간 조절 회로에 있어서,
    기준 클럭 신호와 소정의 출력 클럭 신호의 위상을 비교하고 소정의 코드 제어 신호를 발생하는 위상 검출기 ;
    제 1 제어 신호 및 상기 코드 제어 신호에 응답하여 m(m은 자연수) 비트의 제 1 코드 신호를 발생하는 제어부 ;
    상기 제 1 코드 신호를 수신하고, 상기 제 1 코드 신호가 소정의 값으로 고정되면 제 2 제어 신호에 응답하여 내부에 구비되는 퓨즈들이 절단되고, 절단된 퓨즈들의 논리 값에 대응하는 m(m은 자연수) 비트의 제 2 코드 신호를 발생하는 퓨즈부 ; 및
    상기 제 1 제어 신호에 응답하여 상기 제 1 코드 신호 또는 상기 제 2 코드 신호중 하나를 선택하여 선택된 것을 상기 가변 지연 회로의 지연 시간을 조절하는 지연 제어 신호로서 출력하는 선택기를 구비하는 것을 특징으로 하는 지연 시간 조절 회로.
  2. 제 1항에 있어서, 상기 출력 클럭 신호는,
    상기 가변 지연 회로를 이용하여 상기 기준 클럭 신호에 위상을 동기시키기 위한 소정의 클럭 신호인 것을 특징으로 하는 지연 시간 조절 회로.
  3. 제 1항에 있어서, 상기 코드 제어 신호는,
    상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상차에 따라 상기 제어부의 논리 코드를 제어하는 것을 특징으로 하는 지연 시간 조절 회로.
  4. 제 1항에 있어서, 상기 제어부는,
    레지스터를 구비하는 것을 특징으로 하는 지연 시간 조절 회로.
  5. 제 4항에 있어서, 상기 레지스터는,
    상기 코드 제어 신호에 응답하여, 소정의 논리 코드를 저장하고 상기 논리 코드를 상기 제 1 코드 신호로서 발생하는 것을 특징으로 하는 지연 시간 조절 회로.
  6. 제 1항에 있어서, 상기 제 1 제어 신호는,
    상기 제 1 제어 신호의 인가시간 동안 상기 제어부를 동작시키는 신호인 것을 특징으로 하는 지연 시간 조절 회로.
  7. 제 1항에 있어서, 상기 퓨즈부의 퓨즈들은,
    전기 퓨즈들인 것을 특징으로 하는 지연 시간 조절 회로.
  8. 제 1항에 있어서, 상기 제 2 제어 신호는,
    상기 제 1 제어 신호의 입력이 중단된 경우 상기 퓨즈부의 퓨즈들을 절단하는 신호인 것을 특징으로 하는 지연 시간 조절 회로.
  9. 제 1 항에 있어서, 상기 선택기는,
    상기 제 1 제어 신호가 인가되는 동안은 상기 제 1 코드 신호를 선택하고, 상기 제 1 제 어 신호의 인가가 중단된 경우에는 상기 제 2 코드 신호를 선택하여 상기 지연 제어 신호로서 발생하는 것을 특징으로 하는 지연 시간 조절 회로.
  10. 제 1항에 있어서, 상기 선택기는,
    멀티플렉서인 것을 특징으로 하는 지연 시간 조절 회로.
  11. 가변 지연 회로의 지연 시간을 조절하는 지연 시간 조절 회로의 지연 시간 조절 방법에 있어서,
    (a) 기준 클럭 신호와 소정의 출력 클럭 신호의 위상을 비교하고 비교 결과에 따라 코드 제어 신호를 발생하는 단계 ;
    (b) 제 1 제어 신호 및 상기 코드 제어 신호에 응답하여 m(m은 자연수) 비트의 제 1 코드 신호를 발생하는 단계 ;
    (c) 상기 제 1 코드 신호에 응답하여 상기 가변 지연 회로의 지연 시간을 조절하고 상기 가변 지연 회로의 지연 시간을 측정하는 단계 ;
    (d) 상기 제 1 코드 신호가 소정의 값으로 고정되면 제 2 제어 신호에 응답하여 소정의 퓨즈부의 퓨즈들을 절단하여 절단된 퓨즈들의 논리 값에 대응하는 m(m은 자연수) 비트의 제 2 코드 신호를 발생하는 단계 ; 및
    (e) 상기 제 2 코드 신호를 지연 제어 신호로서 출력하여 상기 가변 지연 회로의 지연 시간을 고정하는 단계를 구비하는 것을 특징으로 하는 지연 시간 조절 방법.
  12. 제 11항에 있어서, 상기 출력 클럭 신호는,
    상기 가변 지연 회로를 이용하여 상기 기준 클럭 신호에 위상을 동기시키기 위한 소정의 클럭 신호인 것을 특징으로 하는 지연 시간 조절 방법.
  13. 제 11항에 있어서, 상기 코드 제어 신호는,
    상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상차에 따라 상기 제 1 코드 신호의 논리 코드를 제어하는 것을 특징으로 하는 지연 시간 조절 방법.
  14. 제 11항에 있어서, 상기 제 1 제어 신호는,
    상기 제 1 제어 신호의 인가시간 동안 상기 제 1 코드 신호를 발생시키는 신호인 것을 특징으로 하는 지연 시간 조절 방법.
  15. 제 11항에 있어서, 상기 퓨즈부의 퓨즈들은,
    전기 퓨즈들인 것을 특징으로 하는 지연 시간 조절 방법.
  16. 제 11항에 있어서, 상기 제 2 제어 신호는,
    상기 제 1 제어 신호의 입력이 중단된 경우 상기 퓨즈부의 퓨즈들을 절단하는 신호인 것을 특징으로 하는 지연 시간 조절 방법.
  17. 기준 클럭 신호와 소정의 가변 지연 신호의 위상을 비교하고 그 차이를 오차 제어 신호로서 출력하는 제 1 위상 검출기 ;
    상기 오차 제어 신호에 응답하여 상기 기준 클럭 신호를 수신하여 지연시킨 후 제 1 출력 클럭 신호로서 발생하는 지연 라인 ;
    상기 제 1 출력 클럭 신호를 수신하며, 상기 제 1 출력 클럭 신호가 상기 지연 라인으로부터 소정의 출력 버퍼까지 이동되는데 걸리는 시간과 동일한 시간을 지연시간으로 가지는 지연 회로 ;
    상기 지연 회로의 출력 신호를 수신하여 일정 시간동안 지연시킨 후 상기 가변 지연 신호로서 출력하는 가변 지연 회로 ;
    기준 클럭 신호와 상기 제 1 출력 클럭 신호가 상기 출력 버퍼에 연결된 출력 패드를 통하여 출력되는 신호인 제 2 출력 클럭 신호의 위상을 비교하고 소정의 코드 제어 신호를 발생하는 제 2 위상 검출기 ;
    제 1 제어 신호 및 상기 코드 제어 신호에 응답하여 m(m은 자연수) 비트의 제 1 코드 신호를 발생하는 제어부 ;
    상기 제 1 코드 신호를 수신하고, 상기 제 1 코드 신호가 소정의 값으로 고정되면 제 2 제어 신호에 응답하여 내부에 구비되는 퓨즈들이 절단되고, 절단된 퓨즈들의 논리 값에 대응하는 m(m은 자연수) 비트의 제 2 코드 신호를 발생하는 퓨즈부 ;
    상기 제 1 제어 신호에 응답하여 상기 제 1 코드 신호 또는 상기 제 2 코드 신호중 하나를 선택하여 선택된 것을 상기 가변 지연 회로의 지연 시간을 조절하는 지연 제어 신호로서 출력하는 선택기를 구비하는 것을 특징으로 하는 지연 동기 루프.
  18. 제 17에 있어서, 상기 코드 제어 신호는,
    상기 기준 클럭 신호와 상기 제 2 출력 클럭 신호의 위상차에 따라 상기 제어부의 논리 코드를 제어하는 것을 특징으로 하는 지연 동기 루프.
  19. 제 17항에 있어서, 상기 제어부는,
    레지스터를 구비하는 것을 특징으로 하는 지연 동기 루프.
  20. 제 19항에 있어서, 상기 레지스터는,
    상기 코드 제어 신호에 응답하여, 소정의 논리 코드를 저장하고 상기 논리 코드를 상기 제 1 코드 신호로서 발생하는 것을 특징으로 하는 지연 동기 루프.
  21. 제 17항에 있어서, 상기 제 1 제어 신호는,
    상기 제 1 제어 신호의 인가시간 동안 상기 제어부를 동작시키는 신호인 것을 특징으로 하는 지연 동기 루프.
  22. 제 17항에 있어서, 상기 퓨즈부의 퓨즈들은,
    전기 퓨즈들인 것을 특징으로 하는 지연 동기 루프.
  23. 제 17항에 있어서, 상기 제 2 제어 신호는,
    상기 제 1 제어 신호의 입력이 중단된 경우 상기 퓨즈부의 퓨즈들을 절단하는 신호인 것을 특징으로 하는 지연 동기 루프.
  24. 제 17 항에 있어서, 상기 선택기는,
    상기 제 1 제어 신호가 인가되는 동안은 상기 제 1 코드 신호를 선택하고, 상기 제 1 제 어 신호의 인가가 중단된 경우에는 상기 제 2 코드 신호를 선택하여 상기 지연 제어 신호로서 발생하는 것을 특징으로 하는 지연 동기 루프.
  25. 제 17항에 있어서, 상기 선택기는,
    멀티플렉서인 것을 특징으로 하는 지연 동기 루프.
  26. 제 17항에 있어서,
    상기 기준 클럭 신호를 수신하여 상기 제 2 위상 검출기로 전달하는 제 1 입력 버퍼 ; 및
    상기 제 2 출력 클럭 신호를 수신하여 상기 제 2 위상 검출기로 전달하는 제 2 입력 버퍼를 더 구비하는 것을 특징으로 하는 지연 동기 루프.
  27. 제 26항에 있어서, 상기 제 1 및 제 2 입력 버퍼는,
    동일한 지연 시간을 가지는 것을 특징으로 하는 지연 동기 루프.
  28. 가변 지연 회로의 지연 시간을 조절하여 지연 동기 루프의 지연 시간을 조절하는 방법에 있어서,
    (a) 기준 클럭 신호와 소정의 가변 지연 신호의 위상을 비교하고 그 차이를 오차 제어 신호로서 출력하는 단계 ;
    (b) 상기 오차 제어 신호에 응답하여 상기 기준 클럭 신호를 수신하여 지연시킨 후 제 1 출력 클럭 신호로서 발생하는 단계 ;
    (c) 상기 제 1 출력 클럭 신호를 수신하여 상기 제 1 출력 클럭 신호가 소정의 출력 버퍼까지 이동되는데 걸리는 시간만큼 지연시켜 출력하는 단계 ;
    (d) 기준 클럭 신호와 상기 제 1 출력 클럭 신호가 상기 출력 버퍼에 연결된 출력 패드를 통하여 출력되는 신호인 제 2 출력 클럭 신호의 위상을 비교하고 소정의 코드 제어 신호를 발생하는 단계 ;
    (e) 제 1 제어 신호 및 상기 코드 제어 신호에 응답하여 m(m은 자연수) 비트의 제 1 코드 신호를 발생하는 단계 ;
    (f) 상기 제 1 코드 신호에 응답하여 상기 가변 지연 회로의 지연 시간을 조절하고 상기 가변 지연 회로의 지연 시간을 측정하는 단계 ;
    (g) 상기 제 1 코드 신호가 소정의 값으로 고정되면 제 2 제어 신호에 응답하여 소정의 퓨즈부의 퓨즈들을 절단하여 절단된 퓨즈들의 논리 값에 대응하는 m(m은 자연수) 비트의 제 2 코드 신호를 발생하는 단계 ;
    (h) 상기 제 2 코드 신호를 지연 제어 신호로서 출력하는 단계 ;
    (i) 상기 지연 제어 신호에 응답하여 상기 (c) 단계의 출력 신호를 일정 시간동안 지연시킨 후 상기 가변 지연 신호로서 출력하는 단계를 구비하는 것을 특징으로 하는 지연 동기 루프의 지연 시간 조절 방법.
  29. 제 28항에 있어서, 상기 코드 제어 신호는,
    상기 기준 클럭 신호와 상기 제 2 출력 클럭 신호의 위상차에 따라 상기 제 1 코드 신호의 논리 코드를 제어하는 것을 특징으로 하는 지연 동기 루프의 지연 시간 조절 방법.
  30. 제 28항에 있어서, 상기 제 1 제어 신호는,
    상기 제 1 제어 신호의 인가시간 동안 상기 제 1 코드 신호를 발생시키는 신호인 것을 특징으로 하는 지연 동기 루프의 지연 시간 조절 방법.
  31. 제 28항에 있어서, 상기 퓨즈부의 퓨즈들은,
    전기 퓨즈들인 것을 특징으로 하는 지연 동기 루프의 지연 시간 조절 방법.
  32. 제 28항에 있어서, 상기 제 2 제어 신호는,
    상기 제 1 제어 신호의 입력이 중단된 경우 상기 퓨즈부의 퓨즈들을 절단하는 신호인 것을 특징으로 하는 지연 동기 루프의 지연 시간 조절 방법.
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