KR20140029584A - 반도체 장치 - Google Patents

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KR20140029584A KR1020120094357A KR20120094357A KR20140029584A KR 20140029584 A KR20140029584 A KR 20140029584A KR 1020120094357 A KR1020120094357 A KR 1020120094357A KR 20120094357 A KR20120094357 A KR 20120094357A KR 20140029584 A KR20140029584 A KR 20140029584A
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Abstract

본 발명은 패키지 레벨에서 스스로 클록 관련 스펙을 조절할 수 있는 지연고정루프 회로에 관한 발명이며, 지연고정을 위해 내부클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하는 지연량만큼 내부클록을 지연시켜 지연고정클록으로서 출력하는 지연고정루프부와, 내부회로에 의한 내부클록의 전달 지연량을 지연고정클록에 반영하여 피드백 클록으로서 출력하되, 지연복제 조절신호에 응답하여 전달 지연량의 크기를 조절하는 지연복제 모델링부, 및 피드백 클록과 지연고정클록의 위상을 비교하고, 비교결과에 응답하여 지연복제 조절신호의 값을 설정하기 위한 지연복제 조절신호 생성부를 구비하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 반도체 장치의 지연고정루프 회로에 관한 발명이며, 더 자세히는 패키지 레벨에서 스스로 클록 관련 스펙을 조절할 수 있는 지연고정루프 회로를 제공한다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부 클록에 동기된 내부클록를 이용하여 외부 장치들과 데이터의 전송을 수행한다.
이는 메모리와 메모리 컨트롤러간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 인가되는 메모리로 외부 클록과 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하기 때문이다.
이때, 메모리에서 출력되는 데이터는 내부클록에 동기되어 출력되는데, 내부클록은 처음에 메모리로 인가될 때에는 외부 클록과 동기된 상태로 인가되지만, 메모리 내의 각 구성요소들을 거치면서 지연되어 메모리 외부로 출력될 때에는 외부 클록과 동기되지 않은 상태로 출력된다.
따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부클록이 메모리 컨트롤러에서 인가되는 외부 클록의 에지(Edge), 혹은 중심(center)에 정확하게 위치시키기 위해 데이터가 버스에 실리는 시간을 내부클록에 역보상하여 내부클록과 외부 클록이 동기되도록 해야한다.
이러한 역활을 수행하는 클록 동기회로로는 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프(DLL)회로가 있다.
이 중 외부 클록의 주파수와 내부클록의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 주로 위상고정루프(PLL)를 사용한다. 하지만, 외부 클록의 주파수와 내부클록의 주파수가 동일한 경우에는 위상고정루프(PLL)에 비해 잡음에 큰 영향을 받지 않고 상대적으로 작은 면적에서 구현 가능한 지연고정루프(DLL)회로를 주로 사용한다.
즉, 반도체 메모리 소자의 경우는 사용되는 주파수가 동일하므로 클록 동기회로로서 주로 지연고정루프(DLL)회로를 사용한다.
도 1은 일반적인 반도체 장치의 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 일반적인 반도체 장치의 지연고정루프(DLL)회로는, 외부 클록(EXT_CLK)을 버퍼링하여 내부클록(IN_CLK)을 생성하기 위한 클록 입력 버퍼링부(10)와, 내부클록(IN_CLK)과 피드백 클록(FB_CLK)의 위상을 비교하고, 비교결과에 대응하여 위상검출신호(LOCK_DET)를 생성하기 위한 위상비교부(20)와, 위상검출신호(LOCK_DET)에 응답하여 변동하는 지연량만큼 내부클록(IN_CLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하는 가변지연부(30)와, 내부회로에 의한 내부클록(IN_CLK)의 지연경로를 모델링한 지연량만큼 지연고정클록(DLLCLK)을 지연시켜 피드백 클록(FBCLK)으로서 출력하기 위한 지연복제모델부(40), 및 지연고정클록(DLLCLK)을 버퍼링하여 데이터 스트로브 신호(DQS)로서 출력하는 클록 출력 버퍼링부(50)를 구비한다.
한편, 외부 클록(EXT_CLK)과 데이터 스트로브 신호(DQS)간의 시간차이를 나타내는 파리미터로서 'tDQSCK'라는 파라미터가 존재하며, 전술한 지연고정루프(DLL)회로의 가장 기본적인 동작목적은 상기의 'tDQSCK'라는 파라미터의 값을 가능한 '0'에 가깝게 만들어서 반도체 장치에서 출력되는 데이터와 외부 클록(EXT_CLK)을 동기화 시키는 것이라고 볼 수 있다.
상기와 같은 'tDQSCK'의 값을 가능한 '0'에 가깝게 만들기 위해서 무엇 보다 중요한 요소는 '지연복제모델부(40)에서 모델링되는 지연량이 얼마만큼 실제에 가깝게 모델링될 수 있는가'일 것이다. 즉, 지연복제모델부(40)에서 모델링되는 지연량은 그 크기가 매우 큰 편에 속하며, 그로 인해 지연고정루프(DLL)회로의 결과에 가장 큰 영향을 미치는 요소이기 때문에, 'tDQSCK'의 값을 가능한 '0'에 가깝게 만들기 위해서는 지연복제모델부(40)에서 모델링되는 내부회로에 의해 내부클록(IN_CLK)의 지연경로에 해당하는 지연량의 크기와 실제 내부회로에 의해 내부클록(IN_CLK)이 지연되는 지연량의 크기가 가능한 차이가 존재하지 않도록 되어야 한다.
하지만, 지연복제모델부(40)는 어디까지나 내부회로에 의한 내부클록(IN_CLK)의 지연경로에 해당하는 지연량을 모델링할 수 있을 뿐이므로 실제 동작 중에 내부회로에 의한 내부클록(IN_CLK)의 지연경로에 해당하는 지연량의 크기와 차이가 존재하는 것을 없애는 것은 불가능하다. 특히, 설계하는 과정에서 지연복제모델부(40)의 지연량을 한 번 결정하게 되면, 이를 양산하는 수많은 반도체 장치에 동시에 적용하게 되는데, 설계하는 과정에서 아무리 정확하게 지연복제모델부(40)의 지연량을 결정하였다고 하여도 양산과정에서는 발생하는 여러 가지 주변 영향들로 인해 각각의 반도체 장치에 적용되는 지연복제모델부(40)의 지연량은 차이가 존재할 수밖에 없다.
이와 같은 문제점을 해결하기 위해 기존에는 지연복제모델부(40) 내부에 그 지연량을 조절할 수 있는 퓨즈 옵션 등을 포함시킨 뒤에, 양산된 반도체 장치에 테스트 동작을 수행하는 과정에서 각각의 반도체 장치마다 'tDQSCK'테스트를 통해 지연복제모델부(40) 내부의 퓨즈 옵션을 조절하여 지연복제모델부(40)의 지연량을 조절하는 방법을 사용하였다.
하지만, 기존과 같은 방법에서는 테스트 수행에 따른 시간이 너무 많이 소요된다는 문제점이 존재한다. 즉, 기존과 같은 방법에서는 각각의 반도체 장치마다 'tDQSCK'의 값을 검출한 뒤, 이를 토대로 각각의 반도체 장치에 포함된 지연복제모델부(40) 내부의 퓨즈 옵션을 조절해주는 방법을 사용해야 하므로 테스트 수행에 따른 시간이 많이 걸릴 수밖에 없다는 문제점이 존재한다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 패키지 레벨에서 스스로 클록 관련 스펙을 조절할 수 있는 지연고정루프 회로를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 지연고정을 위해 내부클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하는 지연량만큼 내부클록을 지연시켜 지연고정클록으로서 출력하는 지연고정루프; 내부회로에 의한 상기 내부클록의 전달 지연량을 상기 지연고정클록에 반영하여 상기 피드백 클록으로서 출력하되, 지연복제 조절신호에 응답하여 상기 전달 지연량의 크기를 조절하는 지연복제 모델링부; 및 상기 피드백 클록과 상기 지연고정클록의 위상을 비교하고, 비교결과에 응답하여 상기 지연복제 조절신호의 값을 설정하기 위한 지연복제 조절신호 생성부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 지연고정을 위해 내부클록과 피드백 클록의 위상차에 대응하는 지연량만큼 내부클록을 지연시켜 지연고정클록으로서 출력하는 지연고정루프부; 내부회로에 의한 상기 내부클록의 전달 지연량을 상기 지연고정클록에 반영하여 상기 피드백 클록으로서 출력하되, 상기 피드백 클록과 상기 지연고정클록을 병렬 입력받아 두 클록의 위상차에 대응하는 지연량만큼 상기 전달 지연량의 크기를 조절하는 지연복제 모델링부; 및 상기 지연복제 모델링부로 병렬 입력되는 상기 피드백 클록과 상기 지연고정클록을 재생 중계하기 위한 리피터부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 지연고정을 위해 내부클록과 피드백 클록의 위상차에 대응하는 지연량만큼 내부클록을 지연시켜 지연고정클록으로서 출력하는 지연고정루프부; 내부회로에 의한 상기 내부클록의 전달 지연량을 상기 지연고정클록에 반영하여 상기 피드백 클록으로서 출력하되, 상기 피드백 클록과 상기 지연고정클록을 병렬 입력받아 두 클록의 위상차에 대응하는 지연량만큼 상기 전달 지연량의 크기를 조절하는 지연복제 모델링부; 및 상기 지연복제 조절 인에이블 신호에 응답하여 상기 피드백 클록과 상기 지연고정클록이 상기 지연복제 모델링부로 병렬 입력되는 것을 온/오프 제어하는 클록 전달 제어부를 구비하는 반도체 장치를 제공한다.
전술한 본 발명은 지연고정클록(DLLCLK)과 피드백 클록(FB_CLK) 간에 위상 차이를 감지하여 지연복제모델링 회로의 지연량을 조절하는 동작이 지연고정루프(DLL)회로 내부에서 수행될 수 있도록 함으로써, 지연고정루프(DLL)회로가 스스로 클록 관련 스펙을 조절하는 효과가 있다.
이로 인해, 반도체 장치가 패키지된 이후에도 반도체 장치 내부에서 스스로 클록 관련 스펙을 조절하는 것이 가능하므로, 테스트에 필요한 시간을 최소한으로 유지하는 효과가 있다.
도 1은 일반적인 반도체 장치의 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 2는 본 발명의 실시예에 따른 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 지연고정루프(DLL)회로의 구성요소 중 지연복제 조절신호 생성부 및 변동 지연복제 모델링부를 상세히 도시한 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 실시예에 따른 지연고정루프(DLL)회로는, 지연고정을 위해 내부클록(IN_CLK)과 피드백 클록(FB_CLK)의 위상을 비교하고, 비교결과에 대응하는 지연량만큼 내부클록(IN_CLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하는 지연고정루프부(200)와, 내부회로에 의한 내부클록(IN_CLK)의 전달 지연량(tVREF + tFREF)을 지연고정클록(DLLCLK)에 반영하여 피드백 클록(FB_CLK)으로서 출력하되, 지연복제 조절신호(VA_REPLICA)에 응답하여 전달 지연량(tVREF + tFREF)의 크기를 조절하는 지연복제 모델링부(220), 및 피드백 클록(FB_CLK)과 지연고정클록(DLLCLK)의 위상을 비교하고, 비교결과에 응답하여 지연복제 조절신호(VA_REPLICA)의 값을 설정하기 위한 지연복제 조절신호 생성부(240)를 구비한다.
여기서, 지연복제 모델링부(220)는, 지연고정클록(DLLCLK)을 지연복제 조절신호(VA_REPLICA)에 따라 변동하는 제1 지연량(tVREF)만큼 지연시켜 프리 피드백 클록(PFB_CLK)으로서 출력하는 변동 지연복제 모델링부(222), 및 프리 피드백 클록(PFB_CLK)을 고정된 제2 지연량(tFREF)만큼 지연시켜 피드백 클록(FB_CLK)으로서 출력하는 고정 지연복제 모델링부(224)를 구비한다. 즉, 변동 지연복제 모델링부(222)가 갖는 제1 지연량(tVREF)은 지연복제 조절신호(VA_REPLICA)의 값에 따라 그 크기가 조절될 수 있고, 고정 지연복제 모델링부(224)가 갖는 제2 지연량(tFREF)은 설계당시에 그 값이 결정되면 이후에는 변동하는 것이 불가능하다.
그리고, 지연고정루프부(200)는, 외부 클록(EXT_CLK)을 버퍼링하여 내부클록(IN_CLK)으로서 출력하는 입력 버퍼링부(201)와, 내부클록(IN_CLK)과 피드백 클록(FB_CLK)의 위상을 비교하기 위한 위상 비교부(202)와, 내부클록(IN_CLK)을 입력받아 위상 비교부(202)의 출력신호(LOCK_DET)에 응답하여 변동하는 지연량(tVADLY)만큼 지연시켜 지연고정클록(DLLCLK)으로서 출력하는 가변지연부(203), 및 지연고정클록(DLLCLK)을 버퍼링하여 데이터 스트로브 신호(DQS)로서 외부에 출력하기 위한 출력 버퍼링부(205)를 구비한다.
그리고, 본 발명의 실시예에 따른 지연고정루프(DLL)회로에는, 지연고정루프부(200)에 포함된 출력 버퍼링부(205)와 동일한 사이즈를 가지며, 지연고정클록(DLLCLK)을 버퍼링하여 지연복제 조절신호 생성부(240)로 전달하기 위한 전달 버퍼링부(270)를 더 구비한다. 여기서, 전달 버퍼링부(270)는 지연고정클록(DLLCLK)이 출력 버퍼링부(205)를 통해 버퍼링되어 외부로 출력되는 데이터 스트로브 신호(DQS)와 완전히 동일한 클록(BTE_DLLCLK)이 지연복제 조절신호 생성부(240)로 전달되도록 하기 위해 존재하는 구성요소이다. 즉, 전달 버퍼링부(270)는 출력 버퍼링부(205)를 그대로 모델링한 더미 구성요소라고 볼 수 있다.
또한, 본 발명의 실시예에 따른 지연고정루프(DLL)회로에는 다음과 같은 클록 전달 제어부들(250A, 260A) 또는 리피터들(250B, 260B) 중 적어도 어느 하나의 구성요소들을 선택적으로 더 포함한다.
먼저, 본 발명의 실시예에 따른 지연고정루프(DLL)회로에 클록 전달 제어부들(250A, 260A)이 더 포함되는 구성을 살펴보면, 지연복제 모델링부(220)와 지연복제 조절신호 생성부(240) 사이에 구비되고, 지연복제 조절 인에이블 신호(EN_VA_REPLICA)에 응답하여 피드백 클록(FB_CLK)의 전달을 온/오프 제어하기 위한 제1 클록 전달 제어부(250A), 및 지연고정루프부(200)와 지연복제 조절신호 생성부(240) 사이에 구비되고, 지연복제 조절 인에이블 신호(EN_VA_REPLICA)에 응답하여 지연고정클록(DLLCLK)의 전달을 온/오프 제어하기 위한 제2 클록 전달 제어부(260A)를 더 구비한다. 즉, 클록 전달 제어부들(250A, 260A)은 지연복제 조절 인에이블 신호(EN_VA_REPLICA)에 응답하여 지연복제 조절신호 생성부(240)로 어떠한 클록(TE_DLLCLK, TE_FB_CLK)도 입력되지 않도록 하기 위한 구성요소이다. 따라서, 클록 조절 인에이블 신호(EN_VA_REPLICA)가 비활성화되는 구간에서는 지연복제 조절신호 생성부(240)가 존재하지 않는 것과 같은 상태가 되도록 할 수 있다.
물론, 지연복제 조절신호 생성부(240)도 지연복제 조절 인에이블 신호(EN_VA_REPLICA)의 활성화여부에 따라 그 동작이 온/오프 제어되어, 지연복제 조절 인에이블 신호(EN_VA_REPLICA)가 비활성화되는 구간에서는 아무런 동작도 수행하지 않기 때문에 클록 전달 제어부들(250A, 260A)이 존재하지 않더라도 전체적인 동작에 큰 영향을 미치지는 않는다. 즉, 클록 전달 제어부들(250A, 260A)은 본 발명의 필수적인 구성요소는 아니다. 하지만, 어떠한 클록이든 전달되는 과정에서 소모되는 전류가 있기 마련이므로 클록 전달 제어부들(250A, 260A)이 존재할 때 소모되는 전류가 좀 더 줄어드는 효과를 기대할 수 있다.
참고로, 도면에서는 지연고정클록(DLLCLK)이 제2 클록 전달 제어부(260A)를 거쳐서 전달 버퍼링부(270)로 전달(TE_DLLCLK)하고, 전달 버퍼링부(270)는 이(TE_DLLCLK)를 버퍼링하여 지연복제 조절신호 생성부(240)로 전달(BTE_DLLCLK)하는 것을 알 수 있는데, 이와 같은 신호 전달순서는 클록 전달 제어부들(250A, 260A)이 본 발명의 구성요소에 포함되는 경우에서는 꼭 지켜져야 한다.
그리고, 본 발명의 실시예에 따른 지연고정루프(DLL)회로에 리피터들(250AB, 260B)이 더 포함되는 구성을 살펴보면, 지연복제 모델링부(220)와 지연복제 조절신호 생성부(240) 사이에 구비되어 피드백 클록(FB_CLK)의 전달을 재생 중계하기 위한 제1 리피터(250B), 및 지연고정루프부(200)와 지연복제 조절신호 생성부(240) 사이에 구비되어 지연고정클록(DLLCLK)의 전달을 재생 중계하기 위한 제2 리피터(260B)를 더 구비한다. 즉, 리피터들(250AB, 260B)은 지연고정클록(DLLCLK)과 피드백 클록(FB_CLK)이 위상 비교부(202) 및 지연복제 모델링부(220)에 병렬로 연결되어 지연복제 조절신호 생성부(240)로 입력되는 점을 감안할 때, 병렬로 연결되는 다른 구성요소들(202, 220)의 동작에 어떠한 영향도 끼치지 않게 하고, 동시에 지연복제 조절신호 생성부(240)에 전달되는 지연고정클록(DLLCLK)과 피드백 클록(FB_CLK)에 지터가 발생하는 것을 방지하기 위한 구성요소이다.
즉, 리피터들(250AB, 260B)은, 지연고정클록(DLLCLK)이나 피드백 클록(FB_CLK)과 같이 높은 주파수를 갖는 클록신호들이 도면에서와 같이 병렬접속되는 경우 그로인해 발생하는 노이즈나 지터가 큰 영향을 끼칠 수 있으므로 이를 방지하기 위한 구성요소이다.
참고로, 도면에서는 클록 전달 제어부들(250A, 260A) 또는 리피터들(250AB, 260B)로 지연복제 조절 인에이블 신호(EN_VA_REPLICA)가 인가될 때 점선으로 표시된 것을 알 수 있는데, 이는, 지연복제 조절 인에이블 신호(EN_VA_REPLICA)가 클록 전달 제어부들(250A, 260A)에는 입력되지만 리피터들(250AB, 260B)에는 입력되지 않기 때문에 그 차이점을 표시하기 위한 것이다. 또한, 전술한 설명에서는 클록 전달 제어부들(250A, 260A)과 리피터들(250AB, 260B) 중 어느 하나의 구성요소가 포함되는 경우를 분리하여 설명하였는데, 본 발명의 실시예에는 클록 전달 제어부들(250A, 260A)과 리피터들(250AB, 260B)이 모두 포함되는 구성도 포함된다. 또한, 클록 전달 제어부들(250A, 260A)과 리피터들(250AB, 260B) 및 전달 버퍼링부(270)를 통과할 때마다 신호의 이름이 달라지는 것(DLLCLK -> TE_DLLCLK -> BTE_DLLCLK, FB_CLK -> TE_FB_CLK)을 알 수 있는데, 이는 각 구성요소들(250A, 260A, 250B, 260B, 270)을 통과하는 신호들을 서로 구별하기 위한 기재일 뿐, 실제는 동일한 클록이라고 볼 수 있다.
그리고, 전술한 본 발명의 실시예에 따른 지연고정루프(DLL)회로의 구성에서 지연복제 조절신호 생성부(240)와 클록 전달 제어부들(250A, 260A) 및 변동 지연복제 모델링부(202)의 동작을 제어하기 위해 사용되는 지연복제 조절 인에이블 신호(EN_VA_REPLICA)는 MRS(Memory Register Set)과 같이 반도체 장치 내부에서 미리 설정되는 방식을 통해 그 활성화구간이 정의될 수도 있다.
즉, 본 발명의 실시예에 따른 반도체 장치의 지연고정루프(DLL)회로는 외부에서 따로 신호를 입력받지 않은 상태에서도 스스로 지연복제 모델링부(220)의 지연량을 조절할 수 있다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 지연고정루프(DLL)회로의 구성요소 중 지연복제 조절신호 생성부 및 변동 지연복제 모델링부를 상세히 도시한 블록 다이어그램이다.
도 3을 참조하면, 도 2에 도시된 본 발명의 실시예에 따른 지연고정루프(DLL)회로의 구성요소 중 지연복제 조절신호 생성부(240)는, 지연고정클록(DLLCLK)을 샘플링 클록으로 입력받고, 피드백 클록(FB_CLK)을 타겟 클록으로 입력받아 두 클록 사이의 위상 차이를 검출하기 위한 위상 검출부(242)와, 위상 검출부(242)의 출력신호(EARLY1, EARLY2, FINE, LATE1, LATE2)에 응답하여 그 값이 조절되는 지연복제 조절신호(VA_REPLICA)를 출력하기 위한 지연복제 조절신호 출력부(244)를 구비한다.
여기서, 위상 검출부(242)로 인가되는 지연고정클록(DLLCLK)이 샘플링 클록이 되고 피드백 클록(FB_CLK)이 타겟 클록이 된다는 것은, 피드백 클록(FB_CLK)의 위상을 고정시키고 지연고정클록(DLLCLK)의 위상을 조절해가면서, 지연고정클록(DLLCLK)의 설정된 에지에서 피드백 클록(FB_CLK)의 논리레벨 값을 검출한다는 의미이며, 이때, 설정된 에지는 상승 에지(rising edge)도 될 수 있고 하강 에지(falling edge)도 될 수 있다. 또한, 전술한 설명에서는 지연고정클록(DLLCLK)이 샘플링 클록이 되고 피드백 클록(FB_CLK)이 타겟 클록이 되는 것으로 단정하였지만, 이는 설계자에 의해 얼마든지 변경가능한 사항이다. 즉, 지연고정클록(DLLCLK)이 타겟 클록이 되고 피드백 클록(FB_CLK)이 샘플링 클록이 될 수도 있다.
그리고, 위상 검출부(242)는, 지연고정클록(DLLCLK)을 설정된 횟수만큼 단계적으로 미세 지연시켜 다수의 제1 미세 지연 클록(LDLY_DLLCLK1, LDLY_DLLCLK2)을 생성하는 제1 미세 지연부(2422A, 2422B)와, 피드백 클록(FB_CLK)을 설정된 횟수만큼 단계적으로 미세 지연시켜 다수의 제2 미세 지연 클록(LDLY_FBCLK1, LDLY_FBCLK2)을 생성하는 제2 미세 지연부(2424A, 2424B)와, 다수의 제1 미세 지연 클록(LDLY_DLLCLK1, LDLY_DLLCLK2)의 설정된 에지에서 피드백 클록(FB_CLK)의 논리레벨을 각각 검출하여 다수의 제1 검출 신호(EARLY1, EARLY2)를 생성하는 제1 검출부(2426A, 2426B)와, 지연고정클록(DLLCLK)의 설정된 에지에서 피드백 클록(FB_CLK)의 논리레벨을 검출하여 제2 검출 신호(FINE)를 생성하는 제2 검출부(2427), 및 지연고정클록(DLLCLK)의 설정된 에지에서 다수의 제2 미세 지연 클록(LDLY_FBCLK1, LDLY_FBCLK2)의 논리레벨을 각각 검출하여 다수의 제3 검출 신호(LATE1, LATE2)를 생성하는 제3 검출부(2428A, 2428B)를 구비한다.
여기서, 제1 미세 지연부(2422A, 2422B)는, 지연고정클록(DLLCLK)을 제1 미세 지연량만큼 지연시켜 첫 번째 제1 미세 지연 클록(LDLY_DLLCLK1)으로 출력시키기 위한 첫 번째 제1 미세 지연부(2422A), 및 지연고정클록(DLLCLK)을 제2 미세 지연량만큼 지연시켜 두 번째 제1 미세 지연 클록(LDLY_DLLCLK2)으로 출력시키기 위한 두 번째 제1 미세 지연부(2422B)를 포함한다. 여기서, 두 번째 제1 미세 지연부(2422B)가 갖는 제2 미세 지연량의 크기는 첫 번째 제1 미세 지연부(2422A)가 갖는 제1 미세 지연량의 크기보다 두 배 크다. 또한, 본 발명의 실시예에서는 제1 미세 지연부(2422A, 2422B)에 두 개의 구성요소가 포함된 것으로 설명되었는데, 이는 어디까지나 설명의 편의를 위한 한정일 뿐, 실제로는 제1 미세 지연부(2422A, 2422B)가 두 개보다 더 많은 개수의 구성요소를 포함하는 것도 가능하며, 만약, 제1 미세 지연부(2422A, 2422B)에 두 개보다 더 많은 개수의 구성요소가 포함되는 경우 각 구성요소가 갖는 지연량 크기의 간격도 설계자에 의해 얼마든지 조절가능하다. 예컨대, 제1 미세 지연부(2422A, 2422B)에 네 개의 구성요소가 포함된다면, 첫 번째 구성요소는 지연고정클록(DLLCLK)을 1배의 미세 지연량만큼 지연시키고, 두 번째 구성요소는 지연고정클록(DLLCLK)을 2배의 미세 지연량만큼 지연시키며, 세 번째 구성요소는 지연고정클록(DLLCLK)을 3배의 미세 지연량만큼 지연시키고, 네 번째 구성요소는 지연고정클록(DLLCLK)을 4배의 미세 지연량만큼 지연시키는 형태로 설정될 수 있다.
마찬가지로, 제2 미세 지연부(2424A, 2424B)는, 피드백 클록(FB_CLK)을 제1 미세 지연량만큼 지연시켜 첫 번째 제2 미세 지연 클록(LDLY_FBCLK1)으로 출력시키기 위한 첫 번째 제2 미세 지연부(2424A), 및 피드백 클록(FB_CLK)을 제2 미세 지연량만큼 지연시켜 두 번째 제2 미세 지연 클록(LDLY_FBCLK2)으로 출력시키기 위한 두 번째 제2 미세 지연부(2424B)를 포함한다. 여기서, 첫 번째 제2 미세 지연부(2424A)가 갖는 제1 미세 지연량의 크기 첫 번째 제1 미세 지연부(2422A)의 제1 미세 지연량의 크기와 동일하고, 두 번째 제2 미세 지연부(2424B)가 갖는 제2 미세 지연량의 크기는 두 번째 제1 미세 지연부(2422B)가 갖는 제2 미세 지연량의 크기와 동일하다. 따라서, 제2 미세 지연부(2424A, 2424B)에도 두 개보다 더 많은 개수의 구성요소가 포함되는 것이 가능하며, 제2 미세 지연부(2424A, 2424B)에 두 개보다 더 많은 개수의 구성요소가 포함되는 경우 각 구성요소가 갖는 지연량 크기의 간격도 설계자에 의해 얼마든지 조절 가능한 형태가 되어 제1 미세 지연부(2422A, 2422B)에 포함되는 구성요소가 갖는 지연량 크기의 간격과 동일한 형태로 설정된다.
그리고, 제1 검출부(2426A, 2426B)는, 다수의 제1 미세 지연 클록(LDLY_DLLCLK1, LDLY_DLLCLK2) 각각의 설정된 에지에서 피드백 클록(FB_CLK)이 로직'하이'(High)인지 아니면 로직'로우'(Low)인지를 검출하여 다수의 제1 검출 신호(EARLY1, EARLY2)의 논리레벨을 결정한다. 이때, 전술한 제1 미세 지연부(2422A, 2422B)에 포함된 구성요소의 개수에 대응하여 제1 검출부(2426A, 2426B)에 포함되는 구성요소의 개수도 결정된다. 즉, 도면에 도시된 것과 다르게 제1 미세 지연부에서 세 단계로 지연고정클록(DLLCLK)을 지연시켜 세 개의 제1 미세 지연 클록이 생성되는 상태라고 하면, 제1 검출부에서도 세 개의 제1 미세 지연 클록 각각의 설정된 에지에서 피드백 클록(FB_CLK)의 논리레벨을 검출하여 세 개의 제1 검출 신호를 생성하게 될 것이다.
마찬가지로, 제3 검출부(2428A, 2428B)는, 다수의 제2 미세 지연 클록(LDLY_FBCLK1, LDLY_FBCLK2) 각각의 설정된 에지에서 지연고정클록(DLLCLK)이 로직'하이'(High)인지 아니면 로직'로우'(Low)인지를 검출하여 다수의 제3 검출 신호(LATE1, LATE2)의 논리레벨을 결정한다. 이때, 전술한 제2 미세 지연부(2424A, 2424B)에 포함된 구성요소의 개수에 대응하여 제3 검출부(2428A, 2428B)에 포함되는 구성요소의 개수도 결정된다. 즉, 도면에 도시된 것과 다르게 제2 미세 지연부에서 세 단계로 피드백 클록(FB_CLK)을 지연시켜 세 개의 제2 미세 지연 클록이 생성되는 상태라고 하면, 제3 검출부에서도 세 개의 제2 미세 지연 클록 각각의 설정된 에지에서 지연고정클록(DLLCLK)의 논리레벨을 검출하여 세 개의 제2 검출 신호를 생성하게 될 것이다.
또한, 제2 검출부(2427)는, 지연고정클록(DLLCLK)의 설정된 에지에서 피드백 클록(FB_CLK)의 로직'하이'(High)인지 아니면 로직'로우'(Low)인지를 검출하여 제2 검출 신호(FINE)의 논리레벨을 결정한다.
정리해보면, 순수하게 피드백 클록(FB_CLK)과 지연고정클록(DLLCLK)의 위상을 비교한 결과가 제2 검출부(2427)에서 출력되는 제2 검출 신호(FINE)에 반영되므로 제2 검출 신호(FINE)의 논리레벨을 기준으로 지연고정클록(DLLCLK)이 피드백 클록(FB_CLK)보다 빠른 위상을 갖는지 아니면 느린 위상을 갖는지를 판단할 수 있다. 즉, 제2 검출 신호(FINE)가 로직'하이'(High)가 되어 피드백 클록(FB_CLK)의 위상이 지연고정클록(DLLCLK)의 위상보다 빠른 위상을 가질 때에는 제1 검출 신호(EARLY1, EARLY2)의 논리레벨을 따질 필요 없이 제3 검출 신호(LATE1, LATE2)의 논리레벨만 따지면 된다. 반대로, 제2 검출 신호(FINE)가 로직'로우'(Low)가 되어 피드백 클록(FB_CLK)의 위상이 지연고정클록(DLLCLK)의 위상보다 느린 위상을 가질 때에는 제3 검출 신호(LATE1, LATE2)의 논리레벨을 따질 필요 없이 제1 검출 신호(EARLY1, EARLY2)의 논리레벨만 따지면 된다.
따라서, 지연복제 조절신호 출력부(244)는, 제2 검출 신호(FINE)가 로직'로우'(Low)로 비활성화된 상태에서 다수의 제1 검출 신호(EARLY1, EARLY2) 중 로직'하이'(High)로 활성화된 신호의 개수가 증가하는 것에 대응하여 지연복제 조절신호(VA_REPLICA)의 값을 더 많이 증가시키고, 제2 검출 신호(FINE)가 로직'하이'(High)로 활성화된 상태에서 다수의 제3 검출 신호(LATE1, LATE2) 중 로직'로우'(Low)로 비활성화된 신호의 개수가 증가하는 것에 대응하여 지연복제 조절신호(VA_REPLICA)의 값을 더 많이 감소시킨다.
참고로, 지연복제 조절신호(VA_REPLICA)의 값을 증가시킨다거나 감소시킨다는 표현은 지연복제 조절신호(VA_REPLICA)가 여러 개의 비트로 이루어진 신호라는 것을 전제한 표현이다. 즉, 지연복제 조절신호(VA_REPLICA)는 제1 검출 신호(EARLY1, EARLY2)와 제2 검출 신호(FINE) 및 제3 검출 신호(LATE1, LATE2)를 단순히 결합한 신호일 수도 있고, 제1 검출 신호(EARLY1, EARLY2)와 제2 검출 신호(FINE) 및 제3 검출 신호(LATE1, LATE2)를 인코딩하여 압축된 신호일 수도 있다.
예컨대, 지연복제 조절신호(VA_REPLICA)는 제1 검출 신호(EARLY1, EARLY2)와 제2 검출 신호(FINE) 및 제3 검출 신호(LATE1, LATE2)를 단순히 결합한 신호일 경우 <표 1>과 같이 표현되어서, 지연복제 조절신호(VA_REPLICA)에 포함된 다수의 비트 중 로직'하이'(High)인 비트의 개수가 많으면 많을수록 그 값이 작은 것이고, 로직'로우'(Low)인 비트의 개수가 많으면 많을수록 그 값이 큰 경우가 될 것이다.
EARLY1 EARLY2 FINE LATE1 LATE2 E-FUSE OPTION
L L L L L EFUSE<1>활성화/EFUSE<2:6>비활성화
DLLCLK + tVREF<1> = PFB_CLK
H L L L L EFUSE<1:2>활성화/EFUSE<3:6>비활성화
DLLCLK + tVREF<1:2> = PFB_CLK
H H L L L EFUSE<1:3>활성화/EFUSE<4:6>비활성화
DLLCLK + tVREF<1:3> = PFB_CLK
H H H L L EFUSE<1:4>활성화/EFUSE<5:6>비활성화
DLLCLK + tVREF<1:4> = PFB_CLK
H H H H L EFUSE<1:5>활성화/EFUSE<6>비활성화
DLLCLK + tVREF<1:5> = PFB_CLK
H H H H H EFUSE<1:6>활성화
DLLCLK + tVREF<1:6> = PFB_CLK
마찬가지로, 지연복제 조절신호(VA_REPLICA)는 제1 검출 신호(EARLY1, EARLY2)와 제2 검출 신호(FINE) 및 제3 검출 신호(LATE1, LATE2)를 인코딩하여 압축한 신호일 경우 <표 2>와 같이 표현되어서, 지연복제 조절신호(VA_REPLICA)에 포함된 다수의 비트가 나타내는 이진수의 크기에 따라 그 값이 큰 값인지 아니면 작은 값인지를 알 수 있게 될 것이다.
EARLY1 EARLY2 FINE LATE1 LATE2 인코딩 코드 E-FUSE OPTION
L L L L L 001 EFUSE<1>활성화/EFUSE<2:6>비활성화
DLLCLK + tVREF<1> = PFB_CLK
H L L L L 010 EFUSE<1:2>활성화/EFUSE<3:6>비활성화
DLLCLK + tVREF<1:2> = PFB_CLK
H H L L L 011 EFUSE<1:3>활성화/EFUSE<4:6>비활성화
DLLCLK + tVREF<1:3> = PFB_CLK
H H H L L 100 EFUSE<1:4>활성화/EFUSE<5:6>비활성화
DLLCLK + tVREF<1:4> = PFB_CLK
H H H H L 101 EFUSE<1:5>활성화/EFUSE<6>비활성화
DLLCLK + tVREF<1:5> = PFB_CLK
H H H H H 110 EFUSE<1:6>활성화
DLLCLK + tVREF<1:6> = PFB_CLK
그리고, 도 2에 도시된 본 발명의 실시예에 따른 지연고정루프(DLL)회로의 구성요소 중 변동 지연복제 모델링부(224)는, 지연복제 조절신호(VA_REPLICA)를 디코딩하여 지연 제어 코드(LDCON_CODE<1:6>)를 생성하는 지연제어 디코딩부(2242), 및 지연입력단(LDCON_IND)을 통해 지연고정클록(DLLCLK)을 인가받고 지연출력단(LDCON_OUTD)을 통해 프리 피드백 클록(PFB_CLK)을 출력하되, 지연입력단(LDCON_IND)과 지연출력단(LDCON_OUTD) 사이에 체인 형태로 접속되어 각각 설정된 미세 지연량을 가지며, 지연 제어 코드(LDCON_CODE<1:6>)의 각 비트에 응답하여 그 지연량의 적용여부가 각각 결정되는 다수의 지연 조절부(2244<1:6>)를 구비한다.
여기서, 지연제어 디코딩부(2242)는, 지연복제 조절신호(VA_REPLICA)에 응답하여 그 동작이 제어되는 다수의 전기 제어 퓨즈(EFUSE<1:6>)를 통해 디코딩 동작을 수행하여 지연 제어 코드(LDCON_CODE<1:6>)의 값을 설정한다. 또한, 지연제어 디코딩부(2242)는, 지연복제 조절 인에이블 신호(EN_VA_REPLICA)의 활성화여부에 따라 그 동작이 온/오프 제어된다.
참고로, 전기 제어 퓨즈(EFUSE<1:6>)는, 전기적인 제어에 의해 퓨즈의 연결이 제어될 수 있는 임의의 퓨즈를 의미한다. 즉, 'Electronically Fuse option'을 의미하며, 대표적으로는 전기 제어에 의해 퓨즈가 오픈(open) 상태에서 쇼트(short)로 전환될지 여부가 결정되는 안티퓨즈와 전기 제어에 의해 퓨즈가 쇼트(short) 상태에서 오픈(open) 상태로 전화될지 여부가 결정되는 E-퓨즈가 존재하며, 이는 이미 널리 알려진 퓨즈 방식이므로 여기에서는 더 자세히 설명하지 않도록 하겠다.
전술한 지연제어 디코딩부(2242)가 지연복제 조절 인에이블 신호(EN_VA_REPLICA)에 응답하여 동작이 온/오프 제어되고, 다수의 전기 제어 퓨즈(EFUSE<1:6>)를 사용하여 지연 제어 코드(LDCON_CODE<1:6>)의 값을 설정하는 것은, 지연복제 조절 인에이블 신호(EN_VA_REPLICA)의 활성화구간에서 전기 제어 퓨즈(EFUSE<1:6>)에 의해 지연 제어 코드(LDCON_CODE<1:6>)의 값이 설정되면, 지연복제 조절 인에이블 신호(EN_VA_REPLICA)의 비활성화구간에서도 지연 제어 코드(LDCON_CODE<1:6>)의 값이 변함없이 그대로 유지되는 것을 의미한다.
그리고, 지연복제 조절신호(VA_REPLICA)의 값에 따라 지연 제어 코드(LDCON_CODE<1:6>의 값이 설정되는 방식은 전술한 <표 1> 및 <표 2>를 참조할 수 있다. 즉, 지연복제 조절신호(VA_REPLICA)의 값이 증가하는 것에 대응하여 다수의 지연 조절부(2244<1:6>) 중 그 지연량이 적용되는 지연 조절부의 개수가 증가하고, 지연복제 조절신호(VA_REPLICA)의 값이 감소하는 것에 대응하여 다수의 지연 조절부(2244<1:6>)에서 그 지연량이 적용되는 지연 조절부의 개수가 감소한다.
참고로, 도면에 도시된 다수의 지연 조절부(2244<1:6>)는 각각의 지연 조절부에 대응하는 지연 제어 코드(LDCON_CODE<1:6>)가 '1'일 때 활성화되어 입력되는 신호에 그 지연량이 적용되어 출력되도록 하고, '0'일 때 비활성화되어 그 지연량이 적용되지 않고 입력되는 신호를 그대로 바이패스하도록 하는 구성이며, 이와 같은 지연회로의 구성은 이미 공지된 기술이므로 여기에서는 더 자세히 다루지 않도록 하겠다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 전술한 본 발명은 지연고정클록(DLLCLK)과 피드백 클록(FB_CLK) 간에 위상 차이를 감지하여 지연복제모델링 회로의 지연량을 조절하는 동작이 지연고정루프(DLL)회로 내부에서 수행될 수 있도록 함으로써, 지연고정루프(DLL)회로가 스스로 클록 관련 스펙을 조절하는 것이 가능하다.
이로 인해, 반도체 장치가 패키지된 이후에도 반도체 장치 내부에서 스스로 클록 관련 스펙을 조절하는 것이 가능하므로, 테스트에 필요한 시간을 최소한으로 유지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
10, 201 : 입력 버퍼링부 20, 202 : 위상 비교부
30, 203 : 가변 지연부 40 : 지연복제 모델링부
50, 205 : 출력 버퍼링부 200 : 지연고정루프부
220 : 지연복제 모델링부 240 : 지연복제 조절신호 생성부
250A : 제1 클록 전달 제어부 260A : 제2 클록 전달 제어부
250B : 제1 리피터 260B : 제2 리피터
270 : 버퍼링부 222 : 고정 지연복제 모델링부
224 : 변동 지연복제 모델링부

Claims (18)

  1. 지연고정을 위해 내부클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하는 지연량만큼 내부클록을 지연시켜 지연고정클록으로서 출력하는 지연고정루프부;
    내부회로에 의한 상기 내부클록의 전달 지연량을 상기 지연고정클록에 반영하여 상기 피드백 클록으로서 출력하되, 지연복제 조절신호에 응답하여 상기 전달 지연량의 크기를 조절하는 지연복제 모델링부; 및
    상기 피드백 클록과 상기 지연고정클록의 위상을 비교하고, 비교결과에 응답하여 상기 지연복제 조절신호의 값을 설정하기 위한 지연복제 조절신호 생성부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 지연복제 모델링부는,
    상기 지연고정클록을 상기 지연복제 조절신호에 따라 변동하는 제1 지연량만큼 지연시켜 프리 피드백 클록으로서 출력하는 변동 지연복제 모델링부; 및
    상기 프리 피드백 클록을 고정된 제2 지연량만큼 지연시켜 상기 피드백 클록으로서 출력하는 고정 지연복제 모델링부를 구비하는 반도체 장치.
  3. 제2항에 있어서,
    상기 지연복제 조절신호 생성부는,
    상기 지연고정클록을 샘플링 클록으로 입력받고, 상기 피드백 클록을 타겟 클록으로 입력받아 두 클록 사이의 위상 차이를 검출하기 위한 위상 검출부;
    상기 위상 검출부의 출력신호에 응답하여 그 값이 조절되는 상기 지연복제 조절신호를 출력하기 위한 상기 지연복제 조절신호 출력부를 구비하는 반도체 장치.
  4. 제3항에 있어서,
    상기 위상 검출부는,
    상기 지연고정클록을 설정된 횟수만큼 단계적으로 미세 지연시켜 다수의 제1 미세 지연 클록을 생성하는 제1 미세 지연부;
    상기 피드백 클록을 상기 설정된 횟수만큼 단계적으로 미세 지연시켜 다수의 제2 미세 지연 클록을 생성하는 제2 미세 지연부;
    상기 다수의 제1 미세 지연 클록의 설정된 에지에서 상기 피드백 클록의 논리레벨을 각각 검출하여 다수의 제1 검출 신호를 생성하는 제1 검출부;
    상기 지연고정클록의 상기 설정된 에지에서 상기 피드백 클록의 논리레벨을 검출하여 제2 검출 신호를 생성하는 제2 검출부; 및
    상기 지연고정클록의 상기 설정된 에지에서 상기 다수의 제2 미세 지연 클록의 논리레벨을 각각 검출하여 다수의 제3 검출 신호를 생성하는 제3 검출부를 구비하는 반도체 장치.
  5. 제4항에 있어서,
    상기 지연복제 조절신호 출력부는,
    상기 제2 검출 신호가 비활성화된 상태에서 상기 다수의 제1 검출 신호 중 활성화된 신호의 개수가 증가하는 것에 대응하여 상기 지연복제 조절신호의 값을 증가시키고,
    상기 제2 검출 신호가 활성화된 상태에서 상기 다수의 제3 검출 신호 중 비활성화된 신호의 개수가 증가하는 것에 대응하여 상기 지연복제 조절신호의 값을 감소시키는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 변동 지연복제 모델링부는,
    상기 지연복제 조절신호를 디코딩하여 지연 제어 코드를 생성하는 지연제어 디코딩부; 및
    지연입력단을 통해 상기 지연고정클록을 인가받고 지연출력단을 통해 상기 프리 피드백 클록을 출력하되, 상기 지연입력단과 상기 지연출력단 사이에 체인 형태로 접속되어 각각 설정된 미세 지연량을 가지며, 상기 지연 제어 코드의 각 비트에 응답하여 그 지연량의 적용여부가 각각 결정되는 다수의 지연 조절부를 구비하는 반도체 장치.
  7. 제6항에 있어서,
    상기 지연제어 디코딩부는,
    상기 지연복제 조절신호에 응답하여 그 동작이 제어되는 다수의 전기 제어 퓨즈를 통해 디코딩 동작을 수행하여 상기 지연 제어 코드의 값을 설정하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 지연복제 조절신호 생성부와 상기 지연제어 디코딩부는,
    지연복제 조절 인에이블 신호의 활성화여부에 따라 그 동작이 온/오프 제어되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 지연복제 모델링부와 상기 지연복제 조절신호 생성부 사이에 구비되고, 상기 지연복제 조절 인에이블 신호에 응답하여 상기 피드백 클록의 전달을 온/오프 제어하기 위한 제1 클록 전달 제어부; 및
    상기 지연고정루프부와 상기 지연복제 조절신호 생성부 사이에 구비되고, 상기 지연복제 조절 인에이블 신호에 응답하여 상기 지연고정클록의 전달을 온/오프 제어하기 위한 제2 클록 전달 제어부를 더 구비하는 반도체 장치.
  10. 제8항에 있어서,
    상기 지연복제 모델링부와 상기 지연복제 조절신호 생성부 사이에 구비되어 상기 피드백 클록의 전달을 재생 중계하기 위한 제1 리피터; 및
    상기 지연고정루프부와 상기 지연복제 조절신호 생성부 사이에 구비되어 상기 지연고정클록의 전달을 재생 중계하기 위한 제2 리피터를 더 구비하는 반도체 장치.
  11. 제1항에 있어서,
    상기 지연고정루프부는,
    외부 클록을 버퍼링하여 상기 내부클록으로서 출력하는 입력 버퍼링부;
    상기 내부클록과 상기 피드백 클록의 위상을 비교하기 위한 위상 비교부;
    상기 내부클록을 입력받아 상기 위상 비교부의 출력신호에 응답하여 변동하는 지연량만큼 지연시켜 상기 지연고정클록으로서 출력하는 가변지연부; 및
    상기 지연고정클록을 버퍼링하여 외부로 출력하기 위한 출력 버퍼링부를 구비하는 반도체 장치.
  12. 제11항에 있어서,
    상기 출력 버퍼링부와 동일한 사이즈를 가지며, 상기 지연고정루프부를 버퍼링하여 상기 지연복제 조절신호 생성부로 전달하기 위한 전달 버퍼링부를 더 구비하는 반도체 장치.
  13. 지연고정을 위해 내부클록과 피드백 클록의 위상차에 대응하는 지연량만큼 내부클록을 지연시켜 지연고정클록으로서 출력하는 지연고정루프부;
    내부회로에 의한 상기 내부클록의 전달 지연량을 상기 지연고정클록에 반영하여 상기 피드백 클록으로서 출력하되, 상기 피드백 클록과 상기 지연고정클록을 병렬 입력받아 두 클록의 위상차에 대응하는 지연량만큼 상기 전달 지연량의 크기를 조절하는 지연복제 모델링부; 및
    상기 지연복제 모델링부로 병렬 입력되는 상기 피드백 클록과 상기 지연고정클록을 재생 중계하기 위한 리피터부를 구비하는 반도체 장치.
  14. 제13항에 있어서,
    상기 전달 지연량은,
    상기 지연복제 모델링부로 병렬 입력되는 상기 피드백 클록과 상기 지연고정클록 간의 위상차에 대응하여 그 크기가 결정되는 변동하는 제1 지연량과,
    상기 내부회로에 의해 상기 내부클록의 클록 전송 경로를 모델링하여 그 크기가 결정되는 고정된 제2 지연량을 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 지연복제 모델링부는,
    지연복제 조절 인에이블 신호가 활성화되는 구간에서 상기 피드백 클록과 상기 지연고정클록 간의 위상차를 검출하여 상기 제1 지연량의 크기를 결정하고,
    상기 지연복제 조절 인에이블 신호가 비활성화되는 구간에서는 활성화구간에서 결정되었던 상기 제1 지연량의 크기를 변동 없이 유지시키는 반도체 장치.
  16. 지연고정을 위해 내부클록과 피드백 클록의 위상차에 대응하는 지연량만큼 내부클록을 지연시켜 지연고정클록으로서 출력하는 지연고정루프부;
    내부회로에 의한 상기 내부클록의 전달 지연량을 상기 지연고정클록에 반영하여 상기 피드백 클록으로서 출력하되, 상기 피드백 클록과 상기 지연고정클록을 병렬 입력받아 두 클록의 위상차에 대응하는 지연량만큼 상기 전달 지연량의 크기를 조절하는 지연복제 모델링부; 및
    상기 지연복제 조절 인에이블 신호에 응답하여 상기 피드백 클록과 상기 지연고정클록이 상기 지연복제 모델링부로 병렬 입력되는 것을 온/오프 제어하는 클록 전달 제어부
    를 구비하는 반도체 장치.
  17. 제16항에 있어서,
    상기 전달 지연량은,
    상기 지연복제 모델링부로 병렬 입력되는 상기 피드백 클록과 상기 지연고정클록 간의 위상차에 대응하여 그 크기가 결정되는 변동하는 제1 지연량과,
    상기 내부회로에 의해 상기 내부클록의 클록 전송 경로를 모델링하여 그 크기가 결정되는 고정된 제2 지연량을 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 지연복제 모델링부는,
    상기 지연복제 조절 인에이블 신호가 활성화되는 구간에서 상기 피드백 클록과 상기 지연고정클록 간의 위상차를 검출하여 상기 제1 지연량의 크기를 결정하고,
    상기 지연복제 조절 인에이블 신호가 비활성화되는 구간에서는 활성화구간에서 결정되었던 상기 제1 지연량의 크기를 변동 없이 유지시키는 반도체 장치.
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