KR20030018627A - 반도체기억장치용 위상비교기 및 그 제어방법 - Google Patents

반도체기억장치용 위상비교기 및 그 제어방법 Download PDF

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KR20030018627A
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Abstract

본 발명은 최초 록-인 이후의 록-인 범위를 확장시킴으로써 반도체 기억장치의 전압 변동에 강한 반도체기억장치용 위상비교기를 제공함을 목적으로 한다.
상기의 목적을 달성하기 위하여 본 발명의 반도체기억장치용 위상비교기는 기준클럭신호와 위상비교입력클럭신호를 입력으로 받아들여 상기 기준클럭신호와 상기 위상비교입력클럭신호가 입력되었음을 검출하고, 입력확인펄스를 발생시키는 입력확인펄스발생수단; 상기 기준클럭신호와 상기 위상비교입력클럭신호를 이용하여 쉬프트레프트제어신호를 발생시키기 위하여 상기 기준클럭신호, 상기 위상비교입력클럭신호 및 상기 입력확인펄스를 입력으로 받아들이는 쉬프트레프트제어신호발생수단; 상기 위상비교입력클럭신호를 단위시간 지연시킨 제1 단위시간지연된 위상비교입력클럭신호와 상기 기준클럭신호를 이용하여 쉬프트라이트제어신호를 발생시키기 위하여 상기 기준클럭신호, 상기 위상비교입력클럭신호 및 상기 입력확인펄스를 입력으로 받아들이는 쉬프트라이트제어신호발생수단; 상기 위상비교입력클럭신호를 소정 단위시간 지연시킨 제2 단위시간지연된 위상비교입력클럭신호와 상기 기준클럭신호 및 상기 입력확인펄스를 이용하여 확장된 쉬프트 라이트 제어신호를 발생시키기 위하여 상기 제2 단위시간지연된 위상비교입력클럭신호, 상기 기준클럭신호 및 상기 입력확인펄스를 입력으로 받아들이는 확장쉬프트라이트제어신호발생수단; 상기 위상비교입력클럭신호와 상기 기준클럭신호를 소정 단위시간 지연시킨 단위시간지연된 기준클럭신호 및 상기 입력확인펄스를 이용하여 확장된 쉬프트 레프트 제어신호를 발생시키기 위하여 상기 위상비교입력클럭신호, 상기 단위시간지연된 기준클럭신호 및 상기 입력확인펄스를 입력으로 받아들이는 확장쉬프트레프트제어신호발생수단; 및 최초 록-인 신호를 제어신호로 사용하여 최초 록-인 전에는 상기 쉬프트레프트제어신호발생수단의 출력단 및 상기 쉬프트라이트제어신호발생수단의 출력단에서 발생되는 쉬프트용 제어신호를 선택하여 출력하고, 최초 록-인 후에는 상기 확장쉬프트레프트제어신호발생수단의 출력단 및 상기 확장쉬프트라이트제어신호발생수단의 출력단에서 발생되는 쉬프트용 제어신호를 선택하여 출력하도록 상기 쉬프트레프트제어신호발생수단의 출력단, 상기 쉬프트라이트제어신호발생수단의 출력단, 상기 확장쉬프트레프트제어신호발생수단의 출력단 및 상기 확장쉬프트라이트제어신호발생수단의 출력단을 입력으로 받아들이는 쉬프트용제어신호선택수단을 포함하는 것을 특징으로 한다.

Description

반도체기억장치용 위상비교기 및 그 제어방법{Phase Comparator for Semiconductor Memory Device and its Method}
본 발명은 반도체 기억장치용 위상비교기 및 그의 제어방법에 관한 것으로서, 구체적으로는 위상비교기의 록-인 전후에 록-인(lock-in) 범위를 달리함으로써 전압변화에 둔감하게 하는 지연고정루프에 관한 것이다.
일반적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위하여 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생되게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위하여 DLL이 사용되고 있다.
DLL이 갖춰야 하는 중요한 요소 가운데 하나는 지터(jitter)가 작아야 한다는 것인데, 이는 저전압화 되어가고, 고속동작화 되어가는 향후의 반도체 기억장치에서도 여전히 요구되는 성능이다. 한편, DLL은 기존의 위상고정루프(PLL: Phase Locked Loop)에 비하여 잡음의 영향을 덜 받는 장점이 있어 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있으며, 그 중에서도 레지스터 제어형 DLL이 가장 널리 사용되는 바, 이를 예로 들어 종래기술의 문제점을 구체적으로 살피도록 한다.
도 1은 일반적인 DDR SDRAM의 레지스터 제어형 DLL의 블록선도이다.
일반적인 DDR SDRAM의 레지스터 제어형 DLL은, 외부클럭반전신호(/clk)를 입력으로 하여 외부클럭신호(clk)의 폴링 엣지에 동기되어 발생하는 내부클럭신호(fall_clk)를 생성하기 위한 제1 클럭 버퍼(110)와, 외부클럭신호(clk)를 입력으로 하여 외부클럭신호(clk)의 라이징 엣지에 동기되어 발생하는 내부클럭신호(rise_clk)를 생성하기 위한 제2 클럭 버퍼(120)와, 외부클럭신호(clk)의 라이징 엣지에 동기되어 발생하는 내부클럭신호(rise_clk)를 1/n(n은 양의 정수이며, 통상적으로 n=8)로 분주하여 지연모니터링클럭신호(dly_in) 및 기준클럭신호(com_ref)을 출력하는 클럭 분주기(400)와, 외부클럭신호(clk)의 폴링엣지에 동기되어 발생하는 내부클럭신호(fall_clk)를 입력으로 하는 제1지연라인(210)과, 외부클럭신호(clk)의 라이징 엣지에 동기되어 발생하는 내부클럭신호(rise_clk)를 입력으로 하는 제2지연라인(220)과, 지연모니터링클럭신호(dly_in)을 입력으로 하는 제3지연라인(230)과, 제1, 제2 및 제3지연라인(210, 220, 230)의 지연량을 결정하기 위한 쉬프트 레지스터(240)와, 제1지연라인(210)의 출력(ifclk)을 구동하여 DLL 클럭(fclk_dll)을 생성하기 위한 제1 DLL 드라이버(310)와, 제2지연라인(220)의 출력(irclk)을 구동하여 DLL 클럭(rclk_dll)을 생성하기 위한 제2 DLL 드라이버(320)와, 제3지연라인(230)의 출력(feedback_dly)을 입력으로 하여 클럭(feedback_dly)이 실제 클럭 경로와 동일한 지연 조건을 거치도록 구성된 지연모델(500)과, 지연모델(500)의 출력인 위상비교입력신호(cmp_in)와 기준클럭신호(cmp_ref)를 이용하여 위상을 비교하기 위한 위상비교기(260)와, 위상비교기(260)로부터 출력된 제어신호(ctrl)에 응답하여 쉬프트레지스터(240)의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SR, SL) 및 지연고정(locking)이 이루어졌음을 나타내는 지연고정신호(dll_lockb)를 출력하는 쉬프트제어기(250)를 구비한다.
여기서, 지연모델(500)은 실제 클럭의 경로에서 발생하는 지연시간과 동일한 지연시간을 갖도록 하기 위하여 더미 클럭 버퍼, 더미 출력 버퍼 및 더미 로드를 포함하며, 복제회로(replica circuit)라고도 불린다. 그리고, 제1, 제2 및 제3지연라인(210, 220, 230), 쉬프트레지스터(240), 쉬프트제어기(250) 및 위상비교기(260)는 외부클럭신호(clk)를 필요한 만큼 지연시키므로지연제어부(200)라 한다.
지연모델(500)은 더미 클럭 버퍼, 더미 출력 버퍼 및 더미 로드를 포함함으로써 실제의 클럭이 클럭 버퍼, 출력 버퍼 및 로드 등에 의하여 지연되는 시간을 보상하고, 이 때 외부클럭신호(clk)는 내부클럭신호와 동기되지 않으므로 외부클럭신호(clk)와 내부클럭신호가 동기되도록 하기 위한 나머지의 지연은 지연제어부(200)에서 행해진다.
도 2(a)는 종래기술에 따른 위상검출기 세부 회로도로서, 기준클럭신호(cmp_ref)와 위상비교입력클럭신호(cmp_in)의 두 클럭신호가 입력되었음을 검출하여 입력확인펄스를 발생시키기 위하여 기준클럭신호(cmp_ref)와 위상비교입력클럭신호(cmp_in)를 입력으로 받아들이는 입력확인펄스발생부(261), 기준클럭신호(cmp_ref)와 위상비교입력클럭신호(cmp_in)를 이용하여 쉬프트레프트제어신호를 발생시키기 위하여 기준클럭신호(cmp_ref), 위상비교입력클럭신호(cmp_in) 및 입력확인펄스를 입력으로 받아들이는 쉬프트레프트제어신호발생부(262), 위상비교입력클럭신호(cmp_in)의 단위시간지연된 위상비교입력클럭신호(cmp_ind)와 기준클럭신호(cmp_ref)를 이용하여 쉬프트라이트제어신호를 발생시키기 위하여 기준클럭신호(cmp_ref), 위상비교입력클럭신호(cmp_in) 및 입력확인펄스를 입력으로 받아들이는 쉬프트라이트제어신호발생부(264)로 이루어진다.
쉬프트라이트발생부(264)에서는 위상비교입력클럭신호(cmp_in)를 1단위지연시간만큼 지연시키기 위하여 하나의 인버터와 하나의 낸드 게이트로 이루어진 단위지연시간부(263)를 포함한다.
도 2(b)는 종래기술에 따른 위상비교기에서의 출력파형도이다.
기준클럭신호(cmp_ref)의 라이징 엣지가 위상비교입력클럭신호(cmp_in)의 라이징 엣지 및 단위시간지연된 위상비교입력클럭신호(cmp_ind)의 라이징 엣지보다 뒤진 경우 쉬프트라이트제어신호발생부(264)의 출력단(rsh2)은 "H"상태로 전이되어 쉬프트라이트제어신호가 발생되고(도 2(b)의 (1)), 기준클럭신호(cmp_ref)의 라이징 엣지가 위상비교입력클럭신호(cmp_in)의 라이징 엣지 및 단위시간지연된 위상비교입력클럭신호(cmp_ind)의 라이징 엣지보다 앞선 경우 쉬프트레프트제어신호발생부(262)의 출력단(lsh1)은 "H"상태로 전이되어 쉬프트레프트제어신호가 발생된다. 한편, 기준클럭신호(cmp_ref)의 라이징 엣지가 위상비교입력클럭신호(cmp_in)의 라이징 엣지보다는 뒤지고, 단위시간지연된 위상비교입력클럭신호(cmp_ind)의 라이징 엣지보다는 앞서게 되는 경우, 양 출력단(lsh1, rsh2)은 "L"상태로 전이되어 록-인된다.
한편, DLL에서 출력된 클럭은 리드 동작시에 사용되는데, 리드 동작시 DRAM은 많은 전류를 소모하게 되며, 그 결과 전압강하가 발생된다. 전압강하는 트랜지스터의 길게 하고, 그에 ?? DLL은 록-인(Lock-in)위치를 바꾸게 된다. 작게는 1개의 단위지연만큼 움직일 수도 있으나, 전압의 변동의 크기에 따라서는 그 이상의 단위지연만큼 움직일 수도 있다. DLL은 바뀐 환경(전압, 온도 등)에 대하여 보다 정확하게 록-인(Lock-in)위치를 정하려고 동작하지만, 록-인(Lock-in)위치가 많이 변하면 오히려 그 반대의 결과를 초래하게 된다. 왜냐하면 DLL이 위상을 검출하고 그에 따른 록-인(Lock-in)위치를 바꾸는 시간은 전압이 변화하는 시간보다 훨씬 길기 때문이다. 즉, 새로이 록-인(Lock-in) 되었을 때의 전압은 위상을 검출할 때의 전압과 다른 값을 갖게 되어 데이터 출력 억세스 시간(tAC)이 변동하게 되는 심각한 문제를 초래한다.
상기의 문제점을 해결하기 위하여 본 발명은 최초 록-인 이후의 록-인 범위를 확장시킴으로써 반도체 기억장치의 전압 변동에 강한 반도체기억장치용 위상비교기를 제공함에 목적이 있다.
또한, 본 발명은 최초 록-인 이후의 록-인 범위를 확장시킴으로써 반도체 기억장치의 전압 변동에 강한 반도체기억장치용 위상비교기의 제어방법을 제공함에 다른 목적이 있다.
도 1은 일반적인 DDR SDRAM의 레지스터 제어형 DLL의 블록선도,
도 2a는 종래기술에 따른 위상검출기 세부 회로도,
도 2b는 종래기술에 따른 위상비교기에서의 출력파형도,
도 3a는 본 발명의 제1 실시예에 따른 위상검출기 세부 회로도,
도 3b는 본 발명에 따른 위상비교기에서의 출력파형도,
도 4a는 본 발명에 따른 위상비교기의 최초 록-인 전후에서의 신호선택용 회로도,
도 4b는 도 4a의 신호선택용 회로도에 대한 구체 예시도,
도 5는 본 발명에 따른 위상비교기의 초기값을 지정하기 위한 회로도,
도 6은 본 발명에 따른 제2 실시예에 따른 위상검출기 세부 회로도.
<도면의 주요 부분에 대한 부호의 설명>
100: 클럭 버퍼 200: 지연제어부
210: 제1지연라인 220: 제2지연라인
230: 제3지연라인 240: 쉬프트레지스터
250: 쉬프트제어기 260: 위상비교기
261: 입력확인펄스발생부 262: 쉬프트레프트제어신호발생부
263: 단위시간지연부 264: 쉬프트라이트제어신호발생부
265:제1위상비교입력클럭신호지연부
265-1:제2위상비교입력클럭신호지연부
266: 확장쉬프트라이트제어신호발생부
267: 제1기준클럭신호지연부
267-1: 제2기준클럭신호지연부
268: 확장쉬프트레프트제어신호발생부
300: DLL 드라이버 400: 클럭분주기
500: 지연모델
상기의 목적을 달성하기 위한 본 발명의 반도체기억장치용 위상비교기는 기준클럭신호와 위상비교입력클럭신호를 입력으로 받아들여 상기 기준클럭신호와 상기 위상비교입력클럭신호가 입력되었음을 검출하고, 입력확인펄스를 발생시키는 입력확인펄스발생수단; 상기 기준클럭신호와 상기 위상비교입력클럭신호를 이용하여 쉬프트레프트제어신호를 발생시키기 위하여 상기 기준클럭신호, 상기 위상비교입력클럭신호 및 상기 입력확인펄스를 입력으로 받아들이는 쉬프트레프트제어신호발생수단; 상기 위상비교입력클럭신호를 단위시간 지연시킨 제1 단위시간지연된 위상비교입력클럭신호와 상기 기준클럭신호를 이용하여 쉬프트라이트제어신호를 발생시키기 위하여 상기 기준클럭신호, 상기 위상비교입력클럭신호 및 상기 입력확인펄스를 입력으로 받아들이는 쉬프트라이트제어신호발생수단; 상기 위상비교입력클럭신호를 소정 단위시간 지연시킨 제2 단위시간지연된 위상비교입력클럭신호와 상기 기준클럭신호 및 상기 입력확인펄스를 이용하여 확장된 쉬프트 라이트 제어신호를 발생시키기 위하여 상기 제2 단위시간지연된 위상비교입력클럭신호, 상기 기준클럭신호 및 상기 입력확인펄스를 입력으로 받아들이는 확장쉬프트라이트제어신호발생수단; 상기 위상비교입력클럭신호와 상기 기준클럭신호를 소정 단위시간 지연시킨 단위시간지연된 기준클럭신호 및 상기 입력확인펄스를 이용하여 확장된 쉬프트 레프트 제어신호를 발생시키기 위하여 상기 위상비교입력클럭신호, 상기 단위시간지연된 기준클럭신호 및 상기 입력확인펄스를 입력으로 받아들이는 확장쉬프트레프트제어신호발생수단; 및 최초 록-인 신호를 제어신호로 사용하여 최초 록-인 전에는 상기 쉬프트레프트제어신호발생수단의 출력단 및 상기 쉬프트라이트제어신호발생수단의 출력단에서 발생되는 쉬프트용 제어신호를 선택하여 출력하고, 최초 록-인 후에는 상기 확장쉬프트레프트제어신호발생수단의 출력단 및 상기 확장쉬프트라이트제어신호발생수단의 출력단에서 발생되는 쉬프트용 제어신호를 선택하여 출력하도록 상기 쉬프트레프트제어신호발생수단의 출력단, 상기 쉬프트라이트제어신호발생수단의 출력단, 상기 확장쉬프트레프트제어신호발생수단의 출력단 및 상기 확장쉬프트라이트제어신호발생수단의 출력단을 입력으로 받아들이는 쉬프트용제어신호선택수단을 포함하는 것을 특징으로 한다.
또한, 본 발명의 상기 확장쉬프트라이트제어신호발생수단은, 상기 위상비교입력클럭신호를 소정 단위지연시간만큼 지연시키기 위하여 소정시간지연수단을 포함하는 것을 특징으로 한다.
또한, 본 발명의 상기 소정시간지연수단은, 상기 위상비교입력클럭신호의 라인과 직렬연결된 2개의 인버터 및 상기 직렬연결된 2개의 인버터 사이에 입력단이 연결되고 출력단은 플로팅된 1개의 인버터로 구성된 것을 특징으로 한다.
또한, 본 발명의 상기 소정시간지연수단은, 하나의 인버터와 하나의 낸드 게이트로 이루어진 것을 특징으로 한다.
또한, 본 발명의 상기 확장쉬프트레프트제어신호발생수단은, 상기 기준클럭신호를 소정 단위지연시간만큼 지연시키기 위하여 소정시간지연수단을 포함하는 것을 특징으로 한다.
또한, 본 발명의 상기 소정시간지연수단은, 상기 위상비교입력클럭신호의 라인과 직렬연결된 2개의 인버터 및 상기 직렬연결된 2개의 인버터 사이에 입력단이 연결되고 출력단은 플로팅된 1개의 인버터로 구성된 것을 특징으로 한다.
또한, 본 발명의 상기 소정시간지연수단은, 하나의 인버터와 하나의 낸드 게이트로 이루어진 것을 특징으로 한다.
또한, 본 발명의 반도체기억장치용 위상비교기는 상기 기준클럭신호의 라이징 엣지보다 상기 단위시간지연된 위상비교입력클럭신호의 라이징 엣지가 뒤지고, 상기 단위시간지연된 기준클럭신호의 라이징 엣지보다 상기 위상비교입력클럭신호의 라이징 엣지가 앞서게 되는 경우, 록-인되는 것을 특징으로 한다.
또한, 본 발명의 반도체기억장치용 위상비교기는 상기 기준클럭신호의 라이징 엣지보다 상기 단위시간지연된 위상비교입력클럭신호의 라이징 엣지가 뒤지고, 상기 단위시간지연된 기준클럭신호의 라이징 엣지보다 상기 위상비교입력클럭신호의 라이징 엣지가 앞서게 되는 경우, 상기 확장쉬프트라이트제어신호발생수단의 출력단 및 상기 확장쉬프트레프트제어신호발생수단의 출력단 상태를 전이시키는 것을 특징으로 한다.
또한, 본 발명의 반도체기억장치용 위상비교기의 제어방법은, 최초 록-인 전에는 상기 쉬프트레프트제어신호발생수단의 출력단 및 상기 쉬프트라이트제어신호발생수단의 출력단에서 발생되는 쉬프트용 제어신호를 선택하여 출력하는 제1 단계; 및 최초 록-인 후에는 상기 확장쉬프트레프트제어신호발생수단의 출력단 및 상기 확장쉬프트라이트제어신호발생수단의 출력단에서 발생되는 쉬프트용 제어신호를 선택하여 출력하는 제2 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 상기 제2 단계는, 기준클럭신호의 라이징 엣지보다 단위시간지연된 위상비교입력클럭신호의 라이징 엣지가 뒤지고, 단위시간지연된 기준클럭신호의 라이징 엣지보다 위상비교입력클럭신호의 라이징 엣지가 앞서게 되는 경우, 록-인 신호를 발생시키는 제3 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 상기 제2 단계는, 기준클럭신호의 라이징 엣지보다 단위시간지연된 위상비교입력클럭신호의 라이징 엣지가 뒤지고, 단위시간지연된 기준클럭신호의 라이징 엣지보다 위상비교입력클럭신호의 라이징 엣지가 앞서게 되는 경우, 상기 확장쉬프트라이트제어신호발생수단의 출력단 및 상기 확장쉬프트레프트제어신호발생수단의 출력단 상태를 전이시키는 제3 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 3(a)는 본 발명의 제1 실시예에 따른 위상검출기 세부 회로도로서, 최초 록-인을 위하여 도 2(a)의 종래기술의 입력확인펄스발생부(261), 쉬프트레프트제어신호발생부(262), 쉬프트라이트제어신호발생부(264)의 구성요소들을 포함하는 이외에 최초 록-인 이후 확장된 록-인 범위를 제공하기 구성요소들을 더 포함한다.
즉, 위상비교입력클럭신호(cmp_in)를 단위시간 지연시킨 단위시간지연된 위상비교입력클럭신호(cmp_inld)와 기준클럭신호(cmp_ref) 및 입력확인펄스(cmp_pulse)를 이용하여 확장된 쉬프트 라이트 제어신호를 발생시키기 위하여 위상비교입력클럭신호(cmp_in)를 단위시간 지연시킨 단위시간지연된 위상비교입력클럭신호(cmp_inld)와 기준클럭신호(cmp_ref) 및 입력확인펄스(cmp_pulse)를 입력으로 받아들이는 확장쉬프트라이트제어신호발생부(266)와 위상비교입력클럭신호(cmp_in)와 기준클럭신호(cmp_ref)를 단위시간 지연시킨 단위시간지연된 기준클럭신호(cmp_refld) 및 입력확인펄스(cmp_pulse)를 이용하여 확장된 쉬프트 레프트 제어신호를 발생시키기 위하여 위상비교입력클럭신호(cmp_in)와 기준클럭신호(cmp_ref)를 단위시간 지연시킨 단위시간지연된 기준클럭신호(cmp_refld) 및 입력확인펄스(cmp_pulse)를 입력으로 받아들이는 확장쉬프트레프트제어신호발생부(268)를 더 포함한다.
확장쉬프트라이트제어신호발생부(266)는 위상비교입력클럭제어신호(cmp_in)를 단위지연시간만큼 지연시키기 위하여 직렬연결된 2개의 인버터와 그 사이에서 커패시터의 역할을 하도록 출력단을 플로팅시킨 1개의 인버터로 구성된 제1위상비교입력신호지연부(265)를 포함하며, 확장쉬프트레프트제어신호발생부(268)는 기준클럭신호를 단위지연시간만큼 지연시키기 위하여 직렬연결된 2개의 인버터와 그 사이에서 커패시터의 역할을 하도록 출력단을 플로팅시킨 1개의 인버터로 구성된 제1기준클럭신호지연부(267)를 포함한다.
도 3(b)는 본 발명에 따른 위상비교기에서의 출력파형도이다.
기준클럭신호(cmp_ref)의 라이징 엣지보다 단위시간지연된 위상비교입력클럭신호(cmp_inld)의 라이징 엣지가 뒤지고(도 3(b)의 (1)), 단위시간지연된 기준클럭신호(cmp_refld)의 라이징 엣지보다 위상비교입력클럭신호(cmp_in)의 라이징 엣지가 앞서면 확장쉬프트라이트제어신호발생부(266)의 출력단(rsh_ac) 및 확장쉬프트레프트제어신호발생부(268)의 출력단(lsh_ac)은 "L"상태로 전이되어 록-인된다. 도 3(b)를 참조하면 록-인의 범위가 종래기술에 따르면 1단위지연시간에서 2단위지연시간으로 확장됨을 알 수 있다.
도 4(a)는 본 발명에 따른 위상비교기의 최초 록-인 전후에서의 신호선택용 회로도이고, 도 4(b)는 도 4(a)의 신호선택용 회로도에 대한 구체 예시도이다.
멀티플렉서에서 최초 록-인신호를 제어신호로 이용하여 최초 록-인 전에는 쉬프트레프트제어신호발생부(262)의 출력단(lsh1) 및 쉬프트라이트제어신호발생부(264)의 출력단(rsh2)에서 발생되는 제어신호를 선택하고, 최초 록-인 이후에는 확장쉬프트레프트제어신호발생부(268)의 출력단(lsh_ac)및 확장쉬프트라이트제어신호발생부(266)의 출력단(rsh_ac)에서 발생되는 제어신호를 선택하도록 한다.
도 5는 본 발명에 따른 위상비교기(260)의 초기값을 지정하기 위한 회로도이다.
DLL은 외부 클럭을 지연시켜 록-인되므로, DLL의 초기상태는 쉬프트 라이트이다. 또한 DLL은 초기에 록-인 되지 않은 상태이므로 lock_in은 "L"상태이다. 초기값을 지정하기 위하여 사용된 리셋바아 신호는 power-up이나 확장모드 레지스터 셋(Extended mode register set)에서 리셋 DLL일 때, 그리고 디저블 DLL이나 셀프-리프레쉬 모드일 때 "L'상태에서 액티브로 동작되는 신호이다.
도 6은 본 발명에 따른 제2 실시예에 따른 위상검출기 세부 회로도로서, 도 3(a)의 제1 실시예와 대부분의 구성은 동일하며, 단지 단위시간지연부(263)과 같이 하나의 인버터와 하나의 낸드게이트를 사용하여 단위시간만큼 지연시키기 위한 회로를 구성한다는 점이 다르다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명에 따라 반도체 기억장치에 발생하는 전압 변화에 강한 지연고정루프를 제공할 수 있고, 따라서 전압의 변화가 심한 리드 동작시 지연고정루프에서 출력되는 클럭의 위치가 덜 움직이고, 데이터의 변화 폭도 줄어들고, 데이터 출력 억세스 시간(tAC)도 개선되는 유리한 효과가 있다.

Claims (12)

  1. 기준클럭신호와 위상비교입력클럭신호를 입력으로 받아들여 상기 기준클럭신호와 상기 위상비교입력클럭신호가 입력되었음을 검출하고, 입력확인펄스를 발생시키는 입력확인펄스발생수단;
    상기 기준클럭신호와 상기 위상비교입력클럭신호를 이용하여 쉬프트레프트제어신호를 발생시키기 위하여 상기 기준클럭신호, 상기 위상비교입력클럭신호 및 상기 입력확인펄스를 입력으로 받아들이는 쉬프트레프트제어신호발생수단;
    상기 위상비교입력클럭신호를 단위시간 지연시킨 제1 단위시간지연된 위상비교입력클럭신호와 상기 기준클럭신호를 이용하여 쉬프트라이트제어신호를 발생시키기 위하여 상기 기준클럭신호, 상기 위상비교입력클럭신호 및 상기 입력확인펄스를 입력으로 받아들이는 쉬프트라이트제어신호발생수단;
    상기 위상비교입력클럭신호를 소정 단위시간 지연시킨 제2 단위시간지연된 위상비교입력클럭신호와 상기 기준클럭신호 및 상기 입력확인펄스를 이용하여 확장된 쉬프트 라이트 제어신호를 발생시키기 위하여 상기 제2 단위시간지연된 위상비교입력클럭신호, 상기 기준클럭신호 및 상기 입력확인펄스를 입력으로 받아들이는 확장쉬프트라이트제어신호발생수단;
    상기 위상비교입력클럭신호와 상기 기준클럭신호를 소정 단위시간 지연시킨 단위시간지연된 기준클럭신호 및 상기 입력확인펄스를 이용하여 확장된 쉬프트 레프트 제어신호를 발생시키기 위하여 상기 위상비교입력클럭신호, 상기 단위시간지연된 기준클럭신호 및 상기 입력확인펄스를 입력으로 받아들이는 확장쉬프트레프트제어신호발생수단; 및
    최초 록-인 신호를 제어신호로 사용하여 최초 록-인 전에는 상기 쉬프트레프트제어신호발생수단의 출력단 및 상기 쉬프트라이트제어신호발생수단의 출력단에서 발생되는 쉬프트용 제어신호를 선택하여 출력하고, 최초 록-인 후에는 상기 확장쉬프트레프트제어신호발생수단의 출력단 및 상기 확장쉬프트라이트제어신호발생수단의 출력단에서 발생되는 쉬프트용 제어신호를 선택하여 출력하도록 상기 쉬프트레프트제어신호발생수단의 출력단, 상기 쉬프트라이트제어신호발생수단의 출력단, 상기 확장쉬프트레프트제어신호발생수단의 출력단 및 상기 확장쉬프트라이트제어신호발생수단의 출력단을 입력으로 받아들이는 쉬프트용제어신호선택수단
    을 포함하는 것을 특징으로 하는 반도체기억장치용 위상비교기.
  2. 제1항에 있어서, 상기 확장쉬프트라이트제어신호발생수단은,
    상기 위상비교입력클럭신호를 소정 단위지연시간만큼 지연시키기 위하여 소정시간지연수단을 포함하는 것을 특징으로 하는 반도체기억장치용 위상비교기.
  3. 제2항에 있어서, 상기 소정시간지연수단은,
    상기 위상비교입력클럭신호의 라인과 직렬연결된 2개의 인버터 및 상기 직렬연결된 2개의 인버터 사이에 입력단이 연결되고 출력단은 플로팅된 1개의 인버터로 구성된 것을 특징으로 하는 반도체기억장치용 위상비교기.
  4. 제2항에 있어서, 상기 소정시간지연수단은,
    하나의 인버터와 하나의 낸드 게이트로 이루어진 것을 특징으로 하는 반도체기억장치용 위상비교기.
  5. 제1항에 있어서, 상기 확장쉬프트레프트제어신호발생수단은,
    상기 기준클럭신호를 소정 단위지연시간만큼 지연시키기 위하여 소정시간지연수단을 포함하는 것을 특징으로 하는 반도체기억장치용 위상비교기.
  6. 제5항에 있어서, 상기 소정시간지연수단은,
    상기 위상비교입력클럭신호의 라인과 직렬연결된 2개의 인버터 및 상기 직렬연결된 2개의 인버터 사이에 입력단이 연결되고 출력단은 플로팅된 1개의 인버터로 구성된 것을 특징으로 하는 반도체기억장치용 위상비교기.
  7. 제5항에 있어서, 상기 소정시간지연수단은,
    하나의 인버터와 하나의 낸드 게이트로 이루어진 것을 특징으로 하는 반도체기억장치용 위상비교기.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 기준클럭신호의 라이징 엣지보다 상기 단위시간지연된 위상비교입력클럭신호의 라이징 엣지가 뒤지고, 상기 단위시간지연된 기준클럭신호의 라이징 엣지보다 상기 위상비교입력클럭신호의 라이징 엣지가 앞서게 되는 경우, 록-인되는 것을 특징으로 하는 반도체기억장치용 위상비교기.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 기준클럭신호의 라이징 엣지보다 상기 단위시간지연된 위상비교입력클럭신호의 라이징 엣지가 뒤지고, 상기 단위시간지연된 기준클럭신호의 라이징 엣지보다 상기 위상비교입력클럭신호의 라이징 엣지가 앞서게 되는 경우, 상기 확장쉬프트라이트제어신호발생수단의 출력단 및 상기 확장쉬프트레프트제어신호발생수단의 출력단 상태를 전이시키는 것을 특징으로 하는 반도체기억장치용 위상비교기.
  10. 최초 록-인 전에는 상기 쉬프트레프트제어신호발생수단의 출력단 및 상기 쉬프트라이트제어신호발생수단의 출력단에서 발생되는 쉬프트용 제어신호를 선택하여 출력하는 제1 단계; 및
    최초 록-인 후에는 확장쉬프트레프트제어신호발생수단의 출력단 및 확장쉬프트라이트제어신호발생수단의 출력단에서 발생되는 쉬프트용 제어신호를 선택하여 출력하는 제2 단계
    를 포함하는 것을 특징으로 하는 반도체기억장치용 위상비교기의 제어방법.
  11. 제10항에 있어서, 상기 제2 단계는,
    기준클럭신호의 라이징 엣지보다 단위시간지연된 위상비교입력클럭신호의 라이징 엣지가 뒤지고, 단위시간지연된 기준클럭신호의 라이징 엣지보다 위상비교입력클럭신호의 라이징 엣지가 앞서게 되는 경우, 록-인 신호를 발생시키는 제3 단계
    를 포함하는 것을 특징으로 하는 반도체기억장치용 위상비교기의 제어방법.
  12. 제10항에 있어서, 상기 제2 단계는,
    기준클럭신호의 라이징 엣지보다 단위시간지연된 위상비교입력클럭신호의 라이징 엣지가 뒤지고, 단위시간지연된 기준클럭신호의 라이징 엣지보다 위상비교입력클럭신호의 라이징 엣지가 앞서게 되는 경우, 상기 확장쉬프트라이트제어신호발생수단의 출력단 및 상기 확장쉬프트레프트제어신호발생수단의 출력단 상태를 전이시키는 제3 단계
    를 포함하는 것을 특징으로 하는 반도체기억장치용 위상비교기의 제어방법.
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