JP3523069B2 - 遅延型位相同期回路 - Google Patents
遅延型位相同期回路Info
- Publication number
- JP3523069B2 JP3523069B2 JP18512798A JP18512798A JP3523069B2 JP 3523069 B2 JP3523069 B2 JP 3523069B2 JP 18512798 A JP18512798 A JP 18512798A JP 18512798 A JP18512798 A JP 18512798A JP 3523069 B2 JP3523069 B2 JP 3523069B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay
- signal
- output
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000001514 detection method Methods 0.000 claims description 53
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 17
- 230000003111 delayed effect Effects 0.000 claims description 13
- 230000001934 delay Effects 0.000 claims description 4
- 230000000630 rising effect Effects 0.000 description 50
- 238000010586 diagram Methods 0.000 description 31
- 238000003708 edge detection Methods 0.000 description 24
- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 description 9
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 description 6
- 230000002194 synthesizing effect Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/14—Preventing false-lock or pseudo-lock of the PLL
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
クロック発生回路などに使用され、入力信号を制御電圧
に応じて遅延する遅延型位相同期回路に係り、特にミス
ロック時にミスロック状態を検出してこのミスロック状
態を解除するための制御信号を発生するミスロック検出
回路を有する遅延型位相同期回路に関する。
ed Loop 、以下、DLL回路と称する)を使用した一般
的なN逓倍回路の構成を図13に示す。このN逓倍回路
は、DLL回路101とN逓倍信号合成回路102とか
ら構成されている。
03と、位相比較器(PHC)104と、低域通過フィ
ルタ回路(LPF)105とから構成されている。電圧
制御遅延回路103は、直列接続された複数段の遅延段
からなり、初段に入力される基準信号FREFを各遅延
段で順次遅延する。そして、各遅延段における遅延時間
は、低域通過フィルタ回路105から出力される制御電
圧LPFOに応じてそれぞれ可変とされる。
信号FREFが、他方入力として電圧制御遅延回路10
3の最終段からの遅延信号FSIGがそれぞれ供給され
る。この位相比較器104は両入力信号FREF、FS
IGの立ち上がりまたは立ち下がりエッジにおける位相
差を検出し、この位相差に応じた誤差信号VERRを出
力する。また、位相比較器104には、後述するミスロ
ック検出回路から出力される強制アップ信号が入力さ
れ、この信号の状態に応じて誤差信号VERRが強制的
に“H”状態に設定される。位相比較器104からの誤
差信号VERRは低域通過フィルタ回路105に入力さ
れる。
ERRから直流成分のみを取り出し、電圧制御遅延回路
103に制御電圧LPFOとして出力する。また、電圧
制御遅延回路103の任意の遅延段における遅延信号S
1〜S4がミスロック検出回路106に入力される。こ
こで、基準信号FREFに近い側の2つの遅延信号S
1、S2はそれぞれインバータによって反転されてAN
Dゲート回路107に入力される。また、基準信号FR
EFに遠い側の2つの遅延信号S3、S4はそのままA
NDゲート回路107に入力される。ANDゲート回路
107の出力はD型フリップフロップからなるラッチ回
路108に入力され、このラッチ回路108の出力が強
制アップ信号として位相比較器104に入力される。な
お、ラッチ回路108のクロック信号入力端子には基準
信号FREFが入力される。
延回路103の任意の遅延段から出力される互いに位相
が異なるn個の多相クロック信号F1〜Fnを用いてN
逓倍信号を合成する。
制御遅延回路103、位相比較器104及び低域通過フ
ィルタ回路105は閉ループを構成しており、この閉ル
ープにより、基準信号FREFと電圧制御遅延回路10
3の遅延信号FSIGとの間の位相差を無くすように制
御電圧LPFOの値が調整される。そして、DLL回路
が正常に動作している場合、電圧制御遅延回路103の
遅延信号FSIGは基準信号FREFに対して1周期遅
れた信号になる。
は、基準信号FREFの立ち上がりまたは立ち下がりエ
ッジと、遅延信号FSIGの立ち上がりまたは立ち下が
りエッジの位置が位相比較器104で比較されるだけで
あり、電圧制御遅延回路103の内部状態が完全に正常
であるかどうかまでの検出は行われない。
と上記4つの遅延信号S1〜S4との関係を図14に示
す。状態1は電圧制御遅延回路103の内部状態が正常
な場合であり、基準信号FREFの1周期分に相当する
時間が電圧制御遅延回路103に収まっている。この状
態1では、遅延信号S1が“L”、S2が“L”、S3
が“H”、S4が“H”となるので、ミスロック検出回
路106のANDゲート回路107の出力信号は“H”
となる。そして、基準信号FREFの立ち上がりに同期
してANDゲート回路107の出力信号がラッチ回路1
08でラッチされ、これにより強制アップ信号が“H”
となる。この場合、DLL回路101は正常な状態でロ
ックしていると判断され、位相比較器104の出力信号
は強制的にアップ、すなわち“H”にはされず、正常な
動作がそのまま維持される。
ロック時の2倍大きい遅延時間でロックしている場合
(1/2ロック時)、電圧制御遅延回路103の内部状
態は状態2に示すようになり、本来、“L”であるべき
遅延信号S2が“H”、本来、“H”であるべき遅延信
号S3が“L”となる。この状態2では、ミスロック検
出回路106のANDゲート回路107の出力信号が
“L”となる。従って、ANDゲート回路107の出力
信号をラッチするラッチ回路108の出力である強制ア
ップ信号も“L”となる。この場合、DLL回路101
はミスロックしていると判断され、位相比較器104の
出力信号が強制的に“H”にされ、電圧制御遅延回路1
03では遅延時間を上げる制御が行われる。
周期分に相当する時間が電圧制御遅延回路103に蓄積
された場合に相当し、DLL回路101がミスロックし
ている場合(1/3ロック時)の電圧制御遅延回路10
3の内部状態を示している。この場合、遅延信号S1〜
S4の各レベルは正常状態である状態1の場合と同じに
なり、ミスロック検出回路106ではあたかも正常なロ
ック状態であるかのように判断されてしまう。
ロック検出回路106で検出すべき遅延信号の数及び位
置を増やすことが考えられるが、さらに遅延時間が大き
くなった場合には対応することができない。
して検出可能な電圧制御遅延回路103の内部状態を示
している。このように従来のミスロック検出回路は、電
圧制御遅延回路103の内部状態によってはミスロック
を検出することができないという問題がある。
される遅延信号が予め決まっているので、電圧制御遅延
回路103に入力される基準信号FREFのデューティ
を一定にしておく必要がある。そのため、基準信号FR
EFとしてどのようなデューティの信号でも使用できる
わけではない。
REFや制御電圧LPFOへのノイズ混入などにより、
位相比較器104に入力される基準信号FREFと遅延
信号FSIGの位相関係が逆転した場合もミスロックを
防止することができない。
明する。図15(a)は、例えば電源電圧の変動により
制御電圧LPFOの電位が一時的に変動した場合の波形
図である。制御電圧LPFOの電位変動が原因で遅延信
号FSIGのパルスが消失(図中、破線で示している)
すると、基準信号FREFと遅延信号FSIGの位相関
係が逆転し、この結果、制御電圧LPFOが電源電圧V
ddに張り付いてしまい、ミスロックに陥る。
スノイズが混入した場合の波形図である。この場合、位
相比較器104はパルスノイズを基準信号FREFとし
て誤認するため、基準信号FREFと遅延信号FSIG
の位相関係が逆転し、制御電圧LPFOが電源電圧Vd
dに張り付いてしまい、ミスロックに陥る。
が一時的に変動した場合の波形図である。この場合、遅
延信号FSIGが基準信号FREFに対して2周期分以
上遅れると、位相比較器104では2周期遅れてきた遅
延信号FSIGと基準信号FREFの位相差をなくする
ように帰還制御が行われ、ミスロックに陥る。
06が設けられていても、正常な動作に移行することは
できない。この発明は上記のような事情を考慮してなさ
れたものであり、その目的は、基準信号のデューティの
制約をなくすことで応用上の制約をなくすことができ、
ミスロック状態を確実に検出してミスロックから抜け出
して正常な動作に移行することができる遅延型位相同期
回路を提供することにある。
期回路は、基準信号及び制御電圧が入力され、上記基準
信号を上記制御電圧に応じて複数の遅延段で順次遅延
し、位相が異なる複数の遅延信号を出力する電圧制御遅
延回路と、上記電圧制御遅延回路の複数の遅延段のうち
特定の遅延段からの遅延信号と基準信号とが入力され、
両信号間の位相差を検出し、この位相差に応じた誤差信
号を出力する位相検出器と、上記位相検出器から出力さ
れる誤差信号から直流成分を取り出して上記電圧制御遅
延回路に上記制御電圧として入力する低域通過フィルタ
回路と、上記電圧制御遅延回路の複数の遅延段における
上記特定の遅延段よりも前段側の複数の遅延段のうちそ
れぞれ互いに隣り合う各2つの遅延段の遅延信号間の遅
延時間に対応したパルス幅を有する複数のパルス信号
と、上記特定の遅延段を含み特定の遅延段よりも後段側
の複数の遅延段のうちそれぞれ互いに隣り合う各2つの
遅延段の遅延信号間の遅延時間に対応したパルス幅を有
する1個のパルス信号とを加算して加算信号を生成し、
この生成した加算信号と上記基準信号の単位時間当たり
のパルス数を比較することにより、上記電圧制御遅延回
路、位相検出器及び低域通過フィルタ回路からなる閉ル
ープ回路がミスロックしているか否かを判断するミスロ
ック検出回路とを具備している。
実施の形態により説明する。図1は、この発明の遅延型
位相同期回路を用いたN逓倍回路に係る第1の実施の形
態を示すブロック図である。
倍信号合成回路20とから構成されている。DLL回路
10は、電圧制御遅延回路11と、位相比較器(PH
C)12と、低域通過フィルタ回路(LPF)13と、
ミスロック検出回路14とから構成されている。また、
上記電圧制御遅延回路11、位相比較器(PHC)12
及び低域通過フィルタ回路13は閉ループ回路を構成し
ている。
の電圧制御遅延回路部11a、11b、11cで構成さ
れている。これら第1、第2、第3の電圧制御遅延回路
部11a、11b、11cは直列接続されている。ま
た、第1及び第3の電圧制御遅延回路部11a、11c
はそれぞれ少なくとも1段の遅延段で構成されており、
第2の電圧制御遅延回路部11bは複数段の遅延段で構
成されている。
信号FREFが入力され、この第1の電圧制御遅延回路
部11aからは遅延信号S1が出力される。第2の電圧
制御遅延回路部11bには上記遅延信号S1が入力さ
れ、この第2の電圧制御遅延回路部11bからは遅延信
号S2〜S5及びSXが出力される。なお、遅延信号S
Xは遅延信号S2〜S5の中のいずれか1つの遅延信号
と同じものであってもよいし、遅延信号S2〜S5とは
別の遅延信号であってもよい。第3の電圧制御遅延回路
部11cには第2の電圧制御遅延回路部11bの最終段
の遅延段からの遅延信号S5が入力され、この第3の電
圧制御遅延回路部11cからは遅延信号S6が出力され
る。また、これら第1、第2、第3の電圧制御遅延回路
部11a、11b、11c内の各遅延段の遅延時間は、
低域通過フィルタ回路13から出力される制御電圧LP
FOに応じてそれぞれ可変とされる。
圧制御遅延回路部11aは、基準信号FREFの波形整
形用として設けられている。そして、DLL回路10が
正常にロックしている場合、第1の電圧制御遅延回路部
11aから出力される遅延信号S1と、第2の電圧制御
遅延回路部11bの最終段から出力される遅延信号S5
との間の遅延時間が、基準信号FREFの1周期分の時
間に一致するように、電圧制御遅延回路11、位相比較
器(PHC)12及び低域通過フィルタ回路13からな
る閉ループ回路が構成されている。
電圧制御遅延回路部11aからの遅延信号S1が供給さ
れ、他方入力として電圧制御遅延回路部11bの最終段
からの遅延信号S5が供給される。
立ち上がりまたは立ち下がりエッジにおける位相差を検
出し、この位相差に応じた誤差信号VERRを出力す
る。また、位相比較器12には、後述するミスロック検
出回路14から出力されるPHCリセット信号及び強制
アップ信号が入力され、これらの制御信号の状態に応じ
て、内部状態がリセットまたは誤差信号VERRが強制
的に“H”状態に設定される。位相比較器12からの誤
差信号VERRは低域通過フィルタ回路13に入力され
る。
RRから直流成分のみを取り出し、この直流電圧を電圧
制御遅延回路11の各電圧制御遅延回路11a、11
b、11cに制御電圧LPFOとして出力する。
圧制御遅延回路部11bから出力される遅延信号S1〜
S5及びSX、第3の電圧制御遅延回路部11cから出
力される遅延信号S6は、基準信号FREFと共にミス
ロック検出回路14に入力される。
号に基づいてDLL回路10が正常に動作しているかを
検出し、遅延時間が大きすぎる場合には強制アップ信号
を活性化レベル(例えば“H”)とし、遅延時間が小さ
すぎる場合にはPHCリセット信号を活性化レベルにす
る。
回路11の任意の遅延段から出力される互いに位相が異
なるn個の多相クロック信号F1〜Fnを用いてN逓倍
信号を合成する。
な構成を図2のブロック図に示す。ミスロック検出回路
14は、逓倍信号生成回路31と、第1及び第2のカウ
ンタ32、33と、第1ないし第3の比較回路34〜3
6と、ANDゲート回路37、38と、エッジ検出型の
RSフリップフロップ回路(以下、単にフリップフロッ
プ回路と称する)39、40とから構成されている。
の立ち上がり検出回路41〜43と、加算回路44と、
1/2分周回路45とから構成されている。立ち上がり
検出回路41には遅延信号S1とS2が入力され、この
立ち上がり検出回路41は一方の遅延信号S1の立ち上
がりエッジから他方の遅延信号S2の立ち上がりエッジ
までの時間に相当するパルス幅を持つパルス信号E1を
出力する。立ち上がり検出回路42には遅延信号S3と
S4が入力され、この立ち上がり検出回路42は一方の
遅延信号S3の立ち上がりエッジから他方の遅延信号S
4の立ち上がりエッジまでの時間に相当するパルス幅を
持つパルス信号E2を出力する。同様に、立ち上がり検
出回路43には遅延信号S5とS6が入力され、この立
ち上がり検出回路42は一方の遅延信号S5の立ち上が
りエッジから他方の遅延信号S6の立ち上がりエッジま
での時間に相当するパルス幅を持つパルス信号E3を出
力する。
から出力されるパルス信号E1〜E3は加算回路44に
入力され、加算される。この加算回路44の出力信号D
2は1/2分周回路45に入力され、分周される。
て基準信号FREFが入力され、第2のカウンタ33に
はカウント入力として上記1/2分周回路45からの分
周出力信号D0が入力される。第1のカウンタ32のカ
ウント出力信号C1は第1の比較回路34に入力され
る。また、第2のカウンタ33のカウント出力信号C2
は第2の比較回路35及び第3の比較回路36に入力さ
れる。
C1の値と第1の固定値N(Nは1以上の整数)との一
致検出を行い、両値が一致した際に活性化(例えば
“H”)される信号GATEを出力する。この信号GA
TEはリセット信号として第1、第2のカウンタ32、
33に入力されると共にANDゲート回路37、38に
入力される。第2の比較回路35は、カウント出力信号
C2の値と先の第1の固定値Nの0.5倍の値(0.5
N)との大小検出を行い、C2≦0.5Nの時に活性化
される信号CMP1を出力する。この信号CMP1はA
NDゲート回路37に入力される。第3の比較回路36
は、カウント出力信号C2の値と先の第1の固定値Nの
1.5倍の値(1.5N)との大小検出を行い、C2≧
1.5Nの時に活性化される信号CMP2を出力する。
この信号CMP2はANDゲート回路38に入力され
る。
TE及び信号CMP1に基づいて遅いミスロック判定信
号を生成する。この遅いミスロック判定信号はフリップ
フロップ回路39のセット入力端に入力される。また、
ANDゲート回路38は上記信号GATE及び信号CM
P2に基づいて速いミスロック判定信号を生成する。こ
の速いミスロック判定信号はフリップフロップ回路39
のリセット入力端に入力されると共にフリップフロップ
回路40のセット入力端に入力される。また、フリップ
フロップ回路40のリセット入力端には先の電圧制御遅
延回路部11bから出力される遅延信号SXが入力され
る。フリップフロップ回路39は、入力される遅いミス
ロック判定信号と速いミスロック判定信号とに応じて強
制アップ信号を生成する。フリップフロップ回路40
は、入力される速いミスロック判定信号と遅延信号SX
に応じて先のPHCリセット信号を生成する。
説明する。まず、図2のミスロック検出回路14内の逓
倍信号生成回路31において、遅延信号S1〜S6が入
力されてから信号D0が出力されるまでの動作につい
て、図3、図4及び図5を参照して説明する。
いる状態の場合を図3の波形図で説明する。遅延信号S
1の立ち上がりエッジから遅延信号S5の立ち上がりエ
ッジまでの時間は基準信号FREFの1周期の時間Tと
同じなので、遅延信号S5の立ち上がりエッジから遅延
信号S6の立ち上がりエッジまでの時間に相当するパル
ス幅を持ち、立ち上がり検出回路43から出力されるパ
ルス信号E3は、立ち上がり検出回路41から出力さ
れ、遅延信号S1の立ち上がりエッジから遅延信号S2
の立ち上がりエッジまでの時間に相当するパルス幅を持
つパルス信号E1と同じ位相となる。このため、パルス
信号E1〜E3を加算回路44で加算することによって
得られる信号D2において、遅延信号S1の1周期期間
に含まれるパルスの数は2個となり、この信号D2を1
/2分周回路45で分周することによって得られる分周
出力信号D0の、遅延信号S1の1周期期間に含まれる
パルスの数は1個となる。
している状態のとき、分周出力信号D0に含まれるパル
スの単位時間当たりの個数は基準信号FREFと同じ個
数になる。
路11の遅延時間が小さい状態でロックしている場合を
図4の波形図で説明する。この場合、図示のように、次
のサイクルの遅延信号S1が立ち上がる前に遅延信号S
6の立ち上がりエッジが到来するので、立ち上がり検出
回路43から出力されるパルス信号E3は、立ち上がり
検出回路41から出力されるパルス信号E1と異なる位
相となる。このため、パルス信号E1〜E3を加算回路
44で加算することによって得られる信号D2におい
て、遅延信号S1の1周期期間に含まれるパルスの数は
3個となり、この信号D2を1/2分周回路45で分周
することによって得られる分周出力信号D0の、遅延信
号S1の1周期期間に含まれるパルスの数は1.5個と
なる。
延回路11の遅延時間が小さい状態でロックしていると
き、分周出力信号D0に含まれるパルスの単位時間当た
りの個数は基準信号FREFよりも1.5倍以上多くな
る。
路11の遅延時間が大きい状態でロックしている場合を
図5の波形図で説明する。この例では、立ち上がり検出
回路41、42、43から出力されるパルス信号E1〜
E3は全て同位相となる。このようなパルス信号E1〜
E3を加算回路44で加算することによって得られる信
号D2において、遅延信号S1の1周期期間に含まれる
パルスの数は例えば1個となり、この信号D2を1/2
分周回路45で分周することによって得られる分周出力
信号D0の、遅延信号S1の1周期期間に含まれるパル
スの数は0.5個となる。すなわち、DLL回路10内
の電圧制御遅延回路11の遅延時間が大きい状態でロッ
クしているとき、分周出力信号D0に含まれるパルスの
単位時間当たりの個数は基準信号FREFよりも半分以
下に少なくなる。
路14では、基準信号FREFの1周期当たりの分周出
力信号D0のパルス数の端数を拡大させるために、第1
及び第2のカウンタ32、33を使用している。
おける上記逓倍信号生成回路31以外の回路の動作につ
いて、図6を参照して説明する。図6(a)はDLL回
路10が正常にロックしている場合の波形図であり、分
周出力信号D0が入力される第2のカウンタ33、基準
信号FREFが入力される第1のカウンタ32はそれぞ
れの入力信号をカウントしており、第1のカウンタ32
のカウント出力信号C1の値がNになったときに、第1
の比較回路34の出力信号GATEが“H”になる。こ
のとき、DLL回路10は正常にロックしており、第2
のカウンタ33のカウント出力信号C2の値もNになる
ので、第2の比較回路35の出力信号CMP1及び第3
の比較回路36の出力信号CMP1は共に“L”とな
る。従って、ANDゲート回路37の出力信号である遅
いミスロック判定信号は“L”、ANDゲート回路38
の出力信号である速いミスロック判定信号も“L”とな
り、フリップフロップ回路39、40はセットされな
い。すなわち、DLL回路10が正常にロックしている
場合には、フリップフロップ回路39の出力信号である
強制アップ信号及びフリップフロップ回路40の出力信
号であるPHCリセット信号は共に“L”になり、図1
中の位相比較器12の内部状態がリセットされることも
誤差信号VERRが強制的に“H”状態に設定されるこ
ともなく、以前の状態がそのまま維持される。
信号C1の値がNになったとき、第2のカウンタ33の
カウント出力信号C2の値が0.5Nよりも大きく1.
5Nより小さい場合は、DLL回路10が引き込み過程
にあるが、この場合にも第2のカウンタ33のカウント
出力信号C2の値が0.5Nより大きく、また1.5N
より小さいために、上記の場合と同様に強制アップ信号
及びPHCリセット信号は共に“L”になる。
遅延回路11の遅延時間が大きい状態でロックしたミス
ロック状態の場合の波形図である。この場合、第1のカ
ウンタ32のカウント出力C1の値がNになったとき、
第2のカウンタ33のカウント出力C2の値は0.5N
以下であるので、第2の比較回路35の出力信号CMP
1が“H”となる。これによりANDゲート回路37の
出力信号である遅いミスロック判定信号が“H”とな
り、この後、フリップフロップ回路39がセットされて
強制アップ信号が“H”となる。強制アップ信号が
“H”になると、図1中の位相比較器12から出力され
る誤差信号VERRが強制的に“H”状態に設定され
る。これにより、電圧制御遅延回路11内の各遅延段に
おける遅延時間が小さくされる。この状態は、速いミス
ロック状態となってANDゲート回路38から速いミス
ロック判定信号が出力されるまで続く。そして、AND
ゲート回路38から速いミスロック判定信号が出力され
ると、フリップフロップ回路39がリセットされ、強制
アップ信号が“L”にされる。
遅延回路11の遅延時間が小さい状態でロックしたミス
ロック状態の場合の波形図である。この場合、第1のカ
ウンタ32のカウント出力C1の値がNになったとき、
第2のカウンタ33のカウント出力C2の値が1.5N
以上であるので、第3の比較回路36の出力信号CMP
2が“H”となる。これによりANDゲート回路38の
出力信号である速いミスロック判定信号が“H”とな
り、この後、フリップフロップ回路40がセットされて
PHCリセット信号が“H”となる。PHCリセット信
号が“H”になると、図1中の位相比較器12の内部状
態がリセットされる。その後、遅延信号S1から十分に
遅れた遅延信号SXのタイミングでフリップフロップ回
路40がリセットされ、PHCリセット信号が“L”に
なる。
検出型のRSフリップフロップ回路を使用している理由
は、遅延信号SXが電圧制御遅延回路11の中間遅延段
からの出力信号であり、ミスロック状態後の信号SXの
状態が確定できないためである。
は、第1の比較回路34の出力信号GATEの立ち上が
りエッジでそれぞれリセットされ、再びパルスのカウン
トが開始されてミスロック状態になっているかどうかの
判定が行われる。
制御遅延回路から出力される遅延信号を用いて複数のパ
ルス信号を生成し、これらのパルス信号を加算して加算
信号を生成し、この生成した加算信号と基準信号の単位
時間当たりのパルス数を比較することによって、ミスロ
ック状態の検出を行うようにしているので、基準信号の
デューティの制約をなくすことができ、これにより応用
上の制約をなくすことができる。
に、使用する遅延信号の位置及び数は特定されないの
で、ミスロック状態を確実に検出してミスロックから抜
け出して正常な動作に移行することができる。
説明する。図7は、この発明に係るN逓倍回路で使用さ
れる図2とは異なる他の構成のミスロック検出回路14
のブロック図を示している。このミスロック検出回路1
4が図2のものと異なる点は、新たにNORゲート回路
46と、それぞれD型フリップフロップ回路で構成され
た4個のラッチ回路47〜50とが追加されていること
である。
成回路31からの分周出力信号D0の供給経路の途中に
挿入されており、信号D0はこのNORゲート回路46
を介して第2のカウンタ33に供給される。なお、上記
NORゲート回路46には、後述するラッチ回路47の
出力信号が供給される。
出力信号が供給される。このラッチ回路47には同期信
号として基準信号FREFが供給されており、基準信号
FREFが立ち上がるタイミングで第1の比較回路34
の出力信号がラッチ回路47にラッチされ、このラッチ
回路47から先の信号GATEが出力される。この信号
GATEはANDゲート回路37、38に供給されると
共にNORゲート回路46に供給される。
給される。このラッチ回路48には同期信号として基準
信号FREFが供給されており、基準信号FREFが立
ち上がるタイミングで上記信号GATEがラッチ回路4
8にラッチされ、このラッチ回路48の出力信号が、第
1、第2のカウンタ32、33に対しリセット信号CR
ESETとして供給される。
出力信号が供給される。このラッチ回路49には同期信
号として基準信号FREFが供給されており、基準信号
FREFが立ち上がるタイミングで第2の比較回路35
の出力信号がラッチ回路49にラッチされ、このラッチ
回路49から先の信号CMP1が出力される。
出力信号が供給される。このラッチ回路50には同期信
号として基準信号FREFが供給されており、基準信号
FREFが立ち上がるタイミングで第3の比較回路36
の出力信号がラッチ回路50にラッチされ、このラッチ
回路50から先の信号CMP2が出力される。
3の比較回路34、35、36の出力が、基準信号FR
EFに同期してラッチ回路47、49、50でラッチさ
れる。第1のカウンタ32の出力信号C1の値がNにな
ったとき、ラッチ回路47の出力信号GATEが“H”
となり、これによりNORゲート回路46の出力信号が
強制的に“L”に固定され、これ以降は第2のカウンタ
33のカウント動作が停止される。
号C1の値がNになったときに、第2のカウンタ33で
カウントされた値が第2、第3の比較回路35、36で
比較され、さらにラッチ回路49、50のラッチ信号の
状態によって、ANDゲート回路37、38で正常動
作、遅いミスロック状態、速いミスロック状態が判定さ
れる。
回路の動作を図8の波形図を参照して説明する。図8
(a)はDLL回路10が正常にロックしている場合の
波形図である。いま、第1のカウンタ32のカウント出
力信号C1の値がNになったときに、第1の比較回路3
4の出力信号が基準信号FREFの立ち上がりに同期し
てラッチ回路47でラッチされ、ラッチ回路47の出力
信号GATEが“H”になる。これによりNORゲート
回路46の出力信号が“H”となり、第2のカウンタ3
3には逓倍信号生成回路31からの分周出力信号D0が
伝わらなくなる。そして、それ以前に入力された分周出
力信号D0をカウントしている第2のカウンタ33のカ
ウント出力信号C2の値もNになるので、この時の第2
の比較回路35の出力信号及び第3の比較回路36の出
力信号が共に“L”となる。そして、先のラッチ回路4
7で第1の比較回路34の出力信号がラッチされるタイ
ミングで第2の比較回路35の出力信号及び第3の比較
回路36の出力信号がラッチ回路49、50でラッチさ
れ、それぞれの出力信号である信号CMP1、CMP2
はそれぞれ“L”となる。
である遅いミスロック判定信号は“L”、ANDゲート
回路38の出力信号である速いミスロック判定信号も
“L”となり、フリップフロップ回路39、40はセッ
トされない。
している場合に、強制アップ信号及びPHCリセット信
号は共に“L”になり、図1中の位相比較器12の内部
状態がリセットされることも誤差信号VERRが強制的
に“H”状態に設定されることもなく、以前の状態がそ
のまま維持される。
信号C1の値がNになったとき、第2のカウンタ33の
カウント出力信号C2の値が0.5Nよりも大きく1.
5Nより小さい場合は、DLL回路10が引き込み過程
にあるが、この場合にも第2のカウンタ33のカウント
出力信号C2の値が0.5Nより大きく、また1.5N
より小さいために、上記の場合と同様に強制アップ信号
及びPHCリセット信号は共に“L”になる。
遅延回路11の遅延時間が大きい状態でロックしたミス
ロック状態の場合の波形図である。この場合、第1のカ
ウンタ32のカウント出力C1の値がNになったとき、
第2のカウンタ33のカウント出力C2の値は0.5N
以下であるので、第2の比較回路35の出力信号が
“H”となる。そして、ラッチ回路47で第1の比較回
路34の出力信号がラッチされるタイミングで第2の比
較回路35の出力信号及び第3の比較回路36の出力信
号がラッチ回路49、50でラッチされ、ラッチ回路4
9の出力信号CMP1が“H”、ラッチ回路50の出力
信号CMP2が“L”となる。これによりANDゲート
回路37の出力信号である遅いミスロック判定信号が
“H”となり、この後、フリップフロップ回路39がセ
ットされて強制アップ信号が“H”となる。
の位相比較器12から出力される誤差信号VERRが強
制的に“H”状態に設定される。これにより、電圧制御
遅延回路11内の各遅延段における遅延時間が小さくな
り、この状態は速いミスロック状態となり、ANDゲー
ト回路38から速いミスロック検出信号が出力されるま
で続く。そして、ANDゲート回路38から速いミスロ
ック検出信号が出力されると、フリップフロップ回路3
9がリセットされ、強制アップ信号は“L”になる。
遅延回路11の遅延時間が小さい状態でロックしたミス
ロック状態の場合の波形図である。この場合、第1のカ
ウンタ32のカウント出力C1の値がNになったとき、
第2のカウンタ33のカウント出力C2の値が1.5N
以上になるので、第3の比較回路36の出力信号が
“H”となる。そして、ラッチ回路47で第1の比較回
路34の出力信号がラッチされるタイミングで第2の比
較回路35の出力信号及び第3の比較回路36の出力信
号がラッチ回路49、50でラッチされ、ラッチ回路4
9の出力信号CMP1が“L”、ラッチ回路50の出力
信号CMP2が“H”となる。これによりANDゲート
回路38の出力信号である速いミスロック判定信号が
“H”となり、この後、フリップフロップ回路40がセ
ットされてPHCリセット信号が“H”となる。
1中の位相比較器12の内部状態がリセットされる。そ
の後、遅延信号S1から十分遅れた遅延信号SXのタイ
ミンクでフリップフロップ回路40がリセットされ、P
HCリセット信号が“L”になる。
回路でも、第1の実施の形態と同様に、基準信号のデュ
ーティの制約をなくすことができ、これにより応用上の
制約をなくすことができ、かつミスロック状態を確実に
検出してミスロックから抜け出して正常な動作に移行す
ることができるという効果が得られる他に、さらに以下
のような効果が得られる。
出力C1の値がNになったとき、第1の比較回路34の
出力状態をラッチ回路47でラッチし、このラッチ出力
で第2のカウンタ33におけるカウント動作を停止さ
せ、カウント停止時の第2、第3の比較回路35、36
の出力状態をラッチ回路49、50でラッチしている。
このため、第1、第2のカウンタ32、33として高速
な同期式カウンタばかりではなく、比較的低速の非同期
式カウンタも使用しても回路の安定性が損なわれる恐れ
はない。また、非同期式カウンタを使用すれば、回路規
模を削減することができる。
生成回路31では、立ち上がり検出回路41〜43及び
加算回路44で疑似的に基準信号FREFの2逓倍信号
を生成し、これを1/2分周回路45で分周して信号D
0を生成しているが、これは基準信号FREFのm逓倍
信号を生成し、これを1/m分周して信号D0を生成す
るようにしてもよい。
m逓倍信号(mは2以上の正の整数)を生成し、これを
1/m分周して信号D0を生成するようにした、この発
明の第3の実施の形態で使用されるミスロック検出回路
の一部の構成を電圧制御遅延回路11などと共に示すブ
ロック図である。
11は直列接続された第1、第2、第3の電圧制御遅延
回路部11d、11e、11fで構成されている。ま
た、第1及び第3の電圧制御遅延回路部11d、11f
はそれぞれ少なくとも1段の遅延段で構成されており、
第2の電圧制御遅延回路部11eは図1中の電圧制御遅
延回路部11bよりも多い段数の遅延段で構成されてい
る。そして、第1の電圧制御遅延回路部11dからの遅
延信号S1、第2の電圧制御遅延回路部11eからの遅
延信号S2〜,S2m ,S2m+1、第3の電圧制御遅延回
路部11fからの遅延信号S2m+2が逓倍信号生成回路3
1に入力されると共に、第1の電圧制御遅延回路部11
dからの遅延信号S1と第2の電圧制御遅延回路部11
eの最終段の遅延信号S2m+1が位相比較器12に入力さ
れる。
り検出回路611 〜61m と、加算回路62と、1/m
分周回路63とから構成されている。上記m個の各立ち
上がり検出回路611 〜61m には、遅延信号S1とS
2、S3とS4、…S2m+1とS2m+2の如く互いに隣り合
った2個の遅延信号が入力される。これら各立ち上がり
検出回路611 〜61m はそれぞれ、図2または図7中
の立ち上がり検出回路41〜43と同様に一方の遅延信
号の立ち上がりエッジから他方の遅延信号の立ち上がり
エッジまでの時間に相当するパルス幅を持つパルス信号
E1〜Emを出力する。これら立ち上がり検出回路61
1 〜61m から出力されるパルス信号E1〜Emが加算
回路62で加算されることによって基準信号FREFの
m逓倍信号D2が生成され、このm逓倍信号D2が1/
m分周回路63で分周されることによつて信号D0が生
成される。
S2m+2の取り出し位置を変えることで、ミスロックして
いるかどうかの判定を調整することができる。図10
は、上記各実施の形態で使用される電圧制御遅延回路1
1の第2の電圧制御遅延回路部11bまたは11eの詳
細な回路構成の一例を示している。
個のCMOS反転回路72a、72bで構成され、各C
MOS反転回路はそれぞれ2個の直列接続されたPチャ
ネルMOSトランジスタ73、74とNチャネルMOS
トランジスタ75、76を有している。2個のPチャネ
ルMOSトランジスタ73、74のソース・ドレイン間
は電源電圧Vddのノードと出力ノードとの間に直列接
続されており、2個のNチャネルMOSトランジスタ7
5、76のソース・ドレイン間は上記出力ノードと接地
電圧GNDのノードとの間に直列接続されている。
ランジスタ73、74のうち一方のゲートには先の低域
通過フィルタ回路13から出力される制御電圧LPFO
に応じた電圧VPが供給され、他方のゲートには前段の
遅延段からの出力信号もしくは同じ遅延段内の他のCM
OS反転回路の出力信号が供給される。上記各2個のN
チャネルMOSトランジスタ75、76のうち一方のゲ
ートには先の低域通過フィルタ回路13から出力される
制御電圧LPFOに応じた電圧VNが供給され、他方の
ゲートには前段の遅延段からの出力信号もしくは同じ遅
延段内の他のCMOS反転回路の出力信号が供給され
る。
部では、ゲートに電圧VPまたはVNが供給されている
Pチャネル及びNチャネルMOSトランジスタのオン抵
抗が電圧VPまたはVNに応じて変化することにより、
個々のCMOS反転回路の入出力間の遅延時間が制御さ
れる。
圧制御遅延回路部もこれと同様に構成されている。図1
1は、上記各実施の形態で使用される第1の比較回路3
4の一例を示している。この例では、先の第1のカウン
タ32の出力信号が4ビットであり、第1の比較回路3
4で検出するNの数が16の場合であり、第1の比較回
路34として第1のカウンタ32の4ビットの出力信号
の全てが“H”であることを検出するANDゲート回路
が使用される。このようにして、第2及び第3の比較回
路35、36もいくつかの論理ゲート回路を用いて容易
に構成することができる。
される立ち上がり検出回路の一例を示している。この例
は遅延信号S1とS2から信号E1を生成する先の立ち
上がり検出回路41または611 の場合であり、2個の
NORゲート回路81、82で構成されている。上記2
個のNORゲート回路81、82は、それぞれ2つの入
力端子を有し、一方のNORゲート回路の一方の入力端
子が他方のNORゲート回路の出力端子に接続される如
く入出間が互いに交差接続されてフリップフロップ回路
を構成している。そして、NORゲート回路81の他方
の入力端子には遅延信号S1が、NORゲート回路82
の他方の入力端子には遅延信号S2がそれぞれ供給さ
れ、NORゲート回路82の出力端子から信号E1が出
力される。なお、上記立ち上がり検出回路41、611
以外の立ち上がり検出回路は、入力信号が異なるだけで
あり、全て図12(a)のものと同様に構成されてい
る。
成回路31内に立ち上がり検出回路を設け、これらの立
ち上がり検出回路で一方の遅延信号の立ち上がりエッジ
から他方の遅延信号の立ち上がりエッジまでの時間に相
当するパルス幅を持つパルス信号E1〜Emを生成し、
これらのパルス信号E1〜Emを加算回路で加算し、こ
の加算信号を分周して分周出力信号D0を生成する場合
について説明したが、立ち上がり検出回路に替えて、図
12(b)に示すような立ち下がり検出回路を設けるよ
うにしてもよい。
を生成する立ち下がり検出回路の場合であり、2個のN
ANDゲート回路83、84で構成されている。上記2
個のNANDゲート回路83、84は、それぞれ2つの
入力端子を有し、一方のNANDゲート回路の一方の入
力端子が他方のNANDゲート回路の出力端子に接続さ
れる如く入出間が互いに交差接続されてフリップフロッ
プ回路を構成している。そして、NANDゲート回路8
3の他方の入力端子には遅延信号S1が、NANDゲー
ト回路84の他方の入力端子には遅延信号S2がそれぞ
れ供給され、NANDゲート回路84の出力端子からパ
ルス信号E1が出力される。また、上記立ち上がり、立
ち下がり検出回路は、必ずしもフリップフロップ回路で
構成する必要はない。
基準信号のデューティの制約をなくすことで応用上の制
約をなくすことができ、ミスロック状態を確実に検出し
てミスロックから抜け出して正常な動作に移行すること
ができる遅延型位相同期回路を提供することができる。
回路に係る第1の実施の形態を示すブロック図。
示すブロック図。
路の動作を説明するための波形図。
路の動作を説明するための波形図。
路の動作を説明するための波形図。
信号生成回路以外の回路の動作を説明するための波形
図。
で使用される図2とは異なる他の構成のミスロック検出
回路のブロック図。
めの波形図。
ロック検出回路の一部の構成を電圧制御遅延回路などと
共に示すブロック図。
回路の第2の電圧制御遅延回路部の詳細な回路構成の一
例を示す回路図。
路の一例を示す回路図。
出回路及び立ち下がり検出回路の一例を示す回路図。
なN逓倍回路の構成を示す回路図。
路の内部状態と遅延信号との関係を示す図。
る具体例を示す波形図。
路、 41〜43、611 〜61m …立ち上がり検出回路、 44、62…加算回路、 45…1/2分周回路、 46…NORゲート回路、 47〜50…ラッチ回路、 63…1/m分周回路、 71…遅延段、 72a、72b…CMOS反転回路、 73、74…PチャネルMOSトランジスタ、 75、76…NチャネルMOSトランジスタ。
Claims (10)
- 【請求項1】 基準信号及び制御電圧が入力され、上記
基準信号を上記制御電圧に応じて複数の遅延段で順次遅
延し、位相が異なる複数の遅延信号を出力する電圧制御
遅延回路と、 上記電圧制御遅延回路の複数の遅延段のうち特定の遅延
段からの遅延信号と基準信号とが入力され、両信号間の
位相差を検出し、この位相差に応じた誤差信号を出力す
る位相検出器と、 上記位相検出器から出力される誤差信号から直流成分を
取り出して上記電圧制御遅延回路に上記制御電圧として
入力する低域通過フィルタ回路と、 上記電圧制御遅延回路の複数の遅延段における上記特定
の遅延段よりも前段側の複数の遅延段のうちそれぞれ互
いに隣り合う各2つの遅延段の遅延信号間の遅延時間に
対応したパルス幅を有する複数のパルス信号と、上記特
定の遅延段を含み特定の遅延段よりも後段側の複数の遅
延段のうちそれぞれ互いに隣り合う各2つの遅延段の遅
延信号間の遅延時間に対応したパルス幅を有する1個の
パルス信号とを加算して加算信号を生成し、この生成し
た加算信号と上記基準信号の単位時間当たりのパルス数
を比較することにより、上記電圧制御遅延回路、位相検
出器及び低域通過フィルタ回路からなる閉ループ回路が
ミスロックしているか否かを判断するミスロック検出回
路とを具備したことを特徴とする遅延型位相同期回路。 - 【請求項2】 前記基準信号と前記電圧制御遅延回路の
前記特定の遅延段からの遅延信号との間の遅延時間が、
前記基準信号の1周期に相当する時間に一致するように
前記閉ループ回路が構成されていることを特徴とする請
求項1に記載の遅延型位相同期回路。 - 【請求項3】 前記ミスロック検出回路は、 前記閉ループ回路がミスロックしていると判断した際に
少なくとも1つのミスロック判定信号を出力するミスロ
ック判定信号出力回路と、 上記少なくとも1つのミスロック判定信号に基づいて、
前記位相検出器の出力電圧を設定する制御信号を出力す
る制御信号出力回路 とを含んで構成されていることを特
徴とする請求項1または2に記載の遅延型 位相同期回
路。 - 【請求項4】 ミスロック判定信号出力回路は、 前記閉ループ回路が正常にロックしている場合と比べて
前記電圧制御遅延回路の各遅延段における遅延時間が大
きい状態でミスロックしている際に第1のミスロック判
定信号を出力する第1のミスロック判定信号出力回路
と、 前記閉ループ回路が正常にロックしている場合と比べて
前記電圧制御遅延回路の各遅延段における遅延時間が小
さい状態でミスロックしている際に第2のミスロック判
定信号を出力する第2のミスロック判定信号出力回路と
を含むことをことを特徴とする請求項3記載の遅延型位
相同期回路。 - 【請求項5】 前記ミスロック検出回路は、 前記特定の遅延段よりも前段側の複数の遅延段のうちそ
れぞれ互いに隣り合う各2つの遅延段の遅延信号間の遅
延時間に対応したパルス幅を有する複数のパルス信号
と、前記特定の遅延段を含み特定の遅延段よりも後段側
の複数の遅延段のうちそれぞれ互いに隣り合う各2つの
遅延段の遅延信号間の遅延時間に対応したパルス幅を有
する1つのパルス信号とを発生するパルス信号発生回路
と、 上記パルス信号発生回路で発生されたパルス信号を加算
して加算信号を生成する加算回路と、 上記加算信号の出力信号を所定の分周比で分周する分周
回路と、 前記基準信号をカウントする第1のカウンタ回路と、 上記第1のカウンタ回路のカウント出力と第1の固定値
との一致検出を行う第1の比較回路と、 上記分周回路の出力信号をカウントする第2のカウンタ
回路と、 上記第2のカウンタ回路のカウント出力を上記第1の固
定値よりも小さい第2の固定値と比較する第2の比較回
路と、 上記第2のカウンタ回路のカウント出力を上記第1の固
定値よりも大きい第3の固定値と比較する第3の比較回
路と、 上記第1の比較回路で上記第1のカウンタ回路のカウン
ト出力が上記第1の固定値と一致したことが検出された
ときに、上記第2及び第3の比較回路の比較結果に基づ
いてミスロック判定信号を出力する判定信号出力回路と
を含んで構成されていることを特徴とする請求項1また
は2に記載の遅延型位相同期回路。 - 【請求項6】 前記ミスロック検出回路は、 前記特定の遅延段よりも前段側の複数の遅延段のうちそ
れぞれ互いに隣り合う各2つの遅延段の遅延信号間の遅
延時間に対応したパルス幅を有する複数のパルス信号
と、前記特定の遅延段を含み特定の遅延段よりも後段側
の複数の遅延段のうちそれぞれ互いに隣り合う各2つの
遅延段の遅延信号間の遅延時間に対応したパルス幅を有
する1つのパルス信号とを発生するパルス信号発生回路
と、 上記パルス信号発生回路で発生されたパルス信号を加算
して加算信号を生成する加算回路と、 上記加算信号の出力信号を所定の分周比で分周する分周
回路と、 前記基準信号をカウントする第1のカウンタ回路と、 上記第1のカウンタ回路のカウント出力と第1の固定値
との一致検出を行う第1の比較回路と、 上記分周回路の出力信号の経路に設けられ、上記第1の
比較回路で上記第1のカウンタ回路のカウント出力が上
記第1の固定値と一致したことが検出されるまで上記分
周回路の出力信号を出力するゲート回路と、 上記ゲート回路から出力される上記分周回路の出力信号
をカウントする第2のカウンタ回路と、 上記第2のカウンタ回路のカウント出力を上記第1の固
定値よりも小さい第2の固定値と比較する第2の比較回
路と、 上記第2のカウンタ回路のカウント出力を上記第1の固
定値よりも大きい第3の固定値と比較する第3の比較回
路と、 上記第1の比較回路で上記第1のカウンタ回路のカウン
ト出力が上記第1の固定値と一致したことが検出された
際の、上記第2及び第3の比較回路の比較結果をラッチ
するラッチ回路と、 上記ラッチ回路のラッチ内容に基づいてミスロック判定
信号を出力する判定信号出力回路とを含んで構成されて
いることを特徴とする請求項1または2に記載の遅延型
位相同期回路。 - 【請求項7】 前記第1の固定値がN(Nは1以上の整
数)であり、前記第2の固定値が0.5Nであり、前記
第3の固定値が1.5Nであることを特徴とする請求項
6に記載の遅延型位相同期回路。 - 【請求項8】 前記パルス信号発生回路は、 前記特定の遅延段よりも前段側の複数の遅延段のうちそ
れぞれ互いに隣り合う各2つの遅延段の遅延信号間の遅
延時間に対応したパルス幅を有する2個のパルス信号
と、前記特定の遅延段を含み特定の遅延段よりも後段側
の複数の遅延段のうち互いに隣り合う2つの遅延段の遅
延信号間の遅延時間に対応したパルス幅を有する1個の
パルス信号とを発生するように構成されていることを特
徴とする請求項5または6に記載の遅延型位相同期回
路。 - 【請求項9】 前記パルス信号発生回路は、 前記特定の遅延段よりも前段側の複数の遅延段のうちそ
れぞれ互いに隣り合う各2つの遅延段の遅延信号間の遅
延時間に対応したパルス幅を有するm個(mは2以上の
正の整数)のパルス信号と、前記特定の遅延段を含み特
定の遅延段よりも後段側の複数の遅延段のうち互いに隣
り合う2つの遅延段の遅延信号間の遅延時間に対応した
パルス幅を有する1個のパルス信号とを発生するように
構成されていることを特徴とする請求項5または6に記
載の遅延型位相同期回路。 - 【請求項10】 前記電圧制御遅延回路の複数の各遅延
段がそれぞれ、 電源電圧のノードと第1の出力ノードとの間にソース・
ドレイン間が直列に接続され、一方のゲートに前段の遅
延段からの出力信号が供給され、他方のゲートに前記制
御電圧が供給される2個のPチャネルMOSトランジス
タと、上記第1の出力ノードと接地電圧のノードとの間
にソース・ドレイン間が直列に接続され、一方のゲート
に前段の遅延段からの出力信号が供給され、他方のゲー
トに前記制御電圧が供給される2個のNチャネルMOS
トランジスタとからなる第1のCMOS反転回路と、 上記電源電圧のノードと第2の出力ノードとの間にソー
ス・ドレイン間が直列 に接続され、一方のゲートに上記
第1の出力ノードの信号が供給され、他方のゲートに前
記制御電圧が供給される2個のPチャネルMOSトラン
ジスタと、上記第2の出力ノードと接地電圧のノードと
の間にソース・ドレイン間が直列に接続され、一方のゲ
ートに上記第1の出力ノードの信号が供給され、他方の
ゲートに前記制御電圧が供給される2個のNチャネルM
OSトランジスタとからなり、第2の出力ノードの信号
が後段の遅延段に入力される第2のCMOS反転回路と
を有して構成されることを特徴とする請求項1記載の遅
延型位相同期回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18512798A JP3523069B2 (ja) | 1998-06-30 | 1998-06-30 | 遅延型位相同期回路 |
US09/332,899 US6259290B1 (en) | 1998-06-30 | 1999-06-15 | Delay locked loop having a mis-lock detecting circuit |
TW088111013A TW480828B (en) | 1998-06-30 | 1999-06-29 | Delay-type phase synchronous circuit |
KR1019990025095A KR100340658B1 (ko) | 1998-06-30 | 1999-06-29 | 지연형 위상 동기 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18512798A JP3523069B2 (ja) | 1998-06-30 | 1998-06-30 | 遅延型位相同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000022524A JP2000022524A (ja) | 2000-01-21 |
JP3523069B2 true JP3523069B2 (ja) | 2004-04-26 |
Family
ID=16165352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18512798A Expired - Fee Related JP3523069B2 (ja) | 1998-06-30 | 1998-06-30 | 遅延型位相同期回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6259290B1 (ja) |
JP (1) | JP3523069B2 (ja) |
KR (1) | KR100340658B1 (ja) |
TW (1) | TW480828B (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6760394B1 (en) * | 1999-08-11 | 2004-07-06 | Broadcom Corporation | CMOS lock detect with double protection |
US6581165B1 (en) * | 2000-01-14 | 2003-06-17 | Applied Micro Circuits Corporation | System for asynchronously transferring timed data using first and second clock signals for reading and writing respectively when both clock signals maintaining predetermined phase offset |
JP3647364B2 (ja) * | 2000-07-21 | 2005-05-11 | Necエレクトロニクス株式会社 | クロック制御方法及び回路 |
KR100385232B1 (ko) * | 2000-08-07 | 2003-05-27 | 삼성전자주식회사 | 서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로 |
JP3418712B2 (ja) * | 2000-09-29 | 2003-06-23 | 富士通カンタムデバイス株式会社 | 位相比較回路 |
JP4562300B2 (ja) * | 2000-11-14 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | クロック制御方法及び回路 |
DE10057905A1 (de) * | 2000-11-21 | 2002-06-06 | Micronas Gmbh | Phasenregelkreis mit Verzögerungselement |
JP4502165B2 (ja) * | 2001-04-10 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | ロック検出回路 |
JP3755663B2 (ja) * | 2001-05-17 | 2006-03-15 | ザインエレクトロニクス株式会社 | 半導体集積回路 |
KR100422583B1 (ko) * | 2001-08-30 | 2004-03-12 | 주식회사 하이닉스반도체 | 반도체기억장치용 위상비교기 및 그 제어방법 |
DE10158700C1 (de) * | 2001-11-29 | 2003-07-31 | Infineon Technologies Ag | Regelkreis |
JP3966012B2 (ja) | 2002-02-21 | 2007-08-29 | セイコーエプソン株式会社 | 多相クロック生成回路およびクロック逓倍回路 |
JP4366233B2 (ja) | 2003-05-30 | 2009-11-18 | キヤノン株式会社 | Dll回路及び同回路を用いたビデオカメラ |
US6970047B1 (en) * | 2003-07-28 | 2005-11-29 | Lattice Semiconductor Corporation | Programmable lock detector and corrector |
KR100537202B1 (ko) * | 2004-05-06 | 2005-12-16 | 주식회사 하이닉스반도체 | 지연고정루프의 지연고정상태 정보의 이용이 가능한반도체 소자 |
US7154305B2 (en) * | 2004-12-22 | 2006-12-26 | Alcatel | Periodic electrical signal frequency monitoring systems and methods |
KR100682830B1 (ko) * | 2005-08-10 | 2007-02-15 | 삼성전자주식회사 | 락 검출기 및 이를 구비하는 지연 동기 루프 |
US7733138B2 (en) * | 2005-09-14 | 2010-06-08 | Silicon Laboratories, Inc. | False lock detection mechanism for use in a delay locked loop circuit |
GB0725242D0 (en) * | 2007-12-24 | 2008-02-06 | Nokia Corp | Delay locked loop |
JP5588254B2 (ja) * | 2009-08-04 | 2014-09-10 | キヤノン株式会社 | 遅延同期ループ回路 |
US8248124B2 (en) * | 2010-06-03 | 2012-08-21 | Intel Corporation | Methods and apparatuses for delay-locked loops and phase-locked loops |
KR101197462B1 (ko) | 2011-05-31 | 2012-11-09 | 주식회사 실리콘웍스 | 오동기 록 방지 회로, 방지 방법 및 그를 이용한 지연고정루프 |
JP2013172344A (ja) | 2012-02-21 | 2013-09-02 | Toshiba Corp | ロック検出回路、dll回路及び受信回路 |
KR101950320B1 (ko) * | 2012-06-29 | 2019-02-20 | 에스케이하이닉스 주식회사 | 위상 검출 회로 및 이를 이용한 동기 회로 |
JP5959422B2 (ja) | 2012-11-30 | 2016-08-02 | 株式会社東芝 | クロック再生回路、受光回路、光結合装置、並びに周波数シンセサイザ |
JP6241156B2 (ja) * | 2013-09-11 | 2017-12-06 | 株式会社ソシオネクスト | 並列データを受信するために使用するクロックの位相を決定する方法、受信回路及び電子装置 |
EP2902866B1 (en) * | 2014-02-04 | 2018-03-07 | Hittite Microwave LLC | System ready in a clock distribution chip |
US9496879B1 (en) * | 2015-09-01 | 2016-11-15 | Qualcomm Incorporated | Multiphase clock data recovery for a 3-phase interface |
CN109286397B (zh) * | 2018-11-15 | 2024-01-19 | 北京兆芯电子科技有限公司 | 延迟锁定回路以及时钟产生方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2975607B2 (ja) * | 1989-03-16 | 1999-11-10 | 三洋電機株式会社 | Afc回路 |
US5223755A (en) | 1990-12-26 | 1993-06-29 | Xerox Corporation | Extended frequency range variable delay locked loop for clock synchronization |
-
1998
- 1998-06-30 JP JP18512798A patent/JP3523069B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-15 US US09/332,899 patent/US6259290B1/en not_active Expired - Fee Related
- 1999-06-29 KR KR1019990025095A patent/KR100340658B1/ko not_active IP Right Cessation
- 1999-06-29 TW TW088111013A patent/TW480828B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP2000022524A (ja) | 2000-01-21 |
US6259290B1 (en) | 2001-07-10 |
TW480828B (en) | 2002-03-21 |
KR100340658B1 (ko) | 2002-06-15 |
KR20000006536A (ko) | 2000-01-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3523069B2 (ja) | 遅延型位相同期回路 | |
JP3439670B2 (ja) | 階層型dll回路を利用したタイミングクロック発生回路 | |
US8218707B2 (en) | Intialization circuit for delay locked loop | |
KR100423012B1 (ko) | 오(誤)동기 방지 기능을 가진 지연 동기 루프 회로 | |
KR100486266B1 (ko) | 멀티 위상을 갖는 지연 동기 루프 | |
JP3299636B2 (ja) | ジッタが補償される低電力の位相ロック・ループとその方法 | |
US6066988A (en) | Phase locked loop circuit with high stability having a reset signal generating circuit | |
US6005425A (en) | PLL using pulse width detection for frequency and phase error correction | |
JPH10276086A (ja) | 位相同期ループ | |
KR100806131B1 (ko) | 패스트 락킹 위상 고정 루프 | |
US5550878A (en) | Phase comparator | |
JP3080805B2 (ja) | デジタル・フェイズ・ロックド・ループ回路 | |
JP4079733B2 (ja) | 位相同期ループ回路 | |
KR100630342B1 (ko) | 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법 | |
US6744838B1 (en) | PLL lock detector | |
KR20070071141A (ko) | 지연 고정 루프 기반의 주파수 체배 기능을 갖는 클럭발생기 | |
KR19990018241A (ko) | 디지탈 디엘엘 회로 | |
KR20030043600A (ko) | 두 개의 클럭 신호의 위상을 정확하게 비교하는 위상비교기 및 그것을 이용한 클럭 발생 회로 | |
US6798858B1 (en) | Lock detector for delay or phase locked loops | |
KR100937716B1 (ko) | 지연 고정 루프 기반의 주파수 체배 장치 및 방법 | |
KR100548552B1 (ko) | 디엘엘(dll)의 확률적 락-인 불량 방지 회로 | |
JP2000188540A (ja) | クロック発生回路 | |
TW202426749A (zh) | 鎖相偵測器 | |
KR100685604B1 (ko) | 지터 성분이 감소된 내부 클럭 신호를 발생하는 dll | |
JP2000295097A (ja) | 位相比較回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040203 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040205 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |