JP5588254B2 - 遅延同期ループ回路 - Google Patents

Description

本発明は、クロック同期や多相クロック発生や逓倍等に用いる遅延同期ループ回路、特に遅延同期ループ回路のロックはずれ状態の防止技術に関するものである。

遅延同期ループ回路（以下ＤＬＬ回路と略す。ＤＬＬ；Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）は半導体集積回路チップ内のクロックの同期をとるために、電圧制御遅延線（以下ＶＣＤＬと略す。ＶＣＤＬ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ）から出力された帰還クロックと、１クロック遅れた基準クロックと同期させる回路である。ＤＬＬ回路の代表的な誤動作に、擬似ロックとロックはずれがある。擬似ロックとは、２クロック以上遅れた基準クロックとの帰還クロックが同期してしまう状態である。擬似ロックが起こると多相クロック発生や逓倍ができなくなる。特許文献１は、この擬似ロック防止について記載している。

ロックはずれとは、ＤＬＬ回路が基準クロックと、基準クロックから０クロック遅れた帰還クロックとを同期させようとする誤動作である。図１３を参照してロックはずれについて説明する。図中、ＣＬＫＩＮは基準クロック、ＦＢＣＬＫは帰還クロック、Ｕｐはチャージポンプ（以下ＣＰと略す）出力を上昇させるための位相比較器から上昇信号、ＤｎはＣＰ出力を下降させるための位相比較器から下降信号を表す。ＣＰは、ＵｐとＤｎのパルス幅（パルスの時間的な幅）の差に応じてその出力電圧を上下させる。

ＤＬＬ回路では、基準クロック（ＣＬＫＩＮ）の２クロック目の立ち上がりエッジｂと、帰還クロック（ＦＢＣＬＫ）の１クロック目の立ち上がりエッジｃとを位相比較するのが、正常な位相比較器の動作である。しかし、電源投入時や、外部クロック信号の乱れにより、基準クロック（ＣＬＫＩＮ）の１クロック目の立ち上がりエッジａと、帰還クロック（ＦＢＣＬＫ）の１クロック目の立ち上がりエッジｃとを、位相比較してしまうことがある。これがロックはずれである。

この場合、帰還クロック（ＦＢＣＬＫ）が基準クロック（ＣＬＫＩＮ）より遅いと、位相比較器が判断している。このため、Ｕｐの上昇信号のパルス幅がＤｎの下降信号のパルス幅より広くなり、制御電圧はＣＰの出力できる最高電圧まで上昇してしまう。そして、帰還クロック（ＦＢＣＬＫ）の遅延時間は、ＶＣＤＬの最小遅延時間で固定される。しかし、この固定状態は、温度ばらつき、電源電圧ばらつき、製造ばらつきなどに連動し、遅延時間がばらつくためロック状態とは異なる。よって帰還クロックのジッタが大きくなり、チップにＤＬＬ回路を組み込んだことが意味をなさない。このため、ＤＬＬ回路では、ロックはずれを防止する機構を組み込むことが望ましい。そのロックはずれ防止機構として、特許文献２と特許文献３の方法を説明する。

特許文献２では、ＤＬＬ回路とカウンタ制御回路（ＣＮＴ）とを用いる。カウンタ制御回路（ＣＮＴ）２は、基準クロック（ＣＬＫＩＮ）を入力して、１クロックカウントした後、制御信号（Ｓ）を出力し、ＤＬＬ回路１を起動する。これにより図１３の基準クロック（ＣＬＫＩＮ）のエッジｂと、帰還クロック（ＦＢＣＬＫ）のエッジｃの位相比較ができ、ロックはずれが防止できる。

特許文献３のロックはずれ防止機構では、ロックはずれに状態になるとチャージポンプ回路からの出力をローパスフィルタリングするローパスフィルタ（ＬＰＦ）の出力線の電圧がある中間電圧（ＶＲ）より大きくなる。このため、電圧コンパレータを使って、出力線の電圧と中間電圧（ＶＲ）とを比較し、出力線の電圧が中間電圧（ＶＲ）より大きくなればリセット信号ＲＳＴを出して、この結果、位相比較器とＬＰＦとがリセットされ、ロックはずれが防止できる。

特開２００５−０２０７１１号公報 特開２００７−２４３８７７号公報 特開平１１−２０５１０２号公報

特許文献２のカウンタを使ったロックはずれ防止方法は、半導体集積回路チップの電源投入時のＶＣＤＬの動作が特許文献２の記述通りに動けば有効である。しかし、外部クロック信号が擾乱したときもロックはずれを起すことがあり、この場合、カウンタ制御回路２は意味をなさず、特許文献２の方法では、ロックはずれからの脱出できない。また、ＤＬＬ回路は通常擬似ロック検出回路を持つが、擬似ロック検出回路で擬似ロックを検出しＤＬＬ回路を初期状態に戻した場合のロックはずれの防止もできない。また、半導体集積回路チップの電源投入時は、ＶＣＤＬ内のインバータ制御節点の電位が不安定であり、ＶＣＤＬから意図しないクロックが出力される。このため、電源投入時でも、ロックはずれを防止できない場合がある。

特許文献３の方法は、ロックはずれの検出にアナログ回路である電圧コンパレータと、電圧コンパレータに入力する中間電圧（ＶＲ）を必要とする。電圧コンパレータはアナログ回路であるためレイアウトに大きな面積を必要とするうえ、回路規模が大きく論理回路に比べ消費電力が大きい。中間電圧（ＶＲ）を生成するためには、抵抗または容量が必要であり、これもまたレイアウトに大きな面積を必要とする。また、位相比較器３を、正しいタイミングでリセットするために複雑な回路が必要になる。

このため、外部クロック信号が擾乱したとき、擬似ロックを検出し初期化したとき、電源を投入したとき、いずれの場合も確実にロックはずれを防止でき、レイアウトがコンパクトなＤＬＬ回路を提供することを本発明の課題とする。

上記課題を解決するための本発明は遅延同期ループ回路であって、入力クロックを、制御電圧の大きさに応じて遅延させて帰還クロックを出力する電圧制御遅延手段と、
前記帰還クロックと基準クロックとを比較して位相差を検出し、該位相差に応じて、前記制御電圧を上昇させるための上昇信号と該制御電圧を下降させるための下降信号とを出力する位相比較器と、
前記上昇信号と前記下降信号とに応じて前記制御電圧を決定し、前記電圧制御遅延手段に出力する制御電圧生成手段と、
前記基準クロックと、前記電圧制御遅延手段において前記入力クロックを遅延させた信号であって、かつ、前記帰還クロックよりも前に出力された第１の中間クロックとの論理和に基づき、前記位相比較器をリセットするリセット回路とを備え、
前記基準クロックは、前記入力クロック、又は、該入力クロックを前記制御電圧の大きさに応じて遅延させた信号である。

本発明の遅延同期ループ回路は、外部クロック信号が擾乱したとき、擬似ロックを検出し初期化したとき、電源を投入したとき、いずれの場合も確実にロックはずれを防止できる。またかつ、論理回路のみでロックはずれ検出回路を構成しているため、消費電力が小さく、レイアウトがコンパクトである。

実施形態１のＤＬＬ回路の構成例を示すブロック図。 実施形態１のＶＣＤＬ９の回路構成例を示す図。 実施形態１の位相比較器３とロックはずれ検出回路１０の回路構成例を示す図。 実施形態１の立ち下がりエッジ検出回路１２の回路構成例を示す図。 実施形態１の動作タイミングチャート。 実施形態１の擬似ロック検出回路２０、ＣＰ６、ＬＰＦ８の回路構成例を示す図。 実施形態１の擬似ロック解除動作を説明するタイミングチャート。 実施形態２のロックはずれ状態の解除を説明する動作タイミングチャート。 実施形態３のロックはずれ検出回路１０の回路構成例を示す図。 実施形態３のロックはずれ状態の解除を説明する動作タイミングチャート。 実施形態４のＤＬＬ回路の構成例を示すブロック図。 実施形態４のロックはずれ状態の解除を説明する動作タイミングチャート。 従来技術のタイミングチャートである。 実施形態５のＤＬＬ回路の構成例を示すブロック図。 実施形態５の位相比較器３とロックはずれ検出回路１０の回路構成例を示す図。 実施形態５の動作タイミングチャート。 実施形態５の擬似ロック検出回路２０、ＣＰ６、ＬＰＦ８の回路構成例を示す図。 実施形態５の擬似ロック解除動作を説明するタイミングチャート。

以下、添付の図面を参照して発明の実施形態を説明する。

［実施形態１］
実施形態１では、ＶＣＤＬから帰還クロックの１／２の遅延時間を持つ中間クロックを出力させ、基準クロックと中間クロックの論理和を演算して論理和出力のパルス立ち下がり検出をし、位相比較器のリセット信号を作成する。

図１は、実施形態１の遅延同期ループ回路（ＤＬＬ回路）１の全体ブロック図である。Ｎ１はＣＰ６からの出力節点であり、ローパスフィルタ（ＬＰＦ）８に入力されている。Ｎ２はＬＰＦ８からの出力節点であり、電圧制御遅延線（ＶＣＤＬ）９の制御電圧が入力される。位相比較器３は、基準クロック（ＣＬＫＩＮ）の２クロック目の立ち上がりエッジと、帰還クロック（ＦＢＣＬＫ）の１クロック目の立ち上がりエッジとの位相を比較する。Ｕｐはチャージポンプ（ＣＰ）６の出力節点Ｎ１の電圧を上昇させる位相比較器３から上昇信号が出力される節点である。ＤｎはＣＰ６の出力節点Ｎ１の電圧を下降させる位相比較器３からの下降信号が出力される節点である。

ＶＣＤＬ９は、入力節点Ｔ０に基準クロック（ＣＬＫＩＮ）を受け、内部の単位遅延素子２４個を通して節点Ｔ２４から帰還クロック（ＦＢＣＬＫ）を出力する。ここで節点Ｔ２４は、２４番目の遅延素子からの出力である。また、ＶＣＤＬ９は、節点Ｎ２の電圧が大きいほど、帰還クロック（ＦＢＣＬＫ）の基準クロック（ＣＬＫＩＮ）に対する遅延時間が小さくなるように設計されている。さらに、ＶＣＤＬ９は、節点Ｔ１２から中間クロック（第１の中間クロック）をロックはずれ検出回路１０に出力する。節点Ｔ１２は、１２番目の遅延素子からの出力である。また、ＶＣＤＬ９は、節点Ｔ４と節点Ｔ１１から中間クロック（第２の中間クロック、第３の中間クロック）を擬似ロック検出回路２０に出力する。節点Ｔ４とＴ１１とは、それぞれ４番目と１１番目の遅延素子からの出力である。

ロックはずれ検出回路１０は、節点Ｔ０の基準クロック（ＣＬＫＩＮ）と節点Ｔ１２の中間クロックからリセット信号を生成するリセット回路として機能し、節点Ｎ１５を通して位相比較器３をリセットできる。擬似ロック検出回路２０は、節点Ｔ４と節点Ｔ１１の第２、第３の中間クロックからリセット信号を生成し、節点Ｎ２０を通してＣＰ６をリセットできる。

図２はＶＣＤＬ９のブロック内部の回路を表す。ＶＣＤＬ９の遅延制御について説明する。図中、５０は単位遅延素子、５１は制御電圧節点、５２は定電流源を構成するｎ型チャンネルＭＯＳトランジスタ、５３、５５はインバータを構成するｎ型チャンネルＭＯＳトランジスタ、５４、５６はインバータを構成するｐＭＯＳトランジスタである。以下、ｎ型チャンネルＭＯＳトランジスタをｎＭＯＳ、ｐ型チャンネルＭＯＳトランジスタをｐＭＯＳと省略する。

インバータを構成するｎＭＯＳ５３とｐＭＯＳ５４の共通ゲート（Ｎ２１）の電圧がＧｎｄ（例えば０Ｖ）からＶｄｄ（例えば１．８Ｖ）になると、インバータの出力節点Ｎ２２の電圧はＶｄｄからＧｎｄに切り替わる。なお、Ｎ２２は、ｎＭＯＳ５３とｐＭＯＳ５４の共通ドレインである。これは、ｐＭＯＳ５４がオンからオフに切り替わり、Ｎ２２がＶｄｄから切り離される一方、ｎＭＯＳ５３がオフからオンに切り替わり、ｎＭＯＳ５３とｎＭＯＳ５２を通じてＧｎｄに接続されるからである。この切り替わりのタイミングで、ｎＭＯＳ５２のソース（Ｇｎｄ）からＮ１９（ｎＭＯＳ５２のドレインとｎＭＯＳ５３のソースとの共通節点）を通じてＮ２２の寄生容量に電子が流れ、寄生容量に電子が蓄積されていく。

制御電圧節点５１の電圧を変えることにより、定電流源を構成するｎＭＯＳ５２が流す電流が制御される。すなわち、制御電圧節点５１の電圧を小さくすれば、ｎＭＯＳ電流源５２のソースからのドレインＮ１９へ流れる電子数が少なくなり、ｎＭＯＳ５３がオンであっても、Ｎ２２の寄生容量に流れ込む電子数は少ない。このためインバータ（５３、５４）の出力節点Ｎ２２の電圧がＶｄｄからＧｎｄに変化する立ち下がり遅延が大きくなる。同様に、インバータ（５５、５６）出力Ｎ２３の立ち下がり遅延も大きくすることができる。この結果、単位遅延素子５０の出力節点Ｎ２３の入力節点Ｎ２１に対するパルス遅延は、立ち上がりも立ち下がりも一定に保たれる。つまり、単位遅延素子５０は、入力Ｎ２１と出力Ｎ２３のパルスのデューティ比（信号１周期に占めるＶｄｄ期間の割合）を一定に保ったまま、出力節点Ｎ２３のパルスを制御された遅延時間だけ遅らせることができる。

図２で示した実施形態１のＶＣＤＬ９は、ｎＭＯＳ電流枯渇型ＶＣＤＬ（Cｕｒｒｅｎｔ Sｔａｒｖｅｄ ＶＣＤＬ）と呼ばれる。また、ＶＣＤＬ９は、図１に示したようにＬＰＦ８からの出力節点Ｎ２によって遅延時間の制御がされる。つまり、節点Ｎ２は、図３の制御電圧節５１と接続されている。

実施形態１のＶＣＤＬ９は、基準クロック（ＣＬＫＩＮ）と帰還クロック（ＦＢＣＬＫ）の間に単位遅延素子５０が２４個ある構成となっている。そして、ロックはずれ検出回路１０のために、１２個目の単位遅延素子の出力節点Ｔ１２から中間クロックがブロック外部に出力できる。また、擬似ロック検出回路２０に、４個目の単位遅延素子の出力節点Ｔ４と、１１個目の単位遅延素子の出力節点Ｔ１１から第２、第３の中間クロックをブロック外部に出力できる。

図３は、図１の位相比較器３とロックはずれ検出回路１０のブロック内部の回路を表す。図中、１２は立ち下がりエッジ検出回路、１３、１４は立ち上がりエッジトリガー型Ｄフリップフロップ（以下ＤＦＦと略す）、１５はＡＮＤゲート、１６、１９はＮＯＲゲートである。以前に説明した部材と同一部材については同一符号を付する。ロックはずれ検出回路１０は、ＮＯＲゲート１９と立ち下がりエッジ検出回路１２からなる。ＮＯＲゲート１９は、節点Ｔ１２と節点Ｔ０を入力とし、節点Ｎ１４を出力としている。つまり、節点Ｔ２４の１／２の遅延時間の節点Ｔ１２の第１の中間クロックと、節点Ｔ０の基準クロックの論理和を演算し、その出力を反転させる構成をとっている。この出力が節点Ｎ１４のパルスである。立ち下がりエッジ検出回路１２は、節点Ｎ１４のパルスを取り込み、Ｎ１４のパルス立ち下がりエッジを検出した細いパルスを出力する。

図３の位相比較器３は、ＤＦＦ１３、１４、ＡＮＤゲート１５、ＮＯＲゲート１６からなる。ＤＦＦ１３、１４は、ＲＢ節点にＶｄｄ電位が印加されセット状態になっていれば、ＣＫ節点のパルスが立ち上がり時に、Ｄ節点の電位がＱ節点に出力される。ＤＦＦ１３、１４は、Ｄ節点がＶｄｄ電位に固定されているため、ＣＫ節点のパルスが立ち上がり時にＱ節点からＶｄｄ電位を出力する。また、ＤＦＦ１３、１４は、ＲＢ節点にＧｎｄ電位が印加されると、リセット状態となりＱ節点からＧｎｄ電位を出力する。ＤＦＦ１３、１４は、スタティック論理であるため、位相比較器３もやはりスタティック論理である。

図４は、図３の立ち下がりエッジ検出回路１２の詳細な回路図である。図中、２１はNORゲート、２２は３段インバータ、Ｎ１６は３段インバータ２２の出力節点である。３段インバータ２２により、節点Ｎ１６には、節点Ｎ１４から遅延を持った反転パルスが出力される。よって、ＮＯＲゲート２１で、Ｎ１４とＮ１６のＮＯＲをとることによって、３段インバータ２２の遅延時間分のパルス幅を持ち、Ｎ１４のパルス立ち下がりを検出したパルスがＮ１５に出力される。３段インバータ２２は、奇数段であれば良く、Ｎ１５に出力される細いパルスが、立ち下がりエッジ検出回路１２の後段に伝わるように選択すればよい。

図５（ａ）は、ロックはずれ状態から正常状態への脱出時の動作タイミイングチャートである。図３の位相比較器３とロックはずれ検出回路１０の動作を図５を用いて説明する。図５中のＴ０、Ｔ２４、Ｕｐ、Ｄｎ、Ｔ１２、Ｎ１４、Ｎ１５、Ｎ１１、Ｎ１７は、図３のそれぞれの節点の電圧波形を表す。図５（ａ）のように、Ｔ０とＴ２４に基準クロック（ＣＬＫＩＮ）と帰還クロック（ＦＢＣＬＫ）が入ったとき、基準クロックの立ち上がりエッジｂと帰還クロックの立ち上がりエッジｃが同時になるように位相比較器３が動作すべきである。しかし、図５（ａ）の前半のタイミングでは点線で囲ったように位相比較器３が誤動作し、ロックはずれのパルスを出力している。このロックはずれは、電源投入時や外部クロックが乱れた場合、または擬似ロック検出で初期化したとき（遅延時間を最小とした場合）に起こる。

つぎに、このロックはずれ状態から正常状態への脱出過程について説明する。図５（ａ）のように、ＮＯＲゲート１９がＮ１４のようなパルスを出力する。そして、立ち下がりエッジ検出回路１２が、Ｎ１５の波形のように、Ｎ１４のパルス立ち下がりエッジを検出した細いパルスを出力する。このように生成された節点Ｎ１５のパルスが図３のＮＯＲゲート１６に入力され、ＮＯＲゲート１６から図５（ａ）のＮ１７のｄのようなリセットパルスが出力される。そして、このＮ１７のｄのようなリセットパルスにより、ＤＦＦ１３、１４がリセットされる。このため、図５（ａ）のｅのようなＴ２４の帰還クロックのパルス立ち上がりを検出して、図３のＤＦＦ１４のＱ節点がＶｄｄ電位となる。そして、ｆのようなＴ０の基準クロックの立ち上がりによりＤＦＦ１３のＱ節点がＶｄｄ電位になるまで、ＤＦＦ１４のＱ節点はＶｄｄ電位が保たれ、その後Ｇｎｄ電位となる。この結果、ＤＦＦ１４のＱ節点につながった位相比較器３のＤｎ節点には、時間ｅから時間ｆの間、下降信号が出力され、Ｔ２４に出力される帰還クロック（ＦＢＣＬＫ）は遅れる方向に向かう。つまり、ロックはずれ状態から脱出し正常状態に復帰したことになる。

このように、位相比較器３のＵｐ節点とＤｎ節点に正常な上昇信号と下降信号が出力されることにより、図１のＮ１とＮ２の電位が下がり、帰還クロック（Ｔ２４）の基準クロック（Ｔ０）への遅延時間が次第に大きくなる。そして、帰還クロック（Ｔ２４）の基準クロック（Ｔ０）からの遅延時間が、ちょうど１周期分になったところでＤＬＬ回路１はロック状態となる。

図５（ｂ）は、ロック状態になったときのＤＬＬ回路１の各節点のパルスを表す。ロックしたときは、基準クロック（Ｔ０）と第１の中間クロック（Ｔ１２）は、ちょうど半周期ずれ、図５（ｂ）のＮ１４のように、基準クロック（Ｔ０）と第１の中間クロック（Ｔ１２）の立ち上がりと立ち下がり時に、細いパルスが出る可能性がある。しかし、その細いパルスを検出した図５（ｂ）のＮ１５、Ｎ１７のパルスは、Ｕｐ節点の上昇信号とＤｎ節点の下降信号が出ていないタイミングで、ＤＦＦ１３、１４をリセットするので、位相比較器３は正常動作のままである。

図５（ｃ）は、帰還クロック(FBCLK)が基準クロック(CLKIN)に対して遅れたときの動作を表すタイミングチャートである。この状態は、電源が揺れたり、外部から入力する基準クロックが擾乱したときなどに起こりうる。この場合、図５（ｃ）の基準クロック(CLKIN)の立ち上がりエッジｂに帰還クロック(FBCLK)の立ち上がりエッジｃを同時にするため動作が起こる。すなわち、チャージポンプ６は、下降信号Ｄｎより上昇信号Ｕｐのパルス幅を大きくして、ＶＣＤＬ９の遅延時間を小さくする。そして、ＮＯＲゲート１９は、基準クロック(Ｔ０)と中間クロック(Ｔ１２)により、節点Ｎ１４に図５（ｃ）のようなパルスを出力する。すると、節点Ｎ１５には、Ｎ１４のパルス立ち下がりを検出したパルスが立ち上がる。節点Ｎ１７は、ＮＯＲゲート１６により、ｄの時間にＧｎｄ電位になり、ＤＦＦ１３と１４をリセットする。しかし、この時間は、上昇信号Ｕｐも下降信号ＤｎもＧｎｄの状態であるため、上昇信号Ｕｐと下降信号ＤｎとがＶｄｄ電位となるパルス幅に影響を与えない。このため、しばらくすると図５（ｂ）に示すように、実施形態１のＤＬＬ１はロック状態に到達する。

図６は、擬似ロック検出回路２０、ＣＰ６、ＬＰＦ８の回路図である。図６を用いて、図１の擬似ロック検出回路２０とＣＰ６とＬＰＦ８について説明する。擬似ロック検出回路２０は、立ち上がりエッジトリガー型Ｄフリップフロップ（以下ＤＦＦと略す）２３を有する。ＣＰ６は、ｐＭＯＳ６１、定電流源６２、６３、スイッチ６４、６５を有する。ＬＰＦ８は容量６６を有する。ＣＰ６とＬＰＦ８とで、上昇信号と下降信号とに応じてＶＣＤＬ９の制御電圧を決定し、制御電圧生成を行う。具体的には、ＣＰ６の出力節点Ｎ１とＬＰＦの出力節点はＮ２は、Ｕｐ節点に上昇信号が入力されるとその間スイッチ６４がＯＮして、定電流源６２から定電流が容量６６に供給され、その電位が大きくなる。その結果、ＶＣＤＬ９の遅延時間が短くなる。一方、Ｄｎ端子に下降信号が来るとスイッチ６５がＯＮして、定電流源６３により定電流が容量６６から引き抜かれ、Ｎ１とＮ２の電位が小さくなる。その結果、ＶＣＤＬ９の遅延時間が長くなる。そして、ロック状態になると、上昇信号と下降信号のパルス幅が同じになり、スイッチ６４、６５のオンの時間が同じになるので、節点Ｎ１とＮ２の電位は固定される。ここで、容量６６は、ＬＰＦ８として高周波ノイズを除去する機能も備えている。

擬似ロック検出回路２０は、ＤＦＦ２３で構成される。ＤＦＦ２３のＤ節点にＴ１１の第３の中間クロック、そのＣＫ節点にＴ４の第２の中間クロックを入力し、そのＱＮ節点からの出力をＣＰ６のｐＭＯＳ６１のゲートに接続する。図７は、擬似ロック検出回路２０に関するタイミングチャートである。図７（ａ）は、正常ロック時のＴ０、Ｔ２４、Ｔ１１、Ｔ４、Ｎ２０の電圧波形を表す。このとき、Ｔ０、Ｔ２４の立ち上がりエッジａ、ｂが同時であり、Ｔ４（ＣＫ節点）のパルスの立ち上がり時は、Ｔ１１（Ｄ節点）はＧｎｄ電位である。図６のＤＦＦ２３は、ＲＢ節点にＶｄｄ電位が印加されセット状態なので、ＣＫ節点のパルス立ち上がり時のＤ節点の電位を、Ｑ節点に出力する。一方、ＱＮ節点には、Ｑ節点の反転信号を出力する。よって、Ｎ２０は、常にＶｄｄ電位であり、ＣＰ６のｐＭＯＳ６１はオフのままで、Ｎ１、Ｎ２の電位は、ＤＬＬ回路１のロック時の電位に保たれる。

図７（ｂ）は、１周期遅れの擬似ロックが起こった場合のタイミングチャートである。本来、Ｔ０、Ｔ２４の立ち上がりエッジａ、ｂがロックされるべきであるが、Ｔ０のａより１周期遅れた立ち上がりエッジｃと、Ｔ２４の立ち上がりエッジｂがロックされ擬似ロック状態に陥っている。この場合、Ｔ４（ＣＫ節点）のパルスの立ち上がり時にＴ１１（Ｄ節点）がＶｄｄ電位である。このため、Ｎ２０（ＱＮ節点）はＧｎｄ電位となり、ＣＰ６内のｐＭＯＳ６１がオンしてＮ１、Ｎ２がＶｄｄ電位に持ち上げられる。すると、ＶＣＤＬ９の遅延時間が最小になり、ＤＬＬ回路１は初期状態に戻る。

また、図７（ｃ）は、２周期遅れの擬似ロックが起こった場合である。本来、Ｔ０、Ｔ２４の立ち上がりエッジａ、ｂがロックされるべきであるが、Ｔ０のａより２周期遅れた立ち上がりエッジｄと、Ｔ２４の立ち上がりエッジｂがロックされている。この場合、Ｔ４（ＣＫ節点）のパルスの立ち上がり時にＴ１１（Ｄ節点）がＶｄｄ電位である。このため、Ｎ２０（ＱＮ節点）はＧｎｄ電位となり、ｐＭＯＳ６１がオンしてＮ１、Ｎ２がＶｄｄ電位に持ち上げられる。すると、ＶＣＤＬ９の遅延時間が最小になり、ＤＬＬ回路１が初期状態に戻る。

このように擬似ロック検出回路２０は、第３の中間クロック（Ｔ１１）が立ち上がっている状態（オン状態）において第２の中間クロック（Ｔ４）が立ち上がった場合に、初期化信号としてＮ２０をＧｎｄ電位とする。これにより擬似ロック検出回路２０は、ＣＰ６を介してＶＣＤＬ９の遅延時間を初期化する初期化回路として機能する。また、ＣＰ６では初期化信号の入力に応じて、制御電圧を該制御電圧が有する最大値（Ｖｄｄ電位）に設定して初期化する。以上が、擬似ロック検出回路の説明である。

実施形態１のロックはずれ防止方法では、擬似ロックが検出されＤＬＬ回路１が初期状態に戻った場合でも、ロックはずれを防止できる。実施形態１のロックはずれ検出回路１０は、ＤＬＬ回路１がロックはずれを起している状態になれば、位相比較器３をリセットするので、ロックはずれ状態から正常状態への復帰ができるからである。

［実施形態１の変形例］
実施形態１では、ＶＣＤＬが２４個の単位遅延素子を持つとし、その入力節点Ｔ０を基準クロックとし、その出力節点Ｔ２４を帰還クロックし、位相比較器で比較するとして説明した。しかし、ＶＣＤＬの単位遅延素子の数は任意である。また、位相比較器が比較するＶＣＤＬからの出力クロックも任意に選べる。基準クロックは、ＶＣＤＬへの入力クロックと同じである必要は無く、ＶＣＤＬからの中間クロックでも良い。また、実施形態１では、帰還クロックの基準クロックからの遅延時間の１／２の遅延時間を持つ中間クロックと、基準クロックを論理和を演算するロックはずれ検出回路に入力すると説明している。しかし、厳格に基準クロックである必要は無く、その近傍のクロックを拾ってくれば良い。また、中間クロックも厳格に１／２の遅延時間を持つ中間クロックである必要は無く、その近傍のクロックを拾ってくればよい。基準クロックの近傍のクロックとは、望ましくは基準クロックから帰還クロックの遅延時間を１としたとき、その±１／５以内の遅延時間を持つクロックである。また、中間クロックとは、その１／２±１／５以内の遅延時間を持つクロックであるのが望ましい。

また、実施形態１では、ＶＣＤＬは図２のようなｎＭＯＳ電流枯渇型ＶＣＤＬ（ｃｕｒｒｅｎｔ ｓｔａｒｖｅｄ ＶＣＤＬ）であるとして説明した。しかし、本発明は、ｐＭＯＳ電流枯渇型ＶＣＤＬ、ｎＭＯＳ−ｐＭＯＳ電流枯渇型ＶＣＤＬ、完全差動型ＶＣＤＬなどいずれのＶＣＤＬにも適用できる。

［実施形態２］
実施形態２のロックはずれ検出回路は、実施形態１から立ち下がりエッジ検出回路１２を除去している。実施形態２のＤＬＬ回路の全体ブロック図は、立ち下がりエッジ検出回路１２を除去した以外は実施形態１の図１と同様である。本実施形態では立ち下がりエッジ検出回路１２がないので、ＮＯＲゲート１９の出力Ｎ１５が直接にＮＯＲゲート１６の入力に接続される。このため、実施形態２は、実施形態１に比べて回路がコンパクトになる効果がある。

実施形態２の動作を図８のタイミングチャートを使って説明する。図８（ａ）は、ロックはずれ状態から正常状態への脱出時の動作を表す。タイミングチャート中のＴ０、Ｔ２４、Ｕｐ、Ｄｎ、Ｔ１２、Ｎ１５、Ｎ１１、Ｎ１７は、図３のそれぞれの節点の電圧波形を表す。図８（ａ）のように、Ｔ０とＴ２４に基準クロック（ＣＬＫＩＮ）と帰還クロック（ＦＢＣＬＫ）が入ったとき、基準クロックの立ち上がりエッジｂと帰還クロックの立ち上がりエッジｃが同時になるように位相比較器３が動作すべきである。しかし、図８（ａ）の前半のタイミングでは点線で囲ったように位相比較器３が誤動作し、ロックはずれのパルスを出力している。

実施形態２のロックはずれの脱出法について記述する。図８（ａ）のように、ＮＯＲゲート１９がＮ１５のようなパルスを出力する。Ｎ１５のパルスは、ＮＯＲゲート１６を通じ、ｄのようなリセットパルスを節点Ｎ１７に生成する。このｄのリセットパルスにより、ＤＦＦ１３、１４がリセットされる。ここで、Ｎ１７のリセットパルスが終わる時間ｄが、Ｔ０のパルス立ち上がり時間ｂに対して遅延が大きい方が望ましい。Ｎ１７のパルス立ち上がりｄの位置は、Ｔ０のパルス立ち上がりｂの位置より２段のＮＯＲゲート１９、１６を介して決まる。このため、最速のＮＯＲゲートを使っても遅延が生じるので、最速のＮＯＲゲートを使って良い。しかし、実施形態２では、ロックはずれからの脱出を確実にするために、望ましくは２段のＮＯＲゲート１９、１６のいずれかもしくは両方を遅いＮＯＲゲートにする。また、望ましくは２段のＮＯＲゲート１９、１６のいずれかもしくは両方の出力に偶数段のインバータを挿入してＮ１５またはＮ１７のパルスの遅延を大きくする。

以上の脱出動作の結果、図８（ａ）のｅのようなＴ２４の帰還クロックのパルス立ち上がりを検出して、図３のＤＦＦ１４のＱ節点の出力がＶｄｄ電位となる。そして、Ｔ１２のｇの立ち下がりに基づくＮ１７のｈの立ち下がりによりＤＦＦ１４がリセットされ、ＤＦＦ１４のＱ節点の出力がＧｎｄ電位となる。この結果、ＤＦＦ１４のＱ節点につながった位相比較器３のＤｎ節点には、時間ｅから時間ｈの間、下降信号が出力され、Ｔ２４に出力されるＦＢＣＬＫは遅れる方向に向かう。つまり、ロックはずれ状態から脱出し正常状態に復帰していくことになる。

ここで、実施形態１でのＤｎ節点の下降信号と、実施形態２でのＤｎ節点の下降信号とを比較すると、実施形態２の下降信号のパルス幅の方が短いことがわかる。つまり、実施形態２の位相比較器は、実施形態１の位相比較器よりゲイン（＝パルス幅／位相差）が小さい。このため、実施形態２のＤＬＬ回路は、実施形態１よりロックに時間がかかる。つまり、実施形態１のＤＬＬ回路１は、実施形態２に比べて回路規模が大きいものの、ＤＬＬ回路のロックまでの時間が短い効果がある。

図８（ｂ）は、ＤＬＬ回路１がロックしたときの各節点のパルスを表す。ロックしたときは、基準クロック（Ｔ０）と中間クロック（Ｔ１２）は、ちょうど半周期ずれ、図８（ｂ）のＮ１８のように、基準クロック（Ｔ０）とＴ１２のクロックの立ち上がりと立下り時に、細いパルスが出る可能性がある。しかし、その細いパルスを検出した図８（ｂ）のＮ１５、Ｎ１７のパルスは、Ｕｐ信号とＤｎ信号が出ていないタイミングで、ＤＦＦ１３、１４をリセットするので、位相比較器３は正常動作のままである。

［実施形態３］
実施形態３は、実施形態１とほぼ同様であるが、ロック時に不用な細いパルスがロックはずれ検出回路から位相比較器に出力されないようにしている。実施形態３のＤＬＬ回路の全体ブロック図は、実施形態１の図１と同様である。また、位相比較器の構成も図３を使って説明した実施形態１と同じである。

図９は、実施形態３のロックはずれ検出回路１２の詳細な回路図である。図中、３０、３１はデューティ比変換回路、３２、３３はインバータである。以前に説明した部材と同一部材については同一符号を付する。図３の実施形態１のロックはずれ検出回路１０との違いは、Ｔ０とＴ１２からの入力を、それぞれをデューティ比変換回路３０、３１を通してＮＯＲゲート３４に入力していることである。ここで、ＮＯＲゲート３４の表記を図３のＮＯＲゲート１９を異ならせたのは、本発明の論理和は、否定論理積も含むからである。

実施形態３の動作を図１０のタイミングチャートを使って説明する。図１０（ａ）は、ロックはずれ状態から正常状態への脱出動作を表すタイミングチャートである。タイミングチャート中のＴ０、Ｔ２４、Ｕｐ、Ｄｎ、Ｔ１２、Ｎ１８、Ｎ１９、Ｎ１５、Ｎ１１、Ｎ１７は、図９および図３同様の位相比較器３のそれぞれの節点の電圧波形を表す。図１０（ａ）のように、Ｔ０とＴ２４に基準クロック（ＣＬＫＩＮ）と帰還クロック（ＦＢＣＬＫ）が入ったとき、基準クロックの立ち上がりエッジｂと帰還クロックの立ち上がりエッジｃが同じになるように位相比較器３が動作すべきである。しかし、図１０（ａ）の前半のタイミングでは点線で囲ったように位相比較器３が誤動作し、ロックはずれのパルスを出力している。

実施形態３のロックはずれの脱出法について記述する。図９のようにＶＣＤＬ９からの中間クロック（Ｔ１２）と基準クロック（ＣＬＫＩＮ；Ｔ０）が、それぞれ、デューティ比変換回路３１、３０に入力されている。デューティ比変換回路３１、３０は、入力側のインバータ３２内のｐＭＯＳのチャンネル長(Lp)を大きく、出力側のインバータ３３内のｎＭＯＳのチャンネル長(Ln)を大きく設計されている。この結果、デューティ比変換回路３１、３０にデューティ比５０％のパルスが入力されても、出力は５０％より大きく（例えば５５％）になる。

そして、デューティ比変換回路３１、３０の出力節点Ｎ１９、Ｎ１８は、ＮＯＲゲート３４に入力される。ＮＯＲゲート３４の出力節点Ｎ１４以降の信号の流れは、図１や図３を使って説明した実施形態１と同様であるので説明を省略する。

図１０（ｂ）は、ＤＬＬ回路１のロック時の各節点のタイミングチャートである。ロック時は、基準クロック（Ｔ０）と中間クロック（Ｔ１２）はちょうど半周期ずれ、実施形態１では、図５（ｂ）のＮ１４のように基準クロック（Ｔ０）と中間クロック（Ｔ１２）の立ち上がりと立ち下がり時に、細いパルスが出る可能性があった。一方、実施形態３で、デューティ比変換回路３１、３０を組み込んだ結果、図１０（ｂ）の節点Ｎ１４、Ｎ１５の電圧波形に示されるように、ロック時はロックはずれ検出回路１０からリセットパルスが出力されない。

実施形態３では、ロックはずれ検出回路は、ロック時に位相比較器をリセットするパルスを出力しない。このため、位相比較器の選択にロックはずれ検出回路との信号交換の関係を考えなくても良く、設計を効率化できる効果がある。位相比較器には、図３で説明したようなスタティック論理を使っても良いし、ダイナミック論理を使っても良い。

また、実施形態３のデューティ比変換回路３１は必ずしも必要無い。ＤＬＬ回路１のロック状態では、位相比較器３のＵｐとＤｎの節点に細いパルスが出ており、これらがＡＮＤ１５を通じて、Ｎ１１に細いパルスが生成されている（図１０（ｂ））。デューティ比変換回路３１が無ければ、Ｔ１２の立ち下がりとＴ０の立ち上がりの間の時間、Ｎ１５に細いパルスが生成される。しかし、Ｎ１５に生成されるこの細いパルスは、Ｎ１１の細いパルスとほぼ同時であり、Ｎ１７の出力結果に違いは生まれないからである。

［実施形態４］
実施形態４は、第１の中間クロックを帰還クロックの１／３の遅延時間を持つクロックとし、更に２／３の遅延時間を持つ第４の中間クロックをＶＣＤＬから出力させる。そして、基準クロックと第１の中間クロックと第４の中間クロックの３入力の論理和をとり、その論理和出力のパルス立ち下がり検出をして、位相比較器のリセット信号を作成する。

図１１は、実施形態４のＤＬＬ回路１'の全体ブロック図である。図中、以前に説明した部材と同一部材については同一符号を付する。ＶＣＤＬ９は、節点Ｔ８と節点Ｔ１６から中間クロックをロックはずれ検出回路１０に出力する。本実施形態では、ロックはずれ検出回路１０の構成が実施形態１と異なる。具体的に、実施形態１では、ＮＯＲゲート１９が２入力ＮＯＲゲートであったのに対し、本実施形態では３入力ＮＯＲゲートを用いる。その他の構成は同一である。３入力ＮＯＲゲートには図１１のＶＣＤＬ９の節点Ｔ０と節点Ｔ８と節点Ｔ１６が入力される。

図１２（ａ）は、実施形態４のロックはずれ状態から正常状態への脱出時のタイミングチャートである。上述の３入力ＮＯＲゲート３５により、Ｎ１４のような電圧波形が出力される。他は実施形態１と同様の動作なので、説明を省略する。図１２（ｂ）は、実施形態４のＤＬＬ回路１１のロック時の各節点のタイミングチャートである。ロック時は、基準クロック（Ｔ０）と第１の中間クロック（Ｔ１２）とがちょうど半周期ずれている。よって、実施形態１では図５（ｂ）のＮ１４のように基準クロック（Ｔ０）と第１の中間クロック（Ｔ１２）の立ち上がりと立ち下がり時に、細いパルスが出る可能性があった。一方、実施形態４で、論理和に３入力ＮＯＲゲート３５を使った結果、図１２（ｂ）の節点Ｎ１４、Ｎ１５の電圧波形に示されるように、ロック時はロックはずれ検出回路１０からリセットパルスが出力されない。

実施形態４では、ロックはずれ検出回路は、ロック時に位相比較器をリセットするパルスを出力しない。このため位相比較器の選択にロックはずれ検出回路との信号交換の関係を考えなくても良く、設計を効率化できる効果がある。位相比較器には、上述のスタティック論理を使っても良いし、ダイナミック論理を使っても良い。

実施形態４では、基準クロックと、帰還クロックの基準クロックからの遅延時間の１／３の遅延時間を持つ第１の中間クロックと、２／３の遅延時間を持つ第２の中間クロックとをロックはずれ検出回路に入力すると説明している。しかし、厳格に基準クロックである必要は無く、その近傍のクロックを拾ってくれば良い。また、中間クロックも厳格に１／３、２／３の遅延時間を持つ中間クロックである必要は無く、その近傍のクロックを拾ってくればよい。基準クロックの近傍のクロックとは、望ましくは基準クロックから帰還クロックの遅延時間を１としたとき、その±１／５以内の遅延時間を持つクロックである。また、第１の中間クロックは、１／３±１／５以内の遅延時間を持つクロックであるのが望ましい。第２の中間クロックは、２／３±１／５以内の遅延時間を持つクロックであるのが望ましい。

また、実施形態４では、３入力論理和をとっていたが、本発明の考え方を使って、さらに多くの入力の論理和（例えば、４入力論理和、５入力論理和）をとって、ロックはずれ検出回路を構成しても良い。

本発明のＤＬＬ回路をＣＭＯＳセンサなどの半導体チップ内に組み込むことにより、チップのクロック同期、チップ内の多相クロック発生やクロック逓倍などをすることができる。このため、サンプルホールドなどのクロックマージンを小さく設計することができ、ひいては高速の半導体チップを提供することができる。

［実施形態５］
図１４は、実施形態５のＤＬＬ回路の全体ブロック図である。図中、以前に説明した部材と同一部材については同一符号を付する。

ＶＣＤＬ９は、内部に単位遅延素子５０を４９個を備え、入力節点Ｔ_１に外部クロックを受ける。ＶＣＤＬ９は、単位遅延素子５０を通して節点Ｔ０から基準クロック(CLKIN)、Ｔ４８から帰還クロック（ＦＢＣＬＫ）をそれぞれ出力する。また、ＶＣＤＬ９は、節点Ｎ２の電圧が大きいほど、帰還クロック（ＦＢＣＬＫ）の基準クロック（ＣＬＫＩＮ）に対する遅延時間が小さくなるように設計されている。ＶＣＤＬ９は、中間クロックＴ１３を擬似ロック検出回路２０に、中間クロックT２４をロックはずれ検出回路１０に出力する。

ロックはずれ検出回路１０は、外部クロックＴ１と中間クロックT２４からリセット信号を生成し、節点Ｎ１５を通して位相比較器３をリセットできる。擬似ロック検出回路２０は、外部クロックＴ１と中間クロックＴ１３からリセット信号を生成し、節点Ｎ２０を通してＣＰ６をリセットできる。

図１５は、図１４の位相比較器３とロックはずれ検出回路１０のブロック内部の回路を表す。図中、以前に説明した部材と同一部材については同一符号を付する。ロックはずれ検出回路１０は、ＮＯＲゲート１９と立ち下がりエッジ検出回路１２とインバータ８０からなる。インバータ８０は外部クロックT_１を受け、ＮＯＲゲート１９に出力する。ＮＯＲゲート１９は、中間クロックT２４とインバータ８０出力を入力とし、節点Ｎ１４を出力としている。つまり、帰還クロックＴ４８の１／２の遅延時間の中間クロックＴ２４と、基準クロック(CLKIN)の近傍の外部クロックT_１の論理和をとり、その出力を反転させる構成をとっている。この出力が節点Ｎ１４のパルスである。

立ち下がりエッジ検出回路１２は、節点Ｎ１４のパルスを取り込み、Ｎ１４のパルス立ち下がりエッジを検出した細いパルスを出力する。立ち下がりエッジ検出回路１２の構成は、図４で説明した実施形態１と同様である。

図１５の位相比較器３とロックはずれ検出回路１０の動作を図１６のタイミングチャートを使って説明する。図１６（ａ）は、ロックはずれ状態から正常状態への脱出時の動作を表す。タイミングチャート中のT_１、Ｔ０，Ｔ４８，Ｕｐ，Ｄｎ，Ｔ２４，Ｎ１４，Ｎ１５，Ｎ１１，Ｎ１７は、図１４のそれぞれの節点の電圧波形を表す。図１６（ａ）のように、Ｔ０とＴ４８に基準クロック（ＣＬＫＩＮ）と帰還クロック（ＦＢＣＬＫ）が入ったとき、基準クロック（ＣＬＫＩＮ）の立ち上がりエッジｂと帰還クロック（ＦＢＣＬＫ）の立ち上がりエッジｃが同時になるように位相比較器３が動作すべきである。しかし、図１６（ａ）の前半のタイミングでは点線で囲ったように位相比較器３が、ロックはずれのパルスを出力している。このロックはずれは、電源投入時や外部クロックが乱れた場合、または擬似ロック検出で初期化したときに起こる。

つぎに、このロックはずれ状態から正常状態への復帰過程について説明する。図１６（ａ）のように、ＮＯＲゲート１９がＮ１４のようなパルスを出力する。そして、立ち下がりエッジ検出回路１２が、Ｎ１５の波形ように、Ｎ１４のパルス立ち下がりエッジを検出した細いパルスを出力する。このように生成された節点Ｎ１５のパルスが図１５のＮＯＲゲート１６に入力され、ＮＯＲゲート１６から図１６（ａ）のＮ１７のｄのようなリセットパルスが出力される。そして、このＮ１７のｄのようなリセットパルスにより、ＤＦＦ１３，１４がリセットされる。このため、図１６（ａ）のｅのようなＴ４８の帰還クロックのパルス立ち上がりを検出して、図１５のＤＦＦ１４のＱ節点がＶｄｄ電位となる。そして、ｆのようなＴ０の基準クロックの立ち上がりによりＤＦＦ１３のＱ節点がＶｄｄ電位になるまで、ＤＦＦ１４のＱ節点はＶｄｄ電位が保たれ、その後Ｇｎｄ電位となる。この結果、ＤＦＦ１４のＱ節点につながった位相比較器３のＤｎ節点には、時間ｅから時間ｆの間、下降信号が出力され、Ｔ４８に出力される帰還クロック（ＦＢＣＬＫ）は遅れる方向に向かう。つまり、ロックはずれ状態から脱出し正常状態に復帰したことになる。

このように、位相比較器３のＵｐ節点とＤｎ節点に正常な上昇信号と下降信号が出力されることにより、図１４のＮ１とＮ２の電位が下がり、帰還クロック（Ｔ４８）の基準クロック（Ｔ０）への遅延時間が次第に大きくなる。そして、帰還クロック（Ｔ４８）の基準クロック（Ｔ０）からの遅延時間が、ちょうど１周期分になったところでＤＬＬ回路はロック状態となる。

図１６（ｂ）は、ロック状態になったときのＤＬＬ回路の各節点のパルスを表す。ロックはずれ検出回路１０からのリセットパルスN１５は、Ｕｐ節点の上昇信号とＤｎ節点の下降信号が出ていないタイミングで、ＤＦＦ１３、１４をリセットするので、位相比較器３は正常動作のままである。
図１６(c)は、帰還クロック（ＦＢＣＬＫ）が基準クロック（ＣＬＫＩＮ）に対して遅れたときの動作を表す。ロックはずれ検出回路１０からのリセットパルスN１５は、Ｕｐ節点の上昇信号とＤｎ節点の下降信号が出ていないタイミングで、ＤＦＦ１３、１４をリセットするので、位相比較器３は正常動作のままである。

つぎに、実施形態５の擬似ロック検出回路２０とＣＰ６とＬＰＦ８の構成を図１７を使って説明する。図中、以前に説明した部材と同一部材については同一符号を付する。擬似ロック検出回路２０は、ＤＦＦ２３で構成される。ＤＦＦ２３のＤ節点に外部クロックT_１、そのＣＫ節点に中間クロックＴ１３を入力し、Ｑ節点からの出力をＣＰ６のｐＭＯＳ６１のゲートに接続する。

図１８は、擬似ロック検出回路２０に関するタイミングチャートである。図１８（ａ）は、正常ロック時のT_１,Ｔ０，Ｔ４８，Ｔ１３，Ｎ２０の電圧波形を表す。このとき、Ｔ０，Ｔ４８の立ち上がりエッジａ，ｂが同時であり、Ｔ１３（ＣＫ節点）のパルスの立ち上がり時は、T_１（Ｄ節点）はVdd (High)電位である。図１７のＤＦＦ２３は、ＲＢ節点にＶｄｄ電位が印加されセット状態なので、ＣＫ節点のパルス立ち上がり時のＤ節点の電位を、Ｑ節点に出力する。よって、Ｎ２０は、常にＶｄｄ電位であり、ＣＰ６のｐＭＯＳ６１はオフのままで、Ｎ１，Ｎ２の電位は、ＤＬＬ回路のロック時の電位に保たれる。

一方、図１８の（ｂ）は１周期遅れの擬似ロックが起こった場合のタイミングチャートである。本来、Ｔ０，Ｔ４８の立ち上がりエッジａ，ｂがロックされるべきであるが、Ｔ０のaより１周期遅れた立ち上がりエッジｃと，Ｔ４８の立ち上がりエッジｂがロックされ擬似ロック状態に陥っている。この場合、Ｔ１３（ＣＫ節点）のパルスの立ち上がり時にT_１（Ｄ節点）がGND (low)電位である。このため、Ｎ２０（Ｑ節点）はGND (low)電位となり、ＣＰ６内のｐＭＯＳ６１がオンしてＮ１，Ｎ２がＶｄｄ電位に持ち上げられる。すると、ＶＣＤＬ９の遅延時間が最小になりＤＬＬ回路は初期状態に戻る。

実施形態５のロックはずれ検出方法では、擬似ロックが検出されＤＬＬ回路が初期状態に戻った場合でも、ロックはずれを検出できる。実施形態５のロックはずれ検出回路１０は、ＤＬＬ回路がロックはずれを起している状態になれば、位相比較器３をリセットするので、ロックはずれ状態から正常状態への復帰ができるからである。また、外部クロックをロックはずれ検出回路や擬似ロック検出回路に入力し、ＶＣＤＬからの出力負荷を小さくしているので、ＶＣＤＬからの出力の対称性がよい。このため、ロック時の基準クロックと帰還クロックの位相誤差を最小に抑えることができる。

１、１１：ＤＬＬ回路、２：カウンタ制御回路、３：位相比較器、６：チャージポンプ（ＣＰ）、８：ローパスフィルタ（ＬＰＦ）、９：電圧制御遅延線（ＶＣＤＬ）、１０：ロックはずれ検出回路、１２：立ち下がりエッジ検出回路、１３、１４、２３：立ち上がりエッジトリガー型Ｄフリップフロップ、１５：ＡＮＤゲート、１６、１９、２１,３４、３５：ＮＯＲゲート、１７：チップ内部回路、１８：データラッチ、２０：擬似ロック検出回路、２２、３２、３３、８０：インバータ、３０、３１：デューティ比変換回路、５０：単位遅延素子、５１：制御電圧節点、５２、５３、５５：ｎ型チャンネルＭＯＳトランジスタ、５４、５６、６１：ｐ型チャンネルＭＯＳトランジスタ、６２、６３：定電流源、６４、６５：スイッチ、６６：容量

Claims (11)

1. 入力クロックを、制御電圧の大きさに応じて遅延させて帰還クロックを出力する電圧制御遅延手段と、
   前記帰還クロックと基準クロックとを比較して位相差を検出し、該位相差に応じて、前記制御電圧を上昇させるための上昇信号と該制御電圧を下降させるための下降信号とを出力する位相比較器と、
   前記上昇信号と前記下降信号とに応じて前記制御電圧を決定し、前記電圧制御遅延手段に出力する制御電圧生成手段と、
   前記基準クロックと、前記電圧制御遅延手段において前記入力クロックを遅延させた信号であって、かつ、前記帰還クロックよりも前に出力された第１の中間クロックとの論理和に基づき、前記位相比較器をリセットするリセット回路と
   を備え、
   前記基準クロックは、前記入力クロック、又は、該入力クロックを前記制御電圧の大きさに応じて遅延させた信号であることを特徴とする遅延同期ループ回路。
2. 前記位相比較器は、
   前記基準クロックと前記帰還クロックとの位相差が１周期分の位相差よりも大きい場合に、前記リセット回路によるリセットの後に前記上昇信号を出力して、前記電圧制御遅延手段における遅延を小さくし、
   前記基準クロックと前記帰還クロックとの位相差が１周期分の位相差よりも小さい場合に、前記リセット回路によるリセットの後に前記下降信号を出力して、前記電圧制御遅延手段における遅延を大きくする
   ことを特徴とする請求項１に記載の遅延同期ループ回路。
3. 前記電圧制御遅延手段では、前記制御電圧が下がるにつれて前記遅延が大きくなり、
   前記第１の中間クロックは、前記帰還クロックの前記基準クロックに対する遅延時間のほぼ１／２の遅延時間を有することを特徴とする請求項１又は２に記載の遅延同期ループ回路。
4. 前記電圧制御遅延手段において前記入力クロックを遅延させた信号であって、１周期の中で、前記帰還クロックよりも前に出力される第２の中間クロックと、該第２の中間クロックよりも後で前記帰還クロックよりも前に出力される第３の中間クロックとに基づき、
   前記第３の中間クロックのオン状態において前記第２の中間クロックが立ち上がった場合に、初期化信号を前記制御電圧生成手段に出力する初期化回路をさらに備え、
   前記制御電圧生成手段は前記初期化信号の入力に応じて、前記制御電圧を該制御電圧が有する最大値に設定して初期化することを特徴とする請求項１乃至３のいずれか１項に記載の遅延同期ループ回路。
5. 前記リセット回路は、前記基準クロックと、前記第１の中間クロックとのデューティ比を１／２より上昇させるデューティ比変換回路を含み、デューティ比が変換された前記基準クロックと前記第１の中間クロックとにつき前記論理和を演算することを特徴とする請求項１乃至４のいずれか１項に記載の遅延同期ループ回路。
6. 前記第１の中間クロックは、前記帰還クロックの前記基準クロックに対する遅延時間のほぼ１／３の遅延時間を有し、
   前記リセット回路は前記論理和を、前記基準クロックと、前記第１の中間クロックと、前記帰還クロックの前記基準クロックに対する遅延時間のほぼ２／３の遅延時間を有する第４の中間クロックとを用いて演算する
   ことを特徴とする請求項１乃至４のいずれか１項に記載の遅延同期ループ回路。
7. 前記基準クロックは、前記入力クロックから前記帰還クロックの遅延時間を１とした場合に、該遅延時間の±１／５以内の遅延時間を前記入力クロックから有する信号であることを特徴とする請求項１乃至６のいずれか１項に記載の遅延同期ループ回路。
8. 入力クロックを、制御電圧の大きさに応じて遅延させて基準クロック及び帰還クロックを出力する電圧制御遅延手段と、
   前記帰還クロックと前記基準クロックとを比較して位相差を検出し、該位相差に応じて、前記制御電圧を上昇させるための上昇信号と該制御電圧を下降させるための下降信号とを出力する位相比較器と、
   前記上昇信号と前記下降信号とに応じて前記制御電圧を決定し、前記電圧制御遅延手段に出力する制御電圧生成手段と、
   前記入力クロックと、前記電圧制御遅延手段において前記入力クロックを遅延させた信号であって、かつ、前記帰還クロックよりも前に出力された第１の中間クロックとの論理和に基づき、前記位相比較器をリセットするリセット回路と
   を備えることを特徴とする遅延同期ループ回路。
9. 前記位相比較器は、
   前記基準クロックと前記帰還クロックとの位相差が１周期分の位相差よりも大きい場合に、前記リセット回路によるリセットの後に前記上昇信号を出力して、前記電圧制御遅延手段における遅延を小さくし、
   前記基準クロックと前記帰還クロックとの位相差が１周期分の位相差よりも小さい場合に、前記リセット回路によるリセットの後に前記下降信号を出力して、前記電圧制御遅延手段における遅延を大きくする
   ことを特徴とする請求項８に記載の遅延同期ループ回路。
10. 前記電圧制御遅延手段では、前記制御電圧が下がるにつれて前記遅延が大きくなり、
    前記第１の中間クロックは、前記帰還クロックの前記基準クロックに対する遅延時間のほぼ１／２の遅延時間を有することを特徴とする請求項８又は９に記載の遅延同期ループ回路。
11. 前記電圧制御遅延手段において前記入力クロックを遅延させた信号であって、１周期の中で、前記帰還クロックよりも前に出力される第２の中間クロックと、前記入力クロックとに基づき、
    前記第２の中間クロックのオン状態において前記入力クロックが立ち上がった場合に、初期化信号を前記制御電圧生成手段に出力する初期化回路をさらに備え、
    前記制御電圧生成手段は前記初期化信号の入力に応じて、前記制御電圧を該制御電圧が有する最大値に設定して初期化することを特徴とする請求項８乃至１０のいずれか１項に記載の遅延同期ループ回路。

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