JP3763081B2 - 入力バッファ - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は例えばメモリに代表される半導体集積回路の入力バッファに関するもので、特にチップ外部から供給される書込エネーブル信号を受け、チップ内部信号として書込駆動信号を供給する書込信号入力バッファに関する。
【０００２】
【従来の技術】
半導体メモリ装置などの半導体集積回路において、回路の集積されたチップ外部から供給されるアドレスやデータ、あるいは所定の制御信号などを入力とし、これを整形してチップ内部の各回路に内部信号として供給するために、各入力ステージについて入力バッファを備えている。特に、書込エネーブル信号のような制御信号を入力とする書込エネーブル信号入力バッファ（ここでは“書込信号入力バッファ”とする）の出力信号は、通常、チップ内部における各回路の駆動のためのマスタクロックとして使用される。この書込信号入力バッファはチップ外部のシステム又はＣＰＵから書込エネーブル信号が出力される間に動作し、それによりマスタクロックとしての書込駆動信号がエネーブルされる。そして、この書込駆動信号により動作制御される各回路（例えばデータ線制御回路など）は、書込駆動信号のエネーブルタイミングによりそのエネーブル時点を制御される。
【０００３】
実際に書込駆動信号により動作制御される各回路を設計する際には、書込駆動信号のエネーブル時点を考慮しなければならないため、各回路を適切に設計して実現するのは難しい作業である。その理由を簡単に説明する。チップ外部信号としての書込エネーブル信号が供給される間にのみ書込信号入力バッファは動作するようになっている。この分野で周知のように、システム又はＣＰＵから供給される信号は非常に短いエネーブル期間を有する信号である。そして外部信号の入力によって動作する入力バッファはその外部信号が入力される期間にのみエネーブルされ、これは書込信号入力バッファの場合も同様である。したがって、出力される書込駆動信号のエネーブル期間も非常に短くなり、この短い期間に書込駆動信号により各回路の動作を制御することは、タイミングマージン（timming margin）を考慮すると誤動作が生じるおそれが非常に強く、高集積半導体集積回路においては実質的にほぼ不可能な問題である。
【０００４】
これを解決するために、入力バッファの出力側にラッチ部を設けて、書込駆動信号のエネーブル期間を外部信号としての書込エネーブル信号バーＷＥのエネーブル期間に関係なく長くとるようにした図３に示すような方式が提示された。この図３の回路の構成上の特徴は次のようなものである。チップ外部から書込エネーブル信号バーＷＥがバーＷＥ端子２に入力されると、ノード１４は論理“ハイ”（“１”）にチャージされ、ＮＯＲゲート１６は論理“ロウ”（“０”）の信号を出力する。そして、クロック信号である列エネーブル信号φＣが論理“ハイ”で入力されると、ＮＯＲゲート２０は書込駆動信号φＷＲを論理“ハイ”として出力する。この論理“ハイ”の書込駆動信号φＷＲは、バーＷＥ端子２に対する外部信号の供給が終わっても、ラッチ経路２４の帰還によりＮＯＲゲート１６の出力が継続して論理“ロウ”とされるので、列エネーブル信号φＣに応じる期間維持される。つまり、図３の入力バッファは、チップ外部から供給される書込エネーブル信号バーＷＥのエネーブル期間より長いエネーブル期間を有する書込駆動信号φＷＲを出力できる。したがって、より長いエネーブル期間とされた書込駆動信号φＷＲによりタイミングマージンが大きくなるので、この信号φＷＲによって制御されるチップ内の各種回路の設計は容易になる。
【０００５】
このような図３の入力バッファの動作及び書込駆動信号φＷＲのエネーブル期間については、図４に示す動作タイミング図において矢示ｅ１〜ｅ５で表している。図４の矢示ｅ５で示したように、書込駆動信号φＷＲは、論理“ハイ”にエネーブルされた後、書込エネーブル信号バーＷＥとは関係なく列エネーブル信号φＣによりそのエネーブル期間が決定される。
【０００６】
しかしながら、このような書込信号入力バッファは次のような問題点を有している。例えばメモリなどの半導体集積回路では、メモリセルに記憶されたデータの読出動作に際してチップ外部にデータを出力するためのデータ出力ステージ回路として、データ出力バッファ及びデータ出力ドライバを設けている。こうしたデータ出力ステージ回路は、この分野で周知のように列アドレスストローブ信号バーＣＡＳのエネーブルに同期して動作する。これは、図４の矢示ｅ１、ｅ６、ｅ７、ｅ８のようなタイミングとされる。このとき、データ出力ドライバがＯＮ状態となった際に、このデータ出力ドライバを構成しているチャネルサイズの大きなトランジスタのスイッチング動作により、比較的大きな接地電圧雑音（ground noise）が誘起される。接地電圧雑音が発生すると、図３に示すノード８の状態は、書込エネーブル信号バーＷＥの入力が論理“ハイ”レベルに維持されてもトランジスタ６のゲート・ソース間電圧ＶGSが減少するため、トリップポイント（trip point）である１／２Ｖｃｃを超えてしまう。すると、ノード１４は図４の矢示ｅ９に示すように論理“ハイ”（点線）になる。論理“ハイ”となったノード１４により、図４の矢示ｅ１０に示すように書込駆動信号φＷＲが論理“ハイ”（点線）となり、この信号φＷＲの論理“ハイ”はラッチ経路２４によって帰還されてラッチされ、そのまま継続して論理“ハイ”に維持される。
【０００７】
すなわち、データ出力ドライバの動作によって発生した接地電圧雑音により書込駆動信号φＷＲが不必要にエネーブルされるという結果を生じ、書込エネーブル信号バーＷＥの入力が無意味となる。このような、図４の矢示ｅ３のように書込駆動信号φＷＲが外部からの書込エネーブル信号バーＷＥにより論理“ハイ”にエネーブルされるのではなく、矢示ｅ１０のようにチップ内部で発生した（すなわちデータ出力ドライバの動作による）接地電圧雑音により書込駆動信号φＷＲが不必要に論理“ハイ”として認識される状態は、外部から与えられる書込エネーブル信号バーＷＥとデータ入力とのタイミングのずれを生じさせてしまい、円滑な読出／書込動作に影響することになる。つまり、このような誤動作を起こすことになると、正常な書込エネーブル信号バーＷＥが印加されても図３に示すノード１４の入力が関係なくなるため、実質的な書込設定期間（図４に示す書込駆動信号φＷＲが実線のようにエネーブルされる期間）での書込動作というタイミングがずれ、エラーを生じてしまう。
【０００８】
実際に図３に示すラッチ経路２４のようなラッチ部を設けた書込信号入力バッファの類似技術を内臓した１ＭダイナミックＲＡＭ（ＤＲＡＭ）製品の場合でも、回路構成が簡素化されるという利点をもってはいるものの、上述のような問題の発生する可能性を有している。
【０００９】
【発明が解決しようとする課題】
したがって本発明では、より安定した読出／書込動作を遂行可能とした半導体集積回路の提供を目的とする。また、本発明の他の目的は、外部から供給される書込エネーブル信号などに確実に応じて正確な動作を行えるようにする入力バッファを提供することにある。また、本発明の更なる目的は、データ出力ステージ回路のスイッチング動作に起因した雑音発生による誤動作を生じないようにする入力バッファを提供することにある。さらに、本発明のまた他の目的は、データ出力ステージ回路のスイッチング動作により接地電圧雑音が発生しても、外部から供給される書込エネーブル信号の入力により正常な駆動動作を行い得る書込信号入力バッファを提供することにある。加えて、本発明の更に他の目的は、データ出力ステージ回路のスイッチング動作による接地電圧雑音に起因した誤信号をラッチすることなく、外部から供給される書込エネーブル信号の入力に応答して適切なタイミングで正常な書込駆動信号を出力できるメモリ装置の書込信号入力バッファを提供することにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するために本発明の一側面に係る半導体集積回路の入力バッファは、集積回路外部から供給されるエネーブル信号が入力される入力部と、この入力部の出力信号に応じて各内部回路に駆動信号を出力する論理手段と、集積回路のデータ出力動作状態に応じて前記駆動信号の信号論理状態を制御するスイッチング手段をラッチ経路に有し、該ラッチ経路を介して前記駆動信号を前記論理手段の一入力として帰還させることで前記駆動信号のラッチ動作を行うラッチ部と、を備え、前記スイッチング手段は、列アドレスストローブ信号のエネーブルに応じてデータ出力ステージ回路の制御信号がエネーブルになると、ラッチ経路を非導通化することで前記駆動信号の信号論理状態をディスエーブルにし、データ出力動作の終了に応じて前記制御信号がディスエーブルになると、ラッチ経路を導通させることで前記駆動信号の前記論理手段への帰還を可能とするように構成されていることを特徴とする。
【００１１】
【作用】
本発明によるラッチ部は、そのラッチ経路上に、データ出力動作状態に応じて動作するスイッチング手段を設けており、前述のようにデータ出力ステージ回路のスイッチング動作による接地電圧雑音が発生して駆動信号に異常が起きたとしても、このときにはスイッチング手段によりラッチ経路の信号論理状態が制御されて帰還されるので、駆動信号を直ちに正常な状態に戻すことが可能となる。したがって、このラッチ部によれば、従来の技術にあった誤動作、エラーを解決することができるようになる。
【００１２】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。この実施例により、各制御信号及び回路構成などを特定した詳細が本発明のより全般的理解のために提供されるが、これら特定した詳細部分についてはこれに限られるものではなくその他にも各種変形を実施可能であることは、この技術分野で通常の知識を有する者であれば明白である。
【００１３】
ここで使用される用語において、“書込信号入力バッファ”とは入力バッファの一例であって、チップ外部から供給される書込エネーブル信号を整形して内部信号とし、チップ内部で書込動作を遂行するための各回路にその駆動信号として供給する、すなわちマスタクロックとして書込駆動信号を供給する入力バッファを意味する。また、“データ出力ステージ回路”とは、回路の集積されたチップ内部で発生されたデータをチップ外部に出力する際の回路を意味するもので、メモリ装置の場合における一般的なデータ出力バッファとデータ出力ドライバを総称したものを意味する。そして、“φＤＯＵＴＥ”とは、チップ外部から供給されるデータ出力に関連した信号に基づいてエネーブルされる内部信号で、データ出力ステージ回路の動作をエネーブルさせる制御信号を意味する。
【００１４】
図１は、本発明によるスイッチング手段を有するラッチ部を備えた書込信号入力バッファの実施例を示す回路図である。図１に示す入力部（３２、３４、３６、３８）と論理手段（４０、４２、４４、４６、４８、５０）の構成は、図３の従来例と同じものとされている。
【００１５】
本発明に係るラッチ部１００は、データ出力ステージ制御回路６４から出力され、データ出力ステージ回路６６を制御するためのデータ出力ステージ制御信号φＤＯＵＴＥを受ける信号線５６と、ＮＯＲゲート５０から出力される書込駆動信号φＷＲを受ける信号線５２と、ＮＯＲゲート４６の一入力端に接続される信号線５４と、信号線５２と信号線５４とをスイッチング接続し、Ｐ形制御端子には信号線５６が接続され、またＮ形制御端子には信号線５６に接続されたインバータ５８の出力端が接続される伝送ゲート６０と、信号線５４と接地電圧端ＧＮＤとの間にチャネルが形成され、制御端子に信号線５６が接続されるリセットトランジスタ６２と、から構成されている。これらのうち、伝送ゲート６０及びリセットトランジスタ６２によりスイッチ手段が構成され、また、信号線５２及び信号線５４によりラッチ経路が構成されている。同図より分かるように、伝送ゲート６０は、チャネルが信号線５２と信号線５４との間に接続されたＰＭＯＳ及びＮＭＯＳトランジスタで形成される。
【００１６】
データ出力ステージ制御回路６４から出力され、信号線５６及びデータ出力ステージ回路６６にそれぞれ供給されるデータ出力ステージ制御信号φＤＯＵＴＥは、データ出力ステージ回路６６の駆動制御を行う信号で、本出願人により韓国出願された特許出願番号第１９９１−２３９４０号、あるいは第１９９２−６９５４号に開示された信号φＴＲＳＴと同様のものとして実施され得る。
【００１７】
図２は、図１に示す書込駆動信号φＷＲがエネーブルされるときの動作タイミングを示す波形図である。以下、図１の回路の動作特性を図２を参照して詳細に説明する。説明に先立って簡単に特徴を述べておくと、本発明による書込信号入力バッファは、データ出力ステージ制御信号φＤＯＵＴＥの発生有無又はこの信号φＤＯＵＴＥの論理レベルに従って書込信号入力バッファにおけるラッチ部のラッチ経路を制御可能で、それにより特に接地電圧雑音の影響を受けることなく動作することができるようになっている。
【００１８】
データの読出／書込動作時、列アドレスストローブ信号バーＣＡＳのエネーブルに応じて列エネーブル用クロックである信号φＣがエネーブルされ（矢示Ｆ１）、そしてこれに従ってデータ出力ステージ制御信号φＤＯＵＴＥがエネーブルされる（矢示Ｆ６）。それにより、データ出力ステージ回路６６の出力ドライバがスイッチング動作して所定のデータＤＯＵＴがチップ外部へ出力される（矢示Ｆ７）。
【００１９】
このとき、接地電圧雑音が発生すると（矢示Ｆ８）、この接地電圧雑音により図１に示すノード３８が論理“ハイ”となることがあり、これに従ってノード４４も図２に点線で示す部分のように論理“ハイ”となり得る（矢示Ｆ９）。すると、ＮＯＲゲート４６の出力は信号線５４の論理状態に関係なく論理“ロウ”になる。そして、列エネーブル信号φＣが論理“ハイ”でインバータ４８の出力が論理“ロウ”になるので、ＮＯＲゲート５０の出力は論理“ハイ”になって、図２に点線で示すような書込駆動信号φＷＲの論理“ハイ”の状態が現れる（矢示Ｆ１０）。
【００２０】
一方、このような状態において、データ出力ステージ制御信号φＤＯＵＴＥが論理“ハイ”にエネーブルされているので、伝送ゲート６０はＯＦＦとなって信号線５２と信号線５４を相互に電気的に遮断する。さらに、リセットトランジスタ６２が論理“ハイ”のデータ出力ステージ制御信号φＤＯＵＴＥによってＯＮとなり、これにより信号線５４は論理“ロウ”にリセットされる。
【００２１】
したがって、図２に示すように接地電圧雑音がなくなるとノード３８及び４４は論理“ロウ”となるので、ＮＯＲゲート４６の出力が論理“ハイ”になり、書込駆動信号φＷＲは論理“ロウ”となる（矢示Ｆ１１）。その後、データの出力動作が済むとデータ出力ステージ制御信号φＤＯＵＴＥのエネーブル期間が終了し（矢示Ｆ１２）、伝送ゲート６０がＯＮして導通し、信号線５２と信号線５４は相互に接続状態となる。
【００２２】
このような動作により、接地電圧雑音に影響を受ける書込駆動信号φＷＲは従来のようにラッチされずに瞬間的なパルスとなり、しかも書込エネーブル信号バーＷＥの入力前なので、次の書込動作に影響を与えることはない。
【００２３】
その後、実際に外部から与えられるタイミングによりバーＷＥ端子３２に書込エネーブル信号バーＷＥが入力されると、ノード４４が論理“ハイ”になり（矢示Ｆ２）、それに応じて論理“ハイ”の正常な書込駆動信号φＷＲが発生される（矢示Ｆ３）。このとき、データ出力ステージ制御信号φＤＯＵＴＥの論理“ロウ”により、伝送ゲート６０がＯＮとされると共にリセットトランジスタ６２がＯＦＦとされるので、書込信号入力バッファは出力信号である書込駆動信号φＷＲの正常なラッチ動作を遂行することになる。したがって、この正常な書込駆動信号φＷＲに同期して発生される各種クロック信号（図示せず）は全て予定通りのタイミングで正常に発生され、安定的且つ正確な書込動作が遂行される。
【００２４】
図１に示した書込信号入力バッファ回路は本発明の技術的思想に基づいて実現した最適の実施例であるが、これに限られるものではなく、入力部及び論理手段を他の形態の回路構成に変えて実施しても同様の効果を得ることは可能である。また、ラッチ部１００を構成する伝送ゲートも他の種類のスイッチング素子で実現可能で、これを制御する制御信号としてデータ出力ステージ回路の制御信号を用いておけばよい。また上記実施例においては、入力バッファのうち、特にラッチ部を有する書込信号入力バッファの場合を例として説明したが、これに限らずラッチ部を有する他の入力バッファでも本発明に係るスイッチング手段を備えることにより、安定した信号供給及びタイミングマージンなどを得られることは、この分野で通常の知識を有する者なら容易に想到できるであろう。
【００２５】
【発明の効果】
以上述べてきたように本発明による入力バッファは、出力側に備えられるラッチ部のラッチ経路に、データ出力動作に応じてそのＯＮ・ＯＦＦ動作を制御されてラッチ経路の論理状態を制御可能なスイッチング手段を備えるようにしたことにより、データ出力動作時に誘起される接地電圧雑音に影響されることなく外部からのエネーブル信号に従って正常な駆動動作を遂行できるようになり、したがって、チップの読出／書込動作が円滑に行われるようになる。そして、書込動作時に安定的且つ正確な駆動が行われることにより、チップをシステムに装備する場合にタイミングに係る動作特性が向上し、設計を容易とする。加えて、書込動作に関連した半導体集積回路の信頼性も格段に向上させられる。
【図面の簡単な説明】
【図１】本発明の実施例を示す書込信号入力バッファの回路図。
【図２】図１に示す書込信号入力バッファの動作タイミング図。
【図３】従来技術による書込信号入力バッファの回路図。
【図４】図３に示す書込信号入力バッファの動作タイミング図。
【符号の説明】
６０ 伝送ゲート（スイッチング手段）
６２ リセットトランジスタ（スイッチング手段）
１００ ラッチ部
バーＷＥ 書込エネーブル信号
φＷＲ 書込駆動信号
φＤＯＵＴＥ データ出力ステージ制御信号
【産業上の利用分野】
本発明は例えばメモリに代表される半導体集積回路の入力バッファに関するもので、特にチップ外部から供給される書込エネーブル信号を受け、チップ内部信号として書込駆動信号を供給する書込信号入力バッファに関する。
【０００２】
【従来の技術】
半導体メモリ装置などの半導体集積回路において、回路の集積されたチップ外部から供給されるアドレスやデータ、あるいは所定の制御信号などを入力とし、これを整形してチップ内部の各回路に内部信号として供給するために、各入力ステージについて入力バッファを備えている。特に、書込エネーブル信号のような制御信号を入力とする書込エネーブル信号入力バッファ（ここでは“書込信号入力バッファ”とする）の出力信号は、通常、チップ内部における各回路の駆動のためのマスタクロックとして使用される。この書込信号入力バッファはチップ外部のシステム又はＣＰＵから書込エネーブル信号が出力される間に動作し、それによりマスタクロックとしての書込駆動信号がエネーブルされる。そして、この書込駆動信号により動作制御される各回路（例えばデータ線制御回路など）は、書込駆動信号のエネーブルタイミングによりそのエネーブル時点を制御される。
【０００３】
実際に書込駆動信号により動作制御される各回路を設計する際には、書込駆動信号のエネーブル時点を考慮しなければならないため、各回路を適切に設計して実現するのは難しい作業である。その理由を簡単に説明する。チップ外部信号としての書込エネーブル信号が供給される間にのみ書込信号入力バッファは動作するようになっている。この分野で周知のように、システム又はＣＰＵから供給される信号は非常に短いエネーブル期間を有する信号である。そして外部信号の入力によって動作する入力バッファはその外部信号が入力される期間にのみエネーブルされ、これは書込信号入力バッファの場合も同様である。したがって、出力される書込駆動信号のエネーブル期間も非常に短くなり、この短い期間に書込駆動信号により各回路の動作を制御することは、タイミングマージン（timming margin）を考慮すると誤動作が生じるおそれが非常に強く、高集積半導体集積回路においては実質的にほぼ不可能な問題である。
【０００４】
これを解決するために、入力バッファの出力側にラッチ部を設けて、書込駆動信号のエネーブル期間を外部信号としての書込エネーブル信号バーＷＥのエネーブル期間に関係なく長くとるようにした図３に示すような方式が提示された。この図３の回路の構成上の特徴は次のようなものである。チップ外部から書込エネーブル信号バーＷＥがバーＷＥ端子２に入力されると、ノード１４は論理“ハイ”（“１”）にチャージされ、ＮＯＲゲート１６は論理“ロウ”（“０”）の信号を出力する。そして、クロック信号である列エネーブル信号φＣが論理“ハイ”で入力されると、ＮＯＲゲート２０は書込駆動信号φＷＲを論理“ハイ”として出力する。この論理“ハイ”の書込駆動信号φＷＲは、バーＷＥ端子２に対する外部信号の供給が終わっても、ラッチ経路２４の帰還によりＮＯＲゲート１６の出力が継続して論理“ロウ”とされるので、列エネーブル信号φＣに応じる期間維持される。つまり、図３の入力バッファは、チップ外部から供給される書込エネーブル信号バーＷＥのエネーブル期間より長いエネーブル期間を有する書込駆動信号φＷＲを出力できる。したがって、より長いエネーブル期間とされた書込駆動信号φＷＲによりタイミングマージンが大きくなるので、この信号φＷＲによって制御されるチップ内の各種回路の設計は容易になる。
【０００５】
このような図３の入力バッファの動作及び書込駆動信号φＷＲのエネーブル期間については、図４に示す動作タイミング図において矢示ｅ１〜ｅ５で表している。図４の矢示ｅ５で示したように、書込駆動信号φＷＲは、論理“ハイ”にエネーブルされた後、書込エネーブル信号バーＷＥとは関係なく列エネーブル信号φＣによりそのエネーブル期間が決定される。
【０００６】
しかしながら、このような書込信号入力バッファは次のような問題点を有している。例えばメモリなどの半導体集積回路では、メモリセルに記憶されたデータの読出動作に際してチップ外部にデータを出力するためのデータ出力ステージ回路として、データ出力バッファ及びデータ出力ドライバを設けている。こうしたデータ出力ステージ回路は、この分野で周知のように列アドレスストローブ信号バーＣＡＳのエネーブルに同期して動作する。これは、図４の矢示ｅ１、ｅ６、ｅ７、ｅ８のようなタイミングとされる。このとき、データ出力ドライバがＯＮ状態となった際に、このデータ出力ドライバを構成しているチャネルサイズの大きなトランジスタのスイッチング動作により、比較的大きな接地電圧雑音（ground noise）が誘起される。接地電圧雑音が発生すると、図３に示すノード８の状態は、書込エネーブル信号バーＷＥの入力が論理“ハイ”レベルに維持されてもトランジスタ６のゲート・ソース間電圧ＶGSが減少するため、トリップポイント（trip point）である１／２Ｖｃｃを超えてしまう。すると、ノード１４は図４の矢示ｅ９に示すように論理“ハイ”（点線）になる。論理“ハイ”となったノード１４により、図４の矢示ｅ１０に示すように書込駆動信号φＷＲが論理“ハイ”（点線）となり、この信号φＷＲの論理“ハイ”はラッチ経路２４によって帰還されてラッチされ、そのまま継続して論理“ハイ”に維持される。
【０００７】
すなわち、データ出力ドライバの動作によって発生した接地電圧雑音により書込駆動信号φＷＲが不必要にエネーブルされるという結果を生じ、書込エネーブル信号バーＷＥの入力が無意味となる。このような、図４の矢示ｅ３のように書込駆動信号φＷＲが外部からの書込エネーブル信号バーＷＥにより論理“ハイ”にエネーブルされるのではなく、矢示ｅ１０のようにチップ内部で発生した（すなわちデータ出力ドライバの動作による）接地電圧雑音により書込駆動信号φＷＲが不必要に論理“ハイ”として認識される状態は、外部から与えられる書込エネーブル信号バーＷＥとデータ入力とのタイミングのずれを生じさせてしまい、円滑な読出／書込動作に影響することになる。つまり、このような誤動作を起こすことになると、正常な書込エネーブル信号バーＷＥが印加されても図３に示すノード１４の入力が関係なくなるため、実質的な書込設定期間（図４に示す書込駆動信号φＷＲが実線のようにエネーブルされる期間）での書込動作というタイミングがずれ、エラーを生じてしまう。
【０００８】
実際に図３に示すラッチ経路２４のようなラッチ部を設けた書込信号入力バッファの類似技術を内臓した１ＭダイナミックＲＡＭ（ＤＲＡＭ）製品の場合でも、回路構成が簡素化されるという利点をもってはいるものの、上述のような問題の発生する可能性を有している。
【０００９】
【発明が解決しようとする課題】
したがって本発明では、より安定した読出／書込動作を遂行可能とした半導体集積回路の提供を目的とする。また、本発明の他の目的は、外部から供給される書込エネーブル信号などに確実に応じて正確な動作を行えるようにする入力バッファを提供することにある。また、本発明の更なる目的は、データ出力ステージ回路のスイッチング動作に起因した雑音発生による誤動作を生じないようにする入力バッファを提供することにある。さらに、本発明のまた他の目的は、データ出力ステージ回路のスイッチング動作により接地電圧雑音が発生しても、外部から供給される書込エネーブル信号の入力により正常な駆動動作を行い得る書込信号入力バッファを提供することにある。加えて、本発明の更に他の目的は、データ出力ステージ回路のスイッチング動作による接地電圧雑音に起因した誤信号をラッチすることなく、外部から供給される書込エネーブル信号の入力に応答して適切なタイミングで正常な書込駆動信号を出力できるメモリ装置の書込信号入力バッファを提供することにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するために本発明の一側面に係る半導体集積回路の入力バッファは、集積回路外部から供給されるエネーブル信号が入力される入力部と、この入力部の出力信号に応じて各内部回路に駆動信号を出力する論理手段と、集積回路のデータ出力動作状態に応じて前記駆動信号の信号論理状態を制御するスイッチング手段をラッチ経路に有し、該ラッチ経路を介して前記駆動信号を前記論理手段の一入力として帰還させることで前記駆動信号のラッチ動作を行うラッチ部と、を備え、前記スイッチング手段は、列アドレスストローブ信号のエネーブルに応じてデータ出力ステージ回路の制御信号がエネーブルになると、ラッチ経路を非導通化することで前記駆動信号の信号論理状態をディスエーブルにし、データ出力動作の終了に応じて前記制御信号がディスエーブルになると、ラッチ経路を導通させることで前記駆動信号の前記論理手段への帰還を可能とするように構成されていることを特徴とする。
【００１１】
【作用】
本発明によるラッチ部は、そのラッチ経路上に、データ出力動作状態に応じて動作するスイッチング手段を設けており、前述のようにデータ出力ステージ回路のスイッチング動作による接地電圧雑音が発生して駆動信号に異常が起きたとしても、このときにはスイッチング手段によりラッチ経路の信号論理状態が制御されて帰還されるので、駆動信号を直ちに正常な状態に戻すことが可能となる。したがって、このラッチ部によれば、従来の技術にあった誤動作、エラーを解決することができるようになる。
【００１２】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。この実施例により、各制御信号及び回路構成などを特定した詳細が本発明のより全般的理解のために提供されるが、これら特定した詳細部分についてはこれに限られるものではなくその他にも各種変形を実施可能であることは、この技術分野で通常の知識を有する者であれば明白である。
【００１３】
ここで使用される用語において、“書込信号入力バッファ”とは入力バッファの一例であって、チップ外部から供給される書込エネーブル信号を整形して内部信号とし、チップ内部で書込動作を遂行するための各回路にその駆動信号として供給する、すなわちマスタクロックとして書込駆動信号を供給する入力バッファを意味する。また、“データ出力ステージ回路”とは、回路の集積されたチップ内部で発生されたデータをチップ外部に出力する際の回路を意味するもので、メモリ装置の場合における一般的なデータ出力バッファとデータ出力ドライバを総称したものを意味する。そして、“φＤＯＵＴＥ”とは、チップ外部から供給されるデータ出力に関連した信号に基づいてエネーブルされる内部信号で、データ出力ステージ回路の動作をエネーブルさせる制御信号を意味する。
【００１４】
図１は、本発明によるスイッチング手段を有するラッチ部を備えた書込信号入力バッファの実施例を示す回路図である。図１に示す入力部（３２、３４、３６、３８）と論理手段（４０、４２、４４、４６、４８、５０）の構成は、図３の従来例と同じものとされている。
【００１５】
本発明に係るラッチ部１００は、データ出力ステージ制御回路６４から出力され、データ出力ステージ回路６６を制御するためのデータ出力ステージ制御信号φＤＯＵＴＥを受ける信号線５６と、ＮＯＲゲート５０から出力される書込駆動信号φＷＲを受ける信号線５２と、ＮＯＲゲート４６の一入力端に接続される信号線５４と、信号線５２と信号線５４とをスイッチング接続し、Ｐ形制御端子には信号線５６が接続され、またＮ形制御端子には信号線５６に接続されたインバータ５８の出力端が接続される伝送ゲート６０と、信号線５４と接地電圧端ＧＮＤとの間にチャネルが形成され、制御端子に信号線５６が接続されるリセットトランジスタ６２と、から構成されている。これらのうち、伝送ゲート６０及びリセットトランジスタ６２によりスイッチ手段が構成され、また、信号線５２及び信号線５４によりラッチ経路が構成されている。同図より分かるように、伝送ゲート６０は、チャネルが信号線５２と信号線５４との間に接続されたＰＭＯＳ及びＮＭＯＳトランジスタで形成される。
【００１６】
データ出力ステージ制御回路６４から出力され、信号線５６及びデータ出力ステージ回路６６にそれぞれ供給されるデータ出力ステージ制御信号φＤＯＵＴＥは、データ出力ステージ回路６６の駆動制御を行う信号で、本出願人により韓国出願された特許出願番号第１９９１−２３９４０号、あるいは第１９９２−６９５４号に開示された信号φＴＲＳＴと同様のものとして実施され得る。
【００１７】
図２は、図１に示す書込駆動信号φＷＲがエネーブルされるときの動作タイミングを示す波形図である。以下、図１の回路の動作特性を図２を参照して詳細に説明する。説明に先立って簡単に特徴を述べておくと、本発明による書込信号入力バッファは、データ出力ステージ制御信号φＤＯＵＴＥの発生有無又はこの信号φＤＯＵＴＥの論理レベルに従って書込信号入力バッファにおけるラッチ部のラッチ経路を制御可能で、それにより特に接地電圧雑音の影響を受けることなく動作することができるようになっている。
【００１８】
データの読出／書込動作時、列アドレスストローブ信号バーＣＡＳのエネーブルに応じて列エネーブル用クロックである信号φＣがエネーブルされ（矢示Ｆ１）、そしてこれに従ってデータ出力ステージ制御信号φＤＯＵＴＥがエネーブルされる（矢示Ｆ６）。それにより、データ出力ステージ回路６６の出力ドライバがスイッチング動作して所定のデータＤＯＵＴがチップ外部へ出力される（矢示Ｆ７）。
【００１９】
このとき、接地電圧雑音が発生すると（矢示Ｆ８）、この接地電圧雑音により図１に示すノード３８が論理“ハイ”となることがあり、これに従ってノード４４も図２に点線で示す部分のように論理“ハイ”となり得る（矢示Ｆ９）。すると、ＮＯＲゲート４６の出力は信号線５４の論理状態に関係なく論理“ロウ”になる。そして、列エネーブル信号φＣが論理“ハイ”でインバータ４８の出力が論理“ロウ”になるので、ＮＯＲゲート５０の出力は論理“ハイ”になって、図２に点線で示すような書込駆動信号φＷＲの論理“ハイ”の状態が現れる（矢示Ｆ１０）。
【００２０】
一方、このような状態において、データ出力ステージ制御信号φＤＯＵＴＥが論理“ハイ”にエネーブルされているので、伝送ゲート６０はＯＦＦとなって信号線５２と信号線５４を相互に電気的に遮断する。さらに、リセットトランジスタ６２が論理“ハイ”のデータ出力ステージ制御信号φＤＯＵＴＥによってＯＮとなり、これにより信号線５４は論理“ロウ”にリセットされる。
【００２１】
したがって、図２に示すように接地電圧雑音がなくなるとノード３８及び４４は論理“ロウ”となるので、ＮＯＲゲート４６の出力が論理“ハイ”になり、書込駆動信号φＷＲは論理“ロウ”となる（矢示Ｆ１１）。その後、データの出力動作が済むとデータ出力ステージ制御信号φＤＯＵＴＥのエネーブル期間が終了し（矢示Ｆ１２）、伝送ゲート６０がＯＮして導通し、信号線５２と信号線５４は相互に接続状態となる。
【００２２】
このような動作により、接地電圧雑音に影響を受ける書込駆動信号φＷＲは従来のようにラッチされずに瞬間的なパルスとなり、しかも書込エネーブル信号バーＷＥの入力前なので、次の書込動作に影響を与えることはない。
【００２３】
その後、実際に外部から与えられるタイミングによりバーＷＥ端子３２に書込エネーブル信号バーＷＥが入力されると、ノード４４が論理“ハイ”になり（矢示Ｆ２）、それに応じて論理“ハイ”の正常な書込駆動信号φＷＲが発生される（矢示Ｆ３）。このとき、データ出力ステージ制御信号φＤＯＵＴＥの論理“ロウ”により、伝送ゲート６０がＯＮとされると共にリセットトランジスタ６２がＯＦＦとされるので、書込信号入力バッファは出力信号である書込駆動信号φＷＲの正常なラッチ動作を遂行することになる。したがって、この正常な書込駆動信号φＷＲに同期して発生される各種クロック信号（図示せず）は全て予定通りのタイミングで正常に発生され、安定的且つ正確な書込動作が遂行される。
【００２４】
図１に示した書込信号入力バッファ回路は本発明の技術的思想に基づいて実現した最適の実施例であるが、これに限られるものではなく、入力部及び論理手段を他の形態の回路構成に変えて実施しても同様の効果を得ることは可能である。また、ラッチ部１００を構成する伝送ゲートも他の種類のスイッチング素子で実現可能で、これを制御する制御信号としてデータ出力ステージ回路の制御信号を用いておけばよい。また上記実施例においては、入力バッファのうち、特にラッチ部を有する書込信号入力バッファの場合を例として説明したが、これに限らずラッチ部を有する他の入力バッファでも本発明に係るスイッチング手段を備えることにより、安定した信号供給及びタイミングマージンなどを得られることは、この分野で通常の知識を有する者なら容易に想到できるであろう。
【００２５】
【発明の効果】
以上述べてきたように本発明による入力バッファは、出力側に備えられるラッチ部のラッチ経路に、データ出力動作に応じてそのＯＮ・ＯＦＦ動作を制御されてラッチ経路の論理状態を制御可能なスイッチング手段を備えるようにしたことにより、データ出力動作時に誘起される接地電圧雑音に影響されることなく外部からのエネーブル信号に従って正常な駆動動作を遂行できるようになり、したがって、チップの読出／書込動作が円滑に行われるようになる。そして、書込動作時に安定的且つ正確な駆動が行われることにより、チップをシステムに装備する場合にタイミングに係る動作特性が向上し、設計を容易とする。加えて、書込動作に関連した半導体集積回路の信頼性も格段に向上させられる。
【図面の簡単な説明】
【図１】本発明の実施例を示す書込信号入力バッファの回路図。
【図２】図１に示す書込信号入力バッファの動作タイミング図。
【図３】従来技術による書込信号入力バッファの回路図。
【図４】図３に示す書込信号入力バッファの動作タイミング図。
【符号の説明】
６０ 伝送ゲート（スイッチング手段）
６２ リセットトランジスタ（スイッチング手段）
１００ ラッチ部
バーＷＥ 書込エネーブル信号
φＷＲ 書込駆動信号
φＤＯＵＴＥ データ出力ステージ制御信号
Claims (3)
- 半導体集積回路の入力バッファであって、
集積回路外部から供給されるエネーブル信号が入力される入力部と、
この入力部の出力信号に応じて各内部回路に駆動信号を出力する論理手段と、
集積回路のデータ出力動作状態に応じて前記駆動信号の信号論理状態を制御するスイッチング手段をラッチ経路に有し、該ラッチ経路を介して前記駆動信号を前記論理手段の一入力として帰還させることで前記駆動信号のラッチ動作を行うラッチ部と、
を備え、
前記スイッチング手段は、列アドレスストローブ信号のエネーブルに応じてデータ出力ステージ回路の制御信号がエネーブルになると、ラッチ経路を非導通化することで前記駆動信号の信号論理状態をディスエーブルにし、データ出力動作の終了に応じて前記制御信号がディスエーブルになると、ラッチ経路を導通させることで前記駆動信号の前記論理手段への帰還を可能とするように構成されていることを特徴とする入力バッファ。 - 外部から供給される書込エネーブル信号が入力される入力部と、
前記入力部の出力信号に応答して書込駆動信号を出力する論理手段と、
前記書込駆動信号をラッチ経路を介して前記論理手段の一入力として帰還させて書込駆動信号のラッチ動作を行うラッチ部と、
を有するメモリ装置の書込信号入力バッファであって、
前記ラッチ部は、列アドレスストローブ信号のエネーブルに応じてデータ出力ステージ回路の制御信号がエネーブルになると、ラッチ経路を非導通化することで前記駆動信号の信号論理状態をディスエーブルにし、データ出力動作の終了に応じて前記制御信号がディスエーブルになると、ラッチ経路を導通させることで前記駆動信号の前記論理手段への帰還を可能とするように構成されたスイッチング手段を含むことを特徴とする書込信号入力バッファ。 - 前記論理手段は、
前記入力部の出力信号を受ける第１インバータと、
前記第１インバータの出力を受ける第２インバータと、
前記第２インバータの出力を一方の入力とする第１ＮＯＲゲートと、
列エネーブル用クロック信号を反転させて出力する第３インバータと、
前記第１ＮＯＲゲート及び前記第３インバータの各出力を入力として書込駆動信号を出力する第２ＮＯＲゲートと、
から構成され、そして、
前記ラッチ部のラッチ経路は前記第２ＮＯＲゲートの出力を前記第１ＮＯＲゲートの他方の入力として帰還させるよう接続され、
前記スイッチング手段は、このラッチ経路の途中に設けられ、データ出力ステージ回路の制御信号をゲートに受け且つチャネルがラッチ経路に設けられたトランジスタよりなる伝送ゲートと、この伝送ゲートより前記第１ＮＯＲゲート側のラッチ経路と接地電圧端との間にチャネルが設けられ且つゲートに前記制御信号を受けるリセットトランジスタとから構成される
ことを特徴とする請求項２記載の書込信号入力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P5888 | 1993-04-08 | ||
| KR1019930005888A KR960001863B1 (ko) | 1993-04-08 | 1993-04-08 | 반도체 메모리장치의 라이트신호 입력버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0714385A JPH0714385A (ja) | 1995-01-17 |
| JP3763081B2 true JP3763081B2 (ja) | 2006-04-05 |
Family
ID=19353647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06977594A Expired - Fee Related JP3763081B2 (ja) | 1993-04-08 | 1994-04-07 | 入力バッファ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5418746A (ja) |
| JP (1) | JP3763081B2 (ja) |
| KR (1) | KR960001863B1 (ja) |
| CN (1) | CN1041136C (ja) |
| DE (1) | DE4411874C2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100231431B1 (ko) * | 1996-06-29 | 1999-11-15 | 김주용 | 입력 버퍼 회로 |
| KR20000043490A (ko) * | 1998-12-29 | 2000-07-15 | 윤종용 | 반도체 칩의 테스트 시스템 및 테스터 |
| JP2001110182A (ja) | 1999-10-05 | 2001-04-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| TW457770B (en) * | 2000-11-21 | 2001-10-01 | Via Tech Inc | Input/output pad apparatus with monitoring capability and its driving method |
| KR100480599B1 (ko) * | 2002-06-11 | 2005-04-06 | 삼성전자주식회사 | 데이터 패턴에 의한 ｔＱ 변동을 최소화하기 위한 데이터출력 드라이버 및 데이터 출력방법 |
| US8356162B2 (en) * | 2008-03-18 | 2013-01-15 | International Business Machines Corporation | Execution unit with data dependent conditional write instructions |
| US8254186B2 (en) | 2010-04-30 | 2012-08-28 | Freescale Semiconductor, Inc. | Circuit for verifying the write enable of a one time programmable memory |
| CN112540732B (zh) * | 2020-12-23 | 2022-11-11 | 展讯半导体(成都)有限公司 | 数据处理方法及相关产品 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58203694A (ja) * | 1982-05-21 | 1983-11-28 | Nec Corp | メモリ回路 |
| JP2569554B2 (ja) * | 1987-05-13 | 1997-01-08 | 三菱電機株式会社 | ダイナミツクｒａｍ |
| JP2529394B2 (ja) * | 1989-06-14 | 1996-08-28 | 松下電器産業株式会社 | 半導体不揮発性メモリ装置 |
| EP0404013B1 (en) * | 1989-06-19 | 1995-12-13 | Nec Corporation | Semiconductor memory device with an improved write control circuit |
| JPH03160691A (ja) * | 1989-11-17 | 1991-07-10 | Sony Corp | メモリ装置 |
| JP2555900B2 (ja) * | 1990-02-06 | 1996-11-20 | 日本電気株式会社 | 半導体メモリの出力制御回路 |
| JPH04214290A (ja) * | 1990-12-12 | 1992-08-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0562470A (ja) * | 1991-08-29 | 1993-03-12 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
-
1993
- 1993-04-08 KR KR1019930005888A patent/KR960001863B1/ko not_active IP Right Cessation
-
1994
- 1994-03-25 US US08/217,899 patent/US5418746A/en not_active Expired - Lifetime
- 1994-04-06 DE DE4411874A patent/DE4411874C2/de not_active Expired - Fee Related
- 1994-04-07 JP JP06977594A patent/JP3763081B2/ja not_active Expired - Fee Related
- 1994-04-08 CN CN94103892A patent/CN1041136C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4411874A1 (de) | 1994-10-13 |
| CN1096609A (zh) | 1994-12-21 |
| US5418746A (en) | 1995-05-23 |
| DE4411874C2 (de) | 2001-11-08 |
| KR960001863B1 (ko) | 1996-02-06 |
| JPH0714385A (ja) | 1995-01-17 |
| CN1041136C (zh) | 1998-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040716 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041101 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050912 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051118 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051216 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060105 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090127 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100127 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120127 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130127 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |