KR19990087857A - 반도체장치및그설계방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

본 발명은 인에이블 신호를 수신함으로써 작동 상태가 되는 센스 앰프를 구비한 반도체 장치에 관한 것으로, 센스 앰프가 인에이블할 때까지의 지연 시간을 적정한 시간에 설정하는 것이 용이하도록 하는 것을 그 목적으로 한다.
인에이블 신호를 수신함으로써 신호 증폭이 가능한 상태가 되는 센스 앰프(44)가 제공된다. 지연 시간이 다른 복수의 전파 경로를 형성할 수 있고, 이들의 전파경로 중 선택 신호에 대응하는 전파 경로를 통해 인에이블 신호를 전파하는 지연 회로(50)가 제공된다. 지연 회로(50)에 대해 제1 내지 제3 선택 신호를 공급하는 선택 신호 생성 회로가 제공된다. 무정의 모드(undefined mode)의 1개를 선택 신호 생성 회로를 적당하게 동작시키는 모드로 할당한 JTAG 바운더리(boundary) 스캔 테스트 회로가 제공된다.

Description

반도체 장치 및 그 설계 방법{SEMICONDUCTOR DEVICE, AND METHOD OF DESIGNING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 설계 방법에 관한 것으로 특히, 인에이블 신호를 수신함으로써 작동 상태가 되는 센스 앰프를 구비한 반도체 장치 및 그 설계 방법에 관한 것이다.
종래의 메모리 IC와 같이, 인에이블 신호를 수신함으로써 작동 상태가 되는 센스 앰프를 구비한 반도체 장치가 알려져 있다.
도 9는, 상기 종래의 반도체 장치가 구비하는 센스 앰프(10)의 주변 구조를 나타내는 회로도를 도시한다. 센스 앰프(10)는 Data 단자(12), 및 /Data 단자(14)를 구비하고 있다. Data 단자(12) 및 /Data 단자(14)에는, 각각, 도시하지 않는 Data선 및 /Data선이 접속되어 있다. Data선 및 /Data선은, 지정된 어드레스를 갖는 메모리셀로부터 각각 Data 신호 및 /Data 신호의 공급을 받는 전송선이다.
센스 앰프(10)는 출력 단자(16)와 인에이블 단자(18)를 또한 구비하고 있다. 센스 앰프(10)는, 인에이블 단자(18)에 판독 인에이블 신호(Read Enable Signal)가 공급되는 경우에, Data 단자와 /Data 단자 사이에 인가되는 전압을 차동 증폭하여 출력 단자(16)로부터 출력한다. 센스 앰프(10)의 인에이블 단자(18)에는, 복수의 인버터 회로를 직렬로 접속함으로써 형성되는 지연 회로(20)가 접속되어 있다.
도 10a 및 도 10b는, 지연 회로(20)의 동작을 설명하기 위한 타이밍 차트를 나타낸다. 도 10a는 반도체 장치의 내부 회로가 지연 회로(18)에 공급하는 인에이블 신호 변화를 나타낸다. 한편, 도 10b는 도 9에 도시한 노드 A 즉, 센스 앰프(10)의 인에이블 단자(16)에 나타나는 전위의 변화를 나타낸다.
지연 회로(20)는 도 10a 및 도 10b에 도시한 바와 같이, 반도체 장치의 내부 회로가 인에이블 신호를 소정의 지연 시간 T 후에 센스 앰프(10)의 인에이블 단자(18)에 공급한다. 이 때문에, 센스 앰프(10)는 반도체 장치의 내부 회로가 인에이블 신호를 로우 신호로부터 하이 신호로 변화시킨 후, 소정의 지연 시간 T가 경과한 시점에서 신호의 증폭을 개시한다.
반도체 장치에 있어서, 데이타를 출력시켜야 할 메모리셀의 어드레스가 지정된 후, 그 메모리셀로부터 발생한 Data 신호가 센스 앰프(10)에 도달할 때까지 어느 정도의 시간을 요한다. 종래의 반도체 장치에 있어서, 지연 회로(20)의 지연 시간 T가 Data 신호의 전파 시간과 일치하는 경우, 센스 앰프(10)의 소비 전력을 억제하면서 Data 신호의 증폭 기능을 확실하게 실현할 수 있다. 이 때문에, 지연 회로(20)는 상기 조건을 만족하도록 형성되는 것이 바람직하다.
종래의 반도체 장치는, 도 9에 도시한 바와 같이, 상기 요구를 만족하도록 회로 기판 중에 예비의 지연 회로(22)를 구비하고 있다. 그리고, 센스 앰프(10)가 인에이블되는 타이밍이 원하는 타이밍이 아닌 경우 즉, 지연 회로(20)에 의한 지연 시간 T가 원하는 시간이 아닌 경우에는, 알루미늄 배선이나 관통 구멍을 형성하기 위한 마스크를 변경하여, 인에이블 신호를 전파하는 회로를 예비의 지연 회로(22)로 변경하는 조치가 취해진다. 종래의 반도체 장치에 있어서는, 상기 방법과 같이 시행 착오를 통해 회로 구성을 변경하여 원하는 지연 시간 T를 확보하고 있었다.
그러나, 상기 종래의 방법에 따르면, 지연 회로의 구성을 결정할 때까지 몇 번이나 마스크를 교환하여, 다른 회로를 시작할 필요가 생긴다. 이 때문에, 상기 종래의 방법은 반도체 장치의 회로 구성의 결정 단계에서 비용과 시간을 많게 소비하는 문제를 가지고 있었다.
본 발명은, 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 센스 앰프가 인에이블할 때까지의 지연 시간을 적정한 시간에 용이하게 설정하는 것이 가능한 반도체 장치 및 그 제조 방법을 제공하는 것을 제1 목적으로 한다.
또한, 본 발명은, 센스 앰프가 인에이블될 때까지의 지연 시간을 용이하게 변경할 수 있는 구조를 가지고 또한, 센스 앰프가 확실하게 동작하는 상태에서의 작동 검사를 용이하게 실행할 수 있는 반도체 장치 및 그 검사 방법을 제공하는 것을 제2 목적으로 한다.
본 발명의 청구항 1에 따른 반도체 장치는, 인에이블 신호를 수신함으로써 신호 증폭이 가능한 상태가 되는 센스 앰프와, 지연 시간이 다른 복수의 전파 경로를 형성할 수 있어, 상기 복수의 전파 경로 중 선택 신호에 대응하는 전파 경로를 통해 상기 인에이블 신호를 전파하는 지연 유닛과, 상기 선택 신호를 복수 생성할 수 있는 선택 신호 생성 회로와, 소정 인스트럭션(instruction)에 대응하여 상기 선택 신호 생성 회로를 작동 상태로 하는 JTAG 바운더리 스캔 테스트 회로를 구비하는 것을 특징으로 하는 것이다.
본 발명의 청구항 2에 따른 반도체 장치의 설계 방법은, 인에이블 신호를 수신함으로써 신호 증폭이 가능한 상태가 되는 센스 앰프를 구비하는 반도체 장치의 설계 방법으로서, 지연 시간이 다른 복수의 전파 경로를 형성할 수 있고 상기 복수의 전파 경로 중 선택 신호에 대응하는 전파 경로를 통해 상기 인에이블 신호를 전파하는 지연 유닛을 형성하는 지연 유닛 형성 단계와, 복수의 선택 신호를 생성할 수 있는 선택 신호 생성 회로를 형성하는 선택 신호 생성 회로 형성 단계와, 소정 인스트럭션에 대응하여 상기 선택 신호 생성 회로를 작동 상태로 하는 JTAG 바운더리 스캔 테스트 회로를 형성하는 바운더리 스캔 테스트 회로 형성 단계와, 상기 JTAG 바운더리 스캔 테스트 회로의 인스트럭션에 따라서 선택된 상기 전파 경로를 평가함으로써, 적합한 지연 시간을 갖는 최적 전파 경로를 결정하는 최적 경로 결정 단계를 구비하는 것을 특징으로 하는 것이다.
본 발명의 청구항 3에 따른 반도체 장치는, 인에이블 신호를 수신함으로써 신호 증폭이 가능한 상태가 되는 센스 앰프와, 지연 시간이 다른 복수의 전파 경로를 형성할 수 있고, 상기 복수의 전파 경로 중 인스트럭션 신호에 대응하는 전파 경로를 통해 상기 인에이블 신호를 전파하는 지연 유닛과, 최대의 지연 시간을 갖는 전파 경로를 상기 인에이블 신호의 전파 경로로 하기 위해 출력되는 소정의 최대 지연 인스트럭션 신호와 임의의 전파 경로를 상기 인에이블 신호의 전파 경로로 하기 위해 출력되는 임의의 선택 신호와의 논리합을 상기 인스트럭션 신호로서 상기 지연 유닛에 공급하는 인스트럭션 신호 생성 회로를 구비하는 것을 특징으로 하는 것이다.
도 1은 본 발명의 실시예 1의 반도체 장치의 주요부의 회로도.
도 2는 본 발명의 실시예 1의 반도체 장치의 다른 주요부의 회로도.
도 3a 및 도 3c는 도 1에 도시한 지연 회로에 공급되는 인에이블 신호의 파형을 나타낸 도면.
도 3b는 제1 선택 신호가 하이 신호인 경우에 도 1에 도시한 노드 B에 나타나는 신호의 파형을 나타낸 도면.
도 3c는 제1 선택 신호가 로우 신호인 경우에 도 1에 도시한 노드 B에 나타나는 신호의 파형을 나타낸 도면.
도 4는 본 발명의 실시예 1의 반도체 장치의 회로 구성을 결정하는 단계에서 실행되는 일련의 공정의 플로우차트.
도 5는 본 발명의 실시예 2의 반도체 장치의 주요부의 회로도.
도 6은 본 발명의 실시예 2의 반도체 장치의 다른 주요부의 회로도.
도 7a는 도 6에 도시한 신호 생성 회로에 공급되는 클럭 신호의 파형을 나타낸 도면.
도 7b는 최대 지연 인스트럭션(instruction) 신호를 하이 신호로 하기 위해서 도 6에 도시한 신호 생성 회로의 입력 핀에 공급되는 신호의 파형을 나타낸 도면.
도 8은 본 발명의 실시예 2의 반도체 장치를 대상으로 하는 검사 공정에서 실행되는 일련의 처리의 플로우차트.
도 9는 종래의 반도체 장치가 구비하는 센스 앰프(10)의 주변의 회로도.
도 10a는 반도체 장치의 내부 회로가 지연 회로에 공급하는 인에이블 신호의 파형을 나타낸 도면.
도 10b는 도 9에 도시한 노드 A에 나타나는 전위의 변화를 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
44 : 센스 앰프
50, 120 : 지연 회로
52∼56 : 제1 내지 제3 지연 유닛
60, 70, 80 : 인버터 회로
62, 72, 82 : 인버터 체인
96 : JTAG 바운더리(boundary) 스캔 회로
122, 124 : OR 회로
이하, 도면을 참조하여 본 발명의 실시예에 대해 설명한다. 또, 각 도면에 있어서 공통되는 요소에는, 동일한 도면 부호를 붙여 중복 설명을 생략한다.
(실시예 1)
도 1 및 도 2는, 본 발명의 실시예 1의 반도체 장치의 주요부의 회로도를 나타낸다. 본 실시예의 반도체 장치는, BGA(볼 그리드 어레이) 패키지에 수납되는 메모리 IC이다. 도 1에 도시한 바와 같이, 본 실시예의 반도체 장치는 복수의 메모리셀(30)을 구비하고 있다. 개개의 메모리셀에는 2개의 워드선(32, 34)과 2개의 비트선(36, 38)이 접속되어 있다.
반도체 장치는 Data선(40) 및 /Data선(42)을 구비하고 있다. Data선(40) 및 /Data선(42)에는 어드레스가 지정된 메모리셀(30)로부터 각각 Data 신호 및 /Data 신호가 공급된다. Data선(40) 및 /Data선(42)은 센스 앰프(44)의 비반전 입력 단자(46) 및 반전 입력 단자(48)에 접속되어 있다.
센스 앰프(44)는 출력 단자(46) 및 인에이블 단자(48)를 구비하고 있다. 센스 앰프(44)는 인에이블 단자(48)에 하이 신호가 공급됨으로써 인에이블 상태 즉, 작동 상태가 되고, Data 단자(46) 및 /Data 단자(48)에 공급되는 신호를 차동 증폭하여 출력 단자(46)로 출력한다.
센스 앰프(44)의 인에이블 단자(48)에는 지연 회로(50)가 접속되어 있다. 지연 회로(50)는 제1 내지 제3 지연 유닛(52∼56)과 2개의 인버터 회로(58, 60)를 구비하고 있다. 이들 3개의 유닛(52∼56) 및 2개의 인버터 회로(58, 60)는 직렬로 접속되어 있다. 지연 회로(50)의 입력측 단부에 설치되는 인버터(58)에는, 도시하지 않은 인에이블 신호 발생 회로로부터 인에이블 신호(Read Enable 신호)가 공급된다. 반도체 장치에 있어서, 인에이블 신호는 메모리셀로부터 데이타를 판독해야 되는 소정 시기에 로우 신호로부터 하이 신호로 전환된다.
제1 지연 유닛(52)은 인버터 회로(60)를 구비하고 있다. 인버터 회로(60)에는 인버터 체인(62)과 전송선(64)이 병렬로 접속되어 있다. 인버터 체인(62)은 직렬로 접속된 2n개의 인버터에 의해 구성되어 있다. 인버터 체인(62) 및 전송선(64)은 모두 멀티플렉서(66)에 접속되어 있다.
제1 지연 유닛(52)에는 멀티플렉서(66)의 입력 단자에 통하는 인버터 회로(68)가 접속되어 있다. 인버터 회로(68)에는, 후술될 제1 선택 신호가 공급된다. 제1 선택 신호가 하이 신호인 경우에, 멀티플렉서(66)는 인버터 체인(62)을 통해 전파되는 신호를 제2 지연 유닛으로 출력하고 한편, 제1 선택 신호가 로우 신호인 경우에는 전송선(64)을 흐르는 신호를 제2 지연 유닛으로 출력한다.
제2 지연 유닛(54)은 인버터 회로(70), 인버터 체인(72), 전송선(74) 및 멀티플렉서(76)를 구비하고 있다. 인버터 체인(72)은 직렬로 접속된 2m개의 인버터에 의해 구성되어 있다. 또한, 제2 지연 유닛(54)에는 제2 선택 신호를 멀티플렉서(76)로 전송하는 인버터 회로(78)가 접속되어 있다. 제2 지연 유닛(54)은 제2 선택 신호의 상태에 따라서 동작하고, 인버터 체인(72) 또는 전송선(74)을 통과하는 신호를 제3 지연 유닛에 공급한다.
제3 지연 유닛(56)은 인버터 회로(80), 인버터 체인(82), 전송선(84) 및 멀티플렉서(86)를 구비하고 있다. 인버터 체인(82)은 직렬로 접속된 2k개의 인버터에 의해 구성되어 있다. 또한, 제2 지연 유닛(56)에는 제3 선택 신호를 멀티플렉서(86)로 전송하는 인버터 회로(88)가 접속되어 있다. 제3 지연 유닛(56)은 제3 선택 신호의 상태에 따라서 동작하고, 인버터 체인(82) 또는 전송선(84)을 통과하는 신호를 인버터 회로(60)에 공급한다.
본 실시예의 반도체 장치는, 도 2에 도시한 제1 내지 제3 레지스터(90∼94)를 구비하고 있다. 제1 내지 제3 레지스터(90∼94)는 직렬로 접속되어 있다. 제3 레지스터(94)에 입력되는 신호는, 제1 내지 제3 레지스터(90∼94)에 클럭 신호가 입력될 때마다, 순차적으로 제3 레지스터(94)→ 제2 레지스터(92) → 제1 레지스터(90)의 순으로 전송된다. 반도체 장치에 있어서, 제1 내지 제3 레지스터(90∼92)의 출력 신호는 상술한 제1 내지 제3 선택 신호로서, 인버터 회로(68, 78, 88)에 즉, 제1 내지 제3 지연 유닛(52, 54, 56)에 각각 공급된다.
본 실시예의 반도체 장치는, 도 2에 도시한 바와 같이, JTAG 바운더리(boundary) 스캔 테스트 회로(96)를 구비하고 있다. JTAG 바운더리 스캔 테스트 회로(96)는, IEEE1149.la에 맞는 서브 셋트이고, 프로세서 보드 상에 실장될 때의 BGA 패키지의 땜납 불량의 검출을 주목적으로 하는 회로이다.
JTAG 바운더리 스캔 테스트 회로(96)에는, 테스트 데이타 입력 단자 TDI(98), 테스트 클럭 단자 TCK(100), 테스트 모드 셀렉터 단자 TMS(102), 테스트 리셋트 단자 TRST(104) 및 테스트 데이타 출력 단자 TDO(106)가 제공된다. 상술한 제3 레지스터(94)의 클럭 입력 단자 및 제1 레지스터(90)의 출력 단자는, 각각 상기 테스트 클럭 단자 TCK(100) 또는 테스트 데이타 출력 단자(106)에 접속되어 있다. 또한, 제3 레지스터(94)의 신호 입력 단자는, 멀티플렉서(107)를 통해 상기한 테스트 클럭 단자 TCK(100)에 접속되어 있다.
JTAG 바운더리 스캔 테스트 회로(96)에는, 인스트럭션 디코더(instruction decoder, 108) 및 멀티플렉서(110) 등의 기능 회로가 내장되어 있다. 제3 레지스터(94)의 신호 입력 단자와 테스트 데이타 입력 단자 TDI(98) 사이에 제공된 멀티플렉서(107)는, 인스트럭션 디코더(108)의 인스트럭션에 따라서 TDI(98)에 입력되는 테스트 데이타를 제3 레지스터(94)에 공급한다.
JTAG 바운더리 스캔 테스트 회로(96)에는, 사용자가 내용을 자유롭게 정의할 수 있는 무정의 모드(undefined mode)가 제공되어 있다. 본 실시예에 있어서, JTAG 바운더리 스캔 회로(96)의 무정의 모드의 하나는 선택 신호 설정 모드에 할당되어 있다. JTAG 바운더리 스캔 테스트 회로(96)의 인스트럭션 설정에 있어서, 상기한 선택 신호 설정 모드가 선택되면, 인스트럭션 디코더(108)에 의해 멀티플렉서(107)가 동작 상태로 된다.
상기한 상태가 형성되면, 테스트 클럭 단자 TCK(l02)에 클럭 신호가 입력될 때마다, 테스트 데이타 입력 단자 TDI(98)로부터 입력되는 테스트 데이타가 순차적으로 제3∼제1 레지스터(94∼90)로 전송되는 상태가 실현된다. 따라서, 본 실시예의 반도체 장치에 따르면, JTAG 바운더리 스캔 회로(96)의 인스트럭션 설정으로 선택 신호 설정 모드를 선택함으로써, 제1 내지 제3 선택 신호를 임의로 변경할 수 있는 상태를 형성할 수 있다.
다음에, 도 3을 참조하여 본 실시예의 반도체 장치의 동작에 대해 설명한다.
도 3a 및 도 3b는, 각각 지연 회로(50)의 인버터 회로(58)에 입력되는 인에이블 신호의 파형과, 제1 선택 신호가 하이 신호인 경우에 상기 도 1에 도시한 노드 B, 즉, 제1 지연 유닛(52)의 출력 단자에 나타나는 신호의 파형을 나타낸다. 또한, 도 3c 및 도 3d는 각각 지연 회로(50)의 인버터 회로(58)에 입력되는 인에이블 신호의 파형과, 제1 선택 신호가 로우 신호인 경우에 상기 도 1에 도시한 노드 B에 나타나는 신호의 파형을 나타낸다.
상술한 바와 같이, 제1 선택 신호가 하이 신호인 경우, 제1 지연 유닛(52)의 출력 단자에는 인버터 체인(62)을 통과한 신호가 도달한다. 이 경우 그 출력 신호가 인버터 체인(62)을 통과하는 것에 기인하여, 도 3a, 도 3b에 도시한 바와 같이, 인에이블 신호가 로우로부터 하이로 변화한 후, 노드 B의 전위가 로우로부터 하이로 변화할 때까지 비교적 긴 지연 시간 T1이 발생된다.
한편, 제1 선택 신호가 로우 신호인 경우, 제1 지연 유닛(52)의 출력 단자에는 전송선(64)을 통과한 신호가 도달한다. 이 경우, 그 출력 신호가 인버터 체인(62)을 통과하지 않기 때문에, 도 3c, 도 3d에 도시한 바와 같이, 인에이블 신호가 로우로부터 하이로 변화한 후, 노드 B의 전위가 로우로부터 하이로 변화할 때까지의 지연 시간 T2는 비교적 단시간으로된다.
이와 같이, 본 실시예의 반도체 장치에 따르면, 제1 지연 유닛(52)이 생성하는 지연 시간을, 제1 선택 신호의 값에 따라서 2단계로 전환할 수 있다. 마찬가지로, 본 실시예의 반도체 장치에 따르면, 제2 선택 신호의 값 및 제3 선택 신호의 값에 따라서, 제2 지연 유닛(54)이 발생하는 지연 시간 및 제3 지연 유닛(56)이 발생하는 지연 시간을 각각 2단계로 변화시킬 수 있다. 이 때문에, 본 실시예의 반도체 장치에 따르면, 제1 내지 제3 선택 신호의 값을 적당하게 변화시킴으로써, 지연 회로(50)가 발생하는 지연 시간을 용이하게 8단계로 전환할 수 있다.
본 실시예의 반도체 장치에 있어서, 지연 회로(50)가 발생하는 지연 시간은, 센스 앰프(44)가 적절한 타이밍으로 인에이블되도록 설정하는 것이 바람직하다. 보다 구체적으로는, 반도체 장치의 동작 중에 메모리셀(30)로부터 출력되는 데이타 신호가 센스 앰프(44)에 도달하는 타이밍으로 센스 앰프(44)가 인에이블되도록 설정하는 것이 바람직하다.
상기한 요구를 만족시키기 위해서는, 지연 회로(50)가 발생하는 지연 시간이 용이하게 다른 단계로 변경될 수 있는 것이 바람직하다. 이 점에서, 본 실시예의 반도체 장치는, 인에이블 신호에 부여하는 지연 시간을 용이하게 최적치로 조정하는 데에 있어서 유리한 구조를 갖고 있다. 이하, 상기한 이점을 이용하여, 반도체 장치의 회로 구성을 결정하는 방법에 대해 설명한다.
도 4는, 본 실시예의 반도체 장치의 회로 구성을 결정하는 방법의 플로우차트를 나타낸다. 도 4에 도시한 일련의 공정은, 반도체 장치의 회로 구성을 결정하는 단계에서 실행된다. 도 4에 도시한 일련의 공정에서는, 우선 단계 112의 처리가 실행된다.
단계 112에서는, JTAG 바운더리 스캔 회로(96)를 이용하여 제1 내지 제3 선택 신호를 임의의 값으로 설정하는 처리가 실행된다. 본 단계 112의 처리가 실행되면, 지연 회로(50)에 있어서, 설정된 선택 신호의 조합에 대응하는 지연 시간이 생성된다.
단계 114에서는, 상기 단계 112의 처리에 의해 설정된 지연 회로(50)의 평가가 실행된다. 본 단계 114에 있어서, 지연 회로(50)는 메모리셀(30)로부터 출력되는 데이타를 센스 앰프(44)로 확실하게 판독할 수 있고 또한 반도체 장치가 고속으로 데이타를 출력할 수 있을 만큼 우수하다고 판단된다.
단계 116에서는, 적합한 지연 회로가 결정되었는지의 여부가 판별된다. 그 결과, 아직 적합한 지연 회로가 결정되어 있지 않다고 판별되는 경우에는, 다시 상기 단계 112의 처리가 실행된다. 한편, 이미 적합한 지연 회로가 결정되어 있다고 판별되는 경우에는, 다음에 단계 118의 처리가 실행된다.
단계 118에서는, 인에이블 신호가 항상 상기 단계 116에서 결정된 적합한 지연 회로를 통과하도록, 필요한 회로 처리가 실행된다. 상기 처리에 의해 반도체 장치의 회로 구성을 결정하기 위한 공정이 종료한다. 이 후, 반도체 장치는 상술한 바와 같이 결정된 회로 구성이 실현되도록 제조된다. 상기한 처리에 따르면, JTAG 바운더리 스캔 회로의 기능을 이용하여, 반도체 장치의 지연 회로의 구성을 용이하게 적합한 구조로 결정할 수 있다. 이 때문에, 본 실시예의 방법에 따르면, 고속으로 동작하고 또한, 우수한 전력 절약화 특성을 나타내는 반도체 장치를 용이하고 또한 염가로 제조할 수 있다.
그런데, 상기한 실시예에 있어서는, 지연 회로(50)에 3개의 지연 유닛(52∼56)을 이용하는 것으로 하고 있지만, 본 발명은 이것에 한정되는 것이 아니라, 지연 회로(50)에 이용하는 지연 유닛의 수는 임의로 결정할 수 있다.
상기한 실시예에 있어서는, 제1 내지 제3 지연 유닛(52∼56)이 상기 청구항 1 기재의 「지연 유닛」에, 제1 내지 제3 레지스터(90∼94)가 상기 청구항 1 기재의 「선택 신호 생성 회로」에 각각 상당하고 있다.
또한, 상기 실시예에 있어서는, 제1 내지 제3 지연 유닛(52∼56)을 형성하는 단계가 상기 청구항 2 기재의 「지연 유닛 형성 단계」에, 제1 내지 제3 레지스터(90∼94)를 형성하는 단계가 상기 청구항 2 기재의 「선택 신호 생성 회로 형성 단계」에, JTAG 바운더리 스캔 테스트 회로(96)를 형성하는 단계가 상기 청구항 2 기재의 「바운더리 스캔 테스트 회로 형성 단계」에 각각 상당하고 있다.
또한, 상기 실시예에 있어서는, 상기 단계 112∼116이 상기 청구항 2 기재의 「최적 경로 결정 단계」에 각각 상당하고 있다.
(실시예 2)
다음에, 도 5 내지 도 8을 참조하여, 본 발명의 실시예 2의 반도체 장치에 대해 설명한다.
도 5 및 도 6은 본 실시예의 반도체 장치의 주요부의 회로도를 나타낸다. 또, 도 5 및 도 6에 있어서, 상기 도 1 또는 도 2에 도시한 구성 부분과 동일한 부분에 대해서는, 동일한 도면 부호를 붙여 그 설명을 생략 또는 간략히 한다.
도 5에 도시한 바와 같이, 본 실시예의 반도체 장치는 지연 회로(120)를 구비하고 있다. 지연 회로(120)는 2개의 인버터 회로(58, 60)와 제1 및 제2 지연 유닛(52, 54)을 직렬로 접속함으로써 실현된다. 또한, 제1 및 제2 지연 유닛(52, 54)에는 각각 인버터 회로(68, 78)가 접속되어 있다.
지연 회로(120)의 입력측 단부에 배치되는 인버터 회로(58)에는, 반도체 장치가 발생하는 인에이블 신호가 공급된다. 한편, 지연 회로(120)의 출력측 단부에 배치되는 인버터 회로(60)는 센스 앰프(44)에 접속되어 있다. 상기 구성에 따르면, 인버터 회로(68, 78)를 통해 제1 및 제2 지연 유닛(52, 54)에 공급하는 인스트럭션 신호를 변화시킴으로써, 인에이블 신호의 지연 시간을 4가지로 변화시킬 수 있다.
본 실시예의 반도체 장치에 있어서, 인버터 회로(68, 78)에는 각각 OR 회로(122, 124)가 접속되어 있다. OR 회로(122)에는, 최대 지연 인스트럭션 신호 Maxdelay와, 제1 선택 신호가 공급된다. 한편, OR 회로(124)에는 최대 지연 인스트럭션 신호 Maxdelay와 제2 선택 신호가 공급된다.
도 6은 최대 지연 인스트럭션 신호 Maxdelay를 생성하는 신호 생성 회로(126)를 나타낸다. 상술한 2개의 OR 회로(122, 124)에는, 도 6에 도시한 신호 생성 회로(126)로 생성된 최대 지연 인스트럭션 신호 Maxdelay가 공급된다. 신호 생성 회로(126)는 제1 내지 제4 레지스터(128∼134)를 구비하고 있다. 제1 레지스터(128)에는 반도체 장치의 입력 핀이 접속되어 있다. 제1 내지 제4 레지스터(128∼134)는 반도체 장치의 클럭 신호에 동기하여 입력 핀으로부터 입력되는 신호를 순차 전송한다.
도 7a 및 도 7b는 각각 반도체 장치의 클럭 신호의 파형과, 최대 지연 인스트럭션 신호 Maxdeley를 하이 신호로 하기 위해서 입력 핀에 입력되는 신호의 파형을 나타낸다. 도 7a 및 도 7b에 도시한 바와 같이, Maxdelay를 하이 신호로 하고자 하는 경우, 입력 핀에는 클럭 신호의 1주기마다 하이·로우 레벨의 반전하는 신호가 공급된다.
상기 도 6에 도시한 제1 내지 제4 레지스터(128∼134)는 클럭 신호의 수직 상승 엣지를 검지하여 각각 입력 핀 또는 전단의 레지스터로부터 신호를 입력한다. 따라서, 입력 핀에 대해 상기 도 7b에 도시한 신호가 공급되면, 제1 내지 제4 레지스터(128∼134)에는 하이 신호와 로우 신호가 교대로 래치된다.
상기 도 6에 도시한 신호 생성 회로(126)에 있어서, 제1 및 제2 레지스터(128, 130)의 출력 신호는 Excusive OR 회로(Ex-OR 회로: 136)에 공급된다. 마찬가지로, 제3 및 제4 레지스터(132, 134)의 출력 신호는 Ex-OR 회로(138)에 공급된다. 또한, Ex-OR 회로(136, 138)의 출력 신호는 모두 AND 회로(140)에 공급된다.
제1 내지 제4 레지스터(128∼134)가 하이 신호와 로우 신호를 교대로 래치하고 있는 경우, Ex-OR 회로(136, 138)의 출력 신호는 모두 하이 신호가 된다. 따라서, 이 경우 AND 회로(140)의 출력 신호 즉, 최대 지연 인스트럭션 신호 Maxdelay는 하이 신호가 된다. 한편, 입력 핀에 대한 상기 도 7b에 도시한 신호의 입력이 정지되면, 인접하는 2개의 레지스터에 동일한 레벨의 신호가 래치되는 상태가 형성된다. 이 경우, AND 회로로부터 출력되는 Maxdelay 신호는 로우 신호가 된다. 이와 같이, 본 실시예의 반도체 장치에 따르면, 신호 생성 회로(126)의 입력 핀에 상기 도 7b에 도시한 신호를 공급하는지의 여부에 따라서, 최대 지연 인스트럭션 신호 Maxdelay를 하이 신호 또는 로우 신호로 설정할 수 있다.
본 실시예의 반도체 장치에 있어서, 최대 지연 인스트럭션 신호 Maxdelay가 하이 신호인 경우, 제1 지연 유닛(52)은 인버터 체인(62)을 통과하는 신호를 다음 단의 회로에 공급한다. 마찬가지로, 이 경우에도 제2 지연 유닛(54)은 인버터 체인(72)을 통과하는 신호를 다음 단의 회로로 출력한다. 따라서, Maxdelay가 하이 신호인 경우, 지연 회로(120)는 제1 및 제2 선택 신호의 상태에 상관없이 항상 최대의 지연 시간을 발생시킨다.
본 실시예의 반도체 장치에 있어서, 지연 회로(120)의 지연 시간을 최대로 설정하면, 센스 앰프(44)가 적절하기 않게 조기에 인에이블하는 사태를 확실하게 회피할 수 있다. 따라서, 지연 회로(120)의 지연 시간을 최대로 설정하면, 센스 앰프(44)가, 개개의 메모리셀로부터 공급되는 Data 신호 및 /Data 신호를 확실하게 증폭하는 상태를 형성할 수 있다.
실시예 1의 경우와 마찬가지로, 반도체 장치의 지연 회로(120)가 생성하는 지연 시간은 개개의 메모리셀로부터 출력되는 신호를 센스 앰프(44)가 확실하게 증폭할 수 있는 범위에서 가능한 한 짧은 것이 바람직하다. 본 실시예의 반도체 장치에 따르면, 제1 선택 신호 및 제2 선택 신호를 적정하게 설정함으로써 상기 요구를 용이하게 만족시킬 수 있다.
한편, 반도체 장치에 있어서, 메모리셀의 상태를 정확하게 검사하기 위해서는, 센스 앰프(44)가 메모리셀의 신호를 확실하게 증폭하는 상황하에서 그 검사가 실행되는 것이 바람직하다. 본 실시예의 반도체 장치에 따르면, 최대 지연 인스트럭션 신호 Maxdelay를 하이 신호로 함으로써 용이하게 상기한 요구를 만족시킬 수 있다. 이 때문에, 본 실시예의 반도체 장치에 따르면, 적합한 지연 시간을 용이하게 설정하는 기능과 메모리셀의 검사를 정확하게 실행하는 데에 있어서 적합한 상태를 용이하게 형성하는 기능을 모두 실현할 수 있다.
이하, 본 실시예의 반도체 장치가 구비하는 이점을 이용하여, 반도체 장치의 정부를 검사하는 방법에 대해 설명한다.
도 8은, 본 실시예의 반도체 장치의 검사 공정에서 실행되는 일련의 처리의 플로우차트를 나타낸다. 도 8에 도시한 일련의 처리는 반도체 장치의 제조 공정에서 메모리셀의 상태를 검사하기 위해 실행된다. 도 8에 도시한 일련의 처리에 있어서는 우선 단계 142의 처리가 실행된다.
단계 142에서는, 최대 지연 인스트럭션 신호 Maxdelay를 하이 신호로 하는 처리, 구체적으로는, 신호 생성 회로(126)의 입력 핀에 상기 도 7b에 도시된 신호를 입력하는 처리가 실행된다.
단계 144에서는, 센스 앰프(44)로부터 출력되는 데이타 신호의 판독 검사가 실행된다.
단계 146에서는, 상기 단계 144에서 판독된 데이타 신호가 적정한지의 여부에 기초하여 대응하는 메모리셀의 정부가 판정된다. 상기 처리에 의해, 1개의 메모리셀에 대한 검사가 종료한다. 이 후, 상기 단계 144, 146의 처리를 반복 실행함으로써 모든 메모리셀을 대상으로 하는 검사를 용이하고 또한 정확하게 실현할 수 있다.
또한, 본 실시예의 반도체 장치는, 상기한 바와 같이 제1 및 제2 선택 신호를 적당하게 변경함으로써 지연 회로(120)의 지연 시간을 용이하게 변경할 수 있는 기능을 구비하고 있다. 따라서, 본 실시예의 반도체 장치에 따르면, 회로 구성의 결정 단계에서 염가이고 또한 단시간에 적합한 회로 구성을 결정할 수 있다.
그런데, 상기한 실시예에 있어서는, 반도체 장치에 JTAG 바운더리 스캔 회로가 내장되어 있지 않지만, 본 발명은 이에 한정되는 것이 아니라, 반도체 장치를 BGA 패키지에 수납하는 경우에는 반도체 장치에 JTAG 바운더리 스캔 회로를 내장시키도록 하여도 좋다.
또한, 상기한 실시예에 있어서는, 제1 및 제2 지연 유닛(52, 54)이 상기 청구항 3에 기재된 「지연 유닛」에, OR 회로(122, 124)가 상기 청구항 3에 기재된 「인스트럭션 신호 생성 회로」에 각각 상당하고 있다.
본 발명은 이상 설명한 바와 같이 구성되어 있으므로, 이하에 도시한 바와 같은 효과를 발휘한다.
본 발명의 제1 특징에 따르면, 반도체 장치의 회로 구성을 결정하는 단계에서, JTAG 바운더리 스캔 회로의 기능을 이용하여 적합한 지연 회로 구성을 용이하게 결정할 수 있다.
본 발명의 제2 특징에 따르면, JTAG 바운더리 스캔 회로의 입력 단자를 이용하여, 소정 비트수의 선택 신호를 용이하게 생성하는 것 즉, 지연 회로의 구성을 용이하게 변경할 수 있다.
본 발명의 제3 특징에 따르면, 적합한 지연 회로 구성을 용이하게 결정하는 기능과 함께, 메모리셀의 검사를 정확하게 실행하는 데에 있어서 적합한 상태를 용이하게 형성하는 기능을 함께 실현할 수 있다.
본 발명의 제4 특징에 따르면, 본 발명에 따른 반도체 장치가 구비한 이점을 이용하여, 센스 앰프 전 단계의 상태를 용이하게 검사할 수 있다.

Claims (3)

  1. 인에이블 신호를 수신함으로써 신호 증폭이 가능한 상태가 되는 센스 앰프와,
    지연 시간이 다른 복수의 전파 경로를 형성할 수 있고, 상기 복수의 전파 경로 중 선택 신호에 대응하는 전파 경로를 통해 상기 인에이블 신호를 전파하는 지연 유닛과,
    상기 선택 신호를 복수 생성할 수 있는 선택 신호 생성 회로와,
    소정 인스트럭션에 대응하여 상기 선택 신호 생성 회로를 작동 상태로 하는 JTAG 바운더리 스캔 테스트 회로
    를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 인에이블 신호를 수신함으로써 신호 증폭이 가능한 상태가 되는 센스 앰프를 구비하는 반도체 장치의 설계 방법에 있어서,
    지연 시간이 다른 복수의 전파 경로를 형성할 수 있고, 상기 복수의 전파 경로 중 선택 신호에 대응하는 전파 경로를 통해 상기 인에이블 신호를 전파하는 지연 유닛을 형성하는 지연 유닛 형성 단계와,
    복수의 선택 신호를 생성할 수 있는 선택 신호 생성 회로를 형성하는 선택 신호 생성 회로 형성 단계와,
    소정 인스트럭션에 대응하여 상기 선택 신호 생성 회로를 작동 상태로 하는 JTAG 바운더리 스캔 테스트 회로를 형성하는 바운더리 스캔 테스트 회로 형성 단계와,
    상기 JTAG 바운더리 스캔 테스트 회로의 인스트럭션에 따라서 선택된 상기 전파 경로를 평가함으로써, 적합한 지연 시간을 갖는 최적 전파 경로를 결정하는 최적 경로 결정 단계
    를 구비하는 것을 특징으로 하는 반도체 장치의 설계 방법.
  3. 인에이블 신호를 수신함으로써 신호 증폭이 가능한 상태가 되는 센스 앰프와,
    지연 시간이 다른 복수의 전파 경로를 형성할 수 있어, 상기 복수의 전파 경로 중 인스트럭션 신호에 대응하는 전파 경로를 통해 상기 인에이블 신호를 전파하는 지연 유닛과,
    최대의 지연 시간을 갖는 전파 경로를 상기 인에이블 신호의 전파 경로로 하기 위해 출력되는 소정의 최대 지연 인스트럭션 신호와 임의의 전파 경로를 상기 인에이블 신호의 전파 경로로 하기 위해 출력되는 임의의 선택 신호와의 논리합을, 상기 인스트럭션 신호로서 상기 지연 유닛에 공급하는 인스트럭션 신호 생성 회로
    를 구비하는 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100416793B1 (ko) * 2001-04-03 2004-01-31 삼성전자주식회사 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001195900A (ja) * 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
KR100732739B1 (ko) * 2001-03-22 2007-06-27 주식회사 하이닉스반도체 데이터 버스 센스 앰프 구동 펄스의 발생 회로
WO2003019393A1 (en) * 2001-08-24 2003-03-06 Intel Corporation A general intput/output architecture, protocol and related methods to implement flow control
US6990618B1 (en) 2002-12-03 2006-01-24 Cypress Semiconductor Corporation Boundary scan register for differential chip core
KR100543911B1 (ko) * 2003-04-29 2006-01-23 주식회사 하이닉스반도체 반도체 테스트 회로
KR100550638B1 (ko) * 2003-04-30 2006-02-10 주식회사 하이닉스반도체 비트라인 센싱마진시간의 조절을 위한 테스트모드를 갖는메모리장치
JP2006053981A (ja) * 2004-08-11 2006-02-23 Fujitsu Ltd 記憶装置、記憶装置リード方法
US7818640B1 (en) 2004-10-22 2010-10-19 Cypress Semiconductor Corporation Test system having a master/slave JTAG controller
KR100815179B1 (ko) * 2006-12-27 2008-03-19 주식회사 하이닉스반도체 변화하는 지연값을 가지는 메모리장치.
US7787314B2 (en) * 2008-09-11 2010-08-31 Altera Corporation Dynamic real-time delay characterization and configuration
JP5102800B2 (ja) 2009-04-15 2012-12-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体記憶装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244494A (ja) 1987-03-31 1988-10-11 Toshiba Corp 半導体記憶装置
DE68928613T2 (de) * 1988-09-07 1998-09-24 Texas Instruments Inc Bidirektionale-Boundary-Scan-Testzelle
JPH02206087A (ja) 1989-02-03 1990-08-15 Mitsubishi Electric Corp 半導体記憶装置
US5430681A (en) * 1989-05-08 1995-07-04 Hitachi Maxell, Ltd. Memory cartridge and its memory control method
EP0467638B1 (en) * 1990-07-17 1997-05-07 Nec Corporation Semiconductor memory device
US5204559A (en) 1991-01-23 1993-04-20 Vitesse Semiconductor Corporation Method and apparatus for controlling clock skew
US5355369A (en) 1991-04-26 1994-10-11 At&T Bell Laboratories High-speed integrated circuit testing with JTAG
US5539349A (en) 1994-03-24 1996-07-23 Hitachi Microsystems, Inc. Method and apparatus for post-fabrication ascertaining and providing programmable precision timing for sense amplifiers and other circuits
JP3498450B2 (ja) * 1995-11-21 2004-02-16 株式会社日立製作所 半導体回路
US5852617A (en) * 1995-12-08 1998-12-22 Samsung Electronics Co., Ltd. Jtag testing of buses using plug-in cards with Jtag logic mounted thereon
US5869979A (en) * 1996-04-05 1999-02-09 Altera Corporation Technique for preconditioning I/Os during reconfiguration
KR100226254B1 (ko) * 1996-12-28 1999-10-15 김영환 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로
JP3803463B2 (ja) * 1997-07-23 2006-08-02 エルピーダメモリ株式会社 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100416793B1 (ko) * 2001-04-03 2004-01-31 삼성전자주식회사 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치

Also Published As

Publication number Publication date
DE19903606B4 (de) 2005-10-27
CN1236170A (zh) 1999-11-24
TW449744B (en) 2001-08-11
KR100318570B1 (ko) 2001-12-28
DE19903606A1 (de) 1999-11-25
JPH11328972A (ja) 1999-11-30
US6269462B1 (en) 2001-07-31

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