JP2004053341A - 半導体集積回路とその設計方法 - Google Patents

Abstract

【課題】チップ面積の増大を極力抑えることができると共に、組込み型メモリの遅延性故障の検出感度を向上させることができるテスト回路を搭載する半導体集積回路とその設計方法を提供する。
【解決手段】本発明の半導体集積回路は、組込み型メモリをテストするための複数のスキャンレジスタを有するスキャンチェーンを備えている。ここで、スキャンレジスタは、スキャンイン信号または前段のスキャンレジスタの出力と内部回路の出力とを選択切替して出力するセレクタと、セレクタの出力を第１のクロック信号で取り込み出力する第１のラッチと、第１のラッチの出力を第１のクロック信号と逆位相の第２のクロック信号で取り込み出力する第２のラッチとを備えており、第１および第２のラッチの一方は、組込み型メモリに内蔵されている入出力用ラッチである。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、組込み型メモリを搭載する半導体集積回路とその設計方法に関するものである。
【０００２】
【従来の技術】
通常、組込み型メモリを搭載する半導体集積回路では、組込み型メモリの動作テストを行うためのテスト回路がその周辺に配置されている。そして、製品の出荷時や受け入れ検査時に、テスト回路を使用してテストを行い、組込み型メモリが正常であることを検査している。テスト回路としては、図５および図６に示すように、ＢＩＳＴ（組込み式自己テスト）回路や、スキャンパス回路等が知られている。
【０００３】
例えば、テスト回路としてＢＩＳＴ回路３０を使用した場合、図５に示すように、テスト時には、ユーザ回路３２の出力の代わりに、ＢＩＳＴ回路３０の出力がセレクタ３４を介して組込み型メモリ３６へ入力される。組込み型メモリ３６は、ＢＩＳＴ回路３０の出力に応じて動作し、その出力は再度ＢＩＳＴ回路３０へ戻される。ＢＩＳＴ回路３０では、組込み型メモリ３６の出力の良否が検証され、その結果が半導体集積回路の外部へ出力される。
【０００４】
また、スキャンパス回路を使用した場合、図６に示すように、テスト時には、スキャンイン（ＳＣＡＮＩＮ）端子からテストデータがシリアルにシフト入力される。組込み型メモリ３６は、各々のスキャンレジスタに設定されたテストデータに応じて動作する。組込み型メモリ３６の出力は、スキャンレジスタ３８に再度取り込まれた後、スキャンアウト（ＳＣＡＮＯＵＴ）端子から半導体集積回路の外部へ順次シリアルにシフト出力される。
【０００５】
このように、組込み型メモリを搭載する半導体集積回路では、テスト回路を設けることにより、組込み型メモリの周辺の配線のオープン、ショートや、組込み型メモリの機能のテストが行われている。
【０００６】
【発明が解決しようとする課題】
しかし、従来の組込み型メモリのテスト回路は、組込み型メモリの周辺に新たにテスト回路を設けるため、その分、チップ面積が増大するという問題があった。また、組込み型メモリの周辺に新たにテスト回路を設けるため、図７に示すように、例えばＢＩＳＴ回路３０でテストを行った場合には正常動作（ＯＫ）するが、実際にユーザ回路３２を使用した場合には、動作不良（ＮＧ）が発生するという、遅延性故障の検出が難しいという問題があった。
【０００７】
本発明の目的は、前記従来技術に基づく問題点を解消し、チップ面積の増大を極力抑えることができると共に、組込み型メモリの遅延性故障の検出感度を向上させることができるテスト回路を搭載する半導体集積回路とその設計方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、組込み型メモリをテストするための複数のスキャンレジスタを有するスキャンチェーンを備える半導体集積回路であって、
前記スキャンレジスタは、スキャンイン信号または前段のスキャンレジスタの出力と内部回路の出力とを選択切替して出力するセレクタと、前記セレクタの出力を第１のクロック信号で取り込み出力する第１のラッチと、前記第１のラッチの出力を前記第１のクロック信号と逆位相の第２のクロック信号で取り込み出力する第２のラッチとを有し、
前記第１および第２のラッチの一方は、前記組込み型メモリに内蔵されている入出力用ラッチであることを特徴とする半導体集積回路を提供するものである。
【０００９】
ここで、前記セレクタと、前記組込み型メモリに内蔵されていない前記第１および第２のラッチの他方とは、スキャン部品回路としてモジュール化され、前記組込み型メモリの各端子の位置に対応する位置に、当該組込み型メモリの各端子に接続される各端子を備えるレイアウト形状を持つのが好ましい。
【００１０】
また、本発明は、上記に記載の半導体集積回路の設計方法であって、
前記組込み型メモリは、自動生成ツールにより、設計時に、前記セレクタと、前記組込み型メモリに内蔵されていない前記第１および第２のラッチの他方とを含むスキャン部品回路を自動生成するのか、しないのかを選択可能であることを特徴とする半導体集積回路の設計方法を提供する。
【００１１】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の半導体集積回路とその設計方法を詳細に説明する。
【００１２】
図１は、本発明の半導体集積回路の一実施例の構成回路図である。
同図は、組込み型メモリ１２を搭載する本発明の半導体集積回路１０の一部を表したものである。図中右側の部分は、組込み型メモリ１２の内部を表し、同左側の部分は、モジュール化されたスキャン部品回路１４の構成を表す。半導体集積回路１０は、組込み型メモリ１２をテストするための複数のスキャンレジスタ１８を有するスキャンチェーン１６を備えている。
【００１３】
まず、スキャンチェーン１６について説明する。スキャンチェーン１６を構成する各々のスキャンレジスタ１８は、セレクタ２０と、マスター側のラッチ２２と、スレーブ側のラッチ２４とを備えている。
【００１４】
セレクタ２０は、スキャンイン信号（図示省略）または前段のスキャンレジスタ１８の出力（すなわち、前段のスキャンレジスタ１８のスレーブ側のラッチ２４の出力）と半導体集積回路１０の内部回路（図示省略）の出力とを選択的に切り替えて出力する。セレクタ２０の出力は、マスター側のラッチ２２のデータ入力端子Ｄへ入力される。
【００１５】
また、マスター側のラッチ２２は、クロック信号（図示省略）に同期して、セレクタ２０の出力を取り込むと共に出力する。本実施形態の場合、マスター側のラッチ２２は、クロック信号がハイレベルの期間は信号を通過させ、クロック信号がローレベルの期間は信号を保持する。マスター側のラッチ２２の出力は、埋込み型メモリ１２の内部へ供給されると共に、スレーブ側のラッチ２４のデータ入力端子Ｄへ入力される。
【００１６】
スレーブ側のラッチ２４は、クロック信号とは逆位相の反転クロック信号に同期して、マスター側のラッチ２２の出力を取り込むと共に出力する。本実施形態の場合、スレーブ側のラッチ２４は、反転クロック信号がハイレベルの期間は信号を通過させ、反転クロック信号がローレベルの期間は信号を保持する。スレーブ側のラッチ２４の出力は、次段のスキャンレジスタ１８へ入力されるか、スキャンアウト信号（図示省略）として出力される。
【００１７】
すなわち、初段のスキャンレジスタ１８にはスキャンイン信号が入力される。以下順次、前段のスキャンレジスタ１８の出力が次段のスキャンレジスタ１８に入力され、最終段のスキャンレジスタ１８からはスキャンアウト信号が出力される。
【００１８】
スキャンチェーン１６において、通常動作時には、内部回路の出力がセレクタ２０から選択的に出力される。すなわち、通常動作時は、スキャン部品回路１４を備えていない通常の組込み型メモリ１２と同様に動作する。一方、テスト動作時には、スキャンイン信号または前段のスキャンレジスタ１８の出力がセレクタ２０から選択的に出力される。この場合、スキャンチェーン１６は、従来公知のスキャンパス回路として動作する。
【００１９】
すなわち、テストデータとして、スキャンイン端子から入力されたスキャンイン信号がスキャンチェーン１６に対してシリアルにシフト入力される。組込み型メモリ１２は、各々のスキャンレジスタ１８に設定されたテストデータに応じて動作する。組込み型メモリ１２の出力は、スキャンレジスタ１８に再度取り込まれた後、スキャンアウト信号として、スキャンアウト端子から、例えば半導体集積回路１０の外部へ順次シリアルにシフト出力される。
【００２０】
なお、本発明を適用する半導体集積回路１０は、機能的には、テスト回路として、従来公知のスキャンチェーン１６を搭載するものである。従って、従来のＢＩＳＴ回路やスキャンパス回路等のテスト回路を搭載する半導体集積回路のテスト手法との整合性があり、従来のテスト技術の蓄積を無駄にすることなく生かせるという利点がある。
【００２１】
ここで、組込み型メモリ１２は、例えば自動生成ツールを用いて自動生成されるものであり、そのビット幅、ワード数、レイアウト形状の縦横比、端子の配置等は、設計時に、ユーザがある程度自由に設定可能である。また、組込み型メモリ１２は、図１に示すように、通常、全ての入出力端子（入力端子、出力端子および双方向端子を含む）において、入出力信号を保持するための入出力用ラッチ２２を備えている。
【００２２】
一方、スキャン部品回路１４は、例えば自動生成ツールにより、組込み型メモリ１２の構成に応じて自動生成されるものであり、各々のスキャンレジスタ１８を構成するセレクタ２０と、スレーブ側のラッチ２４とを備えている。スキャン部品回路１４は、本実施形態の場合にはモジュール化されており、組込み型メモリ１２の各端子の位置に対応する位置に、組込み型メモリ１２の各端子に接続される各端子を備えるレイアウト形状を持つ。
【００２３】
なお、組込み型メモリ１２は、自動生成ツールにより、設計時に、スキャン部品回路１４を自動生成するのか、しないのかを選択可能であるのが好ましい。すなわち、スキャン部品回路１４があってもなくても組込み型メモリ１２の動作には無関係である。これにより、テスト回路を必要とするユーザは、スキャンパス回路を容易に組み込むことができるし、テスト回路を必要としないユーザは、従来通りの組込み型メモリ１２を使用することができる。
【００２４】
本発明の半導体集積回路１０では、図１に示すように、スキャンチェーン１６を構成する各スキャンレジスタ１８のマスター側のラッチ２２と、組込み型メモリ１２にあらかじめ内蔵されている入出力用のラッチ２２とを共用する。すなわち、組込み型メモリ１２に内蔵されているラッチ２２は、通常動作時には、入出力信号をラッチする目的のために使用され、テスト動作時には、スキャンレジスタのマスター側のラッチとして使用される。
【００２５】
このように、ラッチ２２を共用することにより、スキャンチェーン１６の回路規模を大幅に削減することができる。また、スキャン部品回路１４をモジュール化して組込み型メモリ１２と一体型に構成することにより、両者の動作タイミングを同じにできるので、遅延性不良の検出感度を向上させることができ、その検出が容易になるという利点もある。また、両者を一体型に構成することにより、設計段階でテスト回路の構成を最適化できる。
【００２６】
なお、組込み型メモリ１２の内部では、外部から入力されるクロック信号が直接使用されるのではなく、消費電力を削減する目的から、図２に示すように、一般的に内部クロック生成回路２６を用いて、外部から入力されるクロック信号の立ち上がりを検出し、所定の一定期間だけローレベルとなる内部クロック信号が生成されている。また、インバータ２８で内部クロック信号を反転することにより、内部反転クロック信号が生成されている。
【００２７】
この場合、マスター側のラッチ２２は、内部クロック信号に同期して動作し、スレーブ側のラッチ２４は、内部反転クロック信号に同期して動作する。また、組込み型メモリ１２とスキャン部品回路１４との間には、内部反転クロック信号も接続される。本発明では、このような場合も含めて、マスター側のラッチ２２は、クロック信号に同期して動作し、スレーブ側のラッチ２４は、反転クロック信号に同期して動作すると表現する。
【００２８】
なお、図２に示す例では、インバータ２８により、組込み型メモリ１２の内部で内部クロック信号を反転し、インバータ２８の出力をスキャン部品回路１４へ供給しているが、これに限定されず、組込み型メモリ１２内部で発生された内部クロック信号をスキャン部品回路１４へ供給し、これをスキャン部品回路１４において、インバータ等を用いて反転し、反転内部クロック信号を生成するようにしてもよい。
【００２９】
また、スキャン部品回路１４は、図３に示すように、組込み型メモリ１２の端子すなわち入出力回路が配置されている辺に沿って配置するのが好ましい。この場合、スキャンチェーン１６は、例えばスキャンイン端子→メモリセルの左バンクのＤＩ（データイン）→アドレス信号入力→メモリセルの右バンクのＤＩ→同右バンクのＤＯ（データアウト）→メモリセルの左バンクのＤＯ→スキャンアウト端子の順に容易に接続可能である。
【００３０】
また、上記実施形態では、組込み型メモリ１２に内蔵されているラッチ２２を、スキャンチェーン１６を構成する各スキャンレジスタ１８のマスター側のラッチとして使用しているが、これに限定されず、図４に一例を示すように、スキャン部品回路１４が備えているラッチ２４をマスター側のラッチとして使用し、かつ組込み型メモリ１２に内蔵されているラッチ２２をスレーブ側のラッチとして使用することも可能である。
【００３１】
この場合、マスター側のラッチ２４にはクロック信号が入力され、スレーブ側のラッチ２２には、反転クロック信号が入力される。また、通常動作時には、マスター側のラッチ２４は、常時通過状態となるように制御される。すなわち、通常動作時には、内部回路の出力がセレクタ２０から選択的に出力され、マスター側のラッチ２４を通過してスレーブ側のラッチ２２へ入力され、反転クロック信号に同期して保持される。
【００３２】
また、上記実施形態では、スキャンチェーン１６のみを搭載する例を挙げて説明したが、これに加えて、ＢＩＳＴ回路を組み込むなど、従来公知の他のテスト回路を同時に組み込むようにしてもよい。また、上記実施形態では、スキャン部品回路１４をモジュール化しているが、これも限定されず、例えばスキャン部品回路１４をロジックで構成してユーザ回路の中に組み込んだり、組込み型メモリ１２の周辺に配置するようにしてもよい。
【００３３】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路とその設計方法について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００３４】
【発明の効果】
以上詳細に説明した様に、本発明によれば、組込み型メモリに内蔵されている入出力用ラッチを共用するので、組込み型メモリをテストするためのスキャンチェーンの回路規模を大幅に削減することができ、テスト回路を搭載した場合であってもチップ面積の増大を極力抑えることができる。また、本発明によれば、スキャン部品回路をモジュール化して組込み型メモリと一体型に構成することにより、設計段階でテスト回路の構成を最適化できるし、組込み型メモリとテスト回路の動作タイミングを同じにできるので、遅延性不良の検出感度を向上させることができ、その検出を容易に行うことができるという効果もある。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の一実施例の構成回路図である。
【図２】本発明の半導体集積回路におけるクロック信号の接続状態を表す一実施例の構成回路図である。
【図３】本発明の半導体集積回路のレイアウトを表す一実施例の概念図である。
【図４】本発明の半導体集積回路の別の実施例の構成回路図である。
【図５】従来のテスト回路を備える半導体集積回路の一例の構成概念図である。
【図６】従来のテスト回路を備える半導体集積回路の別の例の構成概念図である。
【図７】従来のテスト回路を備える半導体集積回路の不具合を表す一例の概念図である。
【符号の説明】
１０　半導体集積回路
１２，３６　組込み型メモリ
１４　スキャン部品回路
１６　スキャンチェーン
１８，３８　スキャンレジスタ
２０，３４　セレクタ
２２，２４　ラッチ
２６　内部クロック生成回路
２８　インバータ
３０　ＢＩＳＴ回路
３２　ユーザ回路

Claims (3)

1. 組込み型メモリをテストするための複数のスキャンレジスタを有するスキャンチェーンを備える半導体集積回路であって、
   前記スキャンレジスタは、スキャンイン信号または前段のスキャンレジスタの出力と内部回路の出力とを選択切替して出力するセレクタと、前記セレクタの出力を第１のクロック信号で取り込み出力する第１のラッチと、前記第１のラッチの出力を前記第１のクロック信号と逆位相の第２のクロック信号で取り込み出力する第２のラッチとを有し、
   前記第１および第２のラッチの一方は、前記組込み型メモリに内蔵されている入出力用ラッチであることを特徴とする半導体集積回路。
2. 前記セレクタと、前記組込み型メモリに内蔵されていない前記第１および第２のラッチの他方とは、スキャン部品回路としてモジュール化され、前記組込み型メモリの各端子の位置に対応する位置に、当該組込み型メモリの各端子に接続される各端子を備えるレイアウト形状を持つ請求項１に記載の半導体集積回路。
3. 請求項１または２に記載の半導体集積回路の設計方法であって、
   前記組込み型メモリは、自動生成ツールにより、設計時に、前記セレクタと、前記組込み型メモリに内蔵されていない前記第１および第２のラッチの他方とを含むスキャン部品回路を自動生成するのか、しないのかを選択可能であることを特徴とする半導体集積回路の設計方法。

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