KR100732739B1 - 데이터 버스 센스 앰프 구동 펄스의 발생 회로 - Google Patents

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Abstract

본 발명은 테스트 모드마다 물리적 회로 변경 없이 신호의 변경만으로 구동펄스의 발생 시각을 선택적으로 변경시킬 수 있는 데이터 버스 센스 앰프의 구동 펄스 발생 회로에 관한 것으로, 외부에서 인가되는 테스트모드 신호와 데이터 버스 데이터 버스 센스 앰프 인에이블 신호를 논리 연산하는 제 1 연산부와, 상기 제 1 연산부의 출력을 일정 시간 지연시키는 지연 연산부와, 상기 테스트모드 신호 인가시의 어드레스 신호를 받아 이를 디코딩하는 테스트 모드 디코더부와, 상기 디코더부의 출력을 받아 상기 데이터 버스 데이터 버스 센스 앰프 인에이블 신호를 선택적인 지연시간으로 지연시키는 테스트 모드 지연 연산부와, 상기 지연 연산부의 출력과 상기 테스트 모드 지연 연산부의 출력을 논리 연산하는 제 2 연산부와, 상기 제 2 연산부의 출력을 받아 버퍼링하여 데이터 버스 센스 앰프 구동 펄스를 발생하는 드라이버부를 포함하여 구성됨을 특징으로 한다.
SA(Sense Amplifier)

Description

데이터 버스 센스 앰프 구동 펄스의 발생 회로{Circuit for Generating Pulse of Data Bus Sense Amplifier}
도 1은 종래의 데이터 버스 센스 앰프 구동 펄스 발생 회로를 나타낸 논리 회로도
도 2는 도 1의 회로에 데이터 버스 데이터 버스 센스 앰프 인에이블 신호인가시 지연 연산부의 타이밍도
도 3은 본 발명의 테스트 모드 디코더부를 나타낸 논리 회로도
도 4는 본 발명의 테스트 모드 지연 연산부를 나타낸 논리 회로도
도 5는 도 4의 테스트 모드 지연 연산부를 통과한 데이터 버스 데이터 버스 센스 앰프 인에이블 신호의 지연정도를 나타낸 타이밍도
도 6은 본 발명의 데이터 버스 센스 앰프 구동 펄스의 발생 회로를 나타낸 논리 회로도
도 7은 본 발명의 회로에 데이터 버스 데이터 버스 센스 앰프 인에이블 신호 인가시 타이밍도
도면의 주요 부분에 대한 부호 설명
100 : 제 1 연산부 200 : 지연 연산부
300 : 테스트 모드 디코더부 400 : 테스트 모드 지연 연산부
500 : 제 2 연산부 600 : 드라이버부
본 발명은 지연 회로에 관한 것으로 특히, 테스트 모드마다 물리적 회로 변경 없이 신호의 변경만으로 구동펄스의 발생 시각을 선택적으로 변경시킬 수 있는 데이터 버스 센스 앰프(Data Bus Sense Amplifier: 이하 DBSA라 한다)의 구동 펄스 발생 회로에 관한 것이다.
일반적으로 센스 앰프(Sense Amplifier)에 의해 증폭된 신호는 비트 라인으로부터 칼럼 셀렉트(column select)의 선택에 의해 데이터 버스(Data Bus) 라인으로 연결된다. 데이터 버스 라인은 1개의 셀 어레이 블록 내의 전체 센스 앰프가 공통으로 연결되어 있기 때문에 배선의 길이가 길어서 신호 전달을 고속으로 하기가 매우 어렵다.
따라서, 배선의 기생 캐패시턴스와 저항을 감소시키는 배선 구조, 이러한 배선을 통해 신호를 저진폭으로 전송하는 방법 및 작은 신호도 확실하게 감지해내는 고감도 데이터 버스 센스 앰프(DBSA)가 필요하다.
이러한 데이터 버스 센스 앰프(DBSA)를 구동시키기 위해서는 일정 주기마다 전압 신호, 즉 펄스 신호를 인가하여야 하는 데, 이 때 필요한 것이 데이터 버스 센스 앰프 구동 펄스 발생 회로이다.
이하, 첨부된 도면을 참조하여 종래의 데이터 버스 센스 앰프 구동 펄스 발 생 회로를 설명하면 다음과 같다.
도 1은 종래의 데이터 버스 센스 앰프 구동 펄스 발생 회로를 나타낸 논리 회로도이다.
도 1과 같이, 종래의 데이터 버스 센스 앰프 구동 펄스 발생 회로는 외부에서 인가되는 센스 앰프 신호를 반전하는 제 1 반전부(10)와, 상기 제 1 반전부(10)의 출력을 일정 시간 지연시키는 지연 연산부(20)와, 상기 지연 연산부(20)의 출력을 반전하는 제 2 반전부(30)와, 상기 제 2 반전부(30)의 출력을 버퍼링하여 데이터 버스 센스 앰프 구동 펄스를 발생시키는 드라이버부(40)를 포함하여 구성된다.
외부에서 인가되는 데이터 버스 센스 앰프 인에이블 신호(enable)는 인버터로 이루어진 지연 연산부(20), 반전부(30)를 거쳐 드라이버부(40)로 입력된다. 여기서 지연 연산부(20)는 옵션 메탈 층(option metal layer)과 인버터 체인(inverter chain)으로 이루어져 있다. 각 데이터 버스 센스 앰프(DBSA)의 동작 시작 시각을 조절하기 위해 상기 옵션 메탈 층과 인버터 체인을 변경하여 지연 연산부(20)를 변경할 수 있다.
드라이버부(40)는 칩의 여러 부분에 걸쳐 연결되는 센스 앰프 신호를 안정적으로 공급하기 위한 버퍼 역할을 하게된다.
이렇게 해서 만들어진 데이터 버스 센스 앰프 구동 펄스 신호(strobe)는 펄스 형태가 되어 칩의 여러 부분에 존재하는 데이터 버스 센스 앰프(DBSA)들을 구동시키게 되는 데, 데이터 버스 센스 앰프의 구동 펄스 신호(strobe)가 데이터 버스 센스 앰프(DBSA)를 구동시키기 시작하는 시각이 칩 전체의 리드(read) 특성에 영향 을 미친다.
또한, 칩의 사용 가능, 불가능 또는 전원 전압의 높고 낮음에 따른 동작 가능, 불가능에 연관되어 미소한 전압차를 감지해서 증폭시켜 글로벌 데이터 버스(Global Data Bus) 라인인 GDB, GDBB로 출력하는 역할을 하는 데 입력 신호 DB, DBB 신호의 전압차가 어느 정도 되었을 때 상기 데이터 버스 센스 앰프(DBSA)를 동작시켜야 하는가가 상당히 중요하다.
바로 상기 데이터 버스 센스 앰프(DBSA)의 동작 타이밍을 결정짓는 것이 바로 데이터 버스 센스 앰프의 구동 펄스 신호(strobe)인데 종래에는 이 데이터 버스 센스 앰프의 구동 펄스 신호(strobe)의 발생시각을 변화시킬 때 지연 연산부(20)의 옵션 메탈 레이어(option metal layer)를 직접 바꿔야 하므로 물리적으로 많은 시간과 비용(장비 사용)을 필요로 한다.
종래의 데이터 버스 센스 앰프 구동 펄스 발생 회로는 외부에서 데이터 버스 센스 앰프 인에이블(enable) 신호가 인가되었을 때, 이를 상기 지연 연산부(20)를 통해 일정시간 지연시키고, 지연된 상기 데이터 버스 데이터 버스 센스 앰프 인에이블 신호(enable)는 상기 드라이버부(40)를 통해 버퍼링되어 데이터 버스 센스 앰프(DBSA)에 인가되었다.
복수개의 데이터 버스 센스 앰프(DBSA) 각각은 입력 신호인 DB와 DBB 신호를 인가받아 신호차를 감지하여 GDB와 GDBB 신호를 출력한다. 이러한 데이터 버스 센스 앰프(DBSA)들은 드라이버부(40)에서 나오는 데이터 버스 센스 앰프의 구동 펄스 신호(strobe)를 받아서 구동한다.
도 2는 도 1의 회로에 데이터 버스 데이터 버스 센스 앰프 인에이블 신호(enable) 인가시 지연 연산부의 타이밍도이다.
도 2와 같이, 종래의 데이터 버스 센스 앰프 구동 펄스 발생 회로에 데이터 버스 데이터 버스 센스 앰프 인에이블 신호(enable) 인가시 지연 연산부가 구동되는 데, 이 때 설정한 소정 시간동안 지연하고, 드라이버부를 통하여 상기 데이터 버스 센스 앰프에 상기 데이터 버스 센스 앰프의 구동 펄스 신호(strobe)가 인가된다.
이 때의 소정 시간의 결정은 인버터의 개수로 정한다. 인버터가 가지고 있는 타임 딜레이 값을 고려하면 된다.
그러나, 상기와 같은 종래의 데이터 버스 센스 앰프 구동 펄스 발생 회로는 다음과 같은 문제점이 있다.
데이터 버스 센스 앰프의 동작 시간을 결정짓는 신호가 데이터 버스 데이터 버스 센스 앰프 인에이블 신호인데, 상기 신호의 발생 시각은 지연 연산부에 의해 제어된다.
종래의 상기 지연 연산부는 다수개의 인버터의 연결로 한 번 설계하고 나면, 지연시간은 인버터 하나가 가진 타임 딜레이를 인버터의 개수로 곱한 값으로, 전체 칩의 동작 상태와는 관계없이 변하지 않는 값을 갖는다.
즉, 테스트 모드시마다 필요한 시간 지연값을 얻기 위해서는 지연 연산부의 옵션 메탈 레이어(option metal layer)를 직접 변경해야 한다. 이는 물리적으로 많 은 시간을 필요로 할뿐만 아니라 많은 비용, 즉, 장비를 필요로 하기도 한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 테스트 모드마다 물리적 회로 변경 없이 신호의 변경만으로 구동펄스의 발생 시각을 선택적으로 변경시킬 수 있는 데이터 버스 센스 앰프의 구동 펄스 발생 회로를 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 데이터 버스 센스 앰프 구동 펄스 발생 회로는 외부에서 인가되는 테스트모드 신호와 데이터 버스 데이터 버스 센스 앰프 인에이블 신호를 논리 연산하는 제 1 연산부와, 상기 제 1 연산부의 출력을 일정 시간 지연시키는 지연 연산부와, 상기 테스트모드 신호 인가시의 어드레스 신호를 받아 이를 디코딩하는 테스트 모드 디코더부와, 상기 디코더부의 출력을 받아 상기 데이터 버스 데이터 버스 센스 앰프 인에이블 신호를 선택적인 지연시간으로 지연시키는 테스트 모드 지연 연산부와, 상기 지연 연산부의 출력과 상기 테스트 모드 지연 연산부의 출력을 논리 연산하는 제 2 연산부와, 상기 제 2 연산부의 출력을 받아 버퍼링하여 데이터 버스 센스 앰프 구동 펄스를 발생하는 드라이버부를 포함하여 구성됨을 특징으로 한다.
본 발명은 테스트 모드시 데이터 버스 센스 앰프(DBSA)를 구동시키는 데이터 버스 센스 앰프 구동 펄스(strobe)의 발생 시각을 변경시킬 수 있는 회로에 관한 것으로, 이러한 목적을 구현시키기 위해 발생 시각 변경시마다 물리적인 방법으로 메탈 옵션을 변경하는 것이 아니라, 테스트 모드 디코더의 출력을 다르게 하여, 상 기 출력을 인가받아 선택적으로 지연 시간을 발생하는 회로에 관한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 데이터 버스 펄스 발생 시각 변경 회로를 상세히 설명한다.
도 3은 본 발명의 테스트 모드 디코더부를 나타낸 논리 회로도이다.
도 3과 같이, 본 발명의 테스트 모드 디코더부는 테스트 모드시의 어드레스 신호 dec_in<0>, dec_in<1>를 각각 반전시키는 제 1 인버터(iv1)와, 제 2 인버터(iv2)와, 상기 제 1 인버터(iv1)의 출력과 제 2 인버터(iv2)의 출력을 논리 연산하는 제 1 낸드 게이트(nand1)와, 상기 제 1 인버터(iv1)의 출력과 dec_in<1>을 논리 연산하는 제 2 낸드 게이트(nand2)와, 상기 dec_in<0>과 제 2 인버터(iv2)의 출력을 논리 연산하는 제 3 낸드 게이트(nand3)와, dec_in<0>과 dec_in<1>을 논리 연산하는 제 4 낸드 게이트(nand4)와, 테스트 모드 신호(test)와 상기 제 1 낸드 게이트(nand1)의 출력을 각각 받고, 서로의 출력 값을 인가받아 이를 래치시킨 값을 출력하는 제 5, 제 6 낸드 게이트(nand5, nand6)와, 마찬가지로 상기 테스트 모드 신호(test)와 함께 상기 제 2 낸드 게이트(nand2)의 출력을 각각 래치시키는 제 7, 8낸드 게이트(nand7, nand8)와, 상기 제 3 낸드 게이트(nand3)의 출력을 각각 래치시키는 제 9, 10 낸드 게이트(nand9, nand10), 상기 제 4 낸드 게이트(nand4)의 출력을 각각 래치시키는 제 11, 제 12 낸드 게이트(nand11. nadn12)와, 상기 제 5, 7, 9, 11 낸드 게이트(nand5, nand7, nand9, nand11)의 출력을 각각 반전시켜 출력하는 제 3, 제 4, 제 5, 제 6인버터(iv3, iv4, iv5, iv6)를 포함하여 구성되어 있다.
상기 테스트 모드 디코더부는 테스트 모드시의 어드레스 신호(본 발명은 상기 어드레스 신호를 2bit라 가정) dec_in<0>와 dec_in<1>와 테스트 신호(test)를 인가받아 상기 어드레스 신호를 디코딩하여 디코딩 신호 dec<0>, dec<1>, dec<2>, dec<3>을 출력하는 회로이다.
즉, 노멀(normal) 동작에서는 dec<0>내지 dec<3>이 로우 레벨 상태로 있다가, 상기 테스트 모드 신호가 하이 레벨로 인가될 때는 상기 어드레스 신호에 응답하여 해당 출력 신호 dec<x>를 하이 레벨로 출력한다.
예를 들어, dec_in<0>, dec_in<1> 모두 로우 레벨일 때는 dec<0>이 하이 레벨로, dec_in<0>은 로우 레벨, dec_in<1>은 하이 레벨일 때는 dec<1>이 하이 레벨로, dec_in<0>이 하이 레벨, dec_in<1>은 로우 레벨일 때는 dec<2>이 하이 레벨로, dec_in<0>, dec_in<1>이 하이 레벨일 때는 dec<3>이 하이 레벨로 출력된다.
도 4는 본 발명의 테스트 모드의 지연 연산부를 나타낸 논리 회로도이다.
도 4와 같이, 본 발명의 테스트 모드 지연 연산부는 데이터 버스 센스 앰프 인에이블 신호(enable)를 받아 상기 테스트 모드 각각 디코더부의 출력 dec<x>과의 논리 연산을 하는 제 13, 제 14, 제 15, 제 16 낸드 게이트(nand13, nand14, nand15, nand16)와, 상기 제 13 낸드 게이트(nand13)의 출력과 외부에서 인가되는 전원 전압 신호(Vdd)를 논리 연산하는 제 17 낸드 게이트(nand17)와, 상기 제 17 낸드 게이트(nand17)의 출력을 반전시키는 제 7 인버터(iv7)와, 상기 제 14 낸드 게이트(nand14)의 출력과 상기 제 7 인버터(iv7)의 출력을 논리 연산하는 제 18 낸드 게이트(nand18)와, 상기 제 18 낸드 게이트(nand18)의 출력을 반전시키는 제 8 인버터(iv8)와, 상기 제 15 낸드 게이트(nand15)의 출력과 상기 제 8인버터(iv8)의 출력을 논리 연산하는 제 19 낸드 게이트(nand19)와, 상기 제 19 낸드 게이트(nand19)의 출력을 반전시키는 제 9 인버터(iv9)와, 상기 제 16낸드 게이트(nand16)의 출력과 상기 제 9 인버터(iv9)의 출력을 논리 연산하는 제 20 낸드 게이트(nand20)와, 상기 제 20 낸드 게이트(nand20)의 출력을 반전시키는 제 10 인버터(iv10)를 포함하여 구성된다.
이 때, 상기 제 10 인버터(iv10)는 최종적으로 상기 테스트 모드 지연 연산부의 입력으로 들어온 데이터 버스 센스 앰프 인에이블 신호(enable)를 선택적인 지연 시간으로 지연시킨 데이터 버스 센스 앰프 인에이블 신호(enable)를 출력한다.
본 발명의 테스트 모드 지연 연산부는 데이터 버스 센스 앰프 인에이블 신호(enable)와 상기 테스트 모드 디코더부의 출력인 디코딩 신호(dec<x>)를 받아 선택적 지연 시간으로 지연된 상기 데이터 버스 센스 앰프 인에이블 신호(enable_dly)를 출력시킨다.
즉, 상기 테스트 모드 지연 연산부가 상기 데이터 버스 센스 앰프 인에이블 신호(enable)가 하이 레벨로 인가되었음을 전제로 상기 테스트 모드 디코더부로부터 입력 신호(하이 레벨로 들어온다)를 인가받았을 때 해당 신호가 인가되는 영역부터의 지연부들을 거쳐, 출력 신호를 내보낸다.
도 5는 도 4의 테스트 모드 지연 연산부를 통과한 데이터 버스 데이터 버스 센스 앰프 인에이블 신호(enable)의 지연정도를 나타낸 타이밍도이다.
예를 들어, dec<0> 신호가 인가되었을 때는 제 1, 제 2, 제 3, 제 4 지연부(dly1, dly2, dly3, dly4)를 거치고, dec<1> 신호가 인가되었을 때는 제 2, 제 3, 제 4 지연부(dly2, dly3, dly4)를, dec<2> 신호가 인가되었을 때는 제 3, 제 4 지연부(dly3, dly4)를, dec<3> 신호가 인가되었을 때는 제 4 지연부(dly4)를 거쳐 해당 지연부들의 타임 딜레이만큼의 시간을 늦춰 출력한다.
상기 테스트 모드 지연 연산부의 출력 신호(a)는 입력 신호인가 전까지 항상 하이 레벨 상태에 있다가 상기 입력 신호인가 후, 해당 신호가 인가된 영역부터의 지연부들을 거치면서 소정 시간 지연한 후 상기 입력 신호 펄스 폭 만큼의 로우 레벨 상태를 취한다. 이어, 다른 신호인가 전까지 하이 레벨 값을 유지한다.
도 6은 본 발명의 데이터 버스 센스 앰프 구동 펄스 발생 회로를 나타낸 논리 회로도이다.
도 6은 도 3의 테스트 모드 디코더부와 도 4의 테스트 모드 지연 연산부로 구현된 데이터 버스 센스 앰프 구동 펄스 발생 회로이다.
도 6과 같이, 본 발명의 데이터 버스 센스 앰프 구동 펄스 발생 회로는 외부에서 인가되는 테스트모드 신호(test)와 데이터 버스 센스 앰프 인에이블 신호(enable)를 논리 연산하는 제 1 연산부(100)와, 상기 제 1 연산부(100)의 출력을 일정 시간 지연시키는 지연 연산부(200)와, 상기 테스트모드 신호(test) 인가시의 어드레스 신호를 받아 이를 디코딩하는 테스트 모드 디코더부(300)와, 상기 디코더부(300)의 출력을 받아 상기 데이터 버스 센스 앰프 인에이블 신호(enable)를 선택적인 지연시간으로 지연시키는 테스트 모드 지연 연산부(400)와, 상기 지연 연 산부(200)의 출력과 상기 테스트 모드 지연 연산부(400)의 출력을 논리 연산하는 제 2 연산부(500)와, 상기 제 2 연산부(500)의 출력을 받아 버퍼링하여 데이터 버스 센스 앰프 구동 펄스(strobe)를 발생하는 드라이버부(600)를 포함하여 구성됨을 특징으로 한다.
상기 제 1 연산부(100)는 상기 테스트 모드 신호를 반전시키는 제 11 인버터(iv11)와, 상기 데이터 버스 데이터 버스 센스 앰프 인에이블 신호(enable)와 상기 제 11 인버터(iv11)의 출력을 논리 연산하는 제 21 낸드 게이트(nand21)로 구성되어 있다.
상기 제 1 연산부(100)는 상기 테스트 모드 신호(test)가 로우 레벨일 경우, 상기 데이터 버스 데이터 버스 센스 앰프 인에이블 신호(enable)에 응답하여, 이의 반전신호를 출력하여 상기 지연 연산부(200)로 인가한다.
지연 연산부(200)는 짝수 개의 인버터로 이루어져 있으며, 노멀 동작시 필요한 소정 타임 딜레이 만큼의 개수로 설계한다.
상기 테스트 모드 디코더부(300)나, 상기 테스트 모드 지연 연산부(400)는 상기 도 3과 도 4에서 설명한 구조와 같다.
이어, 상기 지연 연산부(200)와 상기 테스트 모드 지연 연산부(400)의 출력을 논리 연산하는 제 2 연산부(500)는 제 22 낸드 게이트(nand22) 단독으로 이루어져 있으며, 상기 지연 연산부(200)의 출력(b)과 상기 테스트 모드 지연 연산부(400)의 출력(a)을 낸드 연산한 결과를 출력한다. 이 때의 출력값을 드라이버부(600)를 통해 출력한 값(strobe)이 이후의 데이터 버스 센스 앰프의 구동 펄스 로 사용되는 신호이다.
상기 신호는 노멀 동작에서는 일정한 타임 딜레이값을 가지고 데이터 버스 데이터 버스 센스 앰프 인에이블 신호(enable)를 지연시키고, 노멀하지 않은 경우, 즉, 테스트 모드시에는 타임 딜레이를 선택하여 상기 데이터 버스 데이터 버스 센스 앰프 인에이블 신호(enable)를 지연시킬 수 있다.
우선 테스트 모드 지연 연산부(400)는 상기 데이터 버스 데이터 버스 센스 앰프 인에이블 신호(enable)에 응답하여, 한 개의 입력 신호 dec<x>에 제어되고, 출력신호(a)를 내보내게 되어있다.
상기 테스트 모드의 지연 연산부의 제어 신호 dec<0>내지 dec<3>은 노멀(normal) 동작, 즉 테스트 모드 신호가 로우 레벨일 때는 모두 로우 레벨로 있어 출력 신호(a)를 하이 레벨로 움직여 데이터 버스 센스 앰프(DBSA)의 테스트 모드가 끝날 때까지 계속 유지된다.
이 때, 노멀 동작시 상기 데이터 버스 센스 앰프에 응답하여 상기 지연 연산부에서는 소정 타임 딜레이(상기 지연 연산부 내의 인버터 개수)만큼 지연되고 반전된 출력(b)을 얻는다.
이 후, 데이터 버스 센스 앰프 인에이블 신호(enable)가 하이 레벨로 입력되면 하이로 인가된 dec<x> 신호 이후의 지연부들만을 거쳐 입력 신호(dec<x>)와는 반대위상의 출력(a)이 발생한다.
이 때, 상기 지연 연산부(200)는 테스트 신호(test)의 하이 레벨 인가로, 제 1 연산부(100)의 출력이 하이 레벨로 나오게 되어, 상기 테스트 모드 지연 연산부(400) 동작시 계속하여 하이 레벨을 유지한다.
도 7은 본 발명의 데이터 버스 센스 앰프 인에이블 신호(enable) 인가시 타이밍도를 나타낸다.
도 7과 같이, 본 발명의 데이터 버스 센스 앰프 구동 펄스 발생 회로의 동작은 크게, 노말 동작의 경우와 그렇지 않은 경우로 나누어 볼 수 있다.
노멀 동작의 경우는 상기 테스트 신호는 로우 레벨로 인가되었을 때이며, 그렇지 않은 경우는 상기 테스트 신호가 하이 레벨로 하이 레벨로 인가되었을 때이다.
이 때, 노멀 동작에서는 상기 지연 연산부의 출력(b)을 그대로 사용하고, 그렇지 않은 경우(테스트 모드)에는 상기 테스트 모드 지연 연산부의 출력(a)을 사용함으로써, 하나의 설계되어진 회로로써 다양한 모드의 데이터 버스 센스 앰프 선택 신호를 인가하였다.
이러한 지연 연산부의 출력(b) 및 테스트 모드 지연 연산부의 출력(a)은 도 6에 나타낸 것과 같이, 상기 제 2 연산부, 즉, 낸드 게이트로 논리 연산하여 데이터 버스 구동 펄스 신호를 출력하였다. 이 때의 출력은 상기 데이터 버스 데이터 버스 센스 앰프 인에이블 신호(enable)가 소정 시간 지연된 형태이다.
상기와 같은 본 발명의 데이터 버스 센스 앰프 구동 펄스 발생 회로는 다음과 같은 효과가 있다.
데이터 버스 라인의 미소한 전압 차이를 감지해서 증폭하는 데이터 버스 센 스 앰프(DBSA)의 동작 시각을 테스트 모드시 신호 인가로 간단히 가능하게 하여 기존에 장비를 이용하여 물리적인 옵션 메탈 레이어를 사용하여 구동 펄스 발생 시간 변화를 주던 방법에 비하여 빠르고 적은 비용으로 데이터 버스 센스 앰프(DBSA)의 동작을 최적화시킬 수 있는 시간적 조건을 측정할 수 있다.

Claims (5)

  1. 외부에서 인가되는 테스트 모드 신호와 데이터 버스 센스 앰프 인에이블 신호를 논리 연산하는 제 1 연산부;
    상기 제 1 연산부의 출력을 일정 시간 지연시키는 지연 연산부;
    상기 테스트 모드 신호 인가시의 어드레스 신호를 받아 이를 디코딩하는 테스트 모드 디코더부;
    상기 디코더부의 출력을 받아 상기 데이터 버스 센스 앰프 인에이블 신호를 선택적인 지연시간으로 지연시키는 테스트 모드 지연 연산부;
    상기 지연 연산부의 출력과 상기 테스트 모드 지연 연산부의 출력을 논리 연산하는 제 2 연산부;
    상기 제 2 연산부의 출력을 받아 버퍼링하여 데이터 버스 센스 앰프 구동 펄스를 발생하는 드라이버부를 포함하여 구성됨을 특징으로 하는 데이터 버스 센스 앰프 구동 펄스 발생 회로.
  2. 제 1항에 있어서, 상기 테스트 모드 디코더부는,
    상기 테스트 모드 신호 인가시의 어드레스 신호를 인가받아 이를 디코딩하여 이를 일정시간 유지시킴을 특징으로 하는 데이터 버스 센스 앰프 구동 펄스 발생 회로.
  3. 제 1 항에 있어서, 상기 테스트 모드 지연 연산부는,
    상기 테스트 모드 디코더부로부터의 신호에 응답하여 입력된 데이터 버스 센스 앰프 인에이블 신호가 선택적으로 지연 성분을 갖도록 출력함을 특징으로 하는 데이터 버스 센스 앰프 구동 펄스 발생 회로.
  4. 제 2항에 있어, 상기 테스트 모드 디코더는,
    테스트 모드시의 어드레스 신호 dec_in<0>, dec_in<1>를 각각 반전시키는 제 1 인버터와 제 2 인버터;
    상기 제 1 인버터의 출력과 제 2 인버터의 출력을 논리 연산하는 제 1 낸드 게이트;
    상기 제 1 인버터의 출력과 dec_in<1>을 논리 연산하는 제 2 낸드 게이트;
    상기 dec_in<0>과 제 2 인버터의 출력을 논리 연산하는 제 3 낸드 게이트;
    상기 dec_in<0>과 dec_in<1>의 출력을 논리 연산하는 제 4 낸드 게이트;
    테스트 모드 신호와 상기 제 1 낸드 게이트의 출력을 각각 받고, 서로의 출력 값을 인가받아 이를 래치시킨 값을 출력하는 제 5, 제 6 낸드 게이트;
    상기 테스트 모드 신호와 함께 상기 제 2 낸드 게이트의 출력을 각각 래치시키는 제 7, 8낸드 게이트;
    상기 제 3 낸드 게이트의 출력을 각각 래치시키는 제 9, 10 낸드 게이트;
    상기 제 4 낸드 게이트의 출력을 각각 래치시키는 제 11, 제 12 낸드 게이트;
    상기 제 5, 7, 9, 11 낸드 게이트의 출력을 각각 반전시켜 출력하는 제 3, 제 4, 제 5, 제 6인버터를 포함하여 구성됨을 특징으로 하는 데이터 버스 센스 앰프 구동 펄스 발생 회로.
  5. 제 3항에 있어, 상기 테스트 모드 지연 연산부는,
    데이터 버스 센스 앰프 인에이블 신호를 받아 상기 테스트 모드 각각 디코더부의 출력 dec<x>과의 논리 연산을 하는 제 13, 제 14, 제 15, 제 16 낸드 게이트;
    상기 제 13 낸드 게이트의 출력과 외부에서 인가되는 전원 전압 신호를 논리 연산하는 제 17 낸드 게이트;
    상기 제 17 낸드 게이트의 출력을 반전시키는 제 7 인버터;
    상기 제 14 낸드 게이트의 출력과 상기 제 7 인버터의 출력을 논리 연산하는 제 18 낸드 게이트;
    상기 제 18 낸드 게이트의 출력을 반전시키는 제 8 인버터;
    상기 제 15 낸드 게이트의 출력과 상기 제 8인버터의 출력을 논리 연산하는 제 19 낸드 게이트;
    상기 제 19 낸드 게이트의 출력을 반전시키는 제 9 인버터;
    상기 제 16낸드 게이트의 출력과 상기 제 9 인버터의 출력을 논리 연산하는 제 20 낸드 게이트;
    상기 제 20 낸드 게이트의 출력을 반전시키는 제 10 인버터를 포함하여 구성 됨을 특징으로 하는 데이터 버스 센스 앰프의 구동 펄스 발생 회로.
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