-
GEBIET DER ERFINDUNG
-
Die
Erfindung betrifft eine elektronische Anordnung mit einer Vielzahl
von Logikstufen, die im Betriebsmodus der elektronischen Anordnung
eine sequenzielle Schaltung bilden, wobei die Logikstufen erste
Schalter in einem Signalpfad haben, und Selektionsmittel zum selektiven
Rekonfigurieren der Vielzahl von Stufen zur Bildung einer kombinatorischen
Logikschaltung.
-
TECHNISCHER HINTERGRUND
-
Zum
Verständnis
der Erfindung gibt dieser Abschnitt einige Hintergrundinformationen über Logikschaltungen,
das Testen von ICs und vor allem über das IDDQ-Testen.
-
Sequenzielle Logik
-
Logikschaltungen
können
in zwei Klassen eingeteilt werden: kombinatorische Logikschaltungen
und sequenzielle Logikschaltungen. Eine kombinatorische Logikschaltung
bearbeitet zeitunabhängige
Signalkonelationen. Das bedeutet, dass der logische Zustand und
die Ausgangssignale einer kombinatorischen Logikschaltung einzig
durch die unmittelbaren Eingangssignale der Schaltung bestimmt werden.
Ein Beispiel für eine
kombinatorische Logikschaltung ist eine Vielzahl verbundener Logikgatter.
Auf der anderen Seite berücksichtigt
eine sequenzielle Logikschaltung die Historie. Die Folge logischer
Zustände,
die von einer sequenziellen Logikschaltung angenommen worden sind,
ist so, dass ein nächster
logischer Zustand unter kombinierter Steuerung der Eingangssignale
und dem vorherigen logischen Zustand der Schaltung bestimmt wird.
In diesem Kontext sind ein Zähler,
ein Schieberegister, ein Master-Slave Flipflop und eine Kette von
Flipflops typische Beispiele einer sequenziellen Logikschaltung.
-
JP-A-56153838
zeigt eine Schaltung, die unter Steuerung eines Steuersignals von
einer sequenziellen in eine kombinatorische Schaltung umgeschaltet
werden kann. Die Rückkopplungsschleifen
der Schaltung enthalten ein durchlaufendes Gatter unter Steu erung
eines Steuersignals. Wenn das Steuersignal eine logische 0 ist,
sind die durchlaufenden Gatter nichtleitend und die Rückkopplungsschleifen
von dem Signalpfad der Schaltung getrennt. Zwei weitere durchlaufende
Gatter im Signalpfad der Schaltung werden durch zwei 2-fach-NAND-Gatter,
deren erste Eingänge
mit den jeweiligen Taktsignalen und deren zweite Eingänge mit dem
Steuersignal verbunden sind, gesteuert. Wegen der logischen Bedingung
der NAND-Gatter sind beide weiter durchlaufenden Gatter immer angeschlossen,
wenn das Steuersignal eine logische 0 ist und machen die Schaltung
so zu einer kombinatorischen Schaltung. Wenn das Steuersignal eine
logische 1 ist, sind die durchlaufenden Gatter in den Rückkopplungsschleifen
angeschlossen und die durchlaufenden Gatter im Signalpfad sind entsprechend
den logischen Wegen der Taktsignale angeschlossen oder getrennt
und bringen die Schaltung dazu, eine Flipflop-Operation wie eine
sequenzielle Schaltung auszuführen.
-
IDDQ-Testen
-
Systematisches
und automatisches Testen von elektronischen Schaltungen und besonders
von integrierten Schaltungen ist zunehmend wichtiger geworden. Jede
nachfolgende Generation von Schaltungen tendiert dazu, eine immer
größere Komponentendichte
und eine immer größere Anzahl
von Systemfunktionen zu entwickeln. Einzelne Schaltungen sind in
so einem Ausmaß kompliziert
geworden, dass Prozessdefekte durch erschöpfende und teure Tests nicht
festgestellt und nicht mehr sicher lokalisiert werden können. Es
kann von Kunden nicht erwartet werden, dass sie Schaltungsprodukte
akzeptieren, die ihre versteckten Defekte bei der operationellen
Verwendung zeigen und dadurch z. B. Lebenserhaltungssysteme oder
Flugzeugsteuerungssysteme unzuverlässig arbeiten lassen. Es ist
deshalb von größter Wichtigkeit
sowohl für
den Hersteller wie auch für
den Kunden, dass Tests durchgeführt
werden, um ein fehlerloses Funktionieren der Schaltungsprodukte
zu garantieren.
-
Ruhestromtesten
(IDDQ-Testen), auch als Stromversorgungsüberwachung
(current supply monitoring, CSM) erwähnt, einer integrierten Schaltung
zielt auf die Lokalisierung von Prozessdefekten in der Schaltung durch
das Überwachen
des Ruhestroms. Die IDDQ-Testtechnik hat
sich als vielversprechend bei der Analyse aktueller Prozessdefekte
in statischen CMOS-ICs erwiesen. Der Ruhestrom, oder Steady-state-Strom,
in einem CMOS Logik-IC sollte sehr klein sein, z. B. in der Größenordnung
von 1 μA.
Jede Abweichung kann deshalb leicht festgestellt werden. Das Potenzial
dieser Testtechnik ist in Hinsicht auf Kostenreduktion und Qualitäts- und
Zuverlässigkeitsverbesserung
beträchtlich.
Stuck-at-Fehler
(„Hängenbleibenfehler") sind Symptome, die
durch unbeabsichtigte elektrisch leitende Verbindungen zwischen
Schaltungsknoten und Versorgungsleitungen verursacht werden, die
dabei einen festverdrahtete Pull-Up oder Pull-Down herbeiführen, der
die logische Funktion stört.
Ein überbrückender
Defekt, der durch eine leitende Brücke mit niedrigem Widerstand
zwischen einer Versorgungsleitung und einer Signalleitung gebildet
wird, bewirkt Stuck-at-Phänomene.
Der Einfluss von Gate-Oxid Defekten ist oft von parametrischer Natur,
d. h. undefiniert im Sinne von logischen Spannungswerten, und wird
deshalb nicht mit konventionellen Spannungsverfahren festgestellt.
Gate-Oxid Defekte können
auch Anlass zu einem Stuck-at-Verhalten geben.
-
In „Current
vs. Logic Testability of Bridges in Scan Chains", R. Rodriguez-Montañés et al., IEEE Proc. European
Test Conf., Rotterdam, The Netherlands, 1993, S. 392–396, wird
darauf hingewiesen, dass das IDDQ-Verfahren
nicht 100% von niederohmigen Stuck-at-Fehlern (im wesentlichen Null-Ohm
Verbindungen zu den Versorgungsleitungen) in einem Master-Slave-Flipflop
mit zwei über
einen Schalter verbundenen Speicherelementen abdeckt. Deshalb sollte
zusätzlich
das Spannungstesten, auch als logisches Testen bezeichnet, verwendet
werden. Das Spannungstesten überwacht
die Spannungspegel an den relevanten Schaltungsausgangsknoten und
korreliert die erzielten Spannungspegel mit den geforderten Spannungspegeln
um zu bestimmen, ob die Schaltung die Daten zwischen Eingang und
Ausgang korrekt bearbeitet.
-
Das
Testen sequenzieller Logikschaltungen in der konventionellen Weise
erfordert das Umsetzen logischer Daten überall in der Schaltung, typischerweise
unter Steuerung von Taktsignalen. Das kann im Falle einer langen
Scankette ziemlich zeitintensiv sein, da jede folgende Stufe der
Kette nur beim folgenden Taktzyklus sensibilisiert wird. Das Testen
jeder Stufe erfordert mindestens zwei Taktzyklen um die Stufe nacheinander in
jede ihrer logischen Zustände
zu bringen plus der Zeit um die erreichten logischen Zustände pro
Stufe zu evaluieren. Im Gegensatz dazu ist das Testen kombinatorischer
Logikschaltungen bei kombinierter Verwendung der IDDQ-Technik
und des Spannungstestverfahrens hoch zeit- und kosteneffektiv. Das
kommt daher, dass nur wenige, z. B. typisch in der Größenordnung
von zehn, verschiedene logische Eingangssignale (Samples) eine gute
Abdeckung der zu evaluierenden logischen Zustände für die Mehrheit der zur Zeit
verfügbaren
kombinatorischen Schaltungen liefern und von der Tatsache, dass
die Verzögerungen,
die durch taktgesteuertes Ausbreiten der Daten durch aufeinanderfolgende
Stufen erzeugt werden, in kombinatorischen Logikschaltungen absolut
nicht vorhanden sind.
-
AUFGABE DER ERFINDUNG
-
Es
ist eine Aufgabe der Erfindung, das Testen sequenzieller Schaltung
zu vereinfachen. Eine weitere Aufgabe ist es, das IDDQ-Testen
zum Erfassen von niederohmigen Stuck-at-Fehlern in sequenziellen
Logikschaltungen auszuweiten und das IDDQ-Testen
im wesentlichen effektiver als beim Stand der Technik zu machen.
Eine weitere Aufgabe ist es, Mittel zur Verfügung zu stellen, um das Testen
sequenzieller Logikschaltungen erheblich schneller zu machen, als
es nach dem Stand der Technik möglich
ist. Eine weitere Aufgabe ist es, die modulare Architektur von Schaltungen
zu unterstützen.
-
ZUSAMMENFASSUNG DER ERFINDUNG
-
Die
Erfindung wird definiert durch den unabhängigen Anspruch 1. Die abhängigen Ansprüche definieren
vorteilhafte Ausführungsformen.
-
Der
Erfinder hat erkannt, dass die Funktionalität einer Logikschaltung, d.
h. die sequenzielle oder kombinatorische Arbeitsweise, mehr durch
die Weise bestimmt wird, in der die logischen Schaltungsstufen miteinander
zusammenarbeiten, als durch die spezifische An der logischen Operation,
die durch die einzelne Stufe ausgeführt wird. Das heißt, eine
Ansammlung von in einer bestimmten Weise gekoppelten logischen Schaltungsstufen
wird bei Anlegen richtiger Signale als sequenzielle Logikschaltung
funktionieren, während
sie als kombinatorische Logikschaltung funktionieren wird, wenn
sie in einer anderen Weise verdrahtet wird.
-
Die
Erfindung ist besonders wichtig, wenn die elektronische Anordnung
bei der operationellen Verwendung eine sequenzielle Logikschaltung
ist. Für
Testzwecke ermöglicht
es die Erfindung, die Architektur in die einer kombinatorischen
Logikschaltung umzuwandeln. Wie vorher erwähnt, ist das Durchführen eines
Tests an kombinatorischen Logikschaltungen zum Feststellen bestimmter
Defekte erheblich einfacher als das Testen sequenzieller Logikschaltungen,
um dieselben Defekte festzustellen. Es müssen im Testmodus, d. h. im
kombinatorischen Modus, in die Schaltung nur einige Samples eingespeist
werden, um das Spannungstesten auszuführen, so wie oben erwähnt wurde.
Die niederohmigen Stuck-at-Fehler werden leicht im Testmodus festgestellt,
weil der kombinatorische Modus nun Anlass zum gegenseitigem Vergleich,
d. h. stromziehend gegen stromliefernd, von Stufen, die im sequenziellen
Modus funktionell zeitlich getrennt laufen, gibt.
-
Die
Erfindung ist typischerweise nützlich
beim Testen von Scan-Ketten mit einer Vielzahl kaskadierter Speicherelemente
wie Flipflops. Solche Scan-Ketten oder Scan-Pfade selber werden zum Beispiel benutzt,
um andere Schaltungen ökonomisch
zu testen. Die Erfindung ist anwendbar auf sequenzielle Schaltungen
im Allgemeinen, auf integrierte Schaltungen und auf Systeme von
integrierten Schaltungen. Die Erfindung ist speziell vorteilhaft,
wenn sie bei sequenziellen CMOS-Schaltungen angewandt wird. Der
Ruhestrom in einer CMOS-Logikschaltung sollte im wesentlichen null
sein. Jede Abweichung wird leicht festgestellt, da die Referenz
eines Nullstromes gut definiert ist.
-
Ein
weiterer Vorteil der Erfindung ist, dass dieselbe elektronische
Anordnung bei der operationellen Verwendung unter selektiver Steuerung
entweder für
sequenzielle oder für
kombinatorische logische Operationen verwendet werden kann, wobei
sie dabei eine modulare Systemarchitektur unterstützt.
-
Für Testzwecke
sind die Selektionsmittel für
reversible Selektion geeignet. Die Schaltung, die bei der operationellen
Verwendung für
sequenzielles Funktionieren vorgesehen ist, wird temporär konvertiert,
um im kombinatorischen Modus zu arbeiten. Vorzugsweise sind die
Selektionsmittel durch ein Selektionssignal steuerbar. Das erlaubt
automatische Testprozeduren. Zusätzlich
kann das Selektionssignal im operationellen Betrieb dazu benutzt
werden, ein komplett automatisches Umschalten zwischen sequenziellem
und kombinatorischem Arbeitsmodus zu erlauben. Vorzugsweise ist
das Selektionsmittel benutzersteuerbar. Das kann herbeigeführt werden,
indem man die Anordnung mit einem extern zugänglichen Steuereingang versieht,
der das Selektionssignal für
die Selektionsmittel empfängt.
-
Ein
Datenpfad durch eine sequenzielle Logikschaltung, so wie eine Verkettung
von Latches, kann durch Konversion der Schaltung in eine kombinatorische
Logikschaltung in zwei Richtungen getestet werden. Die Erzeugung
dieses bidirektionalen Datenpfades erlaubt das Feststellen von Stuck-at-Fehlern
am Ausgang jedes der Inverter, die die Latches bilden. Vorzugsweise
ist der sequenzielle Logikschaltkreis zwischen bidirektionalen Puffern
gekoppelt, um dieses bidirektionale Testen zu ermöglichen.
-
Das
Wechseln von sequenziell zu kombinatorisch und wieder zurück kann
auf die verschiedensten Weisen erbracht werden. Die Anordnung kann
einen Signalpfad mit einer speziellen der Logikstufen haben, die
zwischen ersten und zweiten Schaltern an geordnet ist. Das Selektionsmittel
ist dann wirksam, um die ersten und zweiten Schalter entweder zueinander
komplementär,
um zu vermeiden, dass die Schalter gleichzeitig leiten, oder gleichartig,
um beide Schalter mindestens zeitweise leitend zu haben, anzusteuern.
Die erste Option führt
den sequenziellen Modus aus, die letztere den kombinatorischen Modus.
Alternativ kann die Anordnung der Erfindung mit Taktsignalmitteln
versehen sein, um erste und zweite Taktsignale an die ersten bzw. zweiten
der Logikstufen zu legen. Das Selektionsmittel hat dann Taktüberwachungsmittel,
um die Taktsignalmittel zum Liefern der ersten und zweiten Taktsignale
zu bringen, um die ersten und zweiten Logikstufen entweder abwechselnd,
um den sequenziellen Modus zu realisieren, oder mindestens zeitweise
gleichzeitig, um den kombinatorischen Modus zu realisieren, freizugeben.
Es kann sein, dass das Taktüberwachungsmittel
die Taktsignalmittel in dem kombinatorischen Modus dazu bringt,
die ersten und zweiten Taktsignale so zu liefern, dass sie synchron
auftretende Freigabewerte haben, oder ein Signal mit konstantem
logischen Niveau mindestens an die erste Logikstufe zu liefern,
um die Stufen gleichzeitig mindestens zeitweise freizugeben.
-
Für Fachleute
ist es klar, dass ein Verfahren zum Testen einer elektronischen
Anordnung mit einer sequenziellen Logikschaltung durch reversible
und funktionale Umwandlung der sequenziellen Logikschaltung in eine
kombinatorische Logikschaltung und Durchführung des Testens an der kombinatorischen
Logikschaltung für
IC-Hersteller sehr attraktiv ist. Die mit dem Testen verbundenen
Kosten stellen einen zunehmend erheblichen Teil des Nettoverkaufspreises
des ICs dar, wenn die Schaltungskomplexität zunimmt. Die Erfindung erstreckt
sich speziell auf das Gebiet der Anwendbarkeit des IDDQ-Tests,
und erlaubt dabei ein engeres Überwachen
der Zuverlässigkeit
des ICs bei erheblich niedrigeren Kosten als sie bisher erreichbar
waren.
-
Der
Vollständigkeit
halber wird festgestellt, dass PLD Anordnungen bekanntermaßen mit
konfigurierbaren Makrozellen ausgestattet sind. Siehe zum Beispiel
PL22V10 in Philips Data Handboook IC13, „Programmable Logic Devices
(PLD), 1992, S. 137–141.
Die Makrozelle kann programmiert werden, Register-Operationen oder
kombinatorische Operationen auszuführen. Die kombinatorische Option
benutzt einen Bypass, um funktional die Flipflops der Zelle aus
der Zelle zu entfernen. In der Erfindung aber bleiben die Logikstufen
notwendigerweise funktionale Teile der Logikschaltung, um das Testen
zu erlauben.
-
KURZBESCHREIBUNG DER ZEICHNUNG
-
Die
Erfindung ist in der Zeichnung dargestellt und wird im Folgenden
näher beschrieben.
Es zeigen:
-
1 eine sequenzielle Schaltung
nach Stand der Technik;
-
2 und 3 das Prinzip der Erfindung;
-
4 und 5 ein ersten Beispiel einer Schaltungsanordnung
gemäß der Erfindung
-
6 eine konventionelle Scan-Kette;
-
7 ein zweites Beispiel einer
erfindungsgemäßen Anordnung
in Hinsicht auf eine Scan-Kette;
-
8 eine detaillierte Ausführungsform
der Schaltung in 7;
-
9 ein Scan-Flipflop zur
Verwendung in einem Scan-Pfad nach dem Stand der Technik;
-
10 ein Scan-Pfad nach dem
Stand der Technik;
-
11 ein detailliertes Scan-Flipflop
gemäß der Erfindung;
-
12 einen detaillierten Scan-Pfad
gemäß der Erfindung;
-
13 ein anderes detailliertes
Scan-Flipflop gemäß der Erfindung;
und
-
14 einen weiteren detaillierten
Scan-Pfad gemäß der Erfindung.
-
Überall in
den Figuren geben Bezugszeichen gleiche oder entsprechende Merkmale
an.
-
DETAILLIERTE AUSFÜHRUNGSFORMEN
-
Stand der Technik
-
1 zeigt ein Schaltbild einer
sequenziellen Logikschaltung 100 wie es in der Technik
bekannt ist. Schaltung 100 ist ein flankengetriggertes
Master-Slave-Flipflop
mit einem Master-Latch 102 und einem Slave-Latch 104.
Master 102 enthält
die Inverter 106 und 108 und die Transmissionsgatterpaare 110 und 112.
Slave 104 enthält
die Inverter 114 und 116 und die Transmissionsgatterpaare 118 und 120.
Jedes der Transmissionsgatterpaare 110, 112, 118 und 120 umfasst
einen NFET und einen PFET, deren leitende Kanäle parallel angeordnet sind
und deren Steuerelektroden komplementäre Taktsignale C und CBAR erhalten,
die über
einen Takteingang 122 und einen Inverter 124 angelegt
werden. Die Paare 110, 112, 118 und 120 arbeiten
als Schalter. Wenn Paar 110 leitet, sperrt Paar 112 und
umgekehrt. Ebenso ist Paar 120 gesperrt, wenn Paar 118 leitend ist
und um gekehrt. Die Taktsignale werden derart angelegt, dass die
Paare 110 und 118 abwechselnd leiten.
-
Wenn
das Taktsignal am Takteingang 122 auf logisch L ist, sind
die Paare 110 und 120 leitend, während die
Paare 112 und 118 gesperrt sind. Daten am Dateneingang 126 werden
dann zum Inverter 106 transferiert, der der Reihe nach
die invertierten Daten zum Inverter 108 weitergibt. So
akzeptiert der Master 102 die Daten, die am Eingang 126 angelegt
werden. Gleichzeitig behält
Slave 104 seine gespeicherten Daten, da die Inverter 114 und 116 ein
bistabiles Element bilden, das vom Master 102 getrennt
ist. Wenn das Taktsignal am Takteingang 122 auf logisch
H geht, wird das Paar 110 nichtleitend und Master 102 akzeptiert
keine Daten vom Eingang 126 mehr. Zur selben Zeit wird
Paar 112 leitend, sodass die Inverter 106 und 108 ein
bistabiles Element bilden und die vorher akzeptierten Daten speichern.
Auch Paar 120 in Slave 104 ist gesperrt und Paar 118 wird
leitend und macht dabei Slave 104 aufnahmefähig für die in
Master 102 gespeicherten Daten. Das Sperren von Paar 120 erlaubt
es, dass Inverter 106 eine relativ schwache Treiberkapazität hat, da
es in keinen Wettbewerb mit Inverter 116 steht.
-
Angenommen,
ein niederohmiger Stuck-at-Fehler bewirkt, dass der Knoten 128 in
Slave 104 permanent mit einer der Versorgungsspannungen
VDD und VSS verbunden
ist. Die Treiberkapazität
des harten Kurzschlusses zu einer der Versorgungsspannungen ist
viel größer als
die des Inverters 106. Folglich bewirkt der niederohmige
harte Kurzschluss, dass Master 102 überschrieben wird. Die Zeit,
die zum Überschreiben
von Master 102 nötig
ist, hängt
von der relativen Stärke
des Kurzschlusses und des Inverters 106 ab. Trotzdem wird
das Überschreiben
typischerweise in einer zu kurzen Zeitdauer geleistet, um durch
IDDQ-Testen festgestellt zu werden. Mit
Bezug auf das oben erwähnte
Spannungstestverfahren ist zu beachten, dass Schaltung 100 einen
kompletten Taktzyklus benötigt,
um die Eingangsdaten von Eingang 126 des Masters 102 zu
einem Ausgang 130 von Slave 104 zu transferieren.
Eine Kette einer Vielzahl von N in einer Kaskade verbundener Flipflops
benötigt
deshalb N Taktzyklen um die Daten am Ausgang der Kette verfügbar zu
machen.
-
Prinzip
-
Mit
Bezug auf 2 und 3 wird nun das Prinzip der
Erfindung erklärt.
Ausschmückungen
wurden weggeschnitten, das Schema in 2 illustriert
die Schaltung nach dem Stand der Technik von 1 in Begriffen ihrer Funktionalität. Effektiv
umfasst das Master-Slave-Flipflop 100 ein Master-Latch 102 und
ein Slave-Latch 104, die in einer Kas kade angeordnet und
alternativ unter Steuerung der Schalter 110 und 118 zugänglich gemacht
werden. Wenn einer der Schalter 110 und 118 leitet,
sperrt der andere und umgekehrt. Die Schaltung arbeitet also in
einem sequenziellem Modus.
-
Das
Schema in 3 zeigt die
gleiche Ansammlung funktionaler Blöcke wie in 2, aber die Funktionsweise der Schalter 110 und 118 ist
so modifiziert, dass beide gleichzeitig leitend gemacht sind, z.
B. unter Steuerung eines modifizierten Taktsignals, das hier mit
dem Großbuchstaben „T" bezeichnet ist.
Die Arbeitsweise der Schaltung ist nun kombinatorisch, das komplementäre Takten
der Segmente im Signalpfad zwischen Eingang 126 und Ausgang 130 ist
entfernt. Die Ausgangsspannung in einem speziellen Moment wird durch die
Eingangsspannung im selben Augenblick bestimmt, die üblichen
Verzögerungszeiten
werden nicht berücksichtigt.
Ein Stuck-at-Fehler am Knoten 128 wird sofort im IDDQ-Test sichtbar, wegen eines getriebenen
Konflikts zwischen dem auf einem vorbestimmten Pegel gehaltenen
Dateneingang und dem harten Kurzschluss an Knoten 128.
-
Master-Latch 102 und
Slave-Latch 104 sind durch Schalter 118 gekoppelt.
Als ein Transmissionsgatter aus komplementär kontrollierten FETs implementiert,
ist Schalter 118 bidirektional. Wenn sowohl Master 102 und
Slave 104 aktiv sind, d. h. wenn Flipflop 100 in
den kombinatorischen Modus gebracht ist, können manche Defektarten in
Slave 104 Master 102 überschreiben. Diese Defektarten
können
sich dann als nichtdetektierbar erweisen. Wenn Schalter 118 uni-direktional
ausgeführt
ist, kann kein Überschreiben
des Master 102 durch Slave 104 auftreten, und
folglich kann der Defekt, der vorher nicht detektierbar war, durch
IDDQ-Messungen festgestellt werden. Der
unidirektionale Charakter kann z. B. durch das Einfügen eines
zusätzlichen
Inverters zwischen Master 102 und Transmissionsgatter 118 implementiert
werden.
-
Erstes Beispiel
-
4 zeigt ein erstes Beispiel
einer Schaltungsanordnung 400 in der Erfindung. Anordnung 400 umfasst
funktional die Logikstufen der in 1 diskutierten
Logikschaltung. Die Transmissions-Paare 110 und 120 werden
in derselben Art gesteuert wie in 1.
Zusätzlich
hat Anordnung 400 ein Selektionsmittel 402 zur reversiblen
und funktionalen Konvertierung der sequenziellen Logikschaltung
in eine kombinatorische Logikschaltung. Für diesen Zweck hat das Selektionsmittel 402 einen
Eingang 404, um das erwähnte
Taktsignal C zu empfangen und einen Steuereingang 406 um
ein Selektionssignal „Test" zu empfangen. Wenn
das Selektionssignal „Test" in einem ersten
Zustand ist, treibt das Selektionsmittel 402 die Transmissionspaare 112 und 118 komplementär zu den
Paaren 120 beziehungsweise 110 durch Anlegen von
Taktsignalen C und CBAR mit entsprechender Polarität. Wenn
das Selektionssignal „Test" in einem zweiten
Zustand ist, gibt das Selektionsmittel 402 Signale an die
Paare 112 und 118 um sie so mindestens dann leitend
zu machen, wenn die Paare 110 und 120 leitend
sind. Das kann z. B. erreicht werden, indem man entweder mindestens
eins der Signale C und CBAR statisch und mit einer passenden festen
Spannung macht oder indem man dynamische Signale C und CBAR anlegt,
deren Spannungen auf Freigabepegel synchron und phasengleich mit
dem Taktsignalen, das die Paare 110 und 120 erhalten,
auftreten.
-
5 zeigt ein Beispiel einer
Ausführungsform 500 der
Selektionsmittel 402. Ausführungsform 500 umfasst
eine Kaskadenanordnung mit einem NOR-Gatter 502 und einem
Inverter 504. Das NOR-Gatter 502 empfängt Taktsignale
C an einem ersten Eingang und ein Selektionssignal „Test" an einem zweiten
Eingang. Ein erster Ausgang der Ausführungsform 500 ist
mit einem Knoten 506 zwischen dem NOR-Gatter 502 und dem
Inverter 504 verbunden. Ein zweiter Ausgang der Ausführungsform 500 ist
dem Ausgang des Inverters 504 verbunden. Wenn „Test" logisch L (niedriger
Pegel) ist, betreibt das Selektionsmittel 402 die Schaltung 400 durch
Liefern der passenden Taktsignale C und CBAR in dem sequenziellen
Modus. Wenn „Test" logisch H (hoher
Pegel) ist, liefert das Selektionsmittel 402 ein statisches
logisch L an seinem ersten Ausgang und ein statisches logisch H
an seinem zweiten Ausgang. Das lässt
Schaltung 400 in dem kombinatorischen Modus arbeiten.
-
Wenn
es an Knoten 128 einen harten Kurzschluss zu VDD gibt
und der Dateneingang 126 auf hohem Pegel gehalten wird,
d. h. bei VDD, konkurrieren der Inverter 106 und
der harte Kurzschluss miteinander: Inverter 106 zieht den
Knoten 128 durch Ziehen von Strom herunter und der Kurzschluss
am Knoten 128 zieht den Knoten 128 durch Einspeisen
von Strom hoch. Da Eingang 126 auf hohem Pegel gehalten
wird, gibt es kein Überschreiben
von Masterabschnitt 102. Entsprechend ist das Ergebnis
ein erheblicher Ruhestrom, der im IDDQ-Test
nachzuweisen ist.
-
Wie
klar ist, kann eine Variante dieses Schemas auf Paar 110 anstelle
von Paar 118 angewendet werden. Ein ähnliches Konzept kann bei Zwei-Phasen
Pegelsensitiven Flipflops angewendet werden. Die Kosten dieser lokalen
Implementieren sind sechs zusätzliche
Transistoren und eine Leitungsführung
des Testsignals zu jedem relevanten Flipflop.
-
Zweites Beispiel
-
6 zeigt eine konventionelle
Scan-Kette 600, bestehend aus einer Vielzahl von Flipflops 602, 604, 606, 608 und 610,
die in einer Kaskade zwischen einem Scan-Eingang 612 und einem Scan-Ausgang 614 angeordnet
sind. Daten am Scan-Eingang 612 werden unter Steuerung
des Taktsignals am Takteingang 616 sequenziell durch die
Vielzahl der Flipflops 602–610 zum Scan-Ausgang 614 getaktet.
Wie es klar ist, arbeitet die Scan-Kette 600 in einem sequenziellen
Modus.
-
7 zeigt eine ähnliche
Kette 700, nun gemäß der Erfindung
und mit einem Selektionsmittel 702 versehen, das funktional
mit den Taktsignalmitteln verschmolzen ist. Selektionsmittel 702 hat
einen Eingang 704 zum Empfang eines Selektionssignals „Test", um entweder einphasige
gegenseitig komplementäre
Taktsignale C und CB, oder ein Taktsignal C und ein Spannungssignal
CB mit festem Pegel, z. B. ein logisch H oder ein logisch L zu liefern.
Im letzten Fall wird die Kette für
die Daten durchlässig
gemacht, damit diese, wie anhand des ersten Beispiels erläutert, dem
Testen unterzogen werden. Da es zwischen Eingang 612 und
Ausgang 614 eine Kaskade von ausschließlich Inverterpaaren gibt,
ist die Schaltung rein kombinatorisch und kann zusätzlich mit
dem Spannungstestverfahren mit gerade zwei Test-Scan-Werten, nämlich einem
logisch L und einem logisch H am Eingang 612 getestet werden.
Im Prinzip wird eine Steuerung der Transmissionsgatter 112 und 118 unabhängig von
der Steuerung der Gatter 110 und 120 verschafft.
-
8 zeigt ein detailliertes
Beispiel 800 der Verbindungen in Flipflop 606 zu
den Taktleitungen 802, 804, 806 und 808,
die verbunden sind mit der Vielzahl der Flipflops 602–610 in
der Kette 700. Jetzt werden die Kosten in Bezug auf das
Beispiel in 4 drastisch
beschnitten. In dem letzteren ist jede sequenzielle Logikschaltung,
d. h. jedes Flipflop, mit einem Selektionsmittel versehen. Auf der
anderen Seite ist in 8 das
Selektionsmittel modifiziert, um auf Kosten eines zusätzlichen
Inverters 810 pro Flipflop funktional in das Taktsignalmittel
integriert zu sein.
-
Drittes Beispiel
-
Die
Erfindung ist vor allem vorteilhaft, um Scan-Pfade zu testen, die
eine Verkettung von Flipflops umfassen, wie anhand von 6–8 erörtert wurde.
Das Testen von Scan-Pfaden wird in weiteren Details im folgenden
betrachtet.
-
9 ist ein typisches Beispiel
eines Scan-Flipflops 900 nach dem Stand der Technik zur
Verwendung in Scan-Ketten und umfasst Flipflop 100 aus 1 und einen mit Eingang 126 verbundenen
2-zu-1-Multiplexer 902. Multiplexer 902 umfasst
die Transmissionsgatterpaare 904 und 906 zur Selektion
zwischen normalen Daten DI und Scan-Daten SI unter Steuerung eines
Steuersignals SE.
-
10 zeigt einen Scan-Pfad
nach dem Stand der Technik mit einer Vielzahl von Flipflops 1002, 1004, 1006,
..., 1008, jedes ähnlich
wie Flipflop 900 aus 9,
die zwischen einem Scan-In-Eingang SI und einem Scan-Out-Ausgang
SO angeordnet sind. Die Flipflops 1002–1008 empfangen obengenanntes
Steuersignal SE, das Taktsignal C und das Taktsignal CBAR parallel.
-
11 ist ein Schaltschema
eines Scan-Flipflops 1100 gemäß der Erfindung. Flipflop 1100 umfasst einen
2-zu-1-Multiplexer 902, ähnlich zu dem in 9 erläutertem. Block 606 entspricht
der Anordnung wie in 8 oben.
Die Funktionsweise wird anhand von 12 erklärt.
-
12 zeigt ein erstes Beispiel
eines Scan-Pfades 1200 mit einer Vielzahl von Scan-Flipflops 1202, 1204, 1206,
..., 1208 des Typs, der in 11 gezeigt
wurde, um das Testen des Pfades selber zu erlauben. Scan-Pfad 1200 ist
vom Konzept her ähnlich
wie die oben erläuterte
Kette 700. Der Pfad wird über einen Taktgenerator 1210,
der ein Steuersignal TS empfängt,
um die Durchlässigkeit
des Scan-Pfades zu steuern, und ein Taktsignal C gesteuert. Die
Selektion zwischen Normalmodus und Scan-Modus wird durch ein Steuersignal SE
erreicht. Wenn beide Signale TS und SE logisch L sind und der Takt
aktiv ist, arbeitet der Pfad im normalen Modus. Wenn das Signal
SE logisch H ist, ist der Scan-Modus realisiert. Im Normalmodus
und in den Scan-Modi empfangen die Flipflops 1202–1208 komplementäre Taktsignale
und bilden eine sequenzielle Logikschaltung. Wenn beide Signale
TS und SE auf logisch H gesetzt werden und wenn der Takt auf logisch
L inaktiviert ist, ist der Pfad durchlässig gemacht wie unter 8 oben erklärt ist und
führt so
den Testmodus aus. Auf Kosten eines zusätzlichen Inverters 810 pro
Scan-Flipflop und zusätzlicher
Verdrahtung des Taktsignals ist diese Scan-Pfad-Implementierung
in einer ziemlich einfachen Weise testbar gemacht.
-
Trotzdem
wäre es
noch attraktiver, wenn die Menge an Hardware, die gebraucht wird,
um das Testen gemäß dieser
Erfindung zu erlauben, reduziert wäre.
-
13 zeigt ein erfindungsgemäßes Scan-Flipflop 1300 für die Verwendung
in einem Scan-Pfad, in dem die Test-Hardware reduziert ist. Das
Scan-Flipflop 1300 besteht aus der unter 1 erörterten
Anordnung 100 und einer Leitungsführungsanordnung 1302 mit
einem Paar komplementär
gesteuerten Transmissions-Gatter 904, 906, um
unter Steuerung eines Signals TC entweder am Eingang DI vorhandene
Daten zu transferieren oder am Eingang SI vorhandene Daten abzutasten.
Die Leitungsführungsanordnung 1302 benutzt
die gleichen Komponenten wie der Multiplexer 902 in 11. Aber die Gatter 904 und 906 in
der Leitungsführungsanordnung 1302 sind
nicht mit dem gleichen Knoten wie in dem Multiplexer-Schema verbunden. Gatter 904 koppelt
unter Steuerung eines Steuersignals TC das Eingangssignal SI an
einen Knoten 1304 zwischen Gatter 110 und Inverter 106,
wobei es dabei selektiv Gatter 110 überbrückt. Gatter 906 koppelt
unter Steuerung eines Steuersignals TC das Eingangssignal DI an
den Eingang 126 der Anordnung 100. Zu beachten
ist, dass diese Implementierung die gleichen und die gleiche Anzahl
an Komponenten wie das Flipflop 900 nach dem Stand der
Technik hat und nur eine etwas neue Leitungsführung der Signale bezogen auf
den Multiplexer 902 des Flipflops 900 nach dem
Stand der Technik erfordert.
-
Der
Normalmodus-Datenpfad des Flipflops 1300 ist nicht geändert und
ist derselbe wie in Flipflop 900. Entsprechend sind der
Normalmodus-Setup und Haltezeiten nicht beeinflusst. Weiterhin sind
die Taktpfade des Flipflops auch nicht geändert, so dass der Normalmodus
des Betriebs unbeeinflusst bleibt. Die Funktionsweise wird anhand
von 14 erklärt.
-
14 ist ein weiteres Beispiel
eines Scan-Pfades 1400 gemäß der Erfindung, in dem die
Menge an Hardware reduziert ist. Scan-Pfad 1400 verwendet
als Bausteine Scan-Flipflops des in 13 gezeigten
Typs 1300, und benötigt
dabei im Gegensatz zu Scan-Pfad 1200 keine zusätzlichen
Logik-Gatter. Außerdem
ist die zusätzliche
Leitungsführung
des Taktsignals von Scan-Pfad 1200 in Scan-Pfad 1400 eliminiert.
Scan-Pfad 1400 umfasst eine Vielzahl von Scan-Flipflops 1402, 1404, 1406,
..., 1408, alle vom Typ wie in 13 gezeigt, und einen Scan-Controller 1410.
Scan-Controller 1410 steuert die Funktionsmodi der Flipflops 1402–1408.
Der Scan-Controller 1410 erzeugt ein Ausgangssignal TC,
das asynchron bei logisch H wie auch bei logisch L gesteuert werden
kann. Außerdem
kann es als Taktsignal, das abhängt
von den Eingangs-Dekodier-Bedingungen, bestimmt vom Taktsignal C,
Steuersignal SE und Steuersignal TS. Die Selektion zwischen Normalmodus und
Scan-Modus wird durch das Steuersignal SE erreicht. Das Steuersignal
TS steuert die Durchlässigkeit
des Scan-Pfades. Wenn TS und SE logisch L sind und der Takt aktiv
ist (hin und her schaltet), dann ist TC logisch L und der Scan-Pfad
arbeitet im Normalmodus. Wenn TS logisch L ist und wenn SE logisch
H ist und der Takt schaltet hin und her, dann ist TC logisch H und
der Scan-Modus ist ausgewählt.
Wenn TS logisch H ist und wenn SE logisch L ist und wenn der Takt
auf logisch H gehalten wird, ist der Testmodus ausgewählt und
macht alle Flipflops 1402–1408 für das IDDQ-Testen durchlässig. Der Takt muss auf logisch
H gehalten werden, um die Gatter 112 und 118 leitend
zu halten.
-
