JP3609687B2 - 断線位置検出機能を備えた電子機器及び断線位置検出方法 - Google Patents
断線位置検出機能を備えた電子機器及び断線位置検出方法 Download PDFInfo
- Publication number
- JP3609687B2 JP3609687B2 JP2000109785A JP2000109785A JP3609687B2 JP 3609687 B2 JP3609687 B2 JP 3609687B2 JP 2000109785 A JP2000109785 A JP 2000109785A JP 2000109785 A JP2000109785 A JP 2000109785A JP 3609687 B2 JP3609687 B2 JP 3609687B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- disconnection
- boundary scan
- disconnection position
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、断線位置検出機能を備えた電子機器及び断線位置検出方法に関し、例えばマルチチップモジュール（ｍｕｌｔｉ ｃｈｉｐ ｍｏｄｕｌｅ，以下ＭＣＭと称する）等の少なくとも２つの電子部品が電気的に接続されて構成された電子機器、特に、電子部品の配線同士が１対１で接続されている電子機器に適用して好適である。
【０００２】
【従来の技術】
近年における電子機器の高速化、小型化に伴い、ＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）やＭＣＭ等の利用が拡大され、更にプリント基板のビルドアップ化も進んでいる。このため、これらの電子機器を検査する場合、直接半導体チップのリードや配線パターンにテストプローブを当てて検査を行うことが困難になってきている。
【０００３】
部品実装後の断線不良は、配線パターンに接続されたチップのデバイスピン近傍における断線が多く、配線パターン自体が断線することはほとんどない。従って、デバイスピン近傍の断線を調べればほとんどの断線を検出することができる。
【０００４】
しかし、例えばＢＧＡ等のチップでは、ハンダブリッジのように配線がショートしている場合にはＸ線を利用した外観検査装置等によってこれを検出することは可能であるが、配線の断線を検出することはできなかった。また、ＢＧＡなどのデバイス同士の配線パターンでは、デバイスピンがチップの裏に隠れてしまうため、直接テストプローブを当てることもできなかった。従って、リードの断線を検出することができなかった。
【０００５】
このため、近時においてはＬＳＩの中にバウンダリスキャン等のテスト機能を組み込むことにより、テストプローブを直接当てなくても断線自体の検出を行う方法が用いられるようになってきた。この方法は、電気的に断線を調べる方法として用いられている方法であって、チップの中にバウンダリスキャン回路等のテスト機能を組み込むことにより、直接デバイスピンや配線パターンにテストプローブを接触させずにチップ間の断線を検出するようにしたものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、バウンダリスキャンテスト等のテスト機能を利用した場合であっても、配線の断線の有無は検出できるものの、断線位置まで検出することはできなかった。
【０００７】
バウンダリスキャンテストでは、信号の受け渡しのみで断線検出を行うため、配線同士が１対ｎの接続の場合では、送信側：受信側＝１：ｎの関係でデータを送り、その結果、受信側で受けた全てのデータが送信された元のデータと異なれば送信側の断線と検出できる。一方、受信側の数本のデバイスピンにおける受信結果が元のデータと異なれば、その異なった結果が検出された受信側のデバイスピンが断線していると検出できる。
【０００８】
しかし、配線が１対１に接続されている場合は、パターン上にテストプローブを立てない限りどちら側のデバイスピンが断線しているかは検出できない。このため、ＢＧＡのチップ同士を接続した場合等には、断線自体を検出できても、どちら側で断線が発生しているかが判別できないため、修理のとき問題のないチップまで付け直してしまう虞があった。
【０００９】
また、修理を行う場合においても、チップの取り外し、実装には非常に高度な技術が要求され、付け直しでのミスが発生する確率が高くなる。これにより、修理した後に発生する不良も増加し、部品や基板が使用不可能な状態に陥るという問題が生じていた。特に、大型コンピュータに使用されているＭＣＭ等は、搭載されるチップ１個あたりの値段が非常に高額なものであるため、過剰な廃棄品を出すことはできない。しかも、ＢＧＡなどのデバイスではチップの付け直しを複数回行うことはできなかった。
【００１０】
本発明は、このような問題を解決するために成されたものであり、配線に直接プローブを当てることなく、配線が１対１で接続された電子部品間における断線位置を検出できるようにすることにより、作業効率を向上させ、過剰廃棄品の削減を達成することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の断線位置検出機能を備えた電子機器は、少なくとも２つの電子部品が電気的に接続されて構成された電子機器であって、前記電子部品の少なくとも１つが、ハイインピーダンス制御可能な送信手段と、前記送信手段から送信された信号を受信する受信手段と、前記送信手段から送信された信号のレベルをプルアップ又はプルダウンして遷移させるプルアップ手段又はプルダウン手段とを備え、前記送信手段から送信された信号をハイインピーダンス制御し、前記受信手段で受信した信号のレベル遷移に応じて前記電子部品間の電気的接続の断線位置を検出するようにしている。
【００１２】
本発明の断線位置検出方法は、少なくとも２つの電子部品が電気的に接続されて構成された電子機器における当該電気的接続部位の断線位置を検出する方法であって、特定の電子部品から信号を出力するとともに当該信号をハイインピーダンス制御する第１のステップと、前記信号のレベルをプルアップ又はプルダウンにより遷移させる第２のステップと、前記特定の電子部品において前記信号のレベルの遷移状態を検出することにより断線位置を検出する第３のステップとを有する。
【００１３】
【作用】
本発明は上記技術手段より成るので、送信手段によりハイインピーダンス制御した信号をプルアップして受信手段で検出すると、断線位置の違いにより送信手段に接続された配線パターン、配線リードの静電容量が異なるため、受信手段においては断線位置に応じた信号の遷移状態が検出されることとなる。従って、遷移状態を検出することによって断線位置を特定することが可能となる。
【００１４】
また、本発明は上記技術手段より成るので、バウンダリスキャンのアップデートステート時にデータの送信が行われ、キャプチャーステート時にデータの受信が行われることとなる。従って、バウンダリスキャンによる一連の動作で複数の接続箇所における断線位置の検出が可能となるとともに、バウンダリスキャンによって断線の有無を検出した後、断線が生じている箇所のみで断線位置検出を行うことも可能となる。
【００１５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照しながら説明する。
図１は、本実施形態に係るＭＣＭの半導体装置を示す模式図である。この半導体装置では、基板３上に少なくとも２つの半導体チップ１，２が配置されている。基板３上には導電薄膜から成る配線パターン３ａが形成されており、半導体チップ１，２は配線パターン３ａを介して電気的に接続されている。なお、図１において、各半導体チップ１，２に形成された回路（ドライバ４、レシーバ５、抵抗６）等は、便宜上回路ブロックの状態で示している。
【００１６】
半導体チップ１の外周には図示しない複数のデバイスピン（電極パッド）が設けられており、電極パッドは半導体チップ１内でドライバ４、レシーバ５、プルアップ抵抗６等の各素子と電気的に接続されている。同様に、半導体チップ２の外周にも複数のデバイスピンが設けられており、ここでは図示を省略するが、半導体チップ２のデバイスピンは、半導体チップ１で形成されたレシーバ４または、半導体チップ１と同様な素子に接続されている。ドライバ４はハイインピーダンス制御が可能なドライバであり、レシーバ５はドライバ４からの信号を検出可能な構成とされている。
【００１７】
半導体チップ１の電極パッドと基板３の配線パターン３ａとはリード７を介して電気的に接続され、半導体チップ２の電極パッドと基板３の配線パターン３ａとはリード８を介して電気的に接続され、これにより上述したように配線パターン３ａを介して各半導体チップ１，２が接続されている。ＢＧＡの場合は、半導体チップ１，２の裏面に形成された電極パッドと配線パターン３ａとが金属バンプ等を介して接続されることになる。
【００１８】
ここで、図１ではリード７，８と配線パターン３ａとの接続に不良が生じた状態を示している。図１（ａ）はリード８と配線パターン３ａとの接続が不良となった状態を示しており、図１（ｂ）はリード７と配線パターン３ａとの接続が不良となった状態を示している。このように、半導体チップ１，２の接続状態に不良が生じた場合には、半導体装置の正常な機能が損なわれるため、不良部分を特定して補修する必要が生じる。
【００１９】
以下、半導体チップ１に設けたドライバ４、レシーバ５、プルアップ抵抗６の各素子を用いて配線パターン３ａとリード７、リード８の接続状態を検出する方法を説明する。図２は、ドライバ４から送信した信号をレシーバ５で受信した際の信号波形を示すタイミングチャートである。図２を参照しながら、プルアップによる断線位置の検出について説明する。
【００２０】
半導体チップ１に形成されたドライバ４は、当初Ｌｏｗレベルの信号を配線パターン３ａに向かって送信し、図２に示すようにレシーバ５において当該Ｌｏｗレベルの信号が検出される。そして、図２に示す時刻ｔ０からドライバ４のハイインピーダンス制御を行う。
【００２１】
これにより、レシーバ５においてプルアップによる信号波形の遷移を測定することができる。そして、所定時間を経過すると、レシーバ５で検出された信号は、プルアップによりＨｉレベルに到達し、定常状態となる。
【００２２】
ここで、図２に示す実線は、図１（ｂ）に示すように半導体チップ１に近い側のリード７と配線パターン３ａの接続が不良の場合の信号の遷移を示している。この時の遷移波形の時定数は、τ１＝Ｃ１×Ｒである。
また、破線は、図１（ａ）に示すように半導体チップ１に遠い側のリード８と配線パターン３ａの接続が不良の場合の信号の遷移を示している。この時の遷移波形の時定数は、τ２＝（Ｃ１＋ＣＰ）×Ｒである。
【００２３】
このように信号の遷移の状態に差が生じるのは、リード７の接続が不良である場合と、リード８の接続が不良である場合とで配線の静電容量に差が生じるためである。すなわち、図１（ｂ）に示すようにリード７と配線パターン３ａの接続が不良の場合には、ドライバ４から半導体チップ２へ向かう配線のうち、配線パターン３ａが含まれないため、静電容量が比較的小さくなるが、図１（ａ）に示すようにリード８と配線パターン３ａの接続が不良の場合には、図１（ｂ）の場合と比較すると配線パターン３ａの静電容量が加算されるためである。
【００２４】
すなわち、半導体チップ１内のプルアップ抵抗６の抵抗値をＲとすれば、観測点近傍すなわち半導体チップ１側のリード７が断線している場合には、スレッショルドレベルに達する時間は半導体チップ１内部の静電容量Ｃ１だけに影響を受けることとなる。この場合の時定数をτ１で表す。
【００２５】
一方、観測点から遠方の断線、すなわち半導体チップ２側のリード８が断線している場合には、スレッショルドレベルに達する時間は基板３の配線パターン３ａの静電容量ＣＰの影響をも受けることとなる。この場合の時定数をτ２で表す。
【００２６】
従って、時定数τ１、τ２は以下の式で表される。
τ１＝Ｃ１×Ｒ
τ２＝（Ｃ１＋ＣＰ）×Ｒ
【００２７】
この時定数が大きいほど、遷移時間に遅延が発生する。従って、観測点近傍の断線の方がスレッショルドレベルまで速く遷移し、観測点から遠方の断線の方が遅く遷移する。これにより、図２中に実線と破線で示したような遷移差を検出することができ、リード７、リード８のどちら側が断線しているかを識別できるようになる。
【００２８】
遷移状態の差を検出する方法としては、主として以下の２通りの方法を用いることができる。
【００２９】
第１の方法は、図２（ａ）に示すように所定のスレッショルドレベル（図２（ａ）中の一点鎖線）を設定し、ハイインピーダンス制御を開始してからスレッショルドレベルに到達するまでの時間を検出することにより、断線位置を特定する方法である。図２（ａ）の例では、リード７が導通不良の場合には、レシーバ５で受信する信号の遷移が実線で示す状態となり、スレッショルド電圧に到達する時刻はｔ１となる。一方、リード８が導通不良の場合には、レシーバ５の受信信号の遷移は破線で示す状態となり、スレッショルド電圧に到達する時間はｔ２となる。そして、ハイインピーダンス制御を開始した時刻ｔ０から時刻ｔ１，ｔ２に到達するまでの時間を予め定めておいた所定のしきい値と比較することにより、断線位置の特定を行うことができる。
【００３０】
第２の方法は、ハイインピーダンス制御を開始した後、所定時間後における信号の値を検出する方法である。図２（ｂ）に示すように、ハイインピーダンス制御を開始した後、時刻ｔ３が経過した後には、リード７が導通不良の場合にはレシーバ５の受信信号のレベルがｖ１となり、リード８が導通不良の場合にはｖ２となる。従って、時刻ｔ３における信号値ｖ１、ｖ２を予め定めておいた所定のしきい値と比較することにより、断線位置の特定を行うことができる。時刻ｔ３の設定は、例えば図１に示すようにフリップフロップ回路１０をレシーバに接続しておき、フリップフロップ回路１０に入力するクロックのタイミングによって設定することができる。
【００３１】
なお、上述の第１及び第２の方法において、比較のための所定のしきい値は、良品状態の値を予め検出することにより得ておくことができる。また、ドライバ４から電極パッドまでの距離、配線幅、配線材等の設計データから予め静電容量Ｃ１，ＣＰを求め、これらのデータから断線時の遷移時間、遷移レベルを予め算出しておき、実際の観測データと比較するようにしても良い。
【００３２】
遷移時間による断線位置の検出は、プルダウンにより行うことも可能である。図３は、図１に示した半導体装置におけるプルアップ抵抗６の代わりにプルダウン抵抗９を接続した半導体装置を示しており、プルダウン抵抗９以外の構成は図１の半導体装置と同様である。
【００３３】
そして、図４は、プルダウン抵抗９を用いた場合において、レシーバ５で受信した際の信号波形を示すタイミングチャートである。プルダウン抵抗９を用いた場合には、ドライバ４から当初Ｈｉレベルの信号を出力する。そして、時刻ｔ０からハイインピーダンス制御を行うことにより、ドライバ４からの出力をレシーバ５で受信した際の信号波形はＬｏｗレベルに向かって遷移し、所定時間の経過後、Ｌｏｗレベルに到達して定常状態となる。この場合においても、リード７が断線している場合と、リード８が断線している場合とでは静電容量の違いにより遷移状態が異なり、図４に示すようにリード７が断線している場合は実線、リード８が断線している場合には破線に示すように信号状態が遷移する。従って、プルアップ抵抗６を用いた場合と同様に、所定のスレッショルドレベル（図４中に示す一点鎖線）に到達するまでの時間を検出することにより、あるいは所定時間経過後における信号のレベル値を検出することにより、遷移状態を識別して断線位置を特定することが可能となる。
【００３４】
以上説明したように、本発明の第１の実施形態によれば、各半導体チップ１，２の回路構成としてハイインピーダンス制御可能なドライバ４と、ドライバ４が発生させた信号を受信可能なレシーバ５と、プルアップ抵抗６（プルダウン抵抗９）とを設けたため、特に図１の半導体チップ１と半導体チップ２のように、配線同士が１対１で接続されているような場合でも、ハイインピーダンス制御後の遷移をレシーバ５で測定し、断線位置の違いにより遷移時間、レベル差を検出することができるため、配線パターン３ａやリード７，８に直接プローブを当てることなく、断線の発生の有無のみならず断線の位置までも詳細に検出することが可能となる。このように、プローブを当てる必要がないことから、ＢＧＡのようにテストプローブを直接当てることが物理的に不可能なデバイスについても断線位置の検出を行うことができる。
【００３５】
（第２の実施形態）
次に、図５〜図８を参照しながら、本発明の第２の実施形態について説明する。図５は、本発明の第２の実施形態の半導体装置を示す模式図である。第２の実施形態では、第１の実施形態で説明した半導体装置及び断線検出方法をバウンダリスキャン機能を備えた半導体装置に適用し、バウンダリスキャンを利用して断線の有無及び断線位置を検出するようにしたものである。
【００３６】
先ず、図５を参照しながら、バウンダリスキャンの概要について説明する。図５は、バウンダリスキャンレジスタを備えた半導体装置を示しており、基板２３上に少なくとも２つの半導体チップ２１，２２が配置されたものである。第１の実施形態と同様、半導体チップ２１と半導体チップ２２は基板２３上に形成された配線パターン及びリードによって電気的に接続されている。各半導体チップ２１，２２間の接続の状態及び断線が発生した場合のリード及び配線パターンの状態は図１に示したものと同様であるため、ここでは図示を省略する。
【００３７】
各半導体チップ２１，２２は、内部ロジック２１ａ，２２ａをそれぞれ備え、外周部には複数のデバイスピン２１ｃ，２２ｃが設けられている。内部ロジック２１ａ，２２ａと各デバイスピン２１ｃ，２２ｃとの間には、バウンダリスキャンレジスタセル群２１ｂ，２２ｂがそれぞれ配置されている。バウンダリスキャンレジスタセル群２１ｂ，２２ｂは、個々のデバイスピン２１ｃ，２２ｃと接続された複数のバウンダリスキャンレジスタセルから成り、図５に示すように、バウンダリスキャンレジスタセルが一連に接続されてバウンダリスキャンレジスタセル群２１ｂ，２２ｂを構成している。より具体的には、個々のバウンダリスキャンレジスタセルは、隣接するセル間でデータをシフトさせるためのシフトレジスタと、データを保持するラッチとを備えている。
【００３８】
セルへの入力がデバイスピン２１ｃあるいは２２ｃに接続され、出力が内部ロジック２１ａあるいは２２ａに接続されたセルが入力セル、セルへの入力が内部ロジック２１ａあるいは２２ａに接続され、出力がデバイスピン２１ｃあるいは２２ｃに接続されたセルが出力セルとなるが、本実施形態のバウンダリスキャンレジスタセルは、入力セルと出力セル双方の機能を備えたものである。そして、出力セルが第１の実施形態で説明したドライバ４の機能を、入力セルがレシーバ５の機能を保有している。また、各バウンダリスキャンレジスタセルは第１の実施形態で説明したプルアップ抵抗６も備えている。
【００３９】
そして、各半導体チップ２１、２２は、ＴＡＰコントローラ２１ｄ，２２ｄを備えている。ＴＡＰコントローラ２１ｄ，２２ｄは、インストラクションレジスタとデータレジスタへのデータビットの流れをコントロールするテストモードセレクタ（ＴＭＳ）信号及びテストクロックであるＴＣＫ信号の入力によってプログラミングされる１６ステートマシンである。
【００４０】
ＴＡＰコントローラ２１ｄ，２２ｄの動作の概要は以下の通りである。ＴＡＰコントローラ２１ｄ，２２ｄは複数のステートに従って動作が遷移する。遷移するかしないかは、ＴＣＫ信号の立ち上がりエッジ時のＴＭＳ信号の値によって決定される。複数のステートのうち、特にキャプチャーステート（Ｃａｐｔｕｒｅ−ＤＲ）、シフトステート（Ｓｉｆｔ−ＤＲ）、アップデイトステート（Ｕｐｄａｔｅ−ＤＲ）の動作が重要である。以下、主要ステートの概略について説明する。
【００４１】
キャプチャーステートでは、入力からシフトレジスタへデータを獲得する動作を行う。図５において、半導体チップ２２を受信側、半導体チップ２１を送信側とし、半導体チップ２２の特定のバウンダリスキャンレジスタセル２２ｅが選択されているときに、キャプチャーステートを通過すると、バウンダリスキャンレジスタセル２２ｅに接続されたデバイスピン２２ｃの状態が取り込まれることにより、半導体チップ２１側から送信された状態がバウンダリスキャンレジスタセル２２ｅに設定される。
【００４２】
シフトステートでは、バウンダリスキャンレジスタセル２２ｅの内容がＴＤＯ信号ピン２２ｆ側に隣接するバウンダリスキャンレジスタセルへシフト出力され、新しいデータがＴＤＩ信号ピン２１ｇ側のバウンダリスキャンレジスタセルからシフト入力される。つまり、このステートを１回通過すると、ＴＤＩ信号ピン２１ｇとＴＤＯ信号ピン２２ｆ間に接続されているレジスタの内容が１ビット分シフトする。
【００４３】
アップデイトステートでは、バウンダリスキャンレジスタセル２２ｅの内容がバウンダリスキャンレジスタセル２２ｅのラッチに固定される。固定された内容は、実際にセルの出力として現われる。
【００４４】
次に、図６を参照しながら、バウンダリスキャンにおける断線検出方法について説明する。図６は、レシーバ５の機能を有する入力セルで受信した信号の遷移波形とバウンダリスキャンのステートを示すタイミングチャートである。ここでは、図５のバウンダリスキャンレジスタセル２１ｅに対応するデバイスピン２１ｃに断線が発生しているものとして、バウンダリスキャンレジスタセル２１ｅにおける断線位置の検出を例に挙げて説明する。
【００４５】
先ず、最初にモードをシフトステートに設定する。シフトステートでは、バウンダリスキャンレジスタセル２１ｅのシフトレジスタの内容がＴＤＯ信号ピン２１ｆ側にシフト出力され、新しいデータがＴＤＩ信号ピン２１ｇ側から入力される。この場合、例えばバウンダリスキャンレジスタセル２１ｅにＬｏｗレベルの信号が設定される。次のイクジット１ステート（Ｅｘｉｔ１）では、シフトステートを抜ける動作が行われる。
【００４６】
次のアップデートステートでは、バウンダリスキャンレジスタセル２１ｅの内容がバウンダリスキャンレジスタセル２１ｅ内のラッチに固定される。固定された内容は、実際にバウンダリスキャンレジスタセル２１ｅから半導体チップ２２側への出力として現われる。そして、図６に示すように、アップデートステートにおけるＴＣＫ信号の立ち下がりから、第１の実施形態で説明したハイインピーダンス制御を開始する。これにより、Ｌｏｗレベルの信号がバウンダリスキャンレジスタセル２１ｅのプルアップ抵抗６によってＨｉレベル側へ遷移する。
【００４７】
その後、セレクトステートを経て、キャプチャーステートへモードを遷移させる。キャプチャーステートでは、図６に示すようにＴＣＫ信号の立ち上がりのタイミングでバウンダリスキャンレジスタセル２１ｅへデータを獲得する動作を行う。具体的には、バウンダリスキャンレジスタセル２１ｅが備える入力セルによってデータを獲得する。そして、受信した信号のレベルと所定のスレッショルドレベル（図６中の一点鎖線）を比較して、受信した信号のレベルがスレッショルドレベルよりも大きければ半導体チップ２１側のリードで断線が生じていることが検出でき、スレッショルドレベルよりも小さければ半導体チップ２２側のリードで断線が生じていることが検出できる。このように、ＴＣＫ信号のタイミングを速くすることで、観測点近傍の断線の場合にはスレッショルドレベルより大きい値の信号が検出され、観測点より遠方側の断線では遷移が遅いため、スレッショルドレベルより小さい値の信号が検出される。従って、この違いから断線位置を特定することができる。
【００４８】
次に、モードをシフトステートへ遷移させ、バウンダリスキャンレジスタセル２１ｅに次のデータを入力する。今までのデータは隣接するシフトレジスタへ転送され、上述した断線検出を隣接セルにおいて行うことが可能となる。
【００４９】
次に、図７を参照しながら、バウンダリスキャンレジスタを用いて、断線の有無及びショートの有無を検出する方法の概略について説明する。図７は、半導体チップ２１と半導体チップ２２の接続の一部を模式的に示したものである。ここで説明する断線の有無及びショートの有無の検出は、上述の断線位置の検出の前提として行うものである。
【００５０】
先に説明したように、半導体チップ２１及び半導体チップ２２は複数のバウウンダリスキャンレジスタセルを備えている。そしてバウンダリスキャンレジスタセルにはプルアップ抵抗６が設けられている。図７（ａ）は半導体チップ２１の特定のバウウンダリスキャンレジスタセル２１ｈと半導体チップ２２の特定のバウウンダリスキャンレジスタセル２２ｈとの接続状態を示している。また、図７（ｂ）は半導体チップ２１の特定のバウウンダリスキャンレジスタセル２１ｉ，２１ｊと半導体チップ２２の特定のバウウンダリスキャンレジスタセル２２ｉ，２２ｊとの接続状態を示している。そして、図７（ｂ）は、隣接する配線パターン３ａ同士がショートした状態を示している。
【００５１】
バウンダリスキャンの配線検査における断線、ショートの検出は、基本的にデバイス間でセル同士がデータをやり取りし、出力したデータと受け取ったデータを比較することで検査を行う。
【００５２】
データのやり取りは、半導体チップ２１のバウウンダリスキャンレジスタセル２１ｈ側から、最初はＬｏｗレベルの信号“０”を出力し、次にＨｉレベルの信号“１”を半導体チップ２２に向かって出力する。出力するデータは、あらかじめＴＤＩ信号ピンからシリアルで入力し、目標のセルにセットしておく。信号の出力後、半導体チップ２２のバウウンダリスキャンレジスタセル２２ｈではデータを取り込む。その後、取り込んだデータをシリアルでシフトしていき、ＴＤＯ信号ピンでデータを確認する。
【００５３】
先ず、図７（ａ）を参照しながら配線間で断線（オープン）があった場合について説明する。図７（ａ）に示すように、リード７、リード８のいずれの近傍においても断線が生じていない場合には、図７に示すように半導体チップ２１から出力したＬｏｗレベルの信号“０”は、半導体チップ２２においてＬｏｗレベルの信号“０”として受信される。
【００５４】
一方、半導体チップ２１側のリード７又は８において断線が生じていれば、この場合、バウウンダリスキャンレジスタセル２１ｈから“０”が出力されているが、配線がオープンしているため、その信号はバウウンダリスキャンレジスタセル２２ｈには届かない。従って、バウウンダリスキャンレジスタセル２２ｈは開放状態になる。ここでは、プルアップ抵抗６によってバウウンダリスキャンレジスタセル２２ｈ側がプルアップ状態とされているため、バウウンダリスキャンレジスタセル２２ｈは出力側がどんな信号を出力したとしても“１”しか取り込まず変化しない。
【００５５】
従って、半導体チップ２１からＬｏｗレベルの信号“０”を発信し、半導体チップ２２で受信される信号のレベルを検出することにより、断線自体が生じているか否かを検出することができる。そして、上述の断線位置の具体的な検出は、断線が生じている接続部位のみで行うことが可能となる。
【００５６】
次に、図７（ｂ）を参照しながら、ショートの有無を検出する方法の概略について説明する。バウウンダリスキャンレジスタセル２１ｉ，２１ｊ側から、最初はＬｏｗレベルの信号“０”を出力し、次にＨｉレベルの信号“１”の信号を出力すると、ショートがない場合には、バウンダリスキャンレジスタセル２２ｉでは信号“１”が、バウンダリスキャンレジスタセル２２ｊでは信号“０”が受信される。すなわち、２つの隣接するバウンダリスキャンレジスタセル２２ｉ，２２ｊでは互いに異なったデータが受信される。
【００５７】
ところが、配線パターン３ａ同士がショートしている場合には、半導体チップ２２のバウウンダリスキャンレジスタセル２２ｉでは、本来バウウンダリスキャンレジスタセル２１ｉからＨｉレベルの信号“１”が送信されているにもかかわらず、バウウンダリスキャンレジスタセル２１ｊのＬｏｗレベルの信号“０”に引っ張られてＬｏｗレベルの信号“０”が出力される。
【００５８】
一方、半導体チップ２２のバウウンダリスキャンレジスタセル２２ｊでは、バウウンダリスキャンレジスタセル２１ｊから出力されたＬｏｗレベルの信号“０”がそのまま出力される。
【００５９】
従って、一方の半導体チップ側の隣接するバウウンダリスキャンレジスタセルから異なったデータを出力しているにも関わらず、受信側のバウンダリスキャンレジスタセルが同じデータを取り込んだ場合には、隣接する２つのバウウンダリスキャンレジスタセルに接続された配線間でショートが発生していることが検出できる。
【００６０】
次に、図８のフローチャートを参照しながら、断線位置の検出方法の手順について説明する。
【００６１】
先ず、ステップＳ１では、図７で説明した方法により断線の有無、ショートの有無を検出する。すなわち、ここでの検出では断線位置の検出までは行わない。そして、この結果を受けてステップＳ２では良品か否かを判定する。断線、ショートの両方が発生していない場合には、良品と判定してステップＳ４の次工程へ進む。
【００６２】
ステップＳ２の判定によって、ショート不良が生じており、不良品と判定された場合には、ステップＳ３へ進みショート不良である旨の結果を出力する。
【００６３】
そして、ステップＳ２の判定によって、オープン不良が生じており、すなわち断線が発生していて不良品と判定された場合には、ステップＳ５へ進み、以降、本実施形態による断線位置の検出を行う。先ず、ステップＳ５では、ドライバ４からＬｏｗレベルの信号を出力する。
【００６４】
次に、ステップＳ６では、アップデートステートにおいて、ドライバ４をハイインピーダンス制御する。次のステップＳ７では、キャプチャーステートにおいて、レシーバ５によって図６に示したような出力の遷移を測定する。
【００６５】
次に、ステップＳ８では、遷移差により断線位置の検出を行う。遷移動作が速い場合には、観測側の半導体チップ２１近傍の断線と特定する（ステップＳ９）。動作速度が遅い場合には、観測側の半導体チップ２１に対して遠方の断線と特定する（ステップＳ１０）。
【００６６】
以上説明したように、本発明の第２の実施形態によれば、第１の実施形態の半導体装置及び断線検出方法をバウンダリスキャンレジスタを備えた半導体装置に適用することによって、バウンダリスキャンを利用して断線の有無を検出し、断線が生じている接続箇所のみで断線位置検出を行うようにすることができる。
【００６７】
また、第２の実施形態によれば、バウンダリスキャンによって入力側からの信号の送信をシフトレジスタによって順次行うことにより、半導体チップ２１と半導体チップ２２の間の各デバイスピンの接続状態を順次検出することができる。従って、１度の検査で半導体チップ２１と半導体チップ２２を接続する複数の配線の断線位置を検出することが可能となる。
【００６８】
なお、本発明の特徴をまとめると以下に記載の通りとなる。
【００６９】
（１）少なくとも２つの電子部品が電気的に接続されて構成された電子機器であって、前記電子部品の少なくとも１つが、ハイインピーダンス制御可能な送信手段と、前記送信手段から送信された信号を受信する受信手段と、前記送信手段から送信された信号のレベルをプルアップ又はプルダウンして遷移させるプルアップ手段又はプルダウン手段とを備え、前記送信手段から送信された信号をハイインピーダンス制御し、前記受信手段で受信した信号のレベル遷移に応じて前記電子部品間の電気的接続の断線位置を検出するようにしたことを特徴とする断線位置検出機能を備えた電子機器。
【００７０】
（２）前記断線位置の検出は、前記ハイインピーダンス制御の開始時から前記受信手段での受信信号のレベルが所定のしきい値に到達するまでの時間を検出することによって行うことを特徴とする（１）に記載の断線位置検出機能を備えた電子機器。
【００７１】
（３）前記断線位置の検出は、前記ハイインピーダンス制御の開始時から所定時間経過後における前記受信手段での受信信号のレベルを検出することによって行うことを特徴とする（１）に記載の断線位置検出機能を備えた電子機器。
【００７２】
（４）前記受信手段に接続されたフリップフロップ回路を更に有し、前記フリップフロップ回路へ入力されるクロックによって前記所定時間を設定するようにしたことを特徴とする（３）に記載の断線位置検出機能を備えた電子機器。
【００７３】
（５）前記電子部品がバウンダリスキャン機能を備えた半導体チップであって、 前記半導体チップの複数のデバイスピンに接続されたそれぞれのバウンダリスキャンレジスタセルが前記送信手段、前記受信手段及び前記プルアップ手段を備え、 はじめのアップデートステート時に前記バウンダリスキャンレジスタセルに保持させたＬレベル信号を前記送信手段で送信するとともに次のアップステート時に前記ハイインピーダンス制御を開始し、ＴＣＫクロックサイクルを変更し、キャプチャーステート時に前記受信手段で受信した信号のレベルを検出することにより断線位置を検出するようにしたことを特徴とする（１）に記載の断線位置検出機能を備えた電子機器。
【００７４】
（６）少なくとも２つの電子部品が電気的に接続されて構成された電子機器における当該電気的接続部位の断線位置を検出する方法であって、特定の電子部品から信号を出力するとともに当該信号をハイインピーダンス制御する第１のステップと、前記信号のレベルをプルアップ又はプルダウンにより遷移させる第２のステップと、前記特定の電子部品において前記信号のレベルの遷移状態を検出することにより断線位置を検出する第３のステップとを有することを特徴とする断線位置検出方法。
【００７５】
（７）前記第３のステップにおける前記断線位置の検出は、前記ハイインピーダンス制御の開始時から所定時間経過後の前記信号のレベルを検出することによって行うことを特徴とする（６）に記載の断線位置検出方法。
【００７６】
（８）前記第３のステップにおける前記断線位置の検出は、前記ハイインピーダンス制御の開始時から前記信号のレベルが所定のしきい値に到達するまでの時間を検出することによって行うことを特徴とする（６）に記載の断線位置検出方法。
【００７７】
（９）良品状態の電子機器を用いて前記所定時間経過後の前記信号のレベルを予め検出してこれを記憶し、前記第３のステップで検出した前記信号のレベルと前記記憶しておいた信号のレベルとを比較することにより、前記遷移状態を検出することを特徴とする（７）に記載の断線位置検出方法。
【００７８】
（１０）良品状態の電子機器を用いて前記所定のしきい値に到達するまでの時間を予め検出してこれを記憶し、前記第３のステップで検出した前記所定のしきい値に到達するまでの時間と前記記憶しておいた時間とを比較することにより、前記遷移状態を検出することを特徴とする（８）に記載の断線位置検出方法。
【００７９】
（１１）前記電子部品がバウンダリスキャン機能を保有している場合の断線位置検出方法であって、前記第１のステップをバウンダリスキャンのアップデートステート時に行い、前記第３のステップをバウンダリスキャンのキャプチャーステート時に行うことを特徴とする（６）に記載の断線位置検出方法。
【００８０】
（１２）前記第１のステップの前に、前記バウンダリスキャン機能などのオープン・ショート検出機能を用いて、前記電気的接続部位に断線が生じているか否かを検出する第４のステップを更に有し、前記第４のステップにおいて断線が生じていると認められた接続部位のみにおいて前記第１〜第３のステップを行うことを特徴とする（１１）に記載の断線位置検出方法。
【００８１】
【発明の効果】
本発明によれば、配線パターン、デバイスピン、リードに直接プローブを当てずに、配線が１対１で接続されたチップ同士間における断線位置を検出することができる。従って、断線検査の作業効率の向上させることができるとともに、過剰廃棄品の削減を達成することのできる断線位置検出機能を備えた電子機器、断線位置検出方法を提供することができる。
【００８２】
また、本発明によれば、バウンダリスキャン機能を備えた半導体チップ間を接続する複数の配線間において、簡素な検査工程で複数箇所の断線位置の検出を１度に行うことが可能となる。従って、接続箇所が多数存在する場合であっても、煩雑な検査工程を経ることなく断線位置を検出することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を構成する２つの半導体チップとその接続状態を示す模式図である。
【図２】本発明の第１の実施形態において、半導体チップのドライバから送信した信号をレシーバで受信した際の信号波形を示すタイミングチャートである。
【図３】図１に示した半導体装置をプルダウン抵抗を備えた半導体チップによって構成した例を示す模式図である。
【図４】本発明の第１の実施形態において、プルダウン抵抗を用いた場合にレシーバで受信した信号波形を示すタイミングチャートである。
【図５】本発明の第２の実施形態に係るバウンダリスキャンレジスタを備えたＭＣＭ構造の半導体装置を示す模式図である。
【図６】本発明の第２の実施形態において、レシーバで受信した信号の遷移波形とバウンダリスキャンのステートを示すタイミングチャートである。
【図７】本発明の第２の実施形態において、２つの半導体チップ間の接続状態を示す模式図である。
【図８】本発明の第２の実施形態に係る断線位置の検出方法の手順を示すフローチャートである。
【符号の説明】
１，２ 半導体チップ
３ 基板
３ａ 配線パターン
４ ドライバ
５ レシーバ
６ プルアップ抵抗
７，８ リード
９ プルダウン抵抗
１０ フリップフロップ回路
２１，２２ 半導体チップ
２１ａ，２１ａ 内部ロジック
２１ｂ，２１ｂ バウンダリスキャンレジスタセル群
２１ｃ，２１ｃ デバイスピン
２１ｄ，２２ｄ ＴＡＰコントローラ
２１ｅ，２１ｈ，２１ｉ，２１ｊ，２２ｈ，２２ｉ，２２ｊ バウンダリスキャンレジスタセル
２１ｆ ＴＤＯ信号ピン
２１ｇ ＴＤＩ信号ピン
【発明の属する技術分野】
本発明は、断線位置検出機能を備えた電子機器及び断線位置検出方法に関し、例えばマルチチップモジュール（ｍｕｌｔｉ ｃｈｉｐ ｍｏｄｕｌｅ，以下ＭＣＭと称する）等の少なくとも２つの電子部品が電気的に接続されて構成された電子機器、特に、電子部品の配線同士が１対１で接続されている電子機器に適用して好適である。
【０００２】
【従来の技術】
近年における電子機器の高速化、小型化に伴い、ＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）やＭＣＭ等の利用が拡大され、更にプリント基板のビルドアップ化も進んでいる。このため、これらの電子機器を検査する場合、直接半導体チップのリードや配線パターンにテストプローブを当てて検査を行うことが困難になってきている。
【０００３】
部品実装後の断線不良は、配線パターンに接続されたチップのデバイスピン近傍における断線が多く、配線パターン自体が断線することはほとんどない。従って、デバイスピン近傍の断線を調べればほとんどの断線を検出することができる。
【０００４】
しかし、例えばＢＧＡ等のチップでは、ハンダブリッジのように配線がショートしている場合にはＸ線を利用した外観検査装置等によってこれを検出することは可能であるが、配線の断線を検出することはできなかった。また、ＢＧＡなどのデバイス同士の配線パターンでは、デバイスピンがチップの裏に隠れてしまうため、直接テストプローブを当てることもできなかった。従って、リードの断線を検出することができなかった。
【０００５】
このため、近時においてはＬＳＩの中にバウンダリスキャン等のテスト機能を組み込むことにより、テストプローブを直接当てなくても断線自体の検出を行う方法が用いられるようになってきた。この方法は、電気的に断線を調べる方法として用いられている方法であって、チップの中にバウンダリスキャン回路等のテスト機能を組み込むことにより、直接デバイスピンや配線パターンにテストプローブを接触させずにチップ間の断線を検出するようにしたものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、バウンダリスキャンテスト等のテスト機能を利用した場合であっても、配線の断線の有無は検出できるものの、断線位置まで検出することはできなかった。
【０００７】
バウンダリスキャンテストでは、信号の受け渡しのみで断線検出を行うため、配線同士が１対ｎの接続の場合では、送信側：受信側＝１：ｎの関係でデータを送り、その結果、受信側で受けた全てのデータが送信された元のデータと異なれば送信側の断線と検出できる。一方、受信側の数本のデバイスピンにおける受信結果が元のデータと異なれば、その異なった結果が検出された受信側のデバイスピンが断線していると検出できる。
【０００８】
しかし、配線が１対１に接続されている場合は、パターン上にテストプローブを立てない限りどちら側のデバイスピンが断線しているかは検出できない。このため、ＢＧＡのチップ同士を接続した場合等には、断線自体を検出できても、どちら側で断線が発生しているかが判別できないため、修理のとき問題のないチップまで付け直してしまう虞があった。
【０００９】
また、修理を行う場合においても、チップの取り外し、実装には非常に高度な技術が要求され、付け直しでのミスが発生する確率が高くなる。これにより、修理した後に発生する不良も増加し、部品や基板が使用不可能な状態に陥るという問題が生じていた。特に、大型コンピュータに使用されているＭＣＭ等は、搭載されるチップ１個あたりの値段が非常に高額なものであるため、過剰な廃棄品を出すことはできない。しかも、ＢＧＡなどのデバイスではチップの付け直しを複数回行うことはできなかった。
【００１０】
本発明は、このような問題を解決するために成されたものであり、配線に直接プローブを当てることなく、配線が１対１で接続された電子部品間における断線位置を検出できるようにすることにより、作業効率を向上させ、過剰廃棄品の削減を達成することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の断線位置検出機能を備えた電子機器は、少なくとも２つの電子部品が電気的に接続されて構成された電子機器であって、前記電子部品の少なくとも１つが、ハイインピーダンス制御可能な送信手段と、前記送信手段から送信された信号を受信する受信手段と、前記送信手段から送信された信号のレベルをプルアップ又はプルダウンして遷移させるプルアップ手段又はプルダウン手段とを備え、前記送信手段から送信された信号をハイインピーダンス制御し、前記受信手段で受信した信号のレベル遷移に応じて前記電子部品間の電気的接続の断線位置を検出するようにしている。
【００１２】
本発明の断線位置検出方法は、少なくとも２つの電子部品が電気的に接続されて構成された電子機器における当該電気的接続部位の断線位置を検出する方法であって、特定の電子部品から信号を出力するとともに当該信号をハイインピーダンス制御する第１のステップと、前記信号のレベルをプルアップ又はプルダウンにより遷移させる第２のステップと、前記特定の電子部品において前記信号のレベルの遷移状態を検出することにより断線位置を検出する第３のステップとを有する。
【００１３】
【作用】
本発明は上記技術手段より成るので、送信手段によりハイインピーダンス制御した信号をプルアップして受信手段で検出すると、断線位置の違いにより送信手段に接続された配線パターン、配線リードの静電容量が異なるため、受信手段においては断線位置に応じた信号の遷移状態が検出されることとなる。従って、遷移状態を検出することによって断線位置を特定することが可能となる。
【００１４】
また、本発明は上記技術手段より成るので、バウンダリスキャンのアップデートステート時にデータの送信が行われ、キャプチャーステート時にデータの受信が行われることとなる。従って、バウンダリスキャンによる一連の動作で複数の接続箇所における断線位置の検出が可能となるとともに、バウンダリスキャンによって断線の有無を検出した後、断線が生じている箇所のみで断線位置検出を行うことも可能となる。
【００１５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照しながら説明する。
図１は、本実施形態に係るＭＣＭの半導体装置を示す模式図である。この半導体装置では、基板３上に少なくとも２つの半導体チップ１，２が配置されている。基板３上には導電薄膜から成る配線パターン３ａが形成されており、半導体チップ１，２は配線パターン３ａを介して電気的に接続されている。なお、図１において、各半導体チップ１，２に形成された回路（ドライバ４、レシーバ５、抵抗６）等は、便宜上回路ブロックの状態で示している。
【００１６】
半導体チップ１の外周には図示しない複数のデバイスピン（電極パッド）が設けられており、電極パッドは半導体チップ１内でドライバ４、レシーバ５、プルアップ抵抗６等の各素子と電気的に接続されている。同様に、半導体チップ２の外周にも複数のデバイスピンが設けられており、ここでは図示を省略するが、半導体チップ２のデバイスピンは、半導体チップ１で形成されたレシーバ４または、半導体チップ１と同様な素子に接続されている。ドライバ４はハイインピーダンス制御が可能なドライバであり、レシーバ５はドライバ４からの信号を検出可能な構成とされている。
【００１７】
半導体チップ１の電極パッドと基板３の配線パターン３ａとはリード７を介して電気的に接続され、半導体チップ２の電極パッドと基板３の配線パターン３ａとはリード８を介して電気的に接続され、これにより上述したように配線パターン３ａを介して各半導体チップ１，２が接続されている。ＢＧＡの場合は、半導体チップ１，２の裏面に形成された電極パッドと配線パターン３ａとが金属バンプ等を介して接続されることになる。
【００１８】
ここで、図１ではリード７，８と配線パターン３ａとの接続に不良が生じた状態を示している。図１（ａ）はリード８と配線パターン３ａとの接続が不良となった状態を示しており、図１（ｂ）はリード７と配線パターン３ａとの接続が不良となった状態を示している。このように、半導体チップ１，２の接続状態に不良が生じた場合には、半導体装置の正常な機能が損なわれるため、不良部分を特定して補修する必要が生じる。
【００１９】
以下、半導体チップ１に設けたドライバ４、レシーバ５、プルアップ抵抗６の各素子を用いて配線パターン３ａとリード７、リード８の接続状態を検出する方法を説明する。図２は、ドライバ４から送信した信号をレシーバ５で受信した際の信号波形を示すタイミングチャートである。図２を参照しながら、プルアップによる断線位置の検出について説明する。
【００２０】
半導体チップ１に形成されたドライバ４は、当初Ｌｏｗレベルの信号を配線パターン３ａに向かって送信し、図２に示すようにレシーバ５において当該Ｌｏｗレベルの信号が検出される。そして、図２に示す時刻ｔ０からドライバ４のハイインピーダンス制御を行う。
【００２１】
これにより、レシーバ５においてプルアップによる信号波形の遷移を測定することができる。そして、所定時間を経過すると、レシーバ５で検出された信号は、プルアップによりＨｉレベルに到達し、定常状態となる。
【００２２】
ここで、図２に示す実線は、図１（ｂ）に示すように半導体チップ１に近い側のリード７と配線パターン３ａの接続が不良の場合の信号の遷移を示している。この時の遷移波形の時定数は、τ１＝Ｃ１×Ｒである。
また、破線は、図１（ａ）に示すように半導体チップ１に遠い側のリード８と配線パターン３ａの接続が不良の場合の信号の遷移を示している。この時の遷移波形の時定数は、τ２＝（Ｃ１＋ＣＰ）×Ｒである。
【００２３】
このように信号の遷移の状態に差が生じるのは、リード７の接続が不良である場合と、リード８の接続が不良である場合とで配線の静電容量に差が生じるためである。すなわち、図１（ｂ）に示すようにリード７と配線パターン３ａの接続が不良の場合には、ドライバ４から半導体チップ２へ向かう配線のうち、配線パターン３ａが含まれないため、静電容量が比較的小さくなるが、図１（ａ）に示すようにリード８と配線パターン３ａの接続が不良の場合には、図１（ｂ）の場合と比較すると配線パターン３ａの静電容量が加算されるためである。
【００２４】
すなわち、半導体チップ１内のプルアップ抵抗６の抵抗値をＲとすれば、観測点近傍すなわち半導体チップ１側のリード７が断線している場合には、スレッショルドレベルに達する時間は半導体チップ１内部の静電容量Ｃ１だけに影響を受けることとなる。この場合の時定数をτ１で表す。
【００２５】
一方、観測点から遠方の断線、すなわち半導体チップ２側のリード８が断線している場合には、スレッショルドレベルに達する時間は基板３の配線パターン３ａの静電容量ＣＰの影響をも受けることとなる。この場合の時定数をτ２で表す。
【００２６】
従って、時定数τ１、τ２は以下の式で表される。
τ１＝Ｃ１×Ｒ
τ２＝（Ｃ１＋ＣＰ）×Ｒ
【００２７】
この時定数が大きいほど、遷移時間に遅延が発生する。従って、観測点近傍の断線の方がスレッショルドレベルまで速く遷移し、観測点から遠方の断線の方が遅く遷移する。これにより、図２中に実線と破線で示したような遷移差を検出することができ、リード７、リード８のどちら側が断線しているかを識別できるようになる。
【００２８】
遷移状態の差を検出する方法としては、主として以下の２通りの方法を用いることができる。
【００２９】
第１の方法は、図２（ａ）に示すように所定のスレッショルドレベル（図２（ａ）中の一点鎖線）を設定し、ハイインピーダンス制御を開始してからスレッショルドレベルに到達するまでの時間を検出することにより、断線位置を特定する方法である。図２（ａ）の例では、リード７が導通不良の場合には、レシーバ５で受信する信号の遷移が実線で示す状態となり、スレッショルド電圧に到達する時刻はｔ１となる。一方、リード８が導通不良の場合には、レシーバ５の受信信号の遷移は破線で示す状態となり、スレッショルド電圧に到達する時間はｔ２となる。そして、ハイインピーダンス制御を開始した時刻ｔ０から時刻ｔ１，ｔ２に到達するまでの時間を予め定めておいた所定のしきい値と比較することにより、断線位置の特定を行うことができる。
【００３０】
第２の方法は、ハイインピーダンス制御を開始した後、所定時間後における信号の値を検出する方法である。図２（ｂ）に示すように、ハイインピーダンス制御を開始した後、時刻ｔ３が経過した後には、リード７が導通不良の場合にはレシーバ５の受信信号のレベルがｖ１となり、リード８が導通不良の場合にはｖ２となる。従って、時刻ｔ３における信号値ｖ１、ｖ２を予め定めておいた所定のしきい値と比較することにより、断線位置の特定を行うことができる。時刻ｔ３の設定は、例えば図１に示すようにフリップフロップ回路１０をレシーバに接続しておき、フリップフロップ回路１０に入力するクロックのタイミングによって設定することができる。
【００３１】
なお、上述の第１及び第２の方法において、比較のための所定のしきい値は、良品状態の値を予め検出することにより得ておくことができる。また、ドライバ４から電極パッドまでの距離、配線幅、配線材等の設計データから予め静電容量Ｃ１，ＣＰを求め、これらのデータから断線時の遷移時間、遷移レベルを予め算出しておき、実際の観測データと比較するようにしても良い。
【００３２】
遷移時間による断線位置の検出は、プルダウンにより行うことも可能である。図３は、図１に示した半導体装置におけるプルアップ抵抗６の代わりにプルダウン抵抗９を接続した半導体装置を示しており、プルダウン抵抗９以外の構成は図１の半導体装置と同様である。
【００３３】
そして、図４は、プルダウン抵抗９を用いた場合において、レシーバ５で受信した際の信号波形を示すタイミングチャートである。プルダウン抵抗９を用いた場合には、ドライバ４から当初Ｈｉレベルの信号を出力する。そして、時刻ｔ０からハイインピーダンス制御を行うことにより、ドライバ４からの出力をレシーバ５で受信した際の信号波形はＬｏｗレベルに向かって遷移し、所定時間の経過後、Ｌｏｗレベルに到達して定常状態となる。この場合においても、リード７が断線している場合と、リード８が断線している場合とでは静電容量の違いにより遷移状態が異なり、図４に示すようにリード７が断線している場合は実線、リード８が断線している場合には破線に示すように信号状態が遷移する。従って、プルアップ抵抗６を用いた場合と同様に、所定のスレッショルドレベル（図４中に示す一点鎖線）に到達するまでの時間を検出することにより、あるいは所定時間経過後における信号のレベル値を検出することにより、遷移状態を識別して断線位置を特定することが可能となる。
【００３４】
以上説明したように、本発明の第１の実施形態によれば、各半導体チップ１，２の回路構成としてハイインピーダンス制御可能なドライバ４と、ドライバ４が発生させた信号を受信可能なレシーバ５と、プルアップ抵抗６（プルダウン抵抗９）とを設けたため、特に図１の半導体チップ１と半導体チップ２のように、配線同士が１対１で接続されているような場合でも、ハイインピーダンス制御後の遷移をレシーバ５で測定し、断線位置の違いにより遷移時間、レベル差を検出することができるため、配線パターン３ａやリード７，８に直接プローブを当てることなく、断線の発生の有無のみならず断線の位置までも詳細に検出することが可能となる。このように、プローブを当てる必要がないことから、ＢＧＡのようにテストプローブを直接当てることが物理的に不可能なデバイスについても断線位置の検出を行うことができる。
【００３５】
（第２の実施形態）
次に、図５〜図８を参照しながら、本発明の第２の実施形態について説明する。図５は、本発明の第２の実施形態の半導体装置を示す模式図である。第２の実施形態では、第１の実施形態で説明した半導体装置及び断線検出方法をバウンダリスキャン機能を備えた半導体装置に適用し、バウンダリスキャンを利用して断線の有無及び断線位置を検出するようにしたものである。
【００３６】
先ず、図５を参照しながら、バウンダリスキャンの概要について説明する。図５は、バウンダリスキャンレジスタを備えた半導体装置を示しており、基板２３上に少なくとも２つの半導体チップ２１，２２が配置されたものである。第１の実施形態と同様、半導体チップ２１と半導体チップ２２は基板２３上に形成された配線パターン及びリードによって電気的に接続されている。各半導体チップ２１，２２間の接続の状態及び断線が発生した場合のリード及び配線パターンの状態は図１に示したものと同様であるため、ここでは図示を省略する。
【００３７】
各半導体チップ２１，２２は、内部ロジック２１ａ，２２ａをそれぞれ備え、外周部には複数のデバイスピン２１ｃ，２２ｃが設けられている。内部ロジック２１ａ，２２ａと各デバイスピン２１ｃ，２２ｃとの間には、バウンダリスキャンレジスタセル群２１ｂ，２２ｂがそれぞれ配置されている。バウンダリスキャンレジスタセル群２１ｂ，２２ｂは、個々のデバイスピン２１ｃ，２２ｃと接続された複数のバウンダリスキャンレジスタセルから成り、図５に示すように、バウンダリスキャンレジスタセルが一連に接続されてバウンダリスキャンレジスタセル群２１ｂ，２２ｂを構成している。より具体的には、個々のバウンダリスキャンレジスタセルは、隣接するセル間でデータをシフトさせるためのシフトレジスタと、データを保持するラッチとを備えている。
【００３８】
セルへの入力がデバイスピン２１ｃあるいは２２ｃに接続され、出力が内部ロジック２１ａあるいは２２ａに接続されたセルが入力セル、セルへの入力が内部ロジック２１ａあるいは２２ａに接続され、出力がデバイスピン２１ｃあるいは２２ｃに接続されたセルが出力セルとなるが、本実施形態のバウンダリスキャンレジスタセルは、入力セルと出力セル双方の機能を備えたものである。そして、出力セルが第１の実施形態で説明したドライバ４の機能を、入力セルがレシーバ５の機能を保有している。また、各バウンダリスキャンレジスタセルは第１の実施形態で説明したプルアップ抵抗６も備えている。
【００３９】
そして、各半導体チップ２１、２２は、ＴＡＰコントローラ２１ｄ，２２ｄを備えている。ＴＡＰコントローラ２１ｄ，２２ｄは、インストラクションレジスタとデータレジスタへのデータビットの流れをコントロールするテストモードセレクタ（ＴＭＳ）信号及びテストクロックであるＴＣＫ信号の入力によってプログラミングされる１６ステートマシンである。
【００４０】
ＴＡＰコントローラ２１ｄ，２２ｄの動作の概要は以下の通りである。ＴＡＰコントローラ２１ｄ，２２ｄは複数のステートに従って動作が遷移する。遷移するかしないかは、ＴＣＫ信号の立ち上がりエッジ時のＴＭＳ信号の値によって決定される。複数のステートのうち、特にキャプチャーステート（Ｃａｐｔｕｒｅ−ＤＲ）、シフトステート（Ｓｉｆｔ−ＤＲ）、アップデイトステート（Ｕｐｄａｔｅ−ＤＲ）の動作が重要である。以下、主要ステートの概略について説明する。
【００４１】
キャプチャーステートでは、入力からシフトレジスタへデータを獲得する動作を行う。図５において、半導体チップ２２を受信側、半導体チップ２１を送信側とし、半導体チップ２２の特定のバウンダリスキャンレジスタセル２２ｅが選択されているときに、キャプチャーステートを通過すると、バウンダリスキャンレジスタセル２２ｅに接続されたデバイスピン２２ｃの状態が取り込まれることにより、半導体チップ２１側から送信された状態がバウンダリスキャンレジスタセル２２ｅに設定される。
【００４２】
シフトステートでは、バウンダリスキャンレジスタセル２２ｅの内容がＴＤＯ信号ピン２２ｆ側に隣接するバウンダリスキャンレジスタセルへシフト出力され、新しいデータがＴＤＩ信号ピン２１ｇ側のバウンダリスキャンレジスタセルからシフト入力される。つまり、このステートを１回通過すると、ＴＤＩ信号ピン２１ｇとＴＤＯ信号ピン２２ｆ間に接続されているレジスタの内容が１ビット分シフトする。
【００４３】
アップデイトステートでは、バウンダリスキャンレジスタセル２２ｅの内容がバウンダリスキャンレジスタセル２２ｅのラッチに固定される。固定された内容は、実際にセルの出力として現われる。
【００４４】
次に、図６を参照しながら、バウンダリスキャンにおける断線検出方法について説明する。図６は、レシーバ５の機能を有する入力セルで受信した信号の遷移波形とバウンダリスキャンのステートを示すタイミングチャートである。ここでは、図５のバウンダリスキャンレジスタセル２１ｅに対応するデバイスピン２１ｃに断線が発生しているものとして、バウンダリスキャンレジスタセル２１ｅにおける断線位置の検出を例に挙げて説明する。
【００４５】
先ず、最初にモードをシフトステートに設定する。シフトステートでは、バウンダリスキャンレジスタセル２１ｅのシフトレジスタの内容がＴＤＯ信号ピン２１ｆ側にシフト出力され、新しいデータがＴＤＩ信号ピン２１ｇ側から入力される。この場合、例えばバウンダリスキャンレジスタセル２１ｅにＬｏｗレベルの信号が設定される。次のイクジット１ステート（Ｅｘｉｔ１）では、シフトステートを抜ける動作が行われる。
【００４６】
次のアップデートステートでは、バウンダリスキャンレジスタセル２１ｅの内容がバウンダリスキャンレジスタセル２１ｅ内のラッチに固定される。固定された内容は、実際にバウンダリスキャンレジスタセル２１ｅから半導体チップ２２側への出力として現われる。そして、図６に示すように、アップデートステートにおけるＴＣＫ信号の立ち下がりから、第１の実施形態で説明したハイインピーダンス制御を開始する。これにより、Ｌｏｗレベルの信号がバウンダリスキャンレジスタセル２１ｅのプルアップ抵抗６によってＨｉレベル側へ遷移する。
【００４７】
その後、セレクトステートを経て、キャプチャーステートへモードを遷移させる。キャプチャーステートでは、図６に示すようにＴＣＫ信号の立ち上がりのタイミングでバウンダリスキャンレジスタセル２１ｅへデータを獲得する動作を行う。具体的には、バウンダリスキャンレジスタセル２１ｅが備える入力セルによってデータを獲得する。そして、受信した信号のレベルと所定のスレッショルドレベル（図６中の一点鎖線）を比較して、受信した信号のレベルがスレッショルドレベルよりも大きければ半導体チップ２１側のリードで断線が生じていることが検出でき、スレッショルドレベルよりも小さければ半導体チップ２２側のリードで断線が生じていることが検出できる。このように、ＴＣＫ信号のタイミングを速くすることで、観測点近傍の断線の場合にはスレッショルドレベルより大きい値の信号が検出され、観測点より遠方側の断線では遷移が遅いため、スレッショルドレベルより小さい値の信号が検出される。従って、この違いから断線位置を特定することができる。
【００４８】
次に、モードをシフトステートへ遷移させ、バウンダリスキャンレジスタセル２１ｅに次のデータを入力する。今までのデータは隣接するシフトレジスタへ転送され、上述した断線検出を隣接セルにおいて行うことが可能となる。
【００４９】
次に、図７を参照しながら、バウンダリスキャンレジスタを用いて、断線の有無及びショートの有無を検出する方法の概略について説明する。図７は、半導体チップ２１と半導体チップ２２の接続の一部を模式的に示したものである。ここで説明する断線の有無及びショートの有無の検出は、上述の断線位置の検出の前提として行うものである。
【００５０】
先に説明したように、半導体チップ２１及び半導体チップ２２は複数のバウウンダリスキャンレジスタセルを備えている。そしてバウンダリスキャンレジスタセルにはプルアップ抵抗６が設けられている。図７（ａ）は半導体チップ２１の特定のバウウンダリスキャンレジスタセル２１ｈと半導体チップ２２の特定のバウウンダリスキャンレジスタセル２２ｈとの接続状態を示している。また、図７（ｂ）は半導体チップ２１の特定のバウウンダリスキャンレジスタセル２１ｉ，２１ｊと半導体チップ２２の特定のバウウンダリスキャンレジスタセル２２ｉ，２２ｊとの接続状態を示している。そして、図７（ｂ）は、隣接する配線パターン３ａ同士がショートした状態を示している。
【００５１】
バウンダリスキャンの配線検査における断線、ショートの検出は、基本的にデバイス間でセル同士がデータをやり取りし、出力したデータと受け取ったデータを比較することで検査を行う。
【００５２】
データのやり取りは、半導体チップ２１のバウウンダリスキャンレジスタセル２１ｈ側から、最初はＬｏｗレベルの信号“０”を出力し、次にＨｉレベルの信号“１”を半導体チップ２２に向かって出力する。出力するデータは、あらかじめＴＤＩ信号ピンからシリアルで入力し、目標のセルにセットしておく。信号の出力後、半導体チップ２２のバウウンダリスキャンレジスタセル２２ｈではデータを取り込む。その後、取り込んだデータをシリアルでシフトしていき、ＴＤＯ信号ピンでデータを確認する。
【００５３】
先ず、図７（ａ）を参照しながら配線間で断線（オープン）があった場合について説明する。図７（ａ）に示すように、リード７、リード８のいずれの近傍においても断線が生じていない場合には、図７に示すように半導体チップ２１から出力したＬｏｗレベルの信号“０”は、半導体チップ２２においてＬｏｗレベルの信号“０”として受信される。
【００５４】
一方、半導体チップ２１側のリード７又は８において断線が生じていれば、この場合、バウウンダリスキャンレジスタセル２１ｈから“０”が出力されているが、配線がオープンしているため、その信号はバウウンダリスキャンレジスタセル２２ｈには届かない。従って、バウウンダリスキャンレジスタセル２２ｈは開放状態になる。ここでは、プルアップ抵抗６によってバウウンダリスキャンレジスタセル２２ｈ側がプルアップ状態とされているため、バウウンダリスキャンレジスタセル２２ｈは出力側がどんな信号を出力したとしても“１”しか取り込まず変化しない。
【００５５】
従って、半導体チップ２１からＬｏｗレベルの信号“０”を発信し、半導体チップ２２で受信される信号のレベルを検出することにより、断線自体が生じているか否かを検出することができる。そして、上述の断線位置の具体的な検出は、断線が生じている接続部位のみで行うことが可能となる。
【００５６】
次に、図７（ｂ）を参照しながら、ショートの有無を検出する方法の概略について説明する。バウウンダリスキャンレジスタセル２１ｉ，２１ｊ側から、最初はＬｏｗレベルの信号“０”を出力し、次にＨｉレベルの信号“１”の信号を出力すると、ショートがない場合には、バウンダリスキャンレジスタセル２２ｉでは信号“１”が、バウンダリスキャンレジスタセル２２ｊでは信号“０”が受信される。すなわち、２つの隣接するバウンダリスキャンレジスタセル２２ｉ，２２ｊでは互いに異なったデータが受信される。
【００５７】
ところが、配線パターン３ａ同士がショートしている場合には、半導体チップ２２のバウウンダリスキャンレジスタセル２２ｉでは、本来バウウンダリスキャンレジスタセル２１ｉからＨｉレベルの信号“１”が送信されているにもかかわらず、バウウンダリスキャンレジスタセル２１ｊのＬｏｗレベルの信号“０”に引っ張られてＬｏｗレベルの信号“０”が出力される。
【００５８】
一方、半導体チップ２２のバウウンダリスキャンレジスタセル２２ｊでは、バウウンダリスキャンレジスタセル２１ｊから出力されたＬｏｗレベルの信号“０”がそのまま出力される。
【００５９】
従って、一方の半導体チップ側の隣接するバウウンダリスキャンレジスタセルから異なったデータを出力しているにも関わらず、受信側のバウンダリスキャンレジスタセルが同じデータを取り込んだ場合には、隣接する２つのバウウンダリスキャンレジスタセルに接続された配線間でショートが発生していることが検出できる。
【００６０】
次に、図８のフローチャートを参照しながら、断線位置の検出方法の手順について説明する。
【００６１】
先ず、ステップＳ１では、図７で説明した方法により断線の有無、ショートの有無を検出する。すなわち、ここでの検出では断線位置の検出までは行わない。そして、この結果を受けてステップＳ２では良品か否かを判定する。断線、ショートの両方が発生していない場合には、良品と判定してステップＳ４の次工程へ進む。
【００６２】
ステップＳ２の判定によって、ショート不良が生じており、不良品と判定された場合には、ステップＳ３へ進みショート不良である旨の結果を出力する。
【００６３】
そして、ステップＳ２の判定によって、オープン不良が生じており、すなわち断線が発生していて不良品と判定された場合には、ステップＳ５へ進み、以降、本実施形態による断線位置の検出を行う。先ず、ステップＳ５では、ドライバ４からＬｏｗレベルの信号を出力する。
【００６４】
次に、ステップＳ６では、アップデートステートにおいて、ドライバ４をハイインピーダンス制御する。次のステップＳ７では、キャプチャーステートにおいて、レシーバ５によって図６に示したような出力の遷移を測定する。
【００６５】
次に、ステップＳ８では、遷移差により断線位置の検出を行う。遷移動作が速い場合には、観測側の半導体チップ２１近傍の断線と特定する（ステップＳ９）。動作速度が遅い場合には、観測側の半導体チップ２１に対して遠方の断線と特定する（ステップＳ１０）。
【００６６】
以上説明したように、本発明の第２の実施形態によれば、第１の実施形態の半導体装置及び断線検出方法をバウンダリスキャンレジスタを備えた半導体装置に適用することによって、バウンダリスキャンを利用して断線の有無を検出し、断線が生じている接続箇所のみで断線位置検出を行うようにすることができる。
【００６７】
また、第２の実施形態によれば、バウンダリスキャンによって入力側からの信号の送信をシフトレジスタによって順次行うことにより、半導体チップ２１と半導体チップ２２の間の各デバイスピンの接続状態を順次検出することができる。従って、１度の検査で半導体チップ２１と半導体チップ２２を接続する複数の配線の断線位置を検出することが可能となる。
【００６８】
なお、本発明の特徴をまとめると以下に記載の通りとなる。
【００６９】
（１）少なくとも２つの電子部品が電気的に接続されて構成された電子機器であって、前記電子部品の少なくとも１つが、ハイインピーダンス制御可能な送信手段と、前記送信手段から送信された信号を受信する受信手段と、前記送信手段から送信された信号のレベルをプルアップ又はプルダウンして遷移させるプルアップ手段又はプルダウン手段とを備え、前記送信手段から送信された信号をハイインピーダンス制御し、前記受信手段で受信した信号のレベル遷移に応じて前記電子部品間の電気的接続の断線位置を検出するようにしたことを特徴とする断線位置検出機能を備えた電子機器。
【００７０】
（２）前記断線位置の検出は、前記ハイインピーダンス制御の開始時から前記受信手段での受信信号のレベルが所定のしきい値に到達するまでの時間を検出することによって行うことを特徴とする（１）に記載の断線位置検出機能を備えた電子機器。
【００７１】
（３）前記断線位置の検出は、前記ハイインピーダンス制御の開始時から所定時間経過後における前記受信手段での受信信号のレベルを検出することによって行うことを特徴とする（１）に記載の断線位置検出機能を備えた電子機器。
【００７２】
（４）前記受信手段に接続されたフリップフロップ回路を更に有し、前記フリップフロップ回路へ入力されるクロックによって前記所定時間を設定するようにしたことを特徴とする（３）に記載の断線位置検出機能を備えた電子機器。
【００７３】
（５）前記電子部品がバウンダリスキャン機能を備えた半導体チップであって、 前記半導体チップの複数のデバイスピンに接続されたそれぞれのバウンダリスキャンレジスタセルが前記送信手段、前記受信手段及び前記プルアップ手段を備え、 はじめのアップデートステート時に前記バウンダリスキャンレジスタセルに保持させたＬレベル信号を前記送信手段で送信するとともに次のアップステート時に前記ハイインピーダンス制御を開始し、ＴＣＫクロックサイクルを変更し、キャプチャーステート時に前記受信手段で受信した信号のレベルを検出することにより断線位置を検出するようにしたことを特徴とする（１）に記載の断線位置検出機能を備えた電子機器。
【００７４】
（６）少なくとも２つの電子部品が電気的に接続されて構成された電子機器における当該電気的接続部位の断線位置を検出する方法であって、特定の電子部品から信号を出力するとともに当該信号をハイインピーダンス制御する第１のステップと、前記信号のレベルをプルアップ又はプルダウンにより遷移させる第２のステップと、前記特定の電子部品において前記信号のレベルの遷移状態を検出することにより断線位置を検出する第３のステップとを有することを特徴とする断線位置検出方法。
【００７５】
（７）前記第３のステップにおける前記断線位置の検出は、前記ハイインピーダンス制御の開始時から所定時間経過後の前記信号のレベルを検出することによって行うことを特徴とする（６）に記載の断線位置検出方法。
【００７６】
（８）前記第３のステップにおける前記断線位置の検出は、前記ハイインピーダンス制御の開始時から前記信号のレベルが所定のしきい値に到達するまでの時間を検出することによって行うことを特徴とする（６）に記載の断線位置検出方法。
【００７７】
（９）良品状態の電子機器を用いて前記所定時間経過後の前記信号のレベルを予め検出してこれを記憶し、前記第３のステップで検出した前記信号のレベルと前記記憶しておいた信号のレベルとを比較することにより、前記遷移状態を検出することを特徴とする（７）に記載の断線位置検出方法。
【００７８】
（１０）良品状態の電子機器を用いて前記所定のしきい値に到達するまでの時間を予め検出してこれを記憶し、前記第３のステップで検出した前記所定のしきい値に到達するまでの時間と前記記憶しておいた時間とを比較することにより、前記遷移状態を検出することを特徴とする（８）に記載の断線位置検出方法。
【００７９】
（１１）前記電子部品がバウンダリスキャン機能を保有している場合の断線位置検出方法であって、前記第１のステップをバウンダリスキャンのアップデートステート時に行い、前記第３のステップをバウンダリスキャンのキャプチャーステート時に行うことを特徴とする（６）に記載の断線位置検出方法。
【００８０】
（１２）前記第１のステップの前に、前記バウンダリスキャン機能などのオープン・ショート検出機能を用いて、前記電気的接続部位に断線が生じているか否かを検出する第４のステップを更に有し、前記第４のステップにおいて断線が生じていると認められた接続部位のみにおいて前記第１〜第３のステップを行うことを特徴とする（１１）に記載の断線位置検出方法。
【００８１】
【発明の効果】
本発明によれば、配線パターン、デバイスピン、リードに直接プローブを当てずに、配線が１対１で接続されたチップ同士間における断線位置を検出することができる。従って、断線検査の作業効率の向上させることができるとともに、過剰廃棄品の削減を達成することのできる断線位置検出機能を備えた電子機器、断線位置検出方法を提供することができる。
【００８２】
また、本発明によれば、バウンダリスキャン機能を備えた半導体チップ間を接続する複数の配線間において、簡素な検査工程で複数箇所の断線位置の検出を１度に行うことが可能となる。従って、接続箇所が多数存在する場合であっても、煩雑な検査工程を経ることなく断線位置を検出することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を構成する２つの半導体チップとその接続状態を示す模式図である。
【図２】本発明の第１の実施形態において、半導体チップのドライバから送信した信号をレシーバで受信した際の信号波形を示すタイミングチャートである。
【図３】図１に示した半導体装置をプルダウン抵抗を備えた半導体チップによって構成した例を示す模式図である。
【図４】本発明の第１の実施形態において、プルダウン抵抗を用いた場合にレシーバで受信した信号波形を示すタイミングチャートである。
【図５】本発明の第２の実施形態に係るバウンダリスキャンレジスタを備えたＭＣＭ構造の半導体装置を示す模式図である。
【図６】本発明の第２の実施形態において、レシーバで受信した信号の遷移波形とバウンダリスキャンのステートを示すタイミングチャートである。
【図７】本発明の第２の実施形態において、２つの半導体チップ間の接続状態を示す模式図である。
【図８】本発明の第２の実施形態に係る断線位置の検出方法の手順を示すフローチャートである。
【符号の説明】
１，２ 半導体チップ
３ 基板
３ａ 配線パターン
４ ドライバ
５ レシーバ
６ プルアップ抵抗
７，８ リード
９ プルダウン抵抗
１０ フリップフロップ回路
２１，２２ 半導体チップ
２１ａ，２１ａ 内部ロジック
２１ｂ，２１ｂ バウンダリスキャンレジスタセル群
２１ｃ，２１ｃ デバイスピン
２１ｄ，２２ｄ ＴＡＰコントローラ
２１ｅ，２１ｈ，２１ｉ，２１ｊ，２２ｈ，２２ｉ，２２ｊ バウンダリスキャンレジスタセル
２１ｆ ＴＤＯ信号ピン
２１ｇ ＴＤＩ信号ピン
Claims (2)
- 少なくとも２つの電子部品が電気的に接続されて構成された電子機器であって、
前記電子部品の少なくとも１つが、ハイインピーダンス制御可能な送信手段と、
前記送信手段から送信された信号を受信する受信手段と、前記送信手段から送信された信号のレベルをプルアップ又はプルダウンして遷移させるプルアップ手段又はプルダウン手段とを備え、
前記送信手段から送信された信号をハイインピーダンス制御し、前記受信手段で受信した信号のレベル遷移に応じて前記電子部品間の電気的接続の断線位置を検出するようにしたことを特徴とする断線位置検出機能を備えた電子機器。 - 少なくとも２つの電子部品が電気的に接続されて構成された電子機器における当該電気的接続部位の断線位置を検出する方法であって、
特定の電子部品から信号を出力するとともに当該信号をハイインピーダンス制御する第１のステップと、
前記信号のレベルをプルアップ又はプルダウンにより遷移させる第２のステップと、
前記特定の電子部品において前記信号のレベルの遷移状態を検出することにより断線位置を検出する第３のステップとを有することを特徴とする断線位置検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000109785A JP3609687B2 (ja) | 2000-04-11 | 2000-04-11 | 断線位置検出機能を備えた電子機器及び断線位置検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000109785A JP3609687B2 (ja) | 2000-04-11 | 2000-04-11 | 断線位置検出機能を備えた電子機器及び断線位置検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001296330A JP2001296330A (ja) | 2001-10-26 |
| JP3609687B2 true JP3609687B2 (ja) | 2005-01-12 |
Family
ID=18622416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000109785A Expired - Fee Related JP3609687B2 (ja) | 2000-04-11 | 2000-04-11 | 断線位置検出機能を備えた電子機器及び断線位置検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3609687B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7501832B2 (en) * | 2005-02-28 | 2009-03-10 | Ridgetop Group, Inc. | Method and circuit for the detection of solder-joint failures in a digital electronic package |
| CN101248363B (zh) * | 2005-08-23 | 2012-01-18 | 日本电气株式会社 | 半导体器件、半导体芯片、芯片间互连测试方法以及芯片间互连切换方法 |
| JP5261874B2 (ja) * | 2005-12-22 | 2013-08-14 | 富士ゼロックス株式会社 | 電子回路および接続診断回路 |
| JP5029826B2 (ja) * | 2007-10-04 | 2012-09-19 | 株式会社島津製作所 | プローブピンの接触検査方法およびｔｆｔアレイ検査装置 |
| JP5182079B2 (ja) * | 2008-12-25 | 2013-04-10 | 富士通セミコンダクター株式会社 | 半導体装置及び電子機器 |
| JP5500632B2 (ja) * | 2009-12-17 | 2014-05-21 | エヌイーシーコンピュータテクノ株式会社 | 断線検出方法及び電子機器 |
| CN102798787B (zh) * | 2011-05-24 | 2014-12-10 | 宸鸿光电科技股份有限公司 | 电子设备及其断路检测系统与断路检测方法 |
| JP5211209B2 (ja) * | 2011-06-30 | 2013-06-12 | 三菱重工業株式会社 | 電池システム |
| JP5230789B2 (ja) * | 2011-11-25 | 2013-07-10 | 三菱重工業株式会社 | 電池システム |
| JP6790804B2 (ja) * | 2016-12-26 | 2020-11-25 | 富士通株式会社 | 半導体装置、電子装置および電子装置の試験方法 |
| US10860408B2 (en) | 2018-05-03 | 2020-12-08 | Microchip Technology Incorporated | Integrity monitor peripheral for microcontroller and processor input/output pins |
| JP7241482B2 (ja) | 2018-07-10 | 2023-03-17 | 株式会社東芝 | 配線オープン検出回路 |
-
2000
- 2000-04-11 JP JP2000109785A patent/JP3609687B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001296330A (ja) | 2001-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3609687B2 (ja) | 断線位置検出機能を備えた電子機器及び断線位置検出方法 | |
| US7132823B2 (en) | Design for test for a high speed serial interface | |
| JP3936747B2 (ja) | バウンダリスキャン素子及びこれを用いた通信装置 | |
| JP2006145527A (ja) | 埋め込み型時間領域反射率試験の方法及び装置 | |
| US20040068675A1 (en) | Circuit board having boundary scan self-testing function | |
| JP3092704B2 (ja) | 大規模集積回路およびそのボードテスト方法 | |
| Parker | Defect coverage of boundary-scan tests: What does it mean when a boundary-scan test passes? | |
| JP2004069650A (ja) | 変換装置 | |
| JP3586330B2 (ja) | デバイス間接触不良結線検出方法 | |
| JPH08507610A (ja) | プリング抵抗を備える接続部をテストする装置 | |
| Jandhyala et al. | Design-for-test analysis of a buffered sdram dimm | |
| JPH0843494A (ja) | 電子回路 | |
| JP3544427B2 (ja) | テスト回路を内蔵した集積回路 | |
| JPH0587889A (ja) | 半導体回路素子とその試験処理方法 | |
| JPH07159493A (ja) | 半導体デバイスの検査方法 | |
| JPH04329651A (ja) | 接続良否判定試験用回路内蔵集積回路 | |
| JP3978269B2 (ja) | プリント回路板の試験方法 | |
| Jayousi | Star Test Topology for Testing Printed Circuits Boards | |
| EP1248953A1 (en) | A printed circuit assembly with configurable boundary scan paths | |
| JP3487810B2 (ja) | バウンダリスキャン回路およびその方法 | |
| TWI755342B (zh) | 用於檢測記憶體控制器的檢測裝置 | |
| Ouimet et al. | Analysis of 0.13 μm CMOS technology using time resolved light emission | |
| JP5169356B2 (ja) | 集積回路デバイスの結線状態を判定するためのプログラムおよび方法、および集積回路デバイス | |
| JP3588052B2 (ja) | バウンダリスキャンテスト回路 | |
| KR100894804B1 (ko) | 반도체부품의 결합 체크 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040930 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041005 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041014 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071022 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |