JPH0587889A - 半導体回路素子とその試験処理方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、半導体回路素子とプリント基板との
間の接続状態を簡単かつ正確に試験可能とする半導体回
路素子とその試験処理方法に関する。 【構成】ピンに接続する内部線をグループ分けして、グ
ループ内の全入力値が活性信号のときに活性出力信号を
出力し、少なくとも１つが非活性信号のときに非活性出
力信号を出力する複数の論理回路１６と、この論理回路
１６の全出力値が非活性出力信号のときの出力値と、少
なくとも１つが活性出力信号のときの出力値とが異なる
値を出力する論理回路１７とを素子内に内蔵するように
構成し、非試験グループの少なくとも１本の内部線に接
続外部から非活性信号を供給し、試験グループの全内部
線に活性信号を供給して素子からの出力をチェックし、
試験グループ内から順次選択する１本の内部線に非活性
信号を供給し、残りに活性信号を供給して素子からの出
力をチェックするように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＳＭＴ（Surface Moun
t Technology）プリント基板に搭載されるのに好適な半
導体回路素子と、その半導体回路素子とＳＭＴプリント
基板との間の接続状態を試験するための半導体回路素子
の試験処理方法に関し、特に、半導体回路素子とＳＭＴ
プリント基板との間の接続状態を簡単かつ正確に試験可
能とする半導体回路素子と、その半導体回路素子の試験
処理方法に関し、更に、その半導体回路素子が多数の入
出力ピンを持つときにあっても、少ないテスタピン構成
のインサーキットテスタでもって試験を可能にする半導
体回路素子の試験処理方法に関するものである。

【０００２】入出力ピンをプリント基板に貫通させて実
装する構成を採るディップタイプの半導体回路素子では
実装密度を高くとれないことから、近年、ＬＳＩをプリ
ント基板の表面に実装するＳＭＴ方式が採用されつつあ
る。このＳＭＴ方式では、図１０に示すように、ＳＭＤ
（Surface Mount Device）部品として用意されるＬＳＩ
のＳＭＤリードを、ＳＭＴプリント基板上に備えられる
フットプリントに半田付けしていくことでＬＳＩをＳＭ
Ｔプリント基板の表面に実装するものであって、この表
面実装に従って、ＳＭＤプリント基板の両面にＬＳＩが
実装可能になることで高密度実装を可能にするものであ
る。

【０００３】このようなＳＭＴ方式に従う実装では、図
１１に示すように、ＳＭＤ部品のＳＭＤリードとＳＭＴ
プリント基板のフットプリントとの間の半田未着が頻繁
に発生し、これから、プリント基板の試験段階で、この
ような半田未着を持つプリント基板を正確に見つけ出し
ていく必要がある。この試験処理は、実装するＬＳＩの
ゲート数が多くなるに従って困難なものになるので、近
年のＬＳＩのゲート数の急激な増加を背景にして、ＳＭ
Ｄ部品とＳＭＴプリント基板との間の半田未着の試験を
簡単かつ正確に実行できるようにする新たな試験処理方
法の構築が叫ばれているのである。

【０００４】そして、ゲート数の急激な増加に対応し
て、ＬＳＩの入出力ピン数も増加の一途を辿るばかりで
あり、ＳＭＤ部品も図１２（ａ）に示すＳＭＤリード形
態を持つＳＯＰ（Small Outline Package ）から、図１
２（ｂ）に示すＳＭＤリード形態を持つＱＦＰ（Quad F
latPackage ）へと多ピン化していっている。これに対
して、市場に提供されているプリント板の試験処理に用
いるインサーキットテスタのテスタピン数は、この増加
に対応するには高価格になるため困難になっているのが
実情である。これから、ＳＭＤ部品とＳＭＴプリント基
板との間の半田未着の試験を行う際に、少ないテスタピ
ン構成のインサーキットテスタでもって試験を実行でき
るようにする新たな試験処理方法の構築も叫ばれてい
る。

【０００５】

【従来の技術】図１３に示すように、ＳＭＤ部品１は、
ＳＭＤリードで構成される入力ピン２及び出力ピン３
と、入力ピン２を介して与えられる入力信号を入力とし
て規定の信号処理を実行して信号処理値を出力ピン３に
出力するシステム回路４とを備えて、この入出力ピン
２，３がＳＭＴプリント基板５上に備えられるフットプ
リント６と接続することで、ＳＭＴプリント基板５の表
面上に実装されるものであって、この入出力ピン２，３
とフットプリント６との間の半田未着の検出は、従来、
図１４に示すように、ＳＭＴプリント基板５の表面に設
けられるプローブポイント７にインサーキットテスタの
治具のプローブピンを当接して、このプローブピンから
投入される試験信号と、その試験信号に応答して出力さ
れるＳＭＤ部品１からの応答信号とを比較することで実
行していた。

【０００６】すなわち、インサーキットテスタが、入力
ピン２と接続するプローブポイント７に当接するプロー
ブピンからテストパターンをＳＭＤ部品１に投入する構
成を採るとともに、このテストパターンの投入に応答し
て出力されるＳＭＤ部品１の信号処理値パターンを、出
力ピン３と接続するプローブポイント７に当接するプロ
ーブピンから読み出す構成を採って、このテストパター
ンと信号処理値パターンとから、ＳＭＤ部品１の入出力
ピン２，３とＳＭＴプリント基板５のフットプリント６
との間の半田未着箇所を検出するように処理していたの
である。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術では、ＳＭＤ部品１のシステム回路４の信
号処理機能に整合したテストパターンを生成していかな
くてはならないことになる。しかるに、このシステム回
路４のゲート数が多くなってくると、このテストパター
ンの生成は極めて困難な作業になり、これがために、テ
ストパターンの作成に長期間を要することになる。これ
から、ＬＳＩのゲート数が増加の一途を辿る現在、試験
作業が負担の大きいものになるという問題点が発生し、
ＬＳＩの開発品種が多く、かつ製品寿命が短くなりつつ
あるということを背景にして、この問題点は更に大きな
ものになってきている。

【０００８】そして、このＬＳＩのゲート数の増加に対
応して、ＬＳＩの入出力ピン数も増加の一途を辿るばか
りである。しかるに、市場に提供されているインサーキ
ットテスタのテスタピン数は現在２５６ピン程度の実装
が一般的であり、これ以上のピン数を持つＬＳＩに対し
ては、従来のような試験方法をそのまま実行していけな
いという問題点がでてきている。

【０００９】このようなことを背景にして、最近、Boun
dary Scan というディジタルデバイス内に試験用回路を
組み込む手法が採用されつつあるが、この手法に従う
と、ゲート数のオーバーヘッドが非常に大きくなるとい
う問題点がある。

【００１０】本発明はかかる事情に鑑みてなされたもの
であって、ハードウェア量の増加を押さえつつ、ＳＭＴ
プリント基板に搭載される半導体回路素子とＳＭＴプリ
ント基板との間の接続状態を簡単かつ正確に試験可能と
する新たな半導体回路素子と、その半導体回路素子の試
験処理方法の提供を目的とするとともに、ＳＭＴプリン
ト基板に搭載される半導体回路素子が多数の入出力ピン
を持つときにあっても、少ないテスタピン構成のインサ
ーキットテスタでもって試験を可能にする新たな半導体
回路素子の試験処理方法の提供を目的とするものであ
る。

【００１１】

【課題を解決するための手段】図１に、本発明に係る半
導体回路素子の原理構成、図２に、本発明に係る半導体
回路素子の試験処理方法の原理構成を図示する。

【００１２】図１中、１０は本発明を具備する半導体回
路素子、１１は半導体回路素子１０に内蔵されて規定の
信号処理を実行するシステム回路、１２は半導体回路素
子１０の持つ入出力ピンである外部ピン、１３は外部ピ
ン１２とシステム回路１１との間を接続する内部線、１
４は半導体回路素子１０の持つ試験用制御ピン、１５は
半導体回路素子１０の持つ試験用出力ピンである。これ
らの外部ピン１２、試験用制御ピン１４及び試験用出力
ピン１５は、プリント基板上に設けられる配線接続部に
接続されることになる。

【００１３】この半導体回路素子１０は、外部ピン１２
とプリント基板の配線接続部との間の接続状態を試験す
るために、複数の第１の論理回路１６と、第２の論理回
路１７とを内蔵し、好ましくは、これに加えて、複数の
スイッチ回路１８を内蔵する。

【００１４】この第１の論理回路１６は、内部線１３を
複数のグループにグループ分けすることで生成されるグ
ループ対応に備えられて、そのグループに属する複数の
内部線１３を入力として、その入力値のすべてが活性信
号を表示するときに活性出力信号を出力し、その入力値
の内の少なくとも１つが非活性信号を表示するときに非
活性出力信号を出力するよう動作する。

【００１５】第２の論理回路１７は、１段又は複数段の
回路構成により構成されて、第１の論理回路１６の出力
値を入力として、その入力値のすべてが非活性出力信号
をとるときに出力する出力値と、その入力値の少なくと
も１つが活性出力信号をとるときに出力する出力値とが
異なる値となる出力値を出力するよう動作する。この第
２の論理回路１７の出力する出力値は、試験用出力ピン
１５を介して外部に出力されていくことになる。

【００１６】スイッチ回路１８は、例えば出力側の内部
線１３上に備えられて、試験用制御ピン１４を介して与
えられる制御信号に従って、システム回路１１と規定の
第１の論理回路１６との間の接続を遮断するよう動作す
る。このスイッチ回路１８が備えられるときにあって、
第２の論理回路１７は、試験用制御ピン１４から与えら
れる制御信号を入力とする構成を採って、その入力値が
遮断処理モードを表示するときに上述の出力機能を発揮
するよう動作することが好ましい。

【００１７】図２中、２０は配線接続部であって、半導
体回路素子１０の外部ピン１２と接続すべくプリント基
板上に設けられるもの、３０は半導体テスト装置であっ
て、図１に示した半導体回路素子１０の試験処理を実行
するものである。この半導体テスト装置３０は、第１の
処理過程Ｐ１を実行する第１の処理実行手段３１と、第
２の処理過程Ｐ２を実行する第２の処理実行手段３２
と、第３の処理過程Ｐ３を実行する第３の処理実行手段
３３と、第４の処理過程Ｐ４を実行する第４の処理実行
手段３４とを備える。

【００１８】第１の処理実行手段３１は、グループ化さ
れた半導体回路素子１０の持つ内部線１３のグループの
中から１つのグループを試験対象グループとして選択す
るよう処理する。第２の処理実行手段３２は、第１の処
理実行手段３１の選択しなかった各グループの内部線１
３の内の少なくとも１本の内部線１３に対して、配線接
続部２０を介して非活性信号を固定的に供給するよう処
理する。第３の処理実行手段３３は、第１の処理実行手
段３１の選択した試験対象グループの各内部線１３に対
して配線接続部２０を介して活性信号を供給するととも
に、この供給に応答して出力される半導体回路素子１０
の試験用出力ピン１５からの出力値をチェックするよう
処理する。第４の処理実行手段３４は、第１の処理実行
手段３１の選択した試験対象グループの内部線１３の内
の１本を順次試験対象線として選択して、この選択した
内部線１３に対して配線接続部２０を介して非活性信号
を供給するとともに、残りの内部線１３に対して配線接
続部２０を介して活性信号を供給して、この供給に応答
して出力される半導体回路素子１０の試験用出力ピン１
５からの出力値をチェックするよう処理する。

【００１９】ここで、半導体回路素子１０がスイッチ回
路１８を備えるときには、半導体テスト装置３０は、図
２で説明した第１の処理過程Ｐ１に先立って、試験用制
御ピン１４と接続する配線接続部２０に対して、スイッ
チ回路１８の遮断処理を実現する制御信号を固定的に供
給するよう処理していくことになる。更に、このスイッ
チ回路１８を備えるときにあって、試験用制御ピン１４
と対応の配線接続部２０との間の接続状態を試験対象と
する場合には、半導体テスト装置３０は、試験用制御ピ
ン１４と接続する配線接続部２０に対して制御信号を供
給するとともに、スイッチ回路１８と接続する外部ピン
１２に対して配線接続部２０を介して遮断処理の動作状
態を検出可能とする検出信号を供給して、この供給に応
答するそれらの外部ピン１２の信号状態をチェックして
いく処理過程を実行することになる。そして、更に、こ
のスイッチ回路１８を備えるときにあって、試験用制御
ピン１４と対応の配線接続部２０との間の接続状態と、
試験用出力ピン１５と対応の配線接続部２０との間の接
続状態とを試験対象とする場合には、第２の論理回路１
７が試験用制御ピン１４から与えられる制御信号を入力
とする構成を採るとともに、半導体テスト装置３０は、
グループ化された内部線１３の各グループに属する内部
線１３の内の少なくとも１本の内部線１３に対して配線
接続部２０を介して非活性信号を供給しつつ、試験用制
御ピン１４と接続する配線接続部２０に対してスイッチ
回路１８の遮断処理と非遮断処理を実現する制御信号を
交互に供給して、この供給に応答して出力される試験用
出力ピン１５からの出力値をチェックしていく処理過程
を実行することになる。

【００２０】半導体テスト装置３０は、以上に説明した
処理過程を実行していくにあたって、各グループの内部
線１３の内の１本の内部線１３を独立する形式に扱って
対応の配線接続部２０を介して接続するとともに、それ
以外の内部線１３をグループ間で共用する形式に扱って
対応の配線接続部２０を介して接続する構成を採って、
この独立する形式で接続する配線接続部２０を介して、
試験対象グループとして選択されなかったグループの内
部線１３に供給要求される非活性信号の供給を実行して
いくように処理していくことが好ましい。

【００２１】

【作用】本発明では、半導体テスト装置３０は、試験対
象となる半導体回路素子１０がスイッチ回路１８を備え
るときには、先ず最初に、第１の処理過程Ｐ１に先立っ
て、試験用制御ピン１４と接続する配線接続部２０に対
して、スイッチ回路１８の遮断処理を実現する制御信号
を固定的に供給する。この制御信号の入力を受けて、ス
イッチ回路１８は、システム回路１１と対応の第１の論
理回路１６との間の接続を遮断することで、以下に実行
する試験処理に対してシステム回路１１が悪影響を及ぼ
さないよう処理することになる。

【００２２】一方、スイッチ回路１８を備えるととも
に、試験用制御ピン１４と対応の配線接続部２０との間
の接続状態を試験対象とする場合には、例えば、このス
イッチ回路１８の固定的な遮断処理の実行に続けて、半
導体テスト装置３０は、スイッチ回路１８と接続する外
部ピン１２に対して配線接続部２０を介して遮断処理の
動作状態を検出可能とする検出信号を供給して、この供
給に応答するそれらの外部ピン１２の信号状態に従って
全部のスイッチ回路１８が遮断動作状態にあるか否かを
チェックすることで、試験用制御ピン１４と対応の配線
接続部２０との間の接続状態が正常であるか否かを検査
していくことになる。

【００２３】一方、スイッチ回路１８を備えるととも
に、試験用制御ピン１４と対応の配線接続部２０との間
の接続状態と、試験用出力ピン１５と対応の配線接続部
２０との間の接続状態とを試験対象とする場合には、例
えば、このスイッチ回路１８の固定的な遮断処理の実行
に先立って、グループ化された内部線１３の各グループ
に属する内部線１３の内の少なくとも１本の内部線１３
に対して配線接続部２０を介して非活性信号を供給しつ
つ、試験用制御ピン１４と接続する配線接続部２０に対
して、スイッチ回路１８の遮断処理と非遮断処理を実現
する制御信号を交互に供給していく。

【００２４】この非活性信号の供給を受けて、半導体回
路素子１０のすべての第１の論理回路１６は、非活性出
力信号を出力するよう動作し、この第１の論理回路１６
の出力を受けて、第２の論理回路１７は、遮断処理を実
現する制御信号の入力時には、すべての第１の論理回路
１６が非活性出力信号を出力するときに出力する出力値
（以下、「非活性値」と称する）と、少なくとも１つの
第１の論理回路１６が活性出力信号を出力するときに出
力する出力値（以下、「活性値」と称する）とが異なる
値となる動作状態にあることに対応して、試験用出力ピ
ン１５を介して非活性値を外部に出力していくよう動作
し、非遮断処理を実現する制御信号の入力時には、この
動作状態にないことに対応して、試験用出力ピン１５を
介して活性値を外部に出力していくよう動作する。

【００２５】この半導体回路素子１０の応答動作を受け
て、半導体テスト装置３０は、試験用出力ピン１５から
活性値と非活性値が交互に出力されてくるか否かをチェ
ックすることで、試験用制御ピン１４と対応の配線接続
部２０との間の接続状態と、試験用出力ピン１５と対応
の配線接続部２０との間の接続状態とが正常であるか否
かを検査していくことになる。

【００２６】次に、半導体テスト装置３０は、第１の処
理過程Ｐ１を実行して、グループ化された半導体回路素
子１０の持つ内部線１３のグループの中から１つのグル
ープを試験対象グループとして選択する。続いて、第２
の処理過程Ｐ２を実行して、第１の処理過程Ｐ１で選択
しなかった各グループの内部線１３の内の少なくとも１
本の内部線１３に対して、配線接続部２０を介して非活
性信号を固定的に供給する。この供給処理により、試験
対象グループとして選択されなかったグループに対応付
けられる第１の論理回路１６は非活性出力信号を出力し
ていくので、第２の論理回路１７は、試験対象グループ
に対応付けられる第１の論理回路１６が非活性出力信号
を出力するときには非活性値を出力し、活性出力信号を
出力するときには活性値を出力する動作状態に入ること
になる。

【００２７】続いて、半導体テスト装置３０は、第３の
処理過程Ｐ３を実行して、第１の処理過程Ｐ１で選択し
た試験対象グループの各内部線１３に対して配線接続部
２０を介して活性信号を供給する。この活性信号の供給
を受けて、試験対象グループに対応付けられる第１の論
理回路１６は活性出力信号を出力するよう動作し、この
第１の論理回路１６の出力を受けて、第２の論理回路１
７は、上記の動作状態にあることに従って試験用出力ピ
ン１５を介して活性値を外部に出力していくよう動作す
るので、半導体テスト装置３０は、半導体回路素子１０
の試験用出力ピン１５から活性値が出力されてくるか否
かをチェックする。

【００２８】続いて、半導体テスト装置３０は、第４の
処理過程Ｐ４を実行して、第１の処理過程Ｐ１で選択し
た試験対象グループの内部線１３の内の１本を順次試験
対象線として選択して、この選択した内部線１３に対し
て配線接続部２０を介して非活性信号を供給するととも
に、残りの内部線１３に対して配線接続部２０を介して
活性信号を供給していく。この活性／非活性信号の供給
を受けて、試験対象グループに対応付けられる第１の論
理回路１６は、第３の処理過程Ｐ３では活性出力信号を
出力したのに対して、今度は非活性出力信号を出力する
よう動作し、この第１の論理回路１６の出力を受けて、
第２の論理回路１７は、上記の動作状態にあることに従
って試験用出力ピン１５を介して非活性値を外部に出力
していくよう動作するので、半導体テスト装置３０は、
半導体回路素子１０の試験用出力ピン１５から非活性値
が出力されてくるか否かをチェックする。

【００２９】このようにして、半導体テスト装置３０
は、第３の処理過程Ｐ３で半導体回路素子１０の試験用
出力ピン１５から活性値が出力され、第４の処理過程Ｐ
４で試験用出力ピン１５から非活性値が出力される場合
には、試験対象線と接続される外部ピン１２と対応の配
線接続部２０との間の接続状態が正常であることを判断
し、第４の処理過程Ｐ４で試験用出力ピン１５から第３
の処理過程Ｐ３のままの活性値が出力される場合には、
試験対象線と接続される外部ピン１２と対応の配線接続
部２０との間の接続状態が異常であることを判断してい
くことで、半導体回路素子１０の外部ピン１２とプリン
ト基板の配線接続部２０との間の接続状態を試験してい
く。

【００３０】このように、本発明では、半導体回路素子
１０の外部ピン１２、試験用制御ピン１４及び試験用出
力ピン１５と、プリント基板との間の接続状態を直接個
別的に試験することから、半導体回路素子１０の外部ピ
ン１２等とプリント基板との間の接続状態を正確に試験
できるようになる。そして、この試験を実行していくに
あたって、試験処理の実行者は、半導体回路素子１０の
システム回路１１の信号処理機能に関係のない極めて簡
単な規則的な活性／非活性信号のテストパターンを生成
して、半導体テスト装置３０を介して半導体回路素子１
０に供給していくことで試験処理を実行でき、従来のよ
うな複雑なテストパターンを生成する必要がないことか
ら、半導体回路素子１０の外部ピン１２等とプリント基
板との間の接続状態を極めて短期間で実行できるように
なる。しかも、実施例で詳述するように、第１及び第２
の論理回路１６，１７は簡単な論理回路構成で実現でき
るので、本発明を具備することによる半導体回路素子１
０のゲート数の増加は極めて小さなものに押さえること
ができるのである。

【００３１】この試験処理にあって、半導体テスト装置
３０は、試験対象グループとして選択されなかったグル
ープの内部線１３に供給要求される非活性信号の供給を
実行していくための専用テスタピン接続を各グループ毎
に用意すれば、各グループの残りの内部線１３について
はグループ間でテスタピンを共用しても、図２の第２な
いし第４の処理過程Ｐ２〜Ｐ４で必要とされる活性／非
活性信号の供給を実現できるとともに、上述した試験用
制御ピン１４及び試験用出力ピン１５と配線接続部２０
との間の接続状態の試験に必要とされる非活性信号の供
給を実現できることから、各グループの内部線１３の内
の１本の内部線１３を独立する形式に扱って対応の配線
接続部２０を介して接続するとともに、それ以外の内部
線１３をグループ間で共用する形式に扱って対応の配線
接続部２０を介して接続する構成を採って、この独立す
る形式で接続する配線接続部２０を介して、試験対象グ
ループとして選択されなかったグループの内部線１３に
供給要求される非活性信号の供給を実行していくように
処理していく構成を採ることが可能である。

【００３２】この構成に従うことで、半導体回路素子１
０の外部ピン１２のピン数が半導体テスト装置３０のテ
スタピン数より多くなっても、本発明の半導体回路素子
１０の試験処理を実行できるようになる。これから、市
場に提供されている半導体テスト装置３０のテスタピン
数のことを考慮することなく半導体回路素子１０のシス
テム回路１１の論理設計を行うことができるようにな
る。

【００３３】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図１で説明したように、本発明は、半導体回路素子
１０の外部ピン１２と、ＳＭＴタイプのプリント基板の
配線接続部２０（図１３で説明したフットプリント６に
相当する）との間の接続状態の試験を実行するために、
半導体回路素子１０にこの接続状態の試験を可能とする
ための論理回路を内蔵する構成を採るものである。この
基本構成は、本出願人が平成３年４月30日に出願した特
願平３-126787 号（発明の名称：接続良否判定試験用回
路内蔵集積回路）で先に開示したものであるが、本発明
はこれを更に実用的なものとするためのものである。

【００３４】図３に、この本発明に係る半導体回路素子
１０の一実施例を図示する。図中、図１で説明したもの
と同じものについては同一の記号で示してある。１２ａ
は半導体回路素子１０の持つ入力ピン、１２ｂは半導体
回路素子１０の持つ出力ピン、１３ａは入力ピン１２ａ
とシステム回路１１との間を接続する入力線、１３ｂは
出力ピン１２ｂとシステム回路１１との間を接続する出
力線である。これらの入出力ピン１２ａ，ｂは、プリン
ト基板上に設けられる配線接続部２０に接続されること
になる。

【００３５】この実施例の半導体回路素子１０は、入出
力ピン１２ａ，ｂとプリント基板の配線接続部２０との
間の接続状態を試験するために、入力側に設けられる複
数の入力側ＡＮＤゲート１６ａと、出力側に設けられる
複数の出力側ＡＮＤゲート１６ｂと、入力側に設けられ
る入力側ＯＲゲート１７ａと、出力側に設けられる出力
側ＯＲゲート１７ｂと、ＯＲゲート１７ｃと、双方向Ｄ
Ｖゲート１８ａと、インバータ回路１９とを内蔵する。

【００３６】この入力側ＡＮＤゲート１６ａは、入力線
１３ａを複数のグループにグループ分けすることで生成
されるグループ対応に備えられて、そのグループに属す
る複数の入力線１３ａを入力として、その入力値のすべ
てがハイレベルを表示するときにハイレベルを出力し、
その入力値の内の少なくとも１つがローレベルを表示す
るときにローレベルを出力するよう動作する。一方、出
力側ＡＮＤゲート１６ｂは、出力線１３ｂを複数のグル
ープにグループ分けすることで生成されるグループ対応
に備えられて、そのグループに属する複数の出力線１３
ｂを入力として、その入力値のすべてがハイレベルを表
示するときにハイレベルを出力し、その入力値の内の少
なくとも１つがローレベルを表示するときにローレベル
を出力するよう動作する。ここで、各入力側ＡＮＤゲー
ト１６ａに入力する入力線１３ａの本数が同一本数とな
るようにグループ分けし、各出力側ＡＮＤゲート１６ｂ
に入力する出力線１３ｂの本数が同一本数となるように
グループ分けすることが好ましい。

【００３７】入力側ＯＲゲート１７ａは、入力側ＡＮＤ
ゲート１６ａの出力値を入力として、その入力値がすべ
てローレベルを表示するときにローレベルを出力し、そ
の入力値の少なくとも１つがハイレベルを表示するとき
にハイレベルを出力するよう動作する。一方、出力側Ｏ
Ｒゲート１７ｂは、出力側ＡＮＤゲート１６ｂの出力値
を入力として、その入力値がすべてローレベルを表示す
るときにローレベルを出力し、その入力値の少なくとも
１つがハイレベルを表示するときにハイレベルを出力す
るよう動作する。

【００３８】ＯＲゲート１７ｃは、入力側ＯＲゲート１
７ａの出力値と、出力側ＯＲゲート１７ｂの出力値と、
試験用制御ピン１４を介して与えられる制御信号とを入
力として、それらの入力値がすべてローレベルを表示す
るときにローレベルを出力し、その入力値の少なくとも
１つがハイレベルを表示するときにハイレベルを出力す
るよう動作して、その出力値を試験用出力ピン１５を介
して外部に出力するよう動作する。

【００３９】双方向ＤＶゲート１８ａは、出力線１３ｂ
上に備えられて、制御信号としてハイレベルが与えられ
ると、全出力ピン１２ｂがハイインピーダンス状態とな
るように設定することで、システム回路１１と出力側Ａ
ＮＤゲート１６ｂとの間の接続を遮断するよう動作す
る。この遮断処理により、インサーキットテストのバッ
クドライブ時のストレスが回避されるようになる。そし
て、インバータ回路１９は、試験用制御ピン１４にロー
レベルが入力されるときに双方向ＤＶゲート１８ａが遮
断処理を実行するように、試験用制御ピン１４に入力さ
れる制御信号を反転させて双方向ＤＶゲート１８ａに与
えるよう動作する。

【００４０】なお、この実施例の半導体回路素子１０を
実装するにあたって、図中のに示すような入力ピン１
２ａや出力ピン１２ｂの空き端子にも、隣接ピン間のシ
ョート検出を実現するためにテストパッド（図１４で説
明した半導体テスト装置３０のプローブピンの当接する
プローブポイント７）を設けておくことが好ましい。ま
た、図中のに示すように、入力ピン１２ａをアースす
る場合には抵抗を介在する必要がある。また、双方向Ｄ
Ｖゲート１８ａによる遮断処理が実行されることから、
図中のに示すような出力ピン１２ｂから入力ピン１２
ａへの自己ループを形成することも可能である。

【００４１】このように構成される半導体回路素子１０
の入出力ピン１２ａ，ｂと、プリント基板の配線接続部
２０との間の接続状態試験は、図２に示した半導体テス
ト装置３０が実行することになる。この半導体テスト装
置３０は、特別なものを用意する必要はなく、現在市販
されているインサーキットテスタをそのまま用いること
ができるものである。

【００４２】図４に、この半導体回路素子１０と半導体
テスト装置３０との接続の一実施例を図示する。この接
続は、具体的には、半導体回路素子１０の入出力ピン１
２ａ，ｂと接続する配線接続部２０に接続されることに
なる図１４に示すようなプローブポイント７をプリント
基板上に設けて、半導体テスト装置３０のテスタピンを
治具を介してこのプローブポイント７に当接していくこ
とで実現されることになる。ここで、この図の実施例で
は、各入力側ＡＮＤゲート１６ａに入力する入力線１３
ａの本数が同一本数となるようにグループ分けし、各出
力側ＡＮＤゲート１６ｂに入力する出力線１３ｂの本数
が同一本数となるようにグループ分けすることを想定し
ている。なお、半導体テスト装置３０中に記述される
「□と△」は、各テスタピンに対応付けられるドライバ
とコンパレータを表している。

【００４３】この図４の接続方法では、半導体テスト装
置３０は、各入力側ＡＮＤゲート１６ａへの入力の内の
１本の入力を独立する形式に扱って接続するとともに、
それ以外の入力を入力側ＡＮＤゲート１６ａ間で共用す
る形式に扱って接続する構成を採り、そして、各出力側
ＡＮＤゲート１６ｂへの入力の内の１本の入力を独立す
る形式に扱って接続するとともに、それ以外の入力を出
力側ＡＮＤゲート１６ｂ間で共用する形式に扱って接続
する構成を採っている。なお、試験用制御ピン１４と試
験用出力ピン１５については、他と関係なく独立に接続
する構成を採ることになる。以下、説明の便宜上、独立
する形式で接続する半導体テスト装置３０のテスタピン
を専用ピン、共用する形式で接続する半導体テスト装置
３０のテスタピンを共用ピンと称することがある。

【００４４】このような共用する形式でもって接続する
ことができるのは、以下に説明するように、本発明の半
導体回路素子１０の内蔵する上述の試験用論理回路の構
成と、その試験用論理回路を用いて実行する試験処理方
法とに従うからであって、この共用接続により、半導体
回路素子１０の持つ入出力ピン１２ａ，ｂの総数が半導
体テスト装置３０の持つテスタピン数より多くなって
も、半導体回路素子１０の入出力ピン１２ａ，ｂとプリ
ント基板の配線接続部２０との間の接続状態試験を実行
することが可能になるのである。例えば、１つのグルー
プの持つ線数を１０本とし、全グループ数を４０個とす
るならば、この接続方法により、半導体テスト装置３０
に要求されるテスタピン数は、 ４０＋（１０−１）＋２＝５１ から導出される５１本になる。ここで、上式中の２本
は、試験用制御ピン１４と試験用出力ピン１５について
必要となるテスタピン数である。これに対して、従来通
りの接続方法に従うならば、半導体テスト装置３０に要
求されるテスタピン数は、 ４０×１０＋２＝４０２ から導出される４０２本となる。

【００４５】このように、本発明に従うことで、入出力
ピン１２ａ，ｂの総数が４００本にもなるような大規模
な半導体回路素子１０であっても、極めて少ないテスタ
ピン数の半導体テスト装置３０で試験処理を実行できる
ことになるのである。

【００４６】次に、図５ないし図８に従って、半導体テ
スト装置３０が実行する半導体回路素子１０とプリント
基板との間の接続状態試験処理について詳細に説明す
る。半導体テスト装置３０は、第１段階の試験処理とし
て、試験用制御ピン１４とプリント基板の配線接続部２
０との間の接続状態試験を実行する。この試験は、図５
に示すように、配線接続部２０を介して試験用制御ピン
１４に対してローレベルを入力するとともに、配線接続
部２０を介して全出力ピン１２ｂに対してプルアップ／
ブルダウン抵抗を交互に接続して、この接続に応答し
て、全出力ピン１２ｂが、電源レベルに接続されるプル
アップ抵抗を接続するときにハイレベルを表示し、アー
スレベルに接続されるプルダウン抵抗を接続するときに
ローレベルを表示することを確認していくことで実行す
る。

【００４７】すなわち、試験用制御ピン１４からローレ
ベルを入力すると、インバータ回路１９がこれをハイレ
ベルに反転し、この反転値を受けて、双方向ＤＶゲート
１８ａが対応の出力ピン１２ｂをハイインピーダンス状
態に設定するので、全出力ピン１２ｂについてこのハイ
インピーダンス状態が実現されているか否かを確認して
いくことで、試験用制御ピン１４と対応の配線接続部２
０との間の接続状態を試験していくのである。

【００４８】この第１段階の試験処理に従って、全部の
出力ピン１２ｂがハイレベルとローレベルとを交互に表
示していくときには、試験用制御ピン１４とプリント基
板の配線接続部２０との間の接続状態が正常であると判
断する。一方、特定の出力ピン１２ｂだけがハイレベル
とローレベルとを交互に表示していかないときには、シ
ステム回路１１の固定障害を疑うことになり、多数の出
力ピン１２ｂがハイレベルとローレベルとを交互に表示
していかないときには、試験用制御ピン１４自身の半田
未着を疑うことになる。次に、半導体テスト装置３０
は、第２段階の試験処理として、試験用制御ピン１４及
び試験用出力ピン１５とプリント基板の配線接続部２０
との間の接続状態試験を実行する。この試験は、図６に
示すように、先ず最初に、入力線１３ａの各グループの
内の１本の入力線１３ａと接続する配線接続部２０に対
してローレベルを入力し、出力線１３ｂの各グループの
内の１本の出力線１３ｂと接続する配線接続部２０に対
してローレベルを入力するとともに、配線接続部２０を
介して試験用制御ピン１４に対してローレベルを入力し
て、この入力に応答して試験用出力ピン１５がローレベ
ルを出力することを確認していくことで実行し、続い
て、この入力状態にあって、今度は配線接続部２０を介
して試験用制御ピン１４に対してハイレベルを入力し
て、この入力に応答して試験用出力ピン１５がハイレベ
ルを出力することを確認していくことで実行する。

【００４９】すなわち、入力線１３ａの各グループの内
の１本の入力線１３ａに対してローレベルを入力する
と、すべての入力側ＡＮＤゲート１６ａがローレベルを
出力することで入力側ＯＲゲート１７ａがローレベルを
出力し、一方、出力線１３ｂの各グループの内の１本の
出力線１３ｂに対してローレベルを入力すると、すべて
の出力側ＡＮＤゲート１６ｂがローレベルを出力するこ
とで出力側ＯＲゲート１７ｂがローレベルを出力するの
で、試験用制御ピン１４にローレベルを入力すると第３
のＯＲゲート１７ｃを介して試験用出力ピン１５からロ
ーレベルが出力され、ハイレベルを入力するとハイレベ
ルが出力されることになる。これから、試験用制御ピン
１４に対しての入力に応答する試験用出力ピン１５の出
力値を確認していくことで、試験用制御ピン１４及び試
験用出力ピン１５と対応の配線接続部２０との間の接続
状態を試験していくのである。なお、この試験処理にあ
って、入出力線１３ａ，ｂの各グループに対してのロー
レベル入力は、図４で説明した共用ピンを介して行うと
効率的なものになる。

【００５０】この第２段階の試験処理に従って、試験用
制御ピン１４にローレベルを入力するときに試験用出力
ピン１５からローレベルが出力され、ハイレベルを入力
するときにハイレベルが出力されるときには、試験用制
御ピン１４及び試験用出力ピン１５と対応の配線接続部
２０との間の接続状態が正常であると判断し、そうでな
い場合には、試験用制御ピン１４の半田未着か、試験用
出力ピン１５の半田未着を疑うことになる。

【００５１】続いて、半導体テスト装置３０は、第３段
階の試験処理として、入力ピン１３ａとプリント基板の
配線接続部２０との間の接続状態試験を実行する。この
試験は、図７に示すように、先ず最初に、試験用制御ピ
ン１４に固定的にローレベルを入力するとともに、出力
線１３ｂの各グループの内の１本の出力線１３ｂと接続
する配線接続部２０に対して固定的にローレベルを入力
する。次に、入力線１３ａの第１グループを試験対象
グループとして選択して、試験対象グループとして選択
しなかった各グループに対して図４で説明した専用ピン
を介してローレベルを入力するとともに、試験対象グル
ープの全入力線１３ａに対して配線接続部２０を介して
ハイレベルを入力して、これらの入力に応答して試験用
出力ピン１５がハイレベルを出力していくことを確認す
る。続いて、試験対象グループの入力線１３ａの内の
１本の入力線１３ａを試験対象線として選択して、この
試験対象線の入力線１３ａにだけローレベルを入力する
とともに、その他の入力線１３ａにハイレベルを入力し
て、これらの入力に応答して試験用出力ピン１５がロー
レベルを出力していくことを確認する。そして、試験対
象グループのすべての入力線１３ａを試験対象線として
選択しての処理を実行していくとともに、入力線１３
ａのすべてのグループを順番に試験対象グループとして
選択しての処理を実行していくことで実行する。

【００５２】すなわち、試験用制御ピン１４にローレベ
ルを入力すると、第３のＯＲゲート１７ｃにローレベル
が入力され、一方、出力線１３ｂの各グループの内の１
本の出力線１３ｂに対してローレベルを入力すると、す
べての出力側ＡＮＤゲート１６ｂがローレベルを出力す
ることで出力側ＯＲゲート１７ｂがローレベルを出力し
て第３のＯＲゲート１７ｃにローレベルが入力され、こ
れにより出力ピン１２ｂからの影響が取り除かれる。そ
して、試験対象グループとして選択しなかった各グルー
プに対して専用ピンを介してローレベルを入力すると、
そのグループの入力側ＡＮＤゲート１６ａがローレベル
を出力することで、入力側ＯＲゲート１７ａ及び第３の
ＯＲゲート１７ｃの出力値は試験対象グループの入力側
ＡＮＤゲート１６ａの出力値により決定される状態にな
って、試験対象グループ以外のグループの入力ピン１２
ａからの影響が取り除かれる。この状態のときに、試験
対象グループの全入力線１３ａに対してハイレベルを入
力すると試験用出力ピン１５からハイレベルが出力さ
れ、この内の試験対象線の入力線１３ａをローレベル入
力に転ずると試験用出力ピン１５からローレベルが出力
されることになる。これから、試験対象グループの入力
線１３ａに対しての入力に応答する試験用出力ピン１５
の出力値を確認していくことで、入力ピン１３ａと対応
の配線接続部２０との間の接続状態を試験していくので
ある。

【００５３】この試験処理にあって、半導体テスト装置
３０は、試験対象グループとして選択しなかった各グル
ープに要求されるローレベル入力については専用ピンを
介して実行していくものであることから、試験対象グル
ープへのローレベル／ハイレベル入力については、共用
ピンと割り付けられた専用ピンを用いて、選択しなかっ
たグループについての入力を全く考慮することなく実行
できるのである。

【００５４】この第３段階の試験処理に従って、試験対
象グループの全入力線１３ａに対してハイレベルを入力
すると試験用出力ピン１５からハイレベルが出力され、
この内の試験対象線の入力線１３ａをローレベル入力に
転ずると試験用出力ピン１５からローレベルが出力され
るときには、試験対象線として選択した入力線１３ａに
接続する入力ピン１２ａと対応の配線接続部２０との間
の接続状態が正常であると判断し、そうでない場合に
は、その入力ピン１２ａの半田未着を疑うことになる。

【００５５】続いて、半導体テスト装置３０は、第４段
階の試験処理として、出力ピン１３ｂとプリント基板の
配線接続部２０との間の接続状態試験を実行する。この
試験は、図８に示すように、先ず最初に、試験用制御ピ
ン１４に固定的にローレベルを入力するとともに、入力
線１３ａの各グループの内の１本の入力線１３ａと接続
する配線接続部２０に対して固定的にローレベルを入力
する。次に、出力線１３ｂの第１グループを試験対象
グループとして選択して、試験対象グループとして選択
しなかった各グループに対して図４で説明した専用ピン
を介してローレベルを入力するとともに、試験対象グル
ープの全出力線１３ｂに対して配線接続部２０を介して
ハイレベルを入力して、これらの入力に応答して試験用
出力ピン１５がハイレベルを出力していくことを確認す
る。続いて、試験対象グループの出力線１３ｂの内の
１本の出力線１３ｂを試験対象線として選択して、この
試験対象線の出力線１３ｂにだけローレベルを入力する
とともに、その他の出力線１３ｂにハイレベルを入力し
て、これらの入力に応答して試験用出力ピン１５がロー
レベルを出力していくことを確認する。そして、試験対
象グループのすべての出力線１３ｂを試験対象線として
選択しての処理を実行していくとともに、出力線１３
ｂのすべてのグループを順番に試験対象グループとして
選択しての処理を実行していくことで実行する。

【００５６】すなわち、試験用制御ピン１４にローレベ
ルを入力すると、第３のＯＲゲート１７ｃにローレベル
が入力され、一方、入力線１３ａの各グループの内の１
本の入力線１３ａに対してローレベルを入力すると、す
べての入力側ＡＮＤゲート１６ａがローレベルを出力す
ることで入力側ＯＲゲート１７ａがローレベルを出力し
て第３のＯＲゲート１７ｃにローレベルが入力され、こ
れにより入力ピン１２ａからの影響が取り除かれる。そ
して、試験対象グループとして選択しなかった各グルー
プに対して専用ピンを介してローレベルを入力すると、
そのグループの出力側ＡＮＤゲート１６ｂがローレベル
を出力することで、出力側ＯＲゲート１７ｂ及び第３の
ＯＲゲート１７ｃの出力値は試験対象グループの出力側
ＡＮＤゲート１６ｂの出力値により決定される状態にな
って、試験対象グループ以外のグループの出力ピン１２
ｂからの影響が取り除かれる。この状態のときに、試験
対象グループの全出力線１３ｂに対してハイレベルを入
力すると試験用出力ピン１５からハイレベルが出力さ
れ、この内の試験対象線の出力線１３ｂをローレベル入
力に転ずると試験用出力ピン１５からローレベルが出力
されることになる。これから、試験対象グループの出力
線１３ｂに対しての入力に応答する試験用出力ピン１５
の出力値を確認していくことで、出力ピン１３ｂと対応
の配線接続部２０との間の接続状態を試験していくので
ある。

【００５７】この試験処理にあって、半導体テスト装置
３０は、第３段階の試験処理と同様に、試験対象グルー
プとして選択しなかった各グループに要求されるローレ
ベル入力については専用ピンを介して実行していくもの
であることから、試験対象グループへのローレベル／ハ
イレベル入力については、共用ピンと割り付けられた専
用ピンを用いて、選択しなかったグループについての入
力を全く考慮することなく実行できるのである。

【００５８】この第４段階の試験処理に従って、試験対
象グループの全出力線１３ｂに対してハイレベルを入力
すると試験用出力ピン１５からハイレベルが出力され、
この内の試験対象線の出力線１３ｂをローレベル入力に
転ずると試験用出力ピン１５からローレベルが出力され
るときには、試験対象線として選択した出力線１３ｂに
接続する出力ピン１２ｂと対応の配線接続部２０との間
の接続状態が正常であると判断し、そうでない場合に
は、その出力ピン１２ｂの半田未着を疑うことになる。

【００５９】このようにして、半導体テスト装置３０
は、以上に説明した第１段階から第４段階の試験処理を
実行していくことで、半導体回路素子１０の入力ピン１
２ａ、出力ピン１２ｂ、試験用制御ピン１４及び試験用
出力ピン１５の半田未着を試験していくことになる。

【００６０】上述の第３及び第４段階の試験処理を実行
していくときにあたって要求される半導体テスト装置３
０のテスタピンの割り付けをマニュアル作業で行うこと
は大変な負荷を強いられることになる。これから、市場
に提供されている割り付けソフトウェアを利用していく
必要がある。この割り付けソフトウェアを利用する場合
には、図９に示すように、本発明の半導体素子１０を、
グループ化した各々を１つの入力とする単独の半導体回
路素子の集合と見なして、その回路情報を割り付けソフ
トウェアに与えていくことで実現できることになる。

【００６１】図示実施例について説明したが、本発明は
これに限定されるものではない。例えば、実施例では、
図１で説明した第１の論理回路１６としてＡＮＤゲー
ト、第２の論理回路１７としてＯＲゲートを用いる構成
でもって開示したが、この論理回路構成に限られるもの
でないのであって、例えば、第１の論理回路１６として
ＯＲゲート、第２の論理回路１７としてＮＡＮＤゲート
を用いるというように、他の論理回路構成に従うもので
あってもよいのである。

【００６２】

【発明の効果】以上説明したように、本発明によれば、
半導体回路素子の持つピンとプリント基板との間の接続
状態を直接個別的に試験することから、この接続状態を
正確に試験できるようになる。そして、この試験を実行
していくにあたって、試験処理の実行者は、試験対象と
なる半導体回路素子の持つ信号処理機能に関係のない極
めて簡単な規則的なテストパターンを生成して半導体回
路素子に供給していくことで試験処理を実行でき、従来
のような複雑なテストパターンを生成する必要がないこ
とから、この接続状態の試験を極めて短期間で実行でき
るようになる。しかも、このために具備する半導体回路
素子の試験用の論理回路は簡単な論理構成で済むことか
ら、本発明を具備することによる半導体回路素子のゲー
ト数の増加は極めて小さなものに押さえることができる
のである。

【００６３】そして、本発明によれば、半導体回路素子
の持つピンの個数が半導体テスト装置のテスタピン数よ
り多くなっても、半導体回路素子の試験処理を実行でき
るようになる。これから、市場に提供されている半導体
テスト装置のテスタピン数のことを考慮することなく半
導体回路素子の論理設計を実行できるようになるのであ
る。

【図面の簡単な説明】

【図１】本発明に係る半導体回路素子の原理構成図であ
る。

【図２】本発明に係る半導体回路素子の試験処理方法の
原理構成図である。

【図３】本発明に係る半導体回路素子の一実施例であ
る。

【図４】半導体回路素子と半導体テスト装置の接続の一
実施例である。

【図５】本発明の処理の説明図である。

【図６】本発明の処理の説明図である。

【図７】本発明の処理の説明図である。

【図８】本発明の処理の説明図である。

【図９】割り付けソフトウェアを利用する場合の半導体
回路素子の展開方法の説明図である。

【図１０】ＳＭＴ方式によるＬＳＩの実装方式の説明図
である。

【図１１】ＳＭＤリードの半田未着の説明図である。

【図１２】ＳＭＤ部品の説明図である。

【図１３】ＳＭＤ部品の説明図である。

【図１４】ＳＭＤ部品の半田未着の試験処理の説明図で
ある。

【符号の説明】

１０ 半導体回路素子 １１ システム回路 １２ 外部ピン １３ 内部線 １４ 試験用制御ピン １５ 試験用出力ピン １６ 第１の論理回路 １７ 第２の論理回路 １８ スイッチ回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 プリント基板上に設けられる配線接続部
   に接続される複数の外部ピンと、該外部ピンに接続され
   る内部線に接続されて規定の信号処理を実行するシステ
   ム回路(11)とを備える半導体回路素子において、 上記内部線を複数のグループにグループ分けすることで
   生成されるグループ対応に備えられて、該グループに属
   する複数の内部線を入力として、該入力値のすべてが活
   性信号を表示するときに活性出力信号を出力し、該入力
   値の内の少なくとも１つが非活性信号を表示するときに
   非活性出力信号を出力する複数の第１の論理回路(16)
   と、 １段又は複数段の回路構成により構成されて、上記第１
   の論理回路(16)の出力値を入力として、該入力値のすべ
   てが上記非活性出力信号をとるときに出力する出力値
   と、該入力値の少なくとも１つが上記活性出力信号をと
   るときに出力する出力値とが異なる値となる出力値を出
   力する第２の論理回路(17)とを内蔵することを、 特徴とする半導体回路素子。
2. 【請求項２】 請求項１記載の半導体回路素子におい
   て、 内部線上に備えられて、プリント基板上に設けられる配
   線接続部に接続される制御ピンを介して与えられる制御
   信号に従って、システム回路(11)と規定の第１の論理回
   路(16)との間の接続を遮断するよう動作する複数のスイ
   ッチ回路(18)を内蔵することを、 特徴とする半導体回路素子。
3. 【請求項３】 請求項２記載の半導体回路素子におい
   て、 第２の論理回路(17)は、制御ピンから与えられる制御信
   号を入力とする構成を採って、該入力値が遮断処理モー
   ドを表示するときに、請求項１記載の出力機能を発揮す
   るよう処理することを、 特徴とする半導体回路素子。
4. 【請求項４】 請求項１記載の半導体回路素子の持つ外
   部ピンと、プリント基板上に設けられる配線接続部との
   間の接続状態を試験するための半導体回路素子の試験処
   理方法であって、 グループ化された内部線のグループの中から１つのグル
   ープを試験対象グループとして選択する第１の処理過程
   と、 第１の処理過程で選択されなかった各グループの内部線
   の内の少なくとも１本の内部線に対して、配線接続部を
   介して非活性信号を固定的に供給する第２の処理過程
   と、 第１の処理過程で選択されたグループの各内部線に対し
   て配線接続部を介して活性信号を供給するとともに、こ
   の供給に応答して出力される半導体回路素子からの出力
   値をチェックする第３の処理過程と、 第１の処理過程で選択されたグループの内部線の内の１
   本を順次試験対象線として選択して、この選択した内部
   線に対して配線接続部を介して非活性信号を供給すると
   ともに、残りの内部線に対して配線接続部を介して活性
   信号を供給して、この供給に応答して出力される半導体
   回路素子からの出力値をチェックする第４の処理過程と
   を備えることを、 特徴とする半導体回路素子の試験処理方法。
5. 【請求項５】 請求項２記載の半導体回路素子の持つ外
   部ピンと、プリント基板上に設けられる配線接続部との
   間の接続状態を試験するための半導体回路素子の試験処
   理方法であって、 制御ピンと接続する配線接続部に対して、スイッチ回路
   (18)の遮断処理を実現する制御信号を固定的に供給する
   第１の処理過程と、 グループ化された内部線のグループの中から１つのグル
   ープを試験対象グループとして選択する第２の処理過程
   と、 第２の処理過程で選択されなかった各グループの内部線
   の内の少なくとも１本の内部線に対して、配線接続部を
   介して非活性信号を固定的に供給する第３の処理過程
   と、 第２の処理過程で選択されたグループの各内部線に対し
   て配線接続部を介して活性信号を供給するとともに、こ
   の供給に応答して出力される半導体回路素子からの出力
   値をチェックする第４の処理過程と、 第２の処理過程で選択されたグループの内部線の内の１
   本を順次試験対象線として選択して、この選択した内部
   線に対して配線接続部を介して非活性信号を供給すると
   ともに、残りの内部線に対して配線接続部を介して活性
   信号を供給して、この供給に応答して出力される半導体
   回路素子からの出力値をチェックする第５の処理過程と
   を備えることを、 特徴とする半導体回路素子の試験処理方法。
6. 【請求項６】 請求項２記載の半導体回路素子の持つ外
   部ピン及び制御ピンと、プリント基板上に設けられる配
   線接続部との間の接続状態を試験するための半導体回路
   素子の試験処理方法であって、 請求項５記載の半導体回路素子の試験処理方法で実行す
   る処理過程に加えて、制御ピンと接続する配線接続部に
   対して制御信号を供給するとともに、スイッチ回路(18)
   と接続する外部ピンに対して配線接続部を介して遮断処
   理の動作状態を検出可能とする検出信号を供給して、こ
   の供給に応答する該外部ピンの信号状態をチェックする
   ことで制御ピンと対応の配線接続部との間の接続状態を
   試験していく処理過程を実行するよう処理することを、 特徴とする半導体回路素子の試験処理方法。
7. 【請求項７】 請求項３記載の半導体回路素子の持つ外
   部ピン及び制御ピンと、プリント基板上に設けられる配
   線接続部との間の接続状態を試験するための半導体回路
   素子の試験処理方法であって、 請求項５記載の半導体回路素子の試験処理方法で実行す
   る処理過程に加えて、グループ化された内部線の各グル
   ープに属する内部線の内の少なくとも１本の内部線に対
   して配線接続部を介して非活性信号を供給しつつ、制御
   ピンと接続する配線接続部に対してスイッチ回路(18)の
   遮断処理と非遮断処理を実現する制御信号を交互に供給
   して、この供給に応答して出力される半導体回路素子か
   らの出力値をチェックすることで制御ピンと対応の配線
   接続部との間の接続状態を試験していく処理過程を実行
   するよう処理することを、 特徴とする半導体回路素子の試験処理方法。
8. 【請求項８】 請求項４、５、６又は７記載の半導体回
   路素子の試験処理方法において、 配線接続部を介して半導体回路素子に活性／非活性信号
   を供給する半導体テスト装置と、該半導体回路素子の外
   部ピンとの接続形態が、各グループの内部線の内の１本
   の内部線が独立する形式に扱われて半導体テスト装置と
   接続されるとともに、それ以外の内部線がグループ間で
   共用する形式に扱われて半導体テスト装置と接続される
   構成が採られ、かつ、該半導体テスト装置が、この独立
   する形式で接続される配線接続部を介して、試験対象グ
   ループとして選択されなかったグループの内部線に供給
   要求される非活性信号の供給を実行していくよう処理す
   ることを、 特徴とする半導体回路素子の試験処理方法。