JP2558818B2 - 半田付不良検査用テスト回路を有する多ピンｌｓｉ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、多ピンLSIの半田付不良検査を行うための
テスト回路に関するものである。

従来の技術 近年、LSI技術が進歩しLSIパッケージの小型化・多ピ
ン化が進んでいる。以下図面を参照しながら従来の多ピ
ンLSIの一例について説明する。

第３図は、従来の多ピンLSIの回路を示すものであ
る。第３図において、１は多ピンLSIである。２は第１
の入力端子で、第１の入力バッファ2aを経て種々のデジ
タル信号処理を行なう信号処理ブロック６に接続され
る。第２の入力端子３、第３の入力端子４、第４の入力
端子５も各々第２の入力バッファ3a、第３の入力バッフ
ァ4a、第４の入力バッファ5aを経て信号処理ブロック６
の各入力端子に接続される。信号処理ブロック６の各出
力端子は、第１図の出力フリップフロップ7bから第１の
出力バッファ7aを経て第１の出力端子７へ、第２の出力
フリップフロップ8bから第２の出力バッファ8aを経て第
２の出力端子８へ、第３の出力フリップフロップ9bから
第３の出力バッファ9aを経て第３の出力端子９へ、第４
の出力フリップフロップ10bから第４の出力バッファ10a
を経て第４の出力端子10へと各々接続される。また、第
３の出力端子９と第４の出力端子10は、各々メモリ11の
入力端子9c、10cに接続され、入力端子9c、10cに対する
メモリ11の各出力端子9d、10dは、各々多ピンLSI11の第
３の入力端子４、第４の入力端子５に接続される。

以上のように構成された多ピンLSIについて、以下そ
の動作について説明する。

まず、第１の入力端子２、第２の入力端子３からの入
力信号は、各々第１の入力バッファ2a、第２の入力バッ
ファ3aを経て信号処理ブロック６に入力される。信号処
理ブロック６で、種々のデジタル信号処理を行なった
後、出力信号は、第１の出力フリップフロップ7bから第
１の出力バッファ7aを経て第１の出力端子７へ、第２の
出力フリップフロップ8bから第２の出力バッファ8aを経
て第２の出力端子８へ、第３の出力フリップフロップ9b
から第３の出力バッファ9aを経て第３の出力端子９へ、
第４の出力フリップフロップ10bから第４の出力バッフ
ァ10aを経て第４の出力端子10へと各々出力される。ま
た、第３の出力端子９及び第４の出力端子10からの各々
の出力信号は、メモリ11に入力され、ある遅延時間をも
って各々多ピンLSI11の第３の入力端子４、第４の入力
端子５に入力される。各入力信号は、第３の入力バッフ
ァ4a、第４の入力バッファ5aを各々経て、信号処理ブロ
ック６に入力し、種々の信号処理に用いられる。

発明が解決しようとする課題 しかし、上記のような構成では、多ピンLSI及びメモ
リをプリント基板に実装したときの半田付不良検査を目
視・信号の入出力応答などで行なわねばならない。近年
のLSI技術の進歩によりパッケージの小型化・多端子化
が進む中で、目視ではパッケージの大きさ・端子数の点
で限界があり、信号の入出力応答では、多ピンLSI及び
メモリの回路動作を理解したうえで、莫大な数のテスト
パターンを作成しなければならないという問題点を有し
ていた。

そこで、本発明は上記問題点に鑑み、多ピンLSI及び
メモリをプリント基板に実装したときの半田付不良検査
を、多ピンLSIの回路動作を知ることなしに、かつ従来
よりも少数のテストパターンで信号の入出力応答をみる
ことによって行なうことができ、さらにテスト結果に異
常があったとき、異常があったテストパターンの種類で
不良箇所をある程度予測できる半田付不良検査用テスト
回路を有する多ピLSIを提供するものである。

課題を解決するための手段 上記問題点を解決するために本発明の多ピンLSIに配
設された半田付不良検査用テスト回路は、１つ以上の入
力端子からそれぞれ入力バッファを介して入力される信
号を信号処理ブロックでディジタル信号処理し、前記入
力端子に対応する出力端子からそれぞれディジタル信号
処理された信号を出力する多ピンJSIにおいて、入力バ
ッファの出力側に接続されたAND回路またはOR回路の出
力信号と前記信号処理ブロックの出力信号とを入力とす
る２入力のセレクタと、前記２入力のセレクタの出力側
にそれぞれ接続された出力フリップフロップと、前記出
力フリップフロップの出力端子に接続される出力バッフ
ァと、前記出力バッファの出力側に接続される出力端子
と、前記２入力のセレクタを制御して前記AND回路また
はOR回路の出力信号と前記信号処理ブロックの出力信号
を選択的に切換えて前記２入力のセレクタの出力を選択
するためのセレクト信号が印加されるセレクト信号入力
端子を備えたものである。

上記の場合は、メモリに接続する入力端子、出力端子
が存在しない場合で、メモリに接続する入力端子、出力
端子が存在する場合は、１つ以上の入力端子からそれぞ
れ入力バッファを介して入力される信号を信号処理ブロ
ックでディジタル信号処理し、前記入力端子に対応する
各出力端子からそれぞれディジタル信号処理された信号
を出力する多ピンLSIにおいて、前記出力端子の少なく
とも１つに接続されたメモリにより適当な時間遅延され
た信号が前記出力端子に対応する入力端子に帰還する前
記多ピンLSIの入力端子のうちメモリにつながれていな
い入力端子に接続された入力バッファの出力端子に接続
される第１のADN回路またはOR回路と、前記多ピンLSIの
入力端子のうちメモリにつながれている入力端子に接続
された入力バッファの出力端子と前記多ピンLSIのテス
ト用出力端子の間に挿入配設された第２のAND回路また
はOR回路と、前記第１のAND回路またはOR回路の出力信
号と前記信号処理ブロックの出力信号とを入力とする２
入力のセレクタと、前記２入力のセレクタの出力側にそ
れぞれ接続された出力フリップフロップと、前記出力フ
リップフロップの出力端子に接続される出力バッファ
と、前記出力バッファの出力側に接続される出力端子
と、前記２入力のセレクタを制御して前記第１のAND回
路またはOR回路の出力信号と前記信号処理ブロックの出
力信号を選択的に切換えて前記２入力のセレクタの出力
を選択するためのセレクト信号が印加されるセレクト信
号入力端子を備えたものである。

作 用 この技術的手段における作用は次のようになる。

すなわち、多ピンLSIが通常動作を行なう場合は、セ
レクト入力端子によりすべての２入力のセレクタに信号
処理ブロックの出力を選択させればよい。また、半田付
不良検査用テストを行なう場合は、セレクト入力端子に
よりすべての２入力のセレクタにAND回路又はOR回路の
出力を選択させる。これにより、入力端子にテストパタ
ーンを入力すると、多ピンLSIの各出力端子から信号が
得られる。

ここで、メモリに接続する入力端子、出力端子が存在
しない場合は、各出力端子の信号をみることで全入出力
端子の半田付不良検査が行なえる。テストパターンは、
２入力のセレクタに入力するAND回路又はOR回路の出力
信号が、AND回路使用時は論理値“1"、OR回路使用時は
論理値“0"になるようなパターンと、あとは各入力端子
の論理値が、各々１端子ずつ上記のテストパターンと反
対になるようなパターンを作成してやればよい。

メモリに接続する入力端子、出力端子が存在する場合
は、テスト用出力端子と、メモリにつながらない各出力
端子の信号をみることで全入出力端子の半田付不良検査
が行なえる。テストパターンは、２入力のセレクタに入
力するAND回路又はOR回路の出力信号が、AND回路使用時
は論理値“1"、OR回路使用時は論理値“0"になるような
パターンと、あとはメモリに接続しない入力端子の論理
値が、各々１端子ずつ上記のテストパターンと反内にな
るようなパターンを作成してやればよい。

実施例 以下本発明の一実施例の多ピンLSIの半田付不良検査
用テスト回路について図面を参照しながら説明する。第
１図は本発明の一実施例における多ピンLSIの半田付不
良検査用テスト回路を内蔵した多ピンLSIの回路を示す
ものである。

第１図において、１は多ピンLSIである。入力端子
２、３、４、５は、各々抵抗2b、3b、4b、5bを介して電
源12に接続すると同時に、入力バッファ2a、3a、4a、5a
の各入力端に接続する。入力バッファ2aの出力は、信号
処理ブロック６に入力するとともに第２のAND回路又はO
R回路であるAND回路12に入力する。入力バッファ3aの出
力は、信号処理ブロック６に入力するとともにNOT回路1
3を介してAND回路12に入力する。入力バッファ4aの出力
は、信号処理ブロック６に入力するとともに第１のAND
回路又はOR回路であるAND回路12に入力する。入力バッ
ファ5aの出力は、信号処理ブロック６に入力するととも
に、NOT回路15を介してAND回路14に入力する。AND回路1
4の出力はテスト用出力端子16い接続する。セレクタ18
は、信号処理ブロック６のある出力18aとAND回路12の出
力を選択し、出力フリップフロップ7bから出力バッファ
7aを介して出力端子７に与える。セレクタ19は、信号処
理ブロック６のある出力19aとAND回路12の出力をNOT回
路17で反転したものを選択し、出力フリップフロップ8b
から出力バッファ8aを介して出力端子８に与える。セレ
クタ20は、信号処理ブロック６のある出力20aとAND回路
12の出力を選択し、出力フリップフロップ9bから出力バ
ッファ9aを介して出力端子９に与える。セレクタ21は、
信号処理ブロック６のある出力21aとAND回路12の出力を
NOT回路17で反転したものを選択し、出力フリップフロ
ップ10bから出力バッファ10aを介して出力端子10に与え
る。また、出力端子９、10は、各々メモリ11の入力端9
c、10cに接続し、各々その出力端9d、10dは入力端子
４、５に接続する。４つのセレクタ18、19、20、21のセ
レクト入力信号は一括してセレクト入力端子22から与え
る。

以上のように構成された多ピンLSIの半田付不良検査
用テスト回路を内蔵した多ピンLSIの回路について、以
下その動作を説明する。

まず、多ピンLSIが通常動作を行なう場合について説
明する。この場合は、セレクト入力端子22に論等値“0"
を入力することにより、４つのセレクタ18、19、20、21
から信号処理ブロック６の各出力端子18a、19a、20a、2
1aからの信号を出力させ、各出力フリップフロップ7b、
8b、9b、10b及び各出力バッファ7a、8a、9a、10aを経て
各出力端子７、８、９、10に至らせる。

次に、半田付不良検査用テストを行なう場合について
説明する。この場合は、セレクト入力22に論理値“1"を
入力したうえで次のテストを行なう。

テスト1:入力端子２、３に各々論理値“1"、“0"を入力
する。

テスト2:入力端子２、３に各々論理値“0"、“1"を入力
する。

テスト3:入力端子２、３に各々論理値“1"、“0"を入力
する。

テスト１では、入力端子２の入力論理値“1"と、入力
端子３の入力論理値“0"をNOT回路13で反転した論理値
“1"が、AND回路12に入力し、AND回路12の出力は論理値
“1"となる。また、セレクト入力端子22に論理値“1"を
入力しているため、セレクタ18、20からはAND回路12の
出力（論理値“1"）を出力し、セレクタ19、21からはAN
D回路12の出力をNOT回路17で反転したもの（論理値
“0"）を出力する。これにより、出力端子７、８、９、
10からは、各々論理値“1"、“0"、“1"、“0"を出力す
る。出力端子９、10の出力信号は、メモリ11である遅延
時間を与えられた後、各々入力端子４、５に入力する。
従って入力端子４、５には各々論理値“1"、“0"が入力
する。AND回路14には、入力端子４の入力信号（論理値
“1"）と、入力端子５の入力信号をNOT回路15で反転し
たもの（論理値“1"）が入力し、AND回路14の出力は論
理値“1"となり、テスト用出力端子16からは論理値“1"
を出力する。結局、第２図に示すように入力端子２、３
に各々論理値“1"、“0"を入力すると、出力端子７、８
からは各々論理値“1"、“0"が、テスト用出力端子16か
らは論理値“1"が得られる。

次にテスト２では、入力端子２の入力論理値“0"と、
入力端子３の入力論理値“0"をNOT回路13で反転した論
理値“1"が、AND回路12に入力し、AND回路12の出力は論
理値“0"となる。また、セレクト入力端子22に論理値
“1"を入力しているため、セレクタ18、20からはAND回
路12の出力（論理値“0"）を出力し、セレクタ19、21か
らはAND回路12の出力をNOT回路17で反転したもの（論理
値“1"）を出力する。これにより、出力端子７、８、
９、10からは、各々論理値“0"、“1"、“0"、“1"を出
力する。出力端子９、10の出力信号は、メモリ11である
遅延時間を与えらえた後、各々入力端子４、５に入力す
る。従って入力端子４、５には各々論理値“0"、１が入
力する。AND回路14には、入力端子４の入力信号（論理
値“0"）と、入力信号５の入力信号をNOT回路15で反転
したもの（論理値“1"）が入力し、AND回路14の出力は
論理値“0"となり、テスト用出力端子16からは論理値
“0"を出力する。結局、第２図に示すように入力端子
２、３に各々論理値“0"、“0"を入力すると、出力端子
７、８からは各々論理値“0"、“1"が、テスト用出力端
子16からは論理値“0"が得られる。

さらに、テスト３では、入力端子２の入力論理値“1"
と、入力端子３の入力論理値“1"をNOT回路13で反転し
た論理値“0"がAND回路12に入力し、AND回路12の出力は
論理値“0"となる。あとはテスト２の場合と同じ動作に
なり、結局、第２図に示すように入力端子２、３に各々
論理値“1"、“1"を入力すると、出力端子７、８からは
各々論理値“0"、“1"が、テスト用出力端子16からは論
理値“0"が得られる。

なお、各抵抗2b、3b、4b、5bは、各入力端子２、３、
４、５の入力論理値を、各入力バッファ2a、3a、4a、5a
に正しく伝え、かつ各入力端子２、３、４、５がハイ・
インピーダンスのときは、各入力バッファ2a、3a、4a、
5aに論理値“1"を与えるような値にしておく。少なくと
も電源、アース、クロック入力端子、空き端子以外のす
べての入力端子は抵抗によって電源12に接続しておく。

以上のテスト１、テスト２、テスト３を行なえば、全
入出力端子の信号が論理値“0"、“1"の両方になるの
で、出力端子７、８とテスト用出力端子16の信号をみる
ことですべての半田付不良を検出でき、さらにテスト結
果に異常があったとき、異常があったテストパターンの
種類で不良箇所をある程度予測できる。

例えば、入力端子２の信号が如らかの原因で論理値
“1"になりっ放しであれば、テスト２で出力端子７、８
とテスト用出力端子16の信号の論理値がすべて前述の反
対になる。入力端子２の信号が何らかの原因で論理値
“0"になりっ放しであれば、テスト１、テスト３で出力
端子７、８とテスト用出力端子16の信号の論理値がすべ
て前述の反対になる。入力端子３の信号が論理値“1"に
なりっ放しであればテスト１、入力端子３の信号が論理
値“0"になりっ放しであればテスト３で出力端子７、８
とテスト用出力端子16の信号の論理値がすべて前述の反
対になる。また、出力端子９、メモリ11の入力端子9c、
メモリ11の出力端子9d、入力端子４の信号のうちいずれ
かが論理値“1"になりっ放しになり、そのため入力端子
４の信号が論理値“1"になりっ放しであれば、テスト
２、テスト３でテスト用出力端子16の論理値が前述の反
内になる。逆に入力端子４の信号が論理値“0"になりっ
放しであれば、テスト１でテスト用出力端子16が論理値
が前述の反対になる。出力端子10、メモリ11の入力端子
10c、メモリ11の出力端子10d、入力端子５のうちいずれ
かが論理値“1"になりっ放しになり、そのため入力端子
５の信号が論理値４“1"いなりっ放しであればテスト１
でテスト用出力端子16の信号の論理値が前述の反対にな
り、逆に入力端子５の信号が論理値“0"になりっ放しで
あれば、テスト２、テスト３でテスト用出力端子16の信
号の論理値が前述の反対になる。また、出力端子７、８
とテスト用出力端子16に不良がある場合は、その端子自
身の信号に異常が現われる。さらに、いずれかの入力端
子がプリント基板から浮いている場合は、各入力端子が
抵抗を介して電源12に接続されているため、ういた入力
端子の信号が論理値“1"になりっ放しになる。さらに、
各入力バッファ2a、3a、4a、5aの出力をAND回路12及び1
4に入力する際、多ピンLSI1のパッケージ上で隣り合っ
ている入力端子につながる入力バッファ１本おきにNOT
回路13、15を用いて信号を反転して入力すれば、テスト
パターンの入力論理値が隣り合う入力端子で異なる（論
理値“0"と“1"）ようになるので、入力端子の横の端子
との半田接触も検出できる。また、各セレクタ18、19、
20、21にAND回路12の出力を入力する際、AND回路２の出
力を、多ピンLSIののパッケージ上で隣り合う出力端子
へとつながるセレクタ１個おきにNOT回路17を用いて反
転して入力すれば、テストパターンの出力論理値が隣り
合う出力端子で異なる（論理値“0"と“1"）ようになる
ので、出力端子の横の端子との半田接触も検出できる。

以上のように本実施例によれば、各入力端子２、３、
４、５を抵抗2b、3b、4b、5bを介して電源12に接続し、
入力バッファ2aの出力を信号処理ブロック６に入力する
とともにAND回路12に入力し、入力バッファ3aの出力を
信号処理ブロック６に入力するとともにNOT回路13を介
してAND回路12入力し、入力バッファ4aの出力を信号処
理ブロック６に入力するとともにAND回路14に入力し、
入力バッファ5aの出力を信号処理ブロック６に入力する
とともにNOT回路15を介してAND回路14に入力し、AND回
路14の出力をテスト用出力端子16に接続し、セレクタ18
に信号処理ブロック６のある出力18aとAND回路12の出力
を選択させ、セレクタ19に信号処理ブロック６のある出
力19aとAND回路12の出力をNOT回路17で反転したものを
選択させ、セレクタ20に信号処理ブロック６のある出力
20aとAND回路12の出力を選択させ、セレクタ21に信号処
理ブロック６のある出力21aとAND回路12の出力をNOT回
路17で反転したものを選択させ、４つのセレクタ18、1
9、20、21のセレクト入力信号を一括してセレクト入力
端子22より与えることにより、テスト１、テスト２、テ
スト３を行なって多ピンLSI1及びメモリ11の全入出力端
子の半田付不良検査ができ、さらにテスト結果に異常が
あったとき、異常があったテストパターンの種類で不良
箇所をある程度予測することができる。

なお、上記実施例においてメモリ11につながらない入
力端子は入力端子２、３の２端子、メモリ11につながる
入力端子は入力端子４、５の２端子、メモリ11につなが
らない出力端子は出力端子７、８の２端子、メモリ11に
つながる出力端子は出力端子９、10の２端子としたが、
これらは何端子でもよく、メモリにつながらない入力端
子の端子数が増せばAND回路12の入力数が増し、メモリ
につながる入力端子の端子数が増せばAND回路14の入力
数が増し、出力端子の端子数が増せばセレクタの数も同
様に増す。ただ、テストの数はメモリにつながらない入
力端子の端子数に依存している。すなわち、テスト１で
はAND回路12の出力が論理値“1"になるような入力パタ
ーンを、メモリにつながらない入力端子に与える。あと
はメモリにつながらない入力端子の論理値を、各々１端
子ずつテスト１の場合と反対になるようなパターンを作
成してやればよい。例えば、メモリにつながらない入力
端子が４端子の場合はテストパターンは以下の５つにな
る。

メモリにつながらない４つの入力端子を各々入力端子
Ａ、Ｂ、Ｃ、Ｄと呼べば、 テスト1:入力端子Ａ、Ｂ、Ｃ、Ｄに各々“1"、“0"、
“1"、“0"を入力する。

テスト2:入力端子Ａ、Ｂ、Ｃ、Ｄに各々“0"、“1"、
“0"、“1"を入力する。

テスト3:入力端子Ａ、Ｂ、Ｃ、Ｄに各々“1"、“1"、
“1"、“0"を入力する。

テスト4:入力端子Ａ、Ｂ、Ｃ、Ｄに各々“1"、“0"、
“0"、“0"を入力する。

テスト5:入力端子Ａ、Ｂ、Ｃ、Ｄに各々“1"、“0"、
“1"、“1"を入力する。

なお、AND回路12、14はOR回路で構成してもよいもの
である。

発明の効果 以上のように本発明によれば、メモリに接続する入力
端子、出力端子が存在しない場合は各入力バッファの出
力端に接続されるデジタル信号処理を行なう信号処理ブ
ロックと、各入力バッファの出力端に接続されるAND回
路又はOR回路と、AND回路又はOR回路の出力信号と信号
処理ブロックの出力信号を入力とする１つ以上の２入力
のセレクタと、各々の２入力のセレクタの出力端に接続
される各出力フリップフロップと、２入力のセレクタの
出力を選択するためのセレクト入力端子とを備え、また
メモリに接続する入力端子、出力端子が存在する場合
は、各入力バッファの出力に接続する信号処理ブロック
と、メモリに接続しない入力端子に接続される各入力バ
ッファの出力端に接続される第１のAND回路又はOR回路
と、メモリに接続する入力端子に接続される各入力バッ
ファの出力端に接続される第２のAND回路又はOR回路
と、第２のAND回路又はOR回路の出力端に接続されるテ
スト用出力端子と、第１のAND回路又はOR回路の出力信
号と信号処理ブロックの出力信号を入力とする１つ以上
の２入力のセレクタと、各々の２入力のセレクタの出力
端に接続される各出力フリップフロップと、各出力フリ
ップフロップの出力端に接続される各出力バッファと、
各出力バッファの出力端に接続される各出力端子と、２
入力のセレクタの出力を選択するためのセレクト入力端
子とを備えることにより、多ピンLSI及びメモリをプリ
ント基板に実装したときの半田付不良検査を、多ピンLS
Iの回路動作を知ることなしに、かつ従来よいも少数の
テストパターンで信号の入出力応答をみることによって
行なうことができ、さらにテスト結果に異常があったと
き、異常があったテストパターンの種類で不良箇所をあ
る程度予測することもできる。

【図面の簡単な説明】

第１図は本発明の一実施例における半田付不良検査用テ
スト回路を内蔵した多ピンLSIの回路図、第２図は各LSI
動作における入出力論理を示す論理図、第３図は従来の
多ピンLSIの回路図である。 １……多ピンLSI、２、３、４、５……入力端子、2a、3
a、4a、5a……入力バッファ、2b、3b、4b、5b……抵
抗、６……信号処理ブロック、７、８、９、10……出力
端子、7a、8a、9a、10a……出力バッファ、7b、8b、9
b、10b……出力フリップフロップ、9c、10c……メモリ
の入力端子、9d、10d……メモリの出力端子、11……メ
モリ、12、14……AND回路、13、15、17……NOT回路、16
……テスト用出力端子、18、19、20、21……セレクタ、
18a、19a、20a、21a……信号処理ブロック６の出力、22
……セレクタ入力端子。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】１つ以上の入力端子からそれぞれ入力バッ
   ファを介して入力される信号を信号処理ブロックでディ
   ジタル信号処理し、前記入力端子に対応する出力端子か
   らそれぞれディジタル信号処理された信号を出力する多
   ピンLSIにおいて、前記入力バッファの出力側に接続さ
   れたAND回路またはOR回路と、前記AND回路またはOR回路
   の出力信号と前記信号処理ブロックの出力信号とを入力
   とする２入力のセレクタと、前記２入力のセレクタの出
   力側にそれぞれ接続された出力フリップフロップと、前
   記出力フリップフロップの出力端子に接続される出力バ
   ッファと、前記出力ブッファの出力側に接続される出力
   端子と、前記２入力のセレクタを制御して前記AND回路
   またはOR回路の出力信号と前記信号処理ブロックの出力
   信号を選択的に切換えて前記２入力のセレクタの出力を
   選択するためのセレクト信号が印加されるセレクト信号
   入力端子を備えた半田付不良検査用テスト回路を有する
   多ピンLSI。
2. 【請求項２】１つ以上の入力端子からそれぞれ入力バッ
   ファを介して入力される信号を信号処理ブロックでディ
   ジタル信号処理し、前記入力端子に対応する各出力端子
   からそれぞれディジタル信号処理された信号を出力する
   多ピンLSIにおいて、前記出力端子の少なくとも１つに
   接続されたメモリにより適当な時間遅延された信号が前
   記出力端子に対応する入力端子に帰還する前記多ピンLS
   Iの入力端子のうちメモリにつながれていない入力端子
   に接続された入力バッファの出力端子に接続される第１
   のAND回路またはOR回路と、前記多ピンLSIの入力端子の
   うちメモリにつながれている入力端子に接続された入力
   バッファの出力端子と前記多ピンLSIのテスト用出力端
   子の間に挿入配設された第２のAND回路またはOR回路
   と、前記第１のAND回路またはOR回路の出力信号と前記
   信号処理ブロックの出力信号とを入力とする２入力のセ
   レクタと、前記２入力のセレクタの出力側にそれぞれ接
   続された出力フリップフロップと、前記出力フリップフ
   ロップの出力端子に接続される出力バッファと、前記出
   力バッファの出力側に接続される出力端子と、前記２入
   力のセレクタを制御して前記第１のAND回路またはOR回
   路の出力信号と前記信号処理ブロックの出力信号を選択
   的に切換えて前記２入力のセレクタの出力を選択するた
   めのセレクト信号が印加されるセレクト信号入力端子を
   備えた半田付不良検査用テスト回路を有する多ピンLS
   I。
3. 【請求項３】電源の入力端子とアース入力端子とクロッ
   ク入力端子と未使用の入力端子を除く全ての入力端子を
   抵抗を介して電源に接続したことを特徴とする請求項１
   または請求項２に記載の半田付不良検査用テスト回路を
   有する多ピLSI。
4. 【請求項４】AND回路またはOR回路の入力信号のうち１
   以上の信号が入力バッファの出力信号の論理値を反転し
   て入力するようにしたことを特徴とする請求項１または
   請求項２に記載の半田付不良検査用テスト回路を有する
   多ピLSI。
5. 【請求項５】第１のAND回路またはOR回路の出力信号と
   信号処理ブロックの出力信号とを入力とする１以上の２
   入力のセレクタのうち、前記第１のAND回路またはOR回
   路の出力を反転して入力している前記２入力のセレクタ
   が１以上配設されていることを特徴とする請求項１また
   は請求項２に記載の半田付不良検査用テスト回路を有す
   る多ピLSI。