JPH04157747A - リード線ボンディング良否判定試験用回路内蔵半導体集積回路 - Google Patents

リード線ボンディング良否判定試験用回路内蔵半導体集積回路

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JPH04157747A
JPH04157747A JP2283016A JP28301690A JPH04157747A JP H04157747 A JPH04157747 A JP H04157747A JP 2283016 A JP2283016 A JP 2283016A JP 28301690 A JP28301690 A JP 28301690A JP H04157747 A JPH04157747 A JP H04157747A
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semiconductor integrated
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Koichi Kuwabara
桑原　広一
Kazuyuki Iida
飯田　一幸
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Fujitsu Ltd
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Fujitsu Ltd
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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術（第３図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図） 発明の効果 〔概　要〕 リード線ボンディング良否判定試験（以下、半田未着試
験と言う、）のための回路を内蔵した半導体集積回路に
関し、 ＬＳＩ内部論理に依存せずに半田未着試験を行ない得る
ことを目的とし、 複数の被ボンディング配線端部を有するプリント基板の
、該複数の被ボンディング配線端部の各々に各別にボン
ディングされるリード線が接続される入力ピンを有する
半導体集積回路パッケージ内の半導体集積回路に、選択
回路と、一定２値出力信号出力回路と、２値試験結果信
号出力回路とを設けて請求項１に係わる発明を構成し、
又複数の出力ピンの各々に各別に接続されたリード線を
、プリント基板上の前記リード線対応の被ボンディング
配線端部に各別に接続して用いる半導体集積回路パッケ
ージ内の半導体集積回路に、２値試験用信号出力回路と
、一定２値出力信号出力回路と、２値試験結果信号出力
回路とを設けて請求項２に係わる発明を構成した。
〔産業上の利用分野〕
本発明は、半田未着試験のための回路を内蔵した半導体
集積回路に関する。
情報処理装置を構成する電気回路は、半導体集積回路パ
ッケージをプリント基板上に搭載して構成されるのが一
般的である。その半導体集積回路パッケージには、その
半導体集積回路に形成されるゲート回路数が、数ゲート
回路から数十ゲート回路の少ないものから数万ゲート回
路となる大規模のものまである。このように、半導体集
積回路パッケージには、各種の半導体集積回路パッケー
ジがあるが、いずれの半導体集積回路パッケージにおい
ても、その内部論理回路の正常動作試験は勿論のこと、
その入力ピンに接続されたリード線と、当該半導体集積
回路パッケージを搭載するプリント基板に形成されてい
る半田付は配線端部との接続が良好に接続されているか
否かの試験をすることも、又前記内部論理回路の正常動
作試験と同様に必要である。
〔従来の技術〕
従来における半導体集積回路パッケージのリード線と、
プリント基板の半田付は配線端部との半田未着試験（接
続良否判定試験）は、インサーキットテスタを用いて行
なっている。試験対象の半導体集積回路パッケージの出
所の如何を問わず、前記インサーキットテスタによる試
験では、試験対象の半導体集積回路についてのＬＳＩテ
ストパターンを作成して試験を行なわなければならない
。
この試験において、第３図に示すような表面実装技法に
よる半導体集積回路パッケージ“（ｓｏｐ（Ｓ　ａｍＬ
Ｌ　　ＯｗｔＬｉａ＊　　Ｐ　＠ｃｋ＠＊１１：）　、
又はＱＦＰ　（Ｑａ、−ｆ　ｃａｔ　Ｐｍｃ＋＋ｍ＊ｅ
）　’ｌを実装しているプリント基板の入力試験プロー
ブポイン）　Ｐ　ＩＮから前記ＬＳＩテストパターンを
インサーキットテスタから送り込み、出力試験プローブ
ポイントＰ。ｔＩＴから出力された各２値信号と前記入
力されたＬｌテストパターンの対応２値信号との異同を
見ることにより、半田付は配線端部ＴＩＮとこれに対応
する被試験半導体集積回路パッケージのビンに接続のリ
ード線Ｌ０との接続の良否判定、又は被試験半導体集積
回路パッケージのピンに接続のリード線Ｌ　ｅｌｌとこ
れに対応する半田付は配線端部Ｔ。ゎアとの接続の良否
判定が行なわれる。
〔発明が解決しようとする課題〕
ところで、前述のようなＬＳＩテストパターンの作成の
難易は、試験対象の半導体集積回路内部のゲート回路数
によって大きく依存する。従って、ＬＳＩ開発品種が多
く、開発されたＬＳＩの使用が短期間であればあるほど
、前述のＬＳＩテストパターンをそのＬＳＩ開発品種毎
に作成しなければならないことから、各ＬＳＩテストパ
ターンの作成に割き得る期間は、短くなる。このような
状況において、前述のようなＬＳＩテストパターンの作
成に長期間を要するゲート回路数の極めて多い半導体集
積回路（例えば、ＱＦＰ）についても、ゲート回路数が
比較的に少なかった半導体集積回路の場合と同様の手軽
さでＬＳＩテストパターンの供給をすることは、不可能
となる。このことは、半導体集積回路の集積度が増せば
増すほど、酷くなり、インサーキットテスタのこの種試
験に対し有する意義は殆ど無くなって来ている。
本発明は、斯かる技術的課題に鑑みて創作されたもので
、ＬＳＩ内部論理に依存せずに半田未着試験（リード線
ボンディング良否判定試験）を行ない得るリード線ボン
ディング良否判定試験用回路内蔵半導体集積回路を提供
することを目的とする。
〔課題を解決するための手段〕
第１図は、本発明の原理ブロック図である。第１図の（
Ａ）に示すように、請求項１に係わる発明は、複数の被
ボンディング配線端部２を有するプリント基板４の、該
複数の被ボンディング配線端部２の各々に各別にボンデ
ィングされるリード線６が接続される入力ピン７を有す
る半導体集積回路パッケージ内の半導体集積回路内に、
次のような構成に成るリード線ボンディング良否判定試
験用回路を設けて構成される。そのリード線ボンディン
グ良否判定試験用回路は、 前記複数の入力ビン７の各々に接続された入力を有し、
それら入力の内の１つを選択信号に応答して出力する選
択回路１０と、 前記半導体集積回路の各内部論理出力と、テストモード
信号に応答して前記半導体集積回路の内部論理出力対応
に一定の２値出力体号を出力する一定２値出力信号出力
回路１４と、 前記選択回路１０の出力と、前記一定２値出力信号出力
回路１４の出力とに接続され、前記選択回路１０の出力
信号と、前記一定２値出力信号出力回路１４の出力信号
との論理で決まる２値試験結果信号を該一定２値出力信
号出力回路１４の２値出力体号対応の出力ピン３に出力
する２値試験結果信号出力回路１６とで構成される。
第１図の（Ｂ）に示すように、請求項２に係わる発明は
、複数の出力ピン３の各々に各別に接続されたリード線
５を、プリント基板４上の前記リード線５対応の被ボン
ディング配線端部９に各別に接続して用いる半導体集積
回路パッケージ内の半導体集積回路内に、次のような構
成に成るリード線ボンディング良否判定試験用回路を設
けて構成される。そのリード線ボンディング良否判定試
験用回路は、 ２値テスト信号レベルを出力する２値試験用信号出力回
路１８と、 前記半導体集積回路の各内部論理出力と、テストモード
信号に応答して前記半導体集積回路の内部論理出力対応
に一定の２値出力体号を出力する一定２値出力信号出力
回路１４と、 前記２値試験用信号出力回路１８の出力と、前記一定２
値出力信号出力回路１４の出力に接続され、前記２値試
験用信号出力回路１８の２値試験用出力信号と、前記一
定２値出力信号出力回路１４の一定２値出力信号との論
理で決まる２値試験結果信号を該一定２値出力信号出力
回路１４の一定２値出力信号対応の出力ピン３に出力す
る２値試験結果信号出力回路２０とを設けて請求項２に
係わる発明は構成される。
〔作　用〕
前記請求項１に係わる発明により、入力側のリード線６
と、被ボンディング配線端部２とのボンディング良否判
定を行なうのに用いられる。それは、一定２値出力信号
出力回路１４により半導体集積回路の内部論理出力対応
の出力を当該内部論理出力の出力信号の如何に拘わらず
、一定の２値出力体号に設定する。そして、プリント基
板４に搭載されている前段の半導体集積回路の出力ビン
を高出力インピーダンス状態に設定する。前記被ボンデ
ィング配線端部２が接続されているプリント基板４上の
各入力側プローブポイントに当接のプローブビンを経て
試験信号、又は試験パターン信号を、例えばインサーキ
ットテスタから入力する。その入力されて来た前記試験
信号、又は試験パターン信号は、前記被ボンディング配
線端部２に接続されているであろうリード線６、そして
該リード線６が接続されている入力ピンクを経て選択回
路工０の対応入力へ入力され、選択回路１０にて選択さ
れて前記２値試験結果信号出力回路１６へ入力される。
その２値試験結果信号出力回路１６から、前記選択回路
１０からの２値試験信号と、前記一定２値レベル出力回
路１４からの一定の２値出力体号との論理で決まる試験
結果信号が、前記２値試験結果信号出力回路１６から出
力する。
出力された試験結果信号は、前記一定２値出力信号出力
回路１４の出力信号対応の出力ビン３へ出力され、該出
力ビン３に接続された出力側のリード線、該リード線が
接続された出力側の被ボンディング配線端部、そして該
被ボンディング配線端部が接続されたプリント基板４上
の出力側プローブポイントに当接のプローブビンを経て
前記２値試験結果信号出力回路１６からの２値試験結果
信号を、例えばインサーキットテスタへ取り込むことに
よって、前記入力側のリード線６と、被ボンディング配
線部２とのボンディング良否判定が行なわれる。
前記請求項２に係わる発明の半導体集積回路は、出力ビ
ン３に接続されているリード線５と、被ポンディング配
線端部９とのボンディング良否判定を行なうのに用いら
れる。それは、一定２値出力信号出力回路１４により半
導体集積回路の内部論理出力対応の出力を当該内部論理
出力の出力信号の如何に拘わらず、一定の２値出力体号
に設定し、２値試験用信号出力回路１８からの２値試験
用信号と、前記一定２値出力信号出力回路１４からの一
定の２値出力体号との論理で決まる２値試験結果信号を
前記２値試験結果信号出力回路２０を経て前記一定２値
出力信号出力回路１４の一定２値出力信号対応の出力ビ
ン３へ出力させ、該出力ビン３に接続されたリード線５
、該リード線５が接続された被ボンディング配線端部９
、そして該被ボンディング配線端部９が接続されたプリ
ント基板４上の出力側プローブポイントに当接のプロー
ブビンを経て前記２値試験結果信号出力回路２０からの
２値試験結果信号を取り込むことによって、前記ボンデ
ィング良否判定は行なわれる。
前述のように、半導体集積回路の各内部論理出力が、ど
のような２値論理出力側号となって出力されようとも、
これに無関係にリード線と被ボンディング配線端部との
ボンディングを行なう手段を用いているので、前記半導
体集積回路内部論理が如何に複雑なものであったとして
も入力側、又は出力側のリード線と被ボンディング配線
部とのボンディング良否判定を、従来のような前記複雑
な半導体集積回路内部論理のための複雑なＬＳＩテスト
パターンの作成を必要とすることなしに、行なうことが
出来る。このような作用効果を奏するのに、その半導体
集積回路内に僅かのリード線ボンディング良否判定試験
用回路を設けることで足りる。
〔実施例〕
第２図は、本発明の一実施例を示す、第２図において、
試験対象半導体集積回路３０が、本発明に係わる半導体
集積回路パッケージ内に内装されたＬＳＩである。その
入力ビン３２１乃至入力ビン３２．Ｉは、内部論理回路
３４の対応内部論理人力６２１乃至内部論理入力６２Ｎ
に接続され、内部論理回路３４の内部論理出力６４．乃
至内部論理出力６４．ｌは、以下に述べる本発明に係わ
る回路を経て出力ビン３６．乃至出力ビン３６Ｎへ接続
される。入力ビン３２＋乃至入力ビン３２．は、それぞ
れリード線４４．乃至リード線４４．４を接続しており
、リード線４４．乃至リード線４４）ｌの他方の導線端
部は、入力配線端部４２．乃至入力配線端部４２．に接
続されている。入力配線端部４２．乃至入力配線端部４
２ｘは、それぞれプリント基板４３上に形成されている
入カブローブポイント３８．乃至入カブローブポイント
３８つに接続されている。同様に、出力ビン３６．乃至
出力ビン３６．は、それぞれリード線６６、乃至リード
線６６Ｎを接続しており、リード線６６□乃至リード線
６６、の他方の導線端部は、出力配線端部４６１乃至出
力配線端部４６％に接続されている。出力配線端部４６
．乃至出力配線端部４６、は、それぞれプリント基板上
に形成されている出カブローブポイント４０．乃至人カ
ブローブポイント４ＯＮに接続されている。半導体集積
回路４１は、試験対象半導体集積回路３０の前段に設け
られる本発明同様の半導体集積回路パフケージ内のもの
を示す。
前述のところは、従来の半導体集積回路の一例を示すが
、以下に説明する構成要素が、本発明の特徴部分を示す
０本発明の特徴部分を構成する構成要素は、入力ビン選
択レジスタ４８、選択回路５０、入力用Ｄ−フリップフ
ロップ回路（以下、入力用Ｄ−ＦＦ回路と言う、）５２
、出力用Ｄ−フリップフロップ回路（以下、出力用Ｄ−
ＦＦ回路と言う、）５４、オアゲート回路５６、ナント
ゲート回路５８．乃至ナントゲート回路５Ｂ、、アンド
ゲート回路６０１乃至アンドゲート回路６ＯＮ、選択信
号入力ビン６８、及びテストモードビン７４である。ク
ロック入力ビン７０及びリセット信号入力ビン７２は、
前述の試験対象半導体集積回路３０に既設のものを示し
ている。
選択信号入力ピン６８は、入力ピン選択レジスタ４８の
選択情報入力に接続され、入力ピン選択レジスタ４８の
クロック入力にクロック入力ピン７０が接続されている
。入力ピン選択レジスタ４８の選択情報出力は、選択回
路５０の選択制御入力に接続されており、選択回路５０
の被選択入力には入力ピン３２．乃至入力ピン３２．が
接続されている０選択回路５０の出力は、入力用Ｄ−Ｆ
Ｆ回路５２、オアゲート回路５６を経てアンドゲート回
路６０．乃至アンドゲート回路６ＯＮの一方の入力へ接
続される。アンドゲート回路６０゜乃至アンドゲート回
路６０．の他方の入力には、ナントゲート回路５８１乃
至ナントゲート回路５８ｏの出力が接続されている。ナ
ントゲート回路５Ｂ＋乃至ナントゲート回路５Ｂ、の一
方の入力には、内部論理出力６４１乃至内部論理出力６
４Ｈの対応入力が接続され、その他方の入力にテストモ
ードビン７４が接続されている。出力用Ｄ−ＦＦ回路５
４は、そのセット入力に入力レベルＬ１（２値の“１”
）が供給され、出力用Ｄ−ＦＦ回路５４の出力は、オア
ゲート回路５６を経てアンドゲート回路６０１乃至アン
ドゲート回路６０゜の他方の入力へ接続される。入力用
Ｄ−ＦＦ回路５２及び出力用Ｄ−ＦＦ回路５４のクロッ
ク入力には、クロック入力ピン７０が接続され、それら
のリセット入力には、リセット信号入力ビン７２が接続
されている。
前述のように構成される本発明回路の動作を以下に説明
する。
先ず、出力側のリード線半田付は良否判定について説明
する。その判定に際して、テストモードビン７４に２値
の“Ｏ”を印加すると共に、選択回路５０の選択機能を
停止させ、且つ前段の半導体集積回路の出力ビンを、従
来と同様高出力インピーダンス状態に設定する。この選
択回路５０の選択機能を停止は、選択信号入力ピン６８
から入力ピン選択レジスタ４８への非選択情報の供給で
、達成される０判定対象とされる１つの半田付は配線端
部及びリード線に対応する出カブローブポイントにイン
サーキットテスタのプローブビンを当接する。
その後に、リセット信号入力ビン７２から出力用Ｄ−Ｆ
Ｆ回路５４ヘリセットパルスを供給してこれをリセット
した後に、クロック入力ビン７０からクロックパルスを
供給して出力用Ｄ−ＦＦ回路５４をセットする。出力用
Ｄ−ＦＦ回路５４の出力、即ちテスト信号２値レベル“
１”が、アンドゲート回路６０．乃至アンドゲート回路
６ＯＮの一方の入力へ供給される。そのアンドゲート回
路６０．乃至アンドゲート回路６０．の他方の入力には
、対応するナントゲート回路５８．乃至ナントゲート回
路５８．の出力、即ち“１”が供給されて来ているから
、前記２値試験用信号“工”が、アンドゲート回路６０
１乃至アンドゲート回路６０．の各々を経た後に、出力
ビン３６１乃至出力ビン３６Ｎ、リード線６６、乃至リ
ード線６６Ｎ、出力配線端部４６．乃至出力配線端部４
６゜を経て前記入カブローブポイント対応の出カブロー
ブポイントに当接されている出カブローブビンからイン
サーキットテスタへ取り込まれて前記判定対象半田付は
配線端部及びリード線の半田付は良否判定に用いられる
。このように、出力側各半田付は配線端部及びリード線
間の半田付は良否判定に当該半導体集積回路内部論理に
依存せずに行なうことが出来る。従って、如何に半導体
集積回路内部論理が複雑であったとしても、従来のよう
な複雑なＬＳＩテストパターンを作成することなしに、
その半導体集積回路パッケージの出力側の半田付は配線
端部とリード線との間の半田付は良否判定を簡易に行な
うことが出来る。
前述のようにして出力側の半田付は配線端部とリード線
との間の半田付は良否判定を踏まえての入力側のリード
線半田付は良否判定に際して、テストモードビン７４に
２値の“０″を印加した後に、判定対象対応の入カブロ
ーブポイントにインサーキットテスタの入カブローブを
当接し、且つ入カブローブポイント対応の出カブローブ
ポイントに出カブローブビンを当接する。そして、イン
サーキットテスタを動作させて１乃至２以上の２値試験
パタ一ン信号を送出する。前記入カブローブポイント、
判定対象となる半田付は配線端部及びリード線を経て対
応人力ビンへ入力されて来るテストパターンパルスは、
選択回路５０で選択される。この選択は、選択信号入力
ビン６８から人力され、クロック入力ビン７０からクロ
ックパルスに応答して入力ビン選択レジスタ４８にセッ
トされた選択情報によって為される。選択回路５０から
出力される２値試験信号は、クロック入力ビン７０から
のクロックパルスに応答して入力用Ｄ−ＦＦ回路５２に
セット、又は順次にセットされにそしてオアゲート回路
５６を経てアンドゲート回路６０＋乃至アンドゲート回
路６ＯＮの一方の入力に供給される。そのアンドゲート
回路６０．乃至アンドゲート回路６０、の一方の入力に
は、２値の“ｌ”が供給されて来ているから、前記テス
トパターンパルスの各々は、アンドゲート回路６０、乃
至アンドゲート回路６０．の各々を経た後に、出力ビン
３６．乃至出力ビン３６Ｎ、リード線６６、乃至リード
線６６Ｎ、出力配線端部４６゜乃至出力配線端部４６．
を経て前記入カブローブポイント対応の出カブローブポ
イントに当接された出カブローブビンからインサーキッ
トテスタへ取り込まれて前記判定対象となっている半田
付は配線端部及びリード線の半田付は良否判定に用いら
れる。このように、入力側の各半田付は配線端部及びリ
ード線間の半田付は良否判定に当該半導体集積回路内部
論理に依存せずに行なうことが出来る。従って、如何に
半導体集積回路内部論理が複雑であったとしても、従来
のような複雑なＬＳＩテストパターンを作成することな
しに、その半導体集積回路パフケージの入力側の半田付
は配線端部とリード線との間の半田付は良否判定を簡易
に行なうことが出来る。
なお、前記実施例においては、テストモード信号を２値
の“０”とする場合について説明したが、２値の“０”
としてよいことは、言う迄もない。
それに伴って、前述のナンド回路等のゲート回路を他の
形式の論理回路とする必要性はある。ナントゲート回路
５８．乃至　５８Ｎは、内部論理出力を開放するための
第１の半導体スイッチ素子と、２値信号を該第１の半導
体スイッチ素子の出力側に供給する第２の半導体スイッ
チ素子とで構成してもよい。
〔発明の効果〕
上述したように本発明によれば、半導体集積回路の内部
論理が如何に複雑であったとしても、それら内部論理出
力信号の各々を、その２値論理出力信号の如何に拘わら
ず、これをリード線と被ボンディング配線端部とのボン
ディング良否判定に影響を与えてなくする手段を用いた
ので、入力側及び出力側のリード線と被ボンディング配
線部とのボンディング良否判定に、従来のような複雑な
半導体集積回路内部論理のためのＬＳＩテストパターン
の作成を必要としなくなる。前記手段は、その半導体集
積回路内に設けられる簡易な回路でよい。
【図面の簡単な説明】 第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図はＳＭＤをプリント基板に実装した図である。 第１図及び第２図において、 ２．９は被ボンディング配線端部（入力配線端部４２、
乃至入力配線端部４２ｏ、又は出力配線端部４６．乃至
出力配線端部４６８）、 ４はプリント基板（プリント基板４３）、５．６はリー
ド線（リード線４４１乃至リード線４４、、リード線６
６、乃至リード線６６Ｎ）、８は選択信号入力ビン（選
択信号入力ビン６８）、１０は選択回路（入力ビン選択
レジスタ４８、選択回路５０）、 １２はテストモードビン（テストモードビン７４）、 １４は一定２値出力信号出力回路（ナントゲート回路５
８１乃至ナントゲート回路５８Ｎ）、１６．２０は２値
試験結果信号出力回路（アンドゲート回路６０１乃至ア
ンドゲート回路６ＯＮ）、１８は２値試験用信号出力回
路（出力用Ｄ−ＦＦ回路５４）である。 （Ａ’） （Ｂ） ＳＭｏ　’ｔ−ｉ’１４ｊｈ＋ｓ　’Ｌ’Ａ　ＬＴ＝　
ｍ第３図

Claims (2)

    【特許請求の範囲】
  1. （１）複数の被ボンディング配線端部（２）を有するプ
    リント基板（４）の、該複数の被ボンディング配線端部
    （２）の各々に各別にボンディングされるリード線（６
    ）が接続される入力ピン（７）を有する半導体集積回路
    パッケージ内の半導体集積回路に、 前記複数の入力ピン（７）の各々に各別に接続された入
    力を有し、それら入力からの信号の内の１つを選択信号
    に応答して出力する選択回路（１０）と、 前記半導体集積回路の各内部論理出力と、テストモード
    信号に応答して前記半導体集積回路の内部論理出力対応
    に一定の２値出力信号を出力する一定２値出力信号出力
    回路（１４）と、 前記選択回路（１０）の出力と、前記一定２値出力信号
    出力回路（１４）の出力とに接続され、前記選択回路（
    １０）の出力信号と、前記一定２値出力信号出力回路（
    １４）の出力信号との論理で決まる２値信号を該一定２
    値出力信号出力回路（１４）の２値出力信号対応の出力
    ピン（３）に出力する２値試験結果信号出力回路（１６
    ）とを設けたことを特徴とするリード線ボンディング良
    否判定試験用回路内蔵半導体集積回路。
  2. （２）複数の出力ピン（３）の各々に各別に接続された
    リード線（５）を、プリント基板（４）上の前記リード
    線（５）対応の被ボンディング配線端部（９）に各別に
    接続して用いる半導体集積回路パッケージ内の半導体集
    積回路に、 ２値試験用信号を出力する２値試験用信号出力回路（１
    ８）と、 前記半導体集積回路の各内部論理出力と、テストモード
    信号に応答して前記半導体集積回路の内部論理出力対応
    に一定の２値出力信号を出力する一定２値出力信号出力
    回路（１４）と、 前記２値試験用信号出力回路（１８）の出力と、前記一
    定２値出力信号出力回路（１４）の出力に接続され、前
    記２値試験用信号出力回路（１８）の２値試験用出力信
    号と、前記一定２値出力信号出力回路（１４）の一定２
    値出力信号との論理で決まる出力信号を該一定２値出力
    信号出力回路（１４）の一定２値出力信号対応の出力ピ
    ン（３）に出力する２値試験結果信号出力回路（２０）
    とを設けたことを特徴とするリード線ボンディング良否
    判定試験用回路内蔵半導体集積回路。
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* Cited by examiner, † Cited by third party
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