JP2558819B2 - 半田付不良検査用テスト回路を有する多ピンｌｓｉ - Google Patents
半田付不良検査用テスト回路を有する多ピンｌｓｉInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、多ピンLSIの半田付不良検査を行うための
テスト回路に関するものである。
テスト回路に関するものである。
従来の技術 近年、LSI技術が進歩しLSIパッケージの小型化・多ピ
ン化が進んでいる。以下図面を参照しながら従来の多ピ
ンLSIの一例について説明する。
ン化が進んでいる。以下図面を参照しながら従来の多ピ
ンLSIの一例について説明する。
第３図は、従来の多ピンLSIの回路を示すものであ
る。第３図において、１は多ピンLSIである。２は第１
図の入力端子で、第１の入力バッファ2aを経て種々のデ
ジタル信号処理を行なう信号処理ブロック６に接続され
る。第２の入力端子３、第３の入力端子４、第４の入力
端子５も各々第２の入力バッファ3a、第３の入力バッフ
ァ4a、第４の入力バッファ5aを経て信号処理ブロック６
の各入力端子に接続される。信号処理ブロック６の各出
力端子は、第１の出力フリップフロップ7bから第１の出
力バッファ7aを経て第１の出力端子７へ、第２の出力フ
リップフロップ8bから第２の出力バッファ8aを経て第２
の出力端子８へ、第３の出力フリップフロップ9bから第
３の出力バッファ9aを経て第３の出力端子９へ、第４の
出力フリップフロップ10bから第４の出力バッファ10aを
経て第４の出力端子10へと各々接続される。また、第３
の出力端子９と第４の出力端子10は、各々メモリ11の入
力端子9c、10cに接続され、入力端子9c、10cに対するメ
モリ11の各出力端子9d、10dは、各々多ピンLSI1の第３
の入力端子４、第４の入力端子５に接続される。
る。第３図において、１は多ピンLSIである。２は第１
図の入力端子で、第１の入力バッファ2aを経て種々のデ
ジタル信号処理を行なう信号処理ブロック６に接続され
る。第２の入力端子３、第３の入力端子４、第４の入力
端子５も各々第２の入力バッファ3a、第３の入力バッフ
ァ4a、第４の入力バッファ5aを経て信号処理ブロック６
の各入力端子に接続される。信号処理ブロック６の各出
力端子は、第１の出力フリップフロップ7bから第１の出
力バッファ7aを経て第１の出力端子７へ、第２の出力フ
リップフロップ8bから第２の出力バッファ8aを経て第２
の出力端子８へ、第３の出力フリップフロップ9bから第
３の出力バッファ9aを経て第３の出力端子９へ、第４の
出力フリップフロップ10bから第４の出力バッファ10aを
経て第４の出力端子10へと各々接続される。また、第３
の出力端子９と第４の出力端子10は、各々メモリ11の入
力端子9c、10cに接続され、入力端子9c、10cに対するメ
モリ11の各出力端子9d、10dは、各々多ピンLSI1の第３
の入力端子４、第４の入力端子５に接続される。
以上のように構成された多ピンLSIについて、以下そ
の動作について説明する。
の動作について説明する。
まず、第１の入力端子２、第２の入力端子３からの入
力信号は、各々第１の入力バッファ2a、第２の入力バッ
ファ3aを経て信号処理ブロック６に入力される。信号処
理ブロック６で、種々のデジタル信号処理を行なった
後、出力信号は、第１の出力フリップフロップ7bから第
１の出力バッファ7aを経て第１の出力端子７へ、第２の
出力フリップフロップ8bから第２の出力バッファ8aを経
て第２の出力端子８へ、第３の出力フリップフロップ9b
から第３の出力バッファ9aを経て第３の出力端子９へ、
第４の出力フリップフロップ10bから第４の出力バッフ
ァ10aを経て第４の出力端子10へと各々出力される。ま
た、第３の出力端子９及び第４の出力端子10からの各々
の出力信号は、メモリ11に入力され、ある遅延時間をも
つて各々多ピンLSI1の第３の入力端子４、第４の入力端
子５に入力される。各入力信号は、第３の入力バッファ
4a、第４の入力バッファ5aを各々経て、信号処理ブロッ
ク６に入力し、種々の信号処理に用いられる。
力信号は、各々第１の入力バッファ2a、第２の入力バッ
ファ3aを経て信号処理ブロック６に入力される。信号処
理ブロック６で、種々のデジタル信号処理を行なった
後、出力信号は、第１の出力フリップフロップ7bから第
１の出力バッファ7aを経て第１の出力端子７へ、第２の
出力フリップフロップ8bから第２の出力バッファ8aを経
て第２の出力端子８へ、第３の出力フリップフロップ9b
から第３の出力バッファ9aを経て第３の出力端子９へ、
第４の出力フリップフロップ10bから第４の出力バッフ
ァ10aを経て第４の出力端子10へと各々出力される。ま
た、第３の出力端子９及び第４の出力端子10からの各々
の出力信号は、メモリ11に入力され、ある遅延時間をも
つて各々多ピンLSI1の第３の入力端子４、第４の入力端
子５に入力される。各入力信号は、第３の入力バッファ
4a、第４の入力バッファ5aを各々経て、信号処理ブロッ
ク６に入力し、種々の信号処理に用いられる。
発明が解決しようとする課題 しかし、上記のような構成では、多ピンLSI及びメモ
リをプリント基板に実装したときの半田付不良検査は目
視・信号の入出力応答などで行なわねばならない。近年
のLSI技術の進歩によりパッケージの小型化・多端子化
が進む中で、目視ではパッケージの大きさ・端子数の点
で限界があり、信号の入出力応答では、多ピンLSI及び
メモリの回路動作を理解したうえで、莫大な数のテスト
パターンを作成しなければならないという問題点を有し
ていた。
リをプリント基板に実装したときの半田付不良検査は目
視・信号の入出力応答などで行なわねばならない。近年
のLSI技術の進歩によりパッケージの小型化・多端子化
が進む中で、目視ではパッケージの大きさ・端子数の点
で限界があり、信号の入出力応答では、多ピンLSI及び
メモリの回路動作を理解したうえで、莫大な数のテスト
パターンを作成しなければならないという問題点を有し
ていた。
そこで、本発明は上記問題点に鑑み、多ピンLSI及び
メモリをプリント基板に実装したときの半田付不良検査
を、多ピンLSIの回路動作を知ることなしに、かつ２つ
のテストパターンで信号の入出力応答をみることによっ
て行なうことのできる半田付不良検査用テスト回路を有
する多ピンLSIを提供するものである。
メモリをプリント基板に実装したときの半田付不良検査
を、多ピンLSIの回路動作を知ることなしに、かつ２つ
のテストパターンで信号の入出力応答をみることによっ
て行なうことのできる半田付不良検査用テスト回路を有
する多ピンLSIを提供するものである。
課題を解決するための手段 上記問題点を解決するために本発明の半田付不良検査
用テスト回路を有する多ピンLSIは、複数の入力端子か
らそれぞれ入力バッファを介して入力される信号を信号
処理ブロックでディジタル信号処理し、前記入力端子に
対応する出力端子からそれぞれディジタル信号処理され
た信号を出力する多ピンLSIにおいて前記入力バッファ
の出力側に接続されたOR回路及びAND回路と、前記OR回
路またはAND回路の出力信号と前記信号処理ブロックの
出力信号を入力とする複数の２入力のセレクタと、前記
複数の２入力のセレクタの出力側にそれぞれ接続された
複数の出力フリップフロップと、前記出力フリップフロ
ップの出力端に接続される複数の出力バッファと、前記
出力バッファの出力端に接続される複数の出力端子と、
前記２入力のセレクタの出力を選択するセレクト信号用
の入力端子と、前記OR回路とAND回路の出力信号を各出
力する第１のテスト用出力端子及び第２のテスト用出力
端子を備えたものである。
用テスト回路を有する多ピンLSIは、複数の入力端子か
らそれぞれ入力バッファを介して入力される信号を信号
処理ブロックでディジタル信号処理し、前記入力端子に
対応する出力端子からそれぞれディジタル信号処理され
た信号を出力する多ピンLSIにおいて前記入力バッファ
の出力側に接続されたOR回路及びAND回路と、前記OR回
路またはAND回路の出力信号と前記信号処理ブロックの
出力信号を入力とする複数の２入力のセレクタと、前記
複数の２入力のセレクタの出力側にそれぞれ接続された
複数の出力フリップフロップと、前記出力フリップフロ
ップの出力端に接続される複数の出力バッファと、前記
出力バッファの出力端に接続される複数の出力端子と、
前記２入力のセレクタの出力を選択するセレクト信号用
の入力端子と、前記OR回路とAND回路の出力信号を各出
力する第１のテスト用出力端子及び第２のテスト用出力
端子を備えたものである。
作用 この技術的手段における作用は次のようになる。
すなわち、多ピンLSIが通常動作を行なう場合は、セ
レクト用入力端子によりすべての２入力セレクタに信号
処理ブロックの出力を選択させればよい。また、半田付
不良検査用テストを行なう場合は、セレクト用入力端子
によりすべての２入力セレクタにOR回路又はAND回路の
出力を選択させる。これにより、入力端子にテストパタ
ーンを入力すると、多ピンLSIの第１のテスト用出力端
子、第２のテスト用出力端子及び各出力端子から出力信
号が得られ、その出力を調べることで全入力端子の半田
付不良検査が行なえる。またテストパターンは、２入力
セレクタに入力するOR回路又はAND回路の出力信号が論
理値“0"と“1"になり、かつすべての入力端子の入力
が、１回ずつ論理値“0"と“1"になるような２パターン
でよい。
レクト用入力端子によりすべての２入力セレクタに信号
処理ブロックの出力を選択させればよい。また、半田付
不良検査用テストを行なう場合は、セレクト用入力端子
によりすべての２入力セレクタにOR回路又はAND回路の
出力を選択させる。これにより、入力端子にテストパタ
ーンを入力すると、多ピンLSIの第１のテスト用出力端
子、第２のテスト用出力端子及び各出力端子から出力信
号が得られ、その出力を調べることで全入力端子の半田
付不良検査が行なえる。またテストパターンは、２入力
セレクタに入力するOR回路又はAND回路の出力信号が論
理値“0"と“1"になり、かつすべての入力端子の入力
が、１回ずつ論理値“0"と“1"になるような２パターン
でよい。
実施例 以下本発明の一実施例の多ピンLSIの半田付不良検査
用テスト回路について図面を参照しながら説明する。第
１図は本発明の一実施例における半田付不良検査用テス
ト回路を内蔵した多ピンLSIの回路を示すものである。
用テスト回路について図面を参照しながら説明する。第
１図は本発明の一実施例における半田付不良検査用テス
ト回路を内蔵した多ピンLSIの回路を示すものである。
第１図において、１は多ピンLSIである。第１の入力
端子２、第２の入力端子３、第３の入力端子４、第４の
入力端子５は、各々抵抗2b、3b、4b、5bを介して電源12
に接続すると同時に、第１の入力バッファ2a、第２の入
力バッファ3a、第３の入力バッファ4a、第４の入力バッ
ファ5aの各入力端に接続する。第１の入力バッファ2aの
出力は信号処理ブロック６に入力するとともに第１のOR
回路13、第１のAND回路14に入力する。第２の入力バッ
ファ3aの出力は信号処理ブロック６に入力するとともに
第１のNOT回路15を介して第１のOR回路13、第１のAND回
路14に入力する。第３の入力バッファ4aの出力は信号処
理ブロック６に入力するとともに第２のOR回路16、第２
のAND回路17に入力する。第４の入力バッファ5aの出力
は信号処理ブロック６に入力すると同時に第２のNOT回
路18を介して第２のOR回路16、第２のAND回路17に入力
する。第１のOR回路13、第１のAND回路14、第２のOR回
路16、第２のAND回路17の出力は各々第１のテスト用出
力端子13a、第２のテスト用出力端子4a、第３のテスト
用出力端子16a、第４のテスト用出力端子17aに接続す
る。
端子２、第２の入力端子３、第３の入力端子４、第４の
入力端子５は、各々抵抗2b、3b、4b、5bを介して電源12
に接続すると同時に、第１の入力バッファ2a、第２の入
力バッファ3a、第３の入力バッファ4a、第４の入力バッ
ファ5aの各入力端に接続する。第１の入力バッファ2aの
出力は信号処理ブロック６に入力するとともに第１のOR
回路13、第１のAND回路14に入力する。第２の入力バッ
ファ3aの出力は信号処理ブロック６に入力するとともに
第１のNOT回路15を介して第１のOR回路13、第１のAND回
路14に入力する。第３の入力バッファ4aの出力は信号処
理ブロック６に入力するとともに第２のOR回路16、第２
のAND回路17に入力する。第４の入力バッファ5aの出力
は信号処理ブロック６に入力すると同時に第２のNOT回
路18を介して第２のOR回路16、第２のAND回路17に入力
する。第１のOR回路13、第１のAND回路14、第２のOR回
路16、第２のAND回路17の出力は各々第１のテスト用出
力端子13a、第２のテスト用出力端子4a、第３のテスト
用出力端子16a、第４のテスト用出力端子17aに接続す
る。
第１のセレクタ20は、信号処理ブロック６のある出力
20aと第１のAND回路14の出力を選択し、第１の出力フリ
ップフロップ7b、第１の出力バッファ7aを介して第１の
出力端子７に与える。第２のセレクタ21は、信号処理ブ
ロック６のある出力21aと第１のAND回路14の出力を第３
のNOT回路19で反転したものを選択し、第２の出力フリ
ップフロッブ8b、第２の出力バッファ8aを介して第２の
出力端子８に与える。第３のセレクタ22は、信号処理ブ
ロック６のある出力22aと第１のAND回路14の出力を選択
し、第３の出力フリップフロップ9b、第３の出力バッフ
ァ9aを介して第３の出力端子９に与える。第４のセレク
タ23は、信号処理ブロック６のある出力23aと第３のNOT
回路19の出力を選択し、第４の出力フリップフロップ10
b、第４の出力バッファ10aを介して第４の出力端子10に
与える。また、第３の出力端子９、第４の出力端子10は
メモリ11の入力端に接続し、各々その出力端は第３の入
力端子４、第４の入力端子５に接続する。４つのセレク
タ20〜23のセレクト入力は一括してセレクト入力端子24
より与える。
20aと第１のAND回路14の出力を選択し、第１の出力フリ
ップフロップ7b、第１の出力バッファ7aを介して第１の
出力端子７に与える。第２のセレクタ21は、信号処理ブ
ロック６のある出力21aと第１のAND回路14の出力を第３
のNOT回路19で反転したものを選択し、第２の出力フリ
ップフロッブ8b、第２の出力バッファ8aを介して第２の
出力端子８に与える。第３のセレクタ22は、信号処理ブ
ロック６のある出力22aと第１のAND回路14の出力を選択
し、第３の出力フリップフロップ9b、第３の出力バッフ
ァ9aを介して第３の出力端子９に与える。第４のセレク
タ23は、信号処理ブロック６のある出力23aと第３のNOT
回路19の出力を選択し、第４の出力フリップフロップ10
b、第４の出力バッファ10aを介して第４の出力端子10に
与える。また、第３の出力端子９、第４の出力端子10は
メモリ11の入力端に接続し、各々その出力端は第３の入
力端子４、第４の入力端子５に接続する。４つのセレク
タ20〜23のセレクト入力は一括してセレクト入力端子24
より与える。
以上のように構成された半田付不良検査用テスト回路
を内蔵した多ピンLSIの回路について、以下その動作を
説明する。
を内蔵した多ピンLSIの回路について、以下その動作を
説明する。
まず、多ピンLSIが通常動作を行なう場合について説
明する。この場合は、セレクト入力端子24に論理値“0"
を入力することにより、４つのセレクタ20、21、22、23
からの信号処理ブロック６の各出力端子20a、21a、22
a、23aの信号を出力させ、各出力フリップフロップ7b、
8b、9b、10b及び各出力バッファ7a、8a、9a、10aを経て
各出力端子７、８、９、10に至らせる。
明する。この場合は、セレクト入力端子24に論理値“0"
を入力することにより、４つのセレクタ20、21、22、23
からの信号処理ブロック６の各出力端子20a、21a、22
a、23aの信号を出力させ、各出力フリップフロップ7b、
8b、9b、10b及び各出力バッファ7a、8a、9a、10aを経て
各出力端子７、８、９、10に至らせる。
次に、半田付不良検査用テストを行なう場合について
説明する。この場合は、セレクト入力24に論理値“1"を
入力したうえで次の２つのテストを行なう。
説明する。この場合は、セレクト入力24に論理値“1"を
入力したうえで次の２つのテストを行なう。
テスト1:第１の入力端子２に論理値“1"、第２の入力端
子３に論理値“0"を入力する。
子３に論理値“0"を入力する。
テスト2:第１の入力端子２に論理値“0"、第２の入力端
子３に論理値“1"を入力する。
子３に論理値“1"を入力する。
テスト１では、第１のOR回路13及び第１のAND回路14
の２入力がいずれも論理値“1"となり、第１のテスト用
出力端子13a、第２のテスト用出力端子14aからは、いず
れも論理値“1"を出力する。また、セレクト入力端子24
に論理値“1"を入力しているため、第１のセレクタ20及
び第３のセレクタ22からは第１のAND回路14の出力（論
理値“1"）を出力し、第２のセレクタ21及び第４のセレ
クタ23からは第１のAND回路14の出力を第３のNOT回路19
で反転したもの（論理値“0"）を出力する。これによっ
て出力端子７、８、９、10からは、各々論理値“1"、
“0"、“1"、“0"を出力する。出力端子９、10の出力信
号は、メモリ11である遅延時間を与えられた後、各々入
力端子４、５に入力する。従って入力端子４、５には各
々論理値“1"、“0"が入力し、第２のOR回路16、第２の
AND回路17の２入力はいずれも論理値“1"となり、第３
のテスト用出力端子16a、第４のテスト用出力端子17aか
らは、いずれも論理値“1"と出力する。結局、第２図に
示すように第１の入力端子２に論理値“1"、第２の入力
端子３に論理値“0"を入力すると、第１の出力端子７、
第２の出力端子８、各テスト用出力端子13a、14a、16
a、17aから各々論理値“1"、“0"、“1"、“1"、“1"、
“1"が得られる。
の２入力がいずれも論理値“1"となり、第１のテスト用
出力端子13a、第２のテスト用出力端子14aからは、いず
れも論理値“1"を出力する。また、セレクト入力端子24
に論理値“1"を入力しているため、第１のセレクタ20及
び第３のセレクタ22からは第１のAND回路14の出力（論
理値“1"）を出力し、第２のセレクタ21及び第４のセレ
クタ23からは第１のAND回路14の出力を第３のNOT回路19
で反転したもの（論理値“0"）を出力する。これによっ
て出力端子７、８、９、10からは、各々論理値“1"、
“0"、“1"、“0"を出力する。出力端子９、10の出力信
号は、メモリ11である遅延時間を与えられた後、各々入
力端子４、５に入力する。従って入力端子４、５には各
々論理値“1"、“0"が入力し、第２のOR回路16、第２の
AND回路17の２入力はいずれも論理値“1"となり、第３
のテスト用出力端子16a、第４のテスト用出力端子17aか
らは、いずれも論理値“1"と出力する。結局、第２図に
示すように第１の入力端子２に論理値“1"、第２の入力
端子３に論理値“0"を入力すると、第１の出力端子７、
第２の出力端子８、各テスト用出力端子13a、14a、16
a、17aから各々論理値“1"、“0"、“1"、“1"、“1"、
“1"が得られる。
次にテスト２では、第１のOR回路13及び第１のAND回
路14の２入力がいずれも論理値“0"となり、第１のテス
ト用出力端子13a、第２のテスト用出力端子14aからは、
いずれも論理値“0"を出力する。また、セレクト入力端
子24に論理値“1"を入力しているため、第１のセレクタ
20及び第３のセレクタ22からは第１のAND回路14の出力
（論理値“0"）を出力し、第２のセレクタ21及び第４の
セレクタ23からは第１のAND回路14の出力を第３のNOT回
路19で反転したもの（論理値“1"）を出力する。これに
よって出力端子７、８、９、10からは、各々論理値
“0"、“1"、“0"、“1"出力する。出力端子９、10の出
力信号は、メモリ11である遅延時間を与えられた後、各
々入力端子４、５に入力する。従って入力端子４、５に
は各々論理値“0"、“1"が入力し、第２のOR回路16、第
２のAND回路17の２入力はいずれも論理値“0"となり、
第３のテスト用出力端子16a、第４のテスト用出力端子1
7aからは、いずれも論理値“0"を出力する。結局、第２
図に示すように第１の入力端子２に論理値“0"、第２の
入力端子３に論理値“1"を入力すると、第１の出力端子
７、第２の出力端子８、各テスト用出力端子13a、14a、
16a、17aから各々論理値“0"、“1"、“0"、“0"、
“0"、“0"が得られる。
路14の２入力がいずれも論理値“0"となり、第１のテス
ト用出力端子13a、第２のテスト用出力端子14aからは、
いずれも論理値“0"を出力する。また、セレクト入力端
子24に論理値“1"を入力しているため、第１のセレクタ
20及び第３のセレクタ22からは第１のAND回路14の出力
（論理値“0"）を出力し、第２のセレクタ21及び第４の
セレクタ23からは第１のAND回路14の出力を第３のNOT回
路19で反転したもの（論理値“1"）を出力する。これに
よって出力端子７、８、９、10からは、各々論理値
“0"、“1"、“0"、“1"出力する。出力端子９、10の出
力信号は、メモリ11である遅延時間を与えられた後、各
々入力端子４、５に入力する。従って入力端子４、５に
は各々論理値“0"、“1"が入力し、第２のOR回路16、第
２のAND回路17の２入力はいずれも論理値“0"となり、
第３のテスト用出力端子16a、第４のテスト用出力端子1
7aからは、いずれも論理値“0"を出力する。結局、第２
図に示すように第１の入力端子２に論理値“0"、第２の
入力端子３に論理値“1"を入力すると、第１の出力端子
７、第２の出力端子８、各テスト用出力端子13a、14a、
16a、17aから各々論理値“0"、“1"、“0"、“0"、
“0"、“0"が得られる。
なお、各抵抗2b、3b、4b、5bは、各入力端子２、３、
４、５の入力論理値を、各入力バッファ2a、3a、4a、5a
に正しく伝え、かつ各入力端子２、３、４、５がハイ・
インピーダンスのときは、各入力バッファ2a、3a、4a、
5aに論理値“1"を与えるような値にしておく。そして少
なくとも電源、アース、クロック入力端子、空き端子以
外のすべての入力端子は抵抗によって電源12に接続して
おく。
４、５の入力論理値を、各入力バッファ2a、3a、4a、5a
に正しく伝え、かつ各入力端子２、３、４、５がハイ・
インピーダンスのときは、各入力バッファ2a、3a、4a、
5aに論理値“1"を与えるような値にしておく。そして少
なくとも電源、アース、クロック入力端子、空き端子以
外のすべての入力端子は抵抗によって電源12に接続して
おく。
テスト１及び２を行なえば、すべての入出力端子の信
号が１回ずつ論理値０、１になるので、すべての半田付
不良を検出できる。例えば、第１の入力端子２又は第２
の入力端子３に半田付不良があれば、テスト用出力端子
13a、14aの信号に異常が現われ、第１の出力端子７又は
第２の出力端子８に半田付不良があれば、出力端子７、
８の信号に異常が現われ、まだ第３の出力端子９、第４
の出力端子10、メモリ入出力端子・制御信号等メモリま
わり、第３の入力端子４、第４の入力端子５に半田付不
良があれば、テスト用出力端子16a、17aの信号に異常が
現われる。さらに、各入力バッファ2a、3a、4a、5aの出
力を各OR回路13、16、AND回路14、17に入力する際、多
ピンLSI1のパッケージ上で隣り合っている入力端子１本
おきにNOT回路15、18を用いて反転して入力すれば、テ
ストパターンの入力論理値が隣り合う入力端子で異なる
ので、入力端子の横の端子との半田接触も検出できる。
号が１回ずつ論理値０、１になるので、すべての半田付
不良を検出できる。例えば、第１の入力端子２又は第２
の入力端子３に半田付不良があれば、テスト用出力端子
13a、14aの信号に異常が現われ、第１の出力端子７又は
第２の出力端子８に半田付不良があれば、出力端子７、
８の信号に異常が現われ、まだ第３の出力端子９、第４
の出力端子10、メモリ入出力端子・制御信号等メモリま
わり、第３の入力端子４、第４の入力端子５に半田付不
良があれば、テスト用出力端子16a、17aの信号に異常が
現われる。さらに、各入力バッファ2a、3a、4a、5aの出
力を各OR回路13、16、AND回路14、17に入力する際、多
ピンLSI1のパッケージ上で隣り合っている入力端子１本
おきにNOT回路15、18を用いて反転して入力すれば、テ
ストパターンの入力論理値が隣り合う入力端子で異なる
ので、入力端子の横の端子との半田接触も検出できる。
また、各セレクタ20、21、22、23に第１のAND回路14
の出力を入力する際、第１のAND回路14の出力を、多ピ
ンLSI1のパッケージ上で隣り合う出力端子へとつながる
セレクタ１個おきにNOT回路19を用いて反転して入力す
れば、テストパターンの出力論理値が隣り合う出力端子
で異なるので、出力端子の横の端子との半田接触も検出
できる。
の出力を入力する際、第１のAND回路14の出力を、多ピ
ンLSI1のパッケージ上で隣り合う出力端子へとつながる
セレクタ１個おきにNOT回路19を用いて反転して入力す
れば、テストパターンの出力論理値が隣り合う出力端子
で異なるので、出力端子の横の端子との半田接触も検出
できる。
以上のように本実施例によれば、各入力端子２、３、
４、５を抵抗2b、3b、4b、5bを介して電源12に接続し、
第１の入力バッファ2aの出力を信号処理ブロック６に入
力するとともに第１のOR回路13、第１のAND回路14に入
力し、第２の入力バッファ3aの出力を信号処理ブロック
６に入力するとともに第１のNOT回路15を介して第１のO
R回路13、第１のAND回路14に入力し、第３の入力バッフ
ァ4aの出力を信号処理ブロック６に入力するとともに第
２のOR回路16、第２のAND回路17に入力し、第４の入力
バッファ5aの出力を信号処理ブロック６に入力するとと
もに第２のNOT回路18を介して第２のOR回路16、第２のA
ND回路17に入力し、第１のOR回路13、第１のAND回路1
4、第２のOR回路16、第２のAND回路17の出力を各々第１
のテスト用出力端子13a、第２のテスト用出力端子14a、
第３のテスト用出力端子16a、第４のテスト用出力端子1
7aに接続し、第１のセレクタ20に信号処理ブロック６の
ある出力20aと第１のAND回路14の出力を選択させ、第２
のセレクタ21に信号処理ブロック６のある出力21aと第
１のAND回路14の出力を第３のNOT回路19で反転させたも
のを選択させ、第３のセレクタ22に信号処理ブロック６
のある出力22aと第１のAND回路14の出力を選択させ、第
４のセレクタ23に信号処理ブロック６のある出力23aと
第１のAND回路14の出力を第３のNOT回路19で反転させた
ものを選択させ、４つのセレクタ20〜23のセレクト入力
を一括してセレクト入力端子24より与えることにより、
テスト１、テスト２の２つのテストパターンで多ピンLS
I1及びメモリ11の全入出力端子の半田付不良検査査が行
なえる。
４、５を抵抗2b、3b、4b、5bを介して電源12に接続し、
第１の入力バッファ2aの出力を信号処理ブロック６に入
力するとともに第１のOR回路13、第１のAND回路14に入
力し、第２の入力バッファ3aの出力を信号処理ブロック
６に入力するとともに第１のNOT回路15を介して第１のO
R回路13、第１のAND回路14に入力し、第３の入力バッフ
ァ4aの出力を信号処理ブロック６に入力するとともに第
２のOR回路16、第２のAND回路17に入力し、第４の入力
バッファ5aの出力を信号処理ブロック６に入力するとと
もに第２のNOT回路18を介して第２のOR回路16、第２のA
ND回路17に入力し、第１のOR回路13、第１のAND回路1
4、第２のOR回路16、第２のAND回路17の出力を各々第１
のテスト用出力端子13a、第２のテスト用出力端子14a、
第３のテスト用出力端子16a、第４のテスト用出力端子1
7aに接続し、第１のセレクタ20に信号処理ブロック６の
ある出力20aと第１のAND回路14の出力を選択させ、第２
のセレクタ21に信号処理ブロック６のある出力21aと第
１のAND回路14の出力を第３のNOT回路19で反転させたも
のを選択させ、第３のセレクタ22に信号処理ブロック６
のある出力22aと第１のAND回路14の出力を選択させ、第
４のセレクタ23に信号処理ブロック６のある出力23aと
第１のAND回路14の出力を第３のNOT回路19で反転させた
ものを選択させ、４つのセレクタ20〜23のセレクト入力
を一括してセレクト入力端子24より与えることにより、
テスト１、テスト２の２つのテストパターンで多ピンLS
I1及びメモリ11の全入出力端子の半田付不良検査査が行
なえる。
発明の効果 以上のように本発明によれば、各入力端子に接続され
る各入力バッファの出力端に接続されるOR回路及びAND
回路を備え、OR回路又はAND回路の出力信号と信号処理
ブロックの出力信号を入力とする複数の２入力セレクタ
を備え、複数の２入力のセレクタの出力端に接続される
各出力フリップフロップと、２入力のセレクタの出力を
選択するセレクト用入力端子を備え、OR回路の出力とAN
D回路の出力を各々出力する第１のテスト用出力端子及
び第２のテスト用出力端子を備えていることにより、２
つのテストパターンによる信号の入出力応答をみること
で全入出力端子の半田付不良検査を行なうことができ
る。
る各入力バッファの出力端に接続されるOR回路及びAND
回路を備え、OR回路又はAND回路の出力信号と信号処理
ブロックの出力信号を入力とする複数の２入力セレクタ
を備え、複数の２入力のセレクタの出力端に接続される
各出力フリップフロップと、２入力のセレクタの出力を
選択するセレクト用入力端子を備え、OR回路の出力とAN
D回路の出力を各々出力する第１のテスト用出力端子及
び第２のテスト用出力端子を備えていることにより、２
つのテストパターンによる信号の入出力応答をみること
で全入出力端子の半田付不良検査を行なうことができ
る。
第１図は、本発明の一実施例における多ピンLSIの半田
付不良検査用テスト回路を内蔵した多ピンLSIの回路
図、第２図は各LSI動作における入出力論理を示す論理
図、第３図は従来の多ピンLSIの回路構成を示す回路図
である。 １……多ピンLSI、２……第１の入力端子、2a……第１
の入力バッファ、2b、3b、4b、5b……抵抗、３……第２
の入力端子、3a……第２の入力国ッファ、４……第３の
入力端子、4a……第３の入力バッファ、５……第４の入
力端子、5a……第４の入力バッファ、６……信号処理ブ
ロック、７……第１の出力端子、7a……第１の出力バッ
ファ、7b……第１の出力フリップフロップ、８……第２
の出力端子、8a……第２の出力バッファ、8b……第２の
出力フリップフロップ、９……第３の出力端子、9a……
第３の出力バッファ、9b……第３の出力フリップフロッ
プ、9c、10c……メモリの入力端子、9d、10d……メモリ
の出力端子、10……第４の出力端子、10a……第４の出
力バッファ、10b……第４の出力フリップフロップ、11
……メモリ、12……電源、13……第１のOR回路、13a…
…第１のテスト用出力端子、14……第１のAND回路、14a
……第２のテスト用出力端子、15……第１のNOT回路、1
6……第２のOR回路、16a……第３のテスト用出力端子、
17……第２のAND回路、17a……第４のテスト用出力端
子、18……第２のNOT回路、19……第３のNOT回路、20…
…第１のセレクタ、20a、21a、22a、23a……信号処理ブ
ロックの出力、21……第２のセレクタ、22……第３のセ
レクタ、23……第４のセレクタ、24……セレクト入力端
子。
付不良検査用テスト回路を内蔵した多ピンLSIの回路
図、第２図は各LSI動作における入出力論理を示す論理
図、第３図は従来の多ピンLSIの回路構成を示す回路図
である。 １……多ピンLSI、２……第１の入力端子、2a……第１
の入力バッファ、2b、3b、4b、5b……抵抗、３……第２
の入力端子、3a……第２の入力国ッファ、４……第３の
入力端子、4a……第３の入力バッファ、５……第４の入
力端子、5a……第４の入力バッファ、６……信号処理ブ
ロック、７……第１の出力端子、7a……第１の出力バッ
ファ、7b……第１の出力フリップフロップ、８……第２
の出力端子、8a……第２の出力バッファ、8b……第２の
出力フリップフロップ、９……第３の出力端子、9a……
第３の出力バッファ、9b……第３の出力フリップフロッ
プ、9c、10c……メモリの入力端子、9d、10d……メモリ
の出力端子、10……第４の出力端子、10a……第４の出
力バッファ、10b……第４の出力フリップフロップ、11
……メモリ、12……電源、13……第１のOR回路、13a…
…第１のテスト用出力端子、14……第１のAND回路、14a
……第２のテスト用出力端子、15……第１のNOT回路、1
6……第２のOR回路、16a……第３のテスト用出力端子、
17……第２のAND回路、17a……第４のテスト用出力端
子、18……第２のNOT回路、19……第３のNOT回路、20…
…第１のセレクタ、20a、21a、22a、23a……信号処理ブ
ロックの出力、21……第２のセレクタ、22……第３のセ
レクタ、23……第４のセレクタ、24……セレクト入力端
子。
Claims (5)
- 【請求項１】複数の入力端子からそれぞれ入力バッファ
を介して入力される信号を信号処理ブロックでディジタ
ル信号処理し、前記入力端子に対応する出力端子からそ
れぞれディジタル信号処理された信号を出力する多ピン
LSIにおいて、前記入力バッファの出力側に接続されたO
R回路及びAND回路と、前記OR回路またはAND回路の出力
信号と前記信号処理ブロックの出力信号を入力とする複
数の２入力のセレクタと、前記複数の２入力のセレクタ
の出力側にそれぞれ接続された複数の出力フリップフロ
ップと、前記出力フリップフロップの出力端に接続され
る複数の出力バッファと、前記出力バッファの出力端に
接続される複数の出力端子と、前記２入力のセレクタの
出力を選択するセレクト信号用の入力端子と、前記OR回
路とAND回路の出力信号を各々出力する第１のテスト用
出力端子及び第２のテスト用出力端子とを備えたことを
特徴とする半田付不良検査用テスト回路を有する多ピン
LSI。 - 【請求項２】電源の入力端子とアース入力端子とクロッ
ク入力端子と未使用の入力端子を除く全ての入力端子を
抵抗を介して電源に接続したことを特徴とする請求項１
に記載の半田付不良検査用テスト回路を有する多ピンLS
I。 - 【請求項３】前記出力端子の少なくとも１つにメモリが
接続され、メモリにより適当な時間遅延された信号が前
記出力端子に対応する入力端子に帰還する前記多ピンLS
Iの入力端子のうち前記メモリにつながる入力端子に接
続された入力バッファの出力側に接続されるOR回路とAN
D回路が、前記メモリにつながらない入力端子に接続さ
れた入力バッファの出力側に接続されるOR回路とAND回
路と別になっており、第１のテスト用出力端子と第２の
テスト用出力端子も各OR回路、各AND回路で別になって
いることを特徴とする請求項１に記載の半田付不良検査
用テスト回路を有する多ピンLSI。 - 【請求項４】AND回路またはOR回路の入力信号のうち１
以上の信号が入力バッファの出力信号の論理値を反転し
て入力するようにしたことを特徴とする請求項１または
請求項２に記載の半田付不良検査用テスト回路を有する
多ピンLSI。 - 【請求項５】OR回路またはAND回路の出力と信号処理ブ
ロックの出力を入力とする複数の２入力のセレクタが、
そのうち少なくとも１つのOR回路またはAND回路の出力
を反転して入力していることを特徴とする請求項１に記
載の半田付不良検査用テスト回路を有する多ピンLSI。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182323A JP2558819B2 (ja) | 1988-07-21 | 1988-07-21 | 半田付不良検査用テスト回路を有する多ピンｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182323A JP2558819B2 (ja) | 1988-07-21 | 1988-07-21 | 半田付不良検査用テスト回路を有する多ピンｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0232271A JPH0232271A (ja) | 1990-02-02 |
| JP2558819B2 true JP2558819B2 (ja) | 1996-11-27 |
Family
ID=16116301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182323A Expired - Lifetime JP2558819B2 (ja) | 1988-07-21 | 1988-07-21 | 半田付不良検査用テスト回路を有する多ピンｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558819B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2608208B2 (ja) * | 1991-09-30 | 1997-05-07 | 富士通株式会社 | 半導体回路素子とその試験処理方法 |
-
1988
- 1988-07-21 JP JP63182323A patent/JP2558819B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0232271A (ja) | 1990-02-02 |
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