JPH0566248A - ３ステート回路のピンスキヤンイン方式 - Google Patents

Abstract

(57)【要約】 【目的】 ３ステートバッファ出力を有する多数のＬＳ
Ｉを搭載するプリント板のＬＳＩ間配線をテストするた
めのピンスキャンイン方式に関し、テスト用の付加回路
が単純で、動作が安全であり、かつテストデータ作成作
業を軽減する方式を提供することを目的とする。 【構成】 テストモード信号がオフのとき出力端子が高
インピーダンスになるようなオープンコレクタまたはオ
ープンドレインのゲートの出力端子を３ステートバッフ
ァの出力端子に接続すると同時に、入力端子にスキャン
イン回路を接続する。また、テストモード信号がオンの
ときは、３ステートバッファの出力が高インピーダンス
になるように３ステートバッファの制御入力に選択回路
を通じてテストモード信号を印加するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、数千から数万ゲート規
模のＬＳＩを多数搭載して数十万から数百万ゲート規模
の巨大論理回路を構成するプリント板上のＬＳＩ間配線
をテストする技法に関する。

【０００２】近年、コンピュータ回路は高集積化され、
一枚のプリント板上に載るゲートの数は増加の一途をた
どっており、それに伴いプリント板上の配線は非常に細
く、かつ高密度になり、従ってその製造においても益々
繊細な技術が要求されるようになって来た。

【０００３】上記のような、プリント板の高精密化の結
果、製作されたプリント板の何割かが不良品となってい
るため、これらを正常なプリント板と区別するためのプ
リント板のテストがコンピュータの信頼性向上には不可
欠である。

【０００４】更に、製作された時には正常であったプリ
ント板も、上記のごとく繊細であるため、ＬＳＩなどの
部品の搭載時にハンダブリッジ，熱衝撃，部品ピンの曲
がりなどのため不良品となるものが少なくない。従って
部品搭載後の完成した製品の状態でテストすることが不
可欠である。

【０００５】最近、ＬＳＩを多数搭載するプリント板回
路においては、本来の製造目的である回路と共に、テス
ト用の回路も組み込んで製造するのが普通となってお
り、このようなテスト用回路の全体に占める割合も、物
的にも費用上も無視できなくなって来ている。

【０００６】テスト用回路には、莫大な数の素子あるい
は配線の各々を特定するために、それ等の素子や配線に
１対１で対応付けて設けられたフリップフロップ等をア
ドレシングし、かつ任意の状態（例えば論理１）に設定
するためのスキャンイン回路と、特定の素子あるいは配
線の状態を取り出し観測に供するためのスキャンアウト
回路が必要である。

【０００７】上記スキャンイン回路およびスキャンアウ
ト回路から出力されるデータはあらかじめテスト目的に
応じてプリント板製造前から作成されなければならな
い。このテストデータ作成作業はあらゆる状況を考慮し
て行う必要があり、労力と時間を必要とする。

【０００８】図３は、従来小規模のＬＳＩにおいて使用
されていたＬＳＩ間配線のテスト方法の一例を示す。図
３において、１，２，３および４はプリント板に装着さ
れたＬＳＩである。１１，１２，１３および１４は、Ｌ
ＳＩ１，２，３および４の各内部回路を概括的に示す。

【０００９】通常モードにおいては、ＬＳＩ１，２，３
の各内部回路１１，１２，１３の各出力信号は、ＬＳＩ
間配線２１，２２，２３を通じてＬＳＩ４の内部回路１
４へそれぞれ転送される。ＬＳＩ４の内部回路１４は内
部回路１１，１２，１３からの各入力信号に基づき所定
の処理を行い、処理結果を外部へ出力する。

【００１０】テストモードにおいては、スキャンインに
よって内部回路１１，１２，１３の状態が設定される
と、ＬＳＩ間配線２１，２２，２３の各状態が定まり、
それらによって内部回路１４の状態が決定され、その結
果スキャンアウトが観測される。

【００１１】例えば、ＬＳＩ１とＬＳＩ４間のＬＳＩ間
配線２１をテストする場合、ＬＳＩ間配線２１を適当な
状態に設定するＬＳＩ１の内部回路１１の状態、並びに
ＬＳＩ間配線２１の状態をＬＳＩ４の内部回路１４のス
キャンアウト回路で読み出すために必要な、関連するＬ
ＳＩ４の内部回路１４、ＬＳＩ2 の内部回路１２、及び
ＬＳＩ３の内部回路１３の状態を回路のトレース／シミ
ューレーションによって見つける。

【００１２】上記の方法では、プリント板に搭載される
回路の大規模化に伴い、現存するコンピュータでは故障
シミュレーションを実行できないようなものや、実行で
きても非常に時間がかかり現実的な時間では処理できな
かったり、コンピュータの処理費用が非常に高くつきテ
ストデータを作ることができないものが少なくない。

【００１３】上記の方法の欠点を補うものとして最近使
用されるようになったのが図４に示すピンスキャンイン
方式である。

【００１４】図４において、ＬＳＩ５およびＬＳＩ６の
各出力ピン３５および３６は、それぞれ、ＬＳＩ間配線
２５および２６によってＬＳＩ７の入力ピン３７および
４７と接続されている。

【００１５】ＬＳＩ５の内部回路１５と出力ピン３５と
の間には選択回路（ピンスキャンイン回路）２５が介在
している。同様にＬＳＩ６にも選択回路２６が接続され
ている。

【００１６】選択回路２５および２６はテストモード信
号がオン（論理１）の場合（テストモード）にはスキャ
ンイン信号を選択し、テストモード信号がオフ（論理
０）の場合には対応する内部回路の出力を選択するよう
に構成されている。これにより、ＬＳＩ５および６の各
出力ピン３５および３６からは、テストモードの時のみ
スキャンイン信号が出力される。

【００１７】テストモードにおいて、テストモード信号
をオンにセットすることによってプリント板上のＬＳＩ
配線の状態を任意に設定（ピンスキャンイン）でき、ま
た、任意に観測（ピンスキャンアウト）することができ
る。従って、プリント板上の巨大回路をトレース／シミ
ュレーションしなくてもテストデータが容易に（簡単な
プログラムで短時間）に作成できるようになった。

【００１８】上述のようにピンスキャンイン方式はＬＳ
Ｉの出力ピン毎にスキャンイン回路が必要であるが、こ
れを図５に示すように、３ステートバス回路のような多
数のＬＳＩ出力（３ステート出力）同士をプリント板上
で直接結線して論理を構成する回路に適用する場合につ
いて考察する。

【００１９】図５において、Ｎ個のＬＳＩ８−１〜ＬＳ
Ｉ８−Ｎはいずれもそれ等の内部回路と接続されたＭ個
の３ステートバッファＢと、各３ステートバッファＢの
出力に接続されたＭ個の出力ピンＰ１〜ＰＭとを有す
る。

【００２０】２０は３ステートバスであり、Ｍ本の接続
線Ｌ１〜ＬＭからなる。接続線Ｌｉ（ｉ＝１〜Ｍ）には
各ＬＳＩの出力ピンＰｉがワイヤードアンド接続されて
いる。各接続線ＬｉにはＬＳＩ９−ｉ（ｉ＝１〜Ｍ）の
入力ピンＰ９−ｉとプルアップ抵抗Ｒを通じて＋Ｖｃｃ
電源が接続されている。

【００２１】各ＬＳＩの同一番号の出力ピンＰｉの各出
力はワイヤードアンドをとられ一つのＬＳＩ９−ｉの入
力となる。図５のような３ステートバッファ出力を持つ
ＬＳＩにおいては、１個の出力ピンごとに３ステートバ
ッファＢのデータ入力と制御入力のそれぞれにスキャン
イン回路、および内部回路の出力信号とスキャンイン信
号を選択する回路が必要である。

【００２２】図６は、従来の３ステートバッファ出力へ
のピンスキャンイン方式を示す。図６において、ＬＳＩ
１０は内部回路１０３および１０４、選択回路１０５お
よび１０６ならびに３ステートバッファ１０７を有す
る。

【００２３】内部回路１０３は“０”または“１”のデ
ータを出力し、内部回路１０４は制御信号を出力する。
内部回路１０３および１０４にはそれぞれスキャンイン
回路１０１および１０２が付属している。

【００２４】選択回路１０５はテストモード信号１１１
の値により内部回路１０３の出力あるいはスキャンイン
回路１０１の出力を選択し、３ステートバッファ１０７
へデータ入力として供給する。選択回路１０６はテスト
モード信号１１１の値により内部回路１０４の出力ある
いはスキャンイン回路１０２の出力を選択し、３ステー
トバッファ１０７へ制御入力として供給する。

【００２５】３ステートバッファ１０７は制御入力によ
り０、１、および高インピーダンスの３つの出力を出力
ピン１１３へ出力する。表１は３ステートバッファ１０
７の入出力関係を示す。

【表１】

【００２６】図６に示す回路が、図５のＬＳＩ８−１〜
ＬＳＩ８−Ｎの出力ピンＰ１〜ＰＭの各々に対応して設
けられ、一つの完成したプリント板となっている。

【００２７】上記プリント板において、３ステートバス
２０の各接続線によって接続されるピン出力同士の衝突
による素子破壊やテストデータ不良を起こさないよう
に、出力同士が結線されている各３ステートバッファを
制御するスキャンインデータ間の関係をプリント板上の
全３ステート回路について、常に保証しなければなら
ず、そのためテストデータ作成コストの増加、及びテス
トデータの巨大化を招いている。

【００２８】

【発明が解決しようとする課題】最近のＬＳＩでは、ゲ
ート一段の伝搬遅延がシステムの性能に響くような高速
回路や、ＬＳＩの実装密度の限界までゲートを詰め込む
ような高密度回路が必要とされる現状である。このよう
な現状においては、図６のように３ステートバッファ１
個当たり、テスト用付加回路として２つのスキャンイン
回路と２つの選択回路を付加することは困難な場合が多
い。

【００２９】そのような場合には、テスト用付加回路と
して制御用（図６の１０２および１０４）とデータ用
（図６の１０１および１０３）のどちらか片方のみを採
用したり、あるいは、多数の３ステート回路の一部分の
みに採用する等の手段を講じざるを得ず、その結果テス
トデータが複雑となるためその作成コストの増大を強い
られている。

【００３０】上記のような状況において、ＬＳＩの３ス
テート出力のピンスキャンイン方式におけるテスト用付
加回路の軽減と、３ステート出力の衝突を容易に避ける
手段が求められていた。

【００３１】本発明は、上記の従来技術における要望に
応ずるため、テスト用付加回路が単純であり、かつ、３
ステート出力どうしの衝突による素子破壊やテストデー
タ不良を起こさないことを、テストデータで保証するこ
とを不要とすることにより、テストデータ作成時間の削
減、テストデータ量の削減、及びテストデータ作成プロ
グラムの簡素化を可能とするような３ステート回路のピ
ンスキャンイン方式を提供することを目的とする。

【００３２】

【課題を解決するための手段】本発明による３ステート
回路のピンスキャンイン方式は、出力ピンに３ステート
バッファの出力端子を接続した多数のＬＳＩの各３ステ
ートバッファの出力同士を３ステートバスで直接結線し
て論理回路を形成したプリント板のＬＳＩ間配線をテス
トするため、通常モードにおいては内部回路からの出力
データを、テストモードにおいてはスキャンイン回路か
らのテスト信号を、それぞれ出力ピンへ選択的に出力す
るピンスキャンイン方式であって、データを３ステート
バッファへ出力する第１の内部回路と、３ステートバッ
ファの制御信号を出力する第２の内部回路と、第２の内
部回路からの制御信号あるいはテストモード信号を３ス
テートバッファの制御入力として供給する選択回路と、
出力端子が３ステートバッファの出力端子に接続されテ
ストモード信号およびスキャンイン回路からのテスト信
号を入力とし、二つの入力がいずれもオンの時以外は出
力端子が高インピーダンスになるゲート回路と、３ステ
ートバッファの出力端子にプルアップ抵抗を介して接続
される電源とを備えて構成される。

【００３３】上記ゲートはオープンコレクタ回路あるい
はオープンドレイン回路で構成される。

【００３４】

【作用】第１の内部回路から出力されるデータは３ステ
ートバッファのデータ入力となる。３ステートバッファ
は制御入力がオフ（論理０）のときは、第１の内部回路
からのデータ入力をそのまま出力し、制御入力がオン
（論理１）のときは出力端子は高インピーダンスとな
る。

【００３５】テストモード信号がオフの時（通常モー
ド）は３ステートバッファの制御入力は第２の内部回路
から供給され、３ステートバッファの出力は第２の内部
回路の出力によって制御される。この時、ゲートの出力
端子は高インピーダンスとなる。

【００３６】テストモード信号がオンの時（テストモー
ド）は、３ステートバッファの出力端子は高インピーダ
ンスとなる。また、ゲートの出力端子はスキャンイン回
路の出力がオンのときは論理０となり、スキャンイン回
路の出力がオフのときは高インピーダンスとなる。３ス
テートバッファおよびゲートの出力端子は論理１の状態
にプルアップされている。

【００３７】上記構成により、３ステートバス回路のよ
うに、多数の３ステートバッファの出力どうしを直接結
線して論理を構成するような回路を含むプリント板上の
ＬＳＩ間配線のテストにおいて、結線された出力どうし
の衝突による素子破壊やテストデータ不良を起こさず安
全である。

【００３８】従って、ＬＳＩ間配線のためのテストデー
タの作成において、素子破壊やデータ不良の発生を心配
する必要なく容易にテストデータを作成することができ
る。

【００３９】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の実施例を示す。

【００４０】図１において、ＬＳＩ５０は、０または１
のデータを出力する内部回路５１、制御信号を出力する
内部回路５２、スキャンイン回路５３、内部回路５２の
出力信号およびテストモード信号のうち一つを選択する
選択回路５４、スキャンイン回路５４およびテストモー
ド信号を入力としその出力端子をＬＳＩ出力ピン５８と
接続されるゲート５５、内部回路５３からのデータを選
択回路５４からの制御入力の制御の下で出力ピン５８へ
出力する３ステートバッファ５６、出力ピン５８に電圧
Ｖｃｃを接続するプルアップ抵抗５７を有する。

【００４１】３ステートバッファ５６の出力は抵抗５７
によって＋Ｖｃｃに接続され、論理１の状態にプルアッ
プされる。ゲート５５はオープンコレクタまたはオープ
ンドレインのゲートであり、スキャンイン回路５３の出
力信号Ｓ５３とテストモード信号Ｓ５９を入力とし、出
力信号Ｓ５８を有する。ゲート５５の入出力関係を表２
に示す。

【００４２】

【表２】

【００４３】表２に示すように、ゲート５５の出力は、
スキャンイン信号およびテストモード信号がいずれもオ
ン（論理１）のとき論理０となり、その他の場合は高イ
ンピーダンスとなる。従って、テストモード信号がオフ
（論理０）のとき出力は高インピーダンスとなる。

【００４４】以下、図１の回路の動作について説明す
る。テストモード信号がオフの通常モードにおいては、
選択回路５４の出力は内部回路５２の出力に従う。従っ
て、内部回路５２の出力が論理０ならば、３ステートバ
ッファ５６の出力は内部回路５１のデータ出力そのもの
であり（０または１）、内部回路５２の出力が論理１な
らば、３ステートバッファ５６の出力すなわち出力ピン
５８の状態は高インピーダンスとなる。

【００４５】テストモード信号がオンのテストモードに
おいては、選択回路５４の出力は論理１である。従っ
て、３ステートバッファ５６の出力端子は高インピーダ
ンスとなる。

【００４６】一方、テストモードにおいて、ゲート５５
の出力端子は、スキャンイン回路５３の出力が論理０な
らば高インピーダンスとなり、スキャンイン回路５３の
出力が論理１ならば論理０となる。

【００４７】ＬＳＩ出力ピンにはプルアップ抵抗を通じ
て＋Ｖｃｃが印加され、常に論理１の状態にプルアップ
している。従って、上記いずれの場合においてもピン５
８に外部接続されている他の回路と電気的に衝突するこ
とはない。

【００４８】図２は、図１の構成にピンスキャンイン方
式を多数のＬＳＩの３ステート出力同士を直接結線して
論理回路を構成したプリント板に適用した例を示す。

【００４９】図２において、各ＬＳＩ５０−１〜５０−
Ｎの内部回路は省略してある。ＬＳＩ５０−１〜５０−
Ｎの各出力ピン５８は、３ステートバス２０を介してＬ
ＳＩ６０に接続される。例えば、ＬＳＩ５０−２とＬＳ
Ｉ６０間のＬＳＩ間配線をテストする場合、テストモー
ド信号およびＬＳＩ５０−２のスキャンイン回路５３の
出力のみ論理１となり、他のＬＳＩのスキャンイン回路
の出力は論理０となる。

【００５０】従って、ＬＳＩ５０−２の出力ピン５８は
論理１となり他のＬＳＩの出力ピン５８は高インピーダ
ンスとなる。従ってＬＳＩ５０−２の出力ピンと他のＬ
ＳＩの出力ピンの信号が電気的に衝突して、素子破壊を
起こすようなことはない。

【００５１】同様にして、どのようなテストデータによ
ってスキャンインしても、スキャンイン回路の出力が０
であるＬＳＩの出力ピンは高インピーダンスとなり、ス
キャンイン回路の出力が１であるＬＳＩの出力ピンは１
となるから接続された出力どうしの衝突による素子破壊
やテストデータ不良は生じない。

【００５２】

【発明の効果】本発明によれば、３ステートバスのよう
にＬＳＩの３ステート出力を直接結線するような回路を
含む巨大回路のＬＳＩ間配線テストデータの作成コス
ト、データ容量が大幅に削減される。しかも、従来のピ
ンスキャンイン方式に比べ、テスト用付加回路によるゲ
ート数の増加、および信号伝搬時間の増加が大きく削減
される。

【図面の簡単な説明】

【図１】本発明の構成を示す図である。

【図２】本発明の応用例を示す図である。

【図３】従来の技術を説明するための図（その１）であ
る。

【図４】従来の技術を説明するための図（その２）であ
る。

【図５】従来の技術を説明するための図（その３）であ
る。

【図６】従来のＬＳＩの３ステート出力へのピンスキャ
ンイン方式を示す図である。

【符号の説明】

１，２，３，４，５，６，７，８−１〜８−Ｎ，９−１
〜９−Ｎ，１０ＬＳＩ １１，１２，１３，１４，１５，１６，１７ 内部回
路 ２０ ３ステートバス ２１，２２，２３，２５，２６ ＬＳＩ間配線 ３５，３６ ＬＳＩ出力ピン ３７，４７ ＬＳＩ入力ピン ５０，５０−１〜５０−Ｎ ＬＳＩ ５１，５２ 内部回路 ５３ スキャンイン回路 ５４ 選択回路 ５５ ゲート ５６ ３ステートバッファ ５７ プルアップ抵抗 ５８ ＬＳＩ出力ピン ６０ ＬＳＩ １０１，１０２ スキャンイン回路 １０３，１０４ 内部回路 １０５，１０６ 選択回路 １０７ ３ステートバッファ １１３ ＬＳＩ出力ピン Ｂ ３ステートバッファ Ｐ１〜ＰＭ ＬＳＩ出力ピン Ｒ プルアップ抵抗

Claims (2)

【特許請求の範囲】
1. 【請求項１】 出力ピンに３ステートバッファの出力端
   子を接続した多数のＬＳＩの各３ステートバッファの出
   力同士を３ステートバスで直接結線して論理回路を形成
   したプリント板のＬＳＩ間配線をテストするため、通常
   モードにおいては内部回路からの出力データを、テスト
   モードにおいてはスキャンイン回路からのテスト信号
   を、それぞれ出力ピンへ選択的に出力するピンスキャン
   方式であって、 データを前記３ステートバッファへ出力する第１の内部
   回路と、 前記３ステートバッファの制御信号を出力する第２の内
   部回路と、 第２の内部回路からの制御信号あるいはテストモード信
   号を前記３ステートバッファの制御入力として供給する
   選択回路と、 出力端子が前記出力ピンに接続され、テストモード信号
   および前記スキャンイン回路からのテスト信号を入力と
   し、これ等二つの入力がいずれもオンの時以外は前記出
   力端子が高インピーダンスになるゲート回路と、 前記出力ピンにプルアップ抵抗を介して接続される電源
   とを備えることを特徴とする３ステート回路のピンスキ
   ャンイン方式。
2. 【請求項２】 前記ゲートはオープンコレクタ回路ある
   いはオープンドレイン回路であることを特徴とする３ス
   テート回路のピンスキャンイン方式。