JPH02184048A

JPH02184048A - メモリ内蔵半導体集積回路装置

Info

Publication number: JPH02184048A
Application number: JP1004114A
Authority: JP
Inventors: Hisayasu Sato; 久恭佐藤; Hideshi Maeno; 秀史前野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-01-11
Filing date: 1989-01-11
Publication date: 1990-07-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ＲＡＭの遅延特性を測定可能にするメモリ内
蔵半導体集積回路装置に関するものである。

〔従来の技術〕

第６図は、従来のメモリを内蔵したマスタスライス型半
導体集積回路を示す系統図である。同図において、ｌａ
、ｌｂは論理回路ブロック、２はＲＡＭ、３はセレクタ
、４は出力セレクタ、ＴＡＤは試験用アドレス入力端子
、ＴＤＩは試験用データ入力端子、ＴＭは試験モード端
子、ＴＤＯは試験用データ出力端子である。

ＲＡＭを内蔵したマスタスライス型大規模集積回路にお
いては、ＲＡＭ部のテストが重要な問題となる。このた
め、論理回路の設計段階においてＲＡＭのテスト回路を
考慮しなければならず、設計時間の増大をもたらす。そ
こで、通常は、たとえば第６図に示すようにＲＡＭ２の
入出力端子にセレクタ３，４を設け、試験モード端子Ｔ
Ｍにより通常信号と試験信号を切り替えることによって
、外部から直接ＲＡＭ２をアクセスできるので、ＲＡＭ
２のテストが容易になる。

しかし、この方式では、アドレスアクセスタイムを測定
する場合、試験用アドレス入力端子ＴＡＤから節点Ａま
で、および節点Ｃから試験用データ出力端子ＴＤＯまで
の遅延が含まれ、ＲＡＭの正確なアドレスアクセスタイ
ムが測定できない。

そこで、第７図に示すように、ＲＡＭ２のアドレス入力
に接続されたセレクタ３およびデータ出力に接続された
出力セレクタ４にラッチ５を接続し、端子ＴＫＩ、ＴＫ
２に入力されるラッチのクロックＣＬＫＩ、ＣＬＫ２の
時間差を測定することによって、ＲＡＭ２のアドレスア
クセスタイムを測定することができる。この場合、試験
用アドレス入力端子ＴＡＤから節点Ａまで、および節点
Ｃから試験用データ出力端子ＴＤＯまでの遅延が無視で
き、より正確な値が得られる。

〔発明が解決しようとする課題〕

従来のメモリ内蔵半導体集積回路装置は以上のように構
成されているので、ラッチ５０分ハードウェアの増加を
招き、また、ＲＡＭ２のデータ出力は出力セレクタ４を
介して論理回路ブロック１ｂに接続されているので、Ｒ
ＡＭのアドレスアクセスタイムが増加するという欠点が
あった。さらに、測定されたアドレスアクセスタイムに
はラッチ５の遅延やホールドタイムなどが含まれてし９
るので、正確にＲＡＭ２のアドレスアクセスタイムが測
定できないという問題があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ＲＡＭのテスト容易性を失うこ
となく、正確にＲＡＭのアドレスアクセスタイムを測定
することができるメモリ内蔵半導体集積回路装置を得る
ことにある。

〔課題を解決するための手段〕

このような課題を解決するために本発明の第１の発明は
、メモリを内蔵したマスタスライス型半導体集積回路装
置において、メモリのアドレス入力、データ入力および
データ出力に第１、第２および第３のセレクタを備え、
第１および第２のセレクタの第１の入力を第１の論理回
路ブロックと接続し、第１および第２のセレクタの第２
の入力を第１および第２の外部端子に接続し、第３のセ
レクタの第１の入力を前記第１のセレクタの第２の入力
に接続し、第３のセレクタの第２の入力を第２の論理回
路ブロックおよびメモリのデータ出力に接続し、第３の
セレクタの出力を第３の外部端子に接続し、第１および
第２のセレクタのセレクト信号と第３のセレクタのセレ
クト信号は各々独立に制御可能であるようにしたもので
ある。

また、第２の発明は、メモリを内蔵したマスタスライス
型半導体集積回路装置において、メモリの書込み信号入
力およびデータ出力に第１および第２のセレクタを備え
、第１のセレクタの第１の入力を第１の論理回路ブロッ
クと接続し、第１のセレクタの第２の入力を第１の外部
端子に接続し、第２のセレクタの第１の入力を第１のセ
レクタの第２の入力に接続し、第２のセレクタの第２の
入力を第２の論理回路ブロックおよびメモリのデータ出
力に接続し、第２のセレクタの出力を第２の外部端子に
接続し、第１のセレクタのセレクト信号と第２のセレク
タのセレクト信号は各々独立に制御可能であるようにし
たものである。

さらに、第３の発明は、メモリを内蔵したマスタスライ
ス型半導体集積回路装置において、メモリのブロックセ
レクト信号入力およびデータ出力に第１および第２のセ
レクタを備え、第１のセレクタの第１の入力を第１の論
理回路ブロックと接続し、第１のセレクタの第２の入力
を第１の外部端子に接続し、第２のセレクタの第１の入
力を第１のセレクタの第２の入力に接続し、第２のセレ
クタの第２の入力を第２の論理回路ブロックおよびメモ
リのデータ出力に接続し、第２のセレクタの出力を第２
の外部端子に接続し、第１のセレクタのセレクト信号と
第２のセレクタのセレクト信号は各々独立に制御可能で
あるようにしたものである。

〔作用〕

本発明によるメモリ内蔵半導体集積回路装置は、セレク
ト信号により、試験用データ集積回路端子に出力される
信号をＲＡＭのアドレス信号またはＲＡＭのデータ出力
に切り替える。

〔実施例〕

第１図は、本発明の第１の発明によるメモリ内蔵半導体
集積回路装置の一実施例を示す系統図である。同図にお
いて、ｌａ、ｌｂは第１．第２の論理回路ブロック、２
はメモリとしてのＲＡＭ、３ａ、３ｂ、３ｃは第１．第
２．第３のセレクタ、ＴＡＤは第１の外部端子としての
試験用アドレス入力端子、ＴＤＩは第２の外部端子とし
ての試験用データ入力端子、ＴＭは試験モード端子、’
ｒ　ｓは出力切換え端子、ＴＤＯは第３の外部端子とし
ての試験用データ出力端子である。第１のセレクタ３ａ
の出力はＲＡＭ２のアドレス入力（ＡＤＲ８）に接続さ
れ、セレクタ３ａの第１の入力は論理回路ブロックｌａ
に接続され、セレクタ３ａの第２の入力は試験用アドレ
ス入力端子ＴＡＤに接続されている。第２のセレクタ３
ｂの出力はＲＡＭ２のデータ入力（ＤＩ）に接続され、
セレクタ３ｂの第１の入力は論理回路ブロック１ａに接
続され、セレクタ３ｂの第２の入力は試験用データ入力
端子ＴＤＩに接続されている。第３のセレクタ３Ｃの出
力は試験用データ出力端子ＴＤＯに接続され、セレクタ
３Ｃの第１の入力はセレクタ３ａの第２の入力に接続さ
れ、セレクタ３Ｃの第２の入力はＲＡＭ２のデータ出力
（Ｄｏ）および論理回路ブロック１ｂに接続されている
。また、第１および第２のセレクタ３ａ、３ｂのセレク
ト信号端子は試験モード端子ＴＭに接続され、第３のセ
レクタ３Ｃのセレクト信号端子は出力切換え端子ＴＳに
接続されている。

第２図は、ＲＡＭが多ビツト構成の場合のメモリ内蔵半
導体集積回路装置を第１の発明の他の実施例として示す
系統図である。第１図と異なる点は、ＲＡＭ２のデータ
入力およびデータ出力が複数個になり、それに対応して
セレクタの数が増加していることである。同図において
、３ａｌ、３ａ２，３ｂｌ、３ｂ２，３ｃ１．３ｃ２は
セレクタ、６は期待値を保持するラッチ、７はラッチ６
のデータとＲＡＭ２のデータ出力（Ｄｏ　１−ＤＯｎ）
に接続されたセレクタ３ｃｌ〜３ｃ２のデータとを比較
するコンパレータ、８はコンパレータ７の出力を１ビツ
トに圧縮するオアゲートである。

なお、第２図において第１図と同一部分又は相当部分に
は同一符号が付しである。ＲＡＭ２のデータ出力（ＤＯ
ｌ”ＤＯｎ）に接続されたセレクタ３ｃｌ〜３ｃ２とラ
ッチ６の数は、アドレス入力数とＲＡＭ２のデータ出力
数のうち多いほうの数で決定される。ＴＡＩ〜ＴＡｍは
試験用アドレス入力端子、ＴＤＩ〜ＴＤｋは試験用デー
タ入力端子、ＴＫはラッチ６のクロックＣＬＫの入力端
子である。試験用データ入力端子ＴＤＩ〜ＴＤｋの数に
はＲＡＭ２のアドレス入力数とデータ入力数のうち多い
方の数で決定される。

次に第１図の装置の動作を説明する。試験モード端子Ｔ
Ｍが第１の論理回路ブロック１ａからの信号を選択して
いるとき、第１図の装置は、第１および第２の論理回路
ブロックｌａ、ｌｂおよびＲＡＭ２から構成される通常
のメモリ内蔵のマスタスライス型半導体集積回路装置と
して動作する。

試験モード端子ＴＭが試験用アドレス入力端子ＴＡＤお
よび試験用データ入力端子ＴＤｒからの信号を選択し、
出力切換え端子ＴＳがＲＡＭ２のデータ出力を選択して
いるとき、ＲＡＭ２は外部からアクセス可能であるので
、テストが容易に行なえる。

ＲＡＭ２のアドレスアクセスタイムを測定する場合には
次のように行なう。

■試験モード端子ＴＭにより、試験用アドレス入力端子
ＴＡＤおよび試験用データ入力端子ＴＤＩからの信号を
選択する。

■出力切換え端子ＴＳにより試験用アドレス入力端子Ｔ
ＡＤからの信号を選択する。

■試験用アドレス入力端子ＴＡＤからＲＡＭ２にアドレ
スを入力するとともに、試験用データ出力端子ＴＤＯよ
りアドレス入力を観測する。

■出力切換え端子ＴＳによりＲＡＭ２のデータ出力（Ｄ
ｏ）からの信号を選択する。

■試験用アドレス入力端子ＴＡＤからＲＡＭ２にアドレ
スを入力するとともに、試験用データ出力端子ＴＤＯよ
りＲＡＭ２のデータ出力を観測する。

■■と■の時間差によりＲＡＭ２のアドレスアクセスタ
イムが求まる。

上記■と■において、試験用アドレス入力端子ＴＡＤか
ら節点Ａまで、および節点Ｃから試験用データ出力端子
ＴＤＯまでは共通なので差し引ける。また、節点Ａから
節点Ｂまでの配線が短くなるようにすれば、節点Ａから
節点βまでの遅延は無視できる。したがって、■と■の
時間差は節点Ａから節点Ｃまでの遅延に等しく、正確に
ＲＡＭ２のアドレスアクセスタイムが測定できる。

次に、第２図の装置の動作について説明する。

通常動作時およびＲＡＭ２のテスト時は第１図の場合と
同様である。ただし、試験用データ出力端子ＴＤＯには
ＲＡＭ２のデータ出力ではなく、パス／フェイル（ＰＡ
ＳＳ／ＦＡＩＬ）信号のみが出力されるので、ラッチ６
にはあらかじめＲＡＭ２のデータ出力期待値を保持して
おく必要がある。

■ラッチ６にアドレスを保持する。

■試験モード端子ＴＭにより、試験用アドレス入力端子
ＴＡＩ〜ＴＡｍおよび試験用データ入力端子ＴＤＩ〜Ｔ
Ｄｋからの信号を選択する。

■出力切換え端子ＴＳにより試験用アドレス入力端子Ｔ
ＡＩ〜ＴＡｍからの信号を選択する。

■試験用アドレス入力端子ＴＡ１”ＴＡｍからＲＡＭ２
にアドレスを入力するとともに、試験用データ出力端子
ＴＤＯよりパス／フェイル信号を観測する。このパス／
フェイル信号は、全アドレス信号があらかじめ保持して
おいたラッチ６のデータと一致したときレベルｒＨＪか
らｒＬＪに変化する。

０次に、ラッチ６にＲＡＭ２の出力データ期待値を保持
する。

■出力切換え端子ＴＳにりＲＡＭ２のデータ出力からの
信号を選択する。

■試験用アドレス入力端子ＴＡＤからＲＡＭ２にアドレ
スを入力するとともに、試験用データ出力端子ＴＤＯよ
りパス／フェイル信号を観測する。

このパス／フェイル信号は、すべてのＲＡＭ２のデータ
出力がラッチ６の保持する期待値と一致したときレベル
ｒＨＪからｒＬＪに変化する。

上記■と■において、試験用アドレス入力端子ＴＡＩ〜
ＴＡｍから節点Ａまで、および節点ＢもしくはＣから試
験用データ出力端子ＴＤＯまでは共通なので差し引ける
。また、節点ＡからＢまでの配線が短くなるようにすれ
ば、節点Ａから８までの遅延は無視できる。したがって
、■と■の時間差は節点ＡからＣまでの遅延に等しく、
正確にＲＡＭ２のアドレスアクセスタイムが測定できる
。

また、コンパレータ７を設けたことにより、試験用デー
タ出力の信号は常にｒＨＪからｒＬＪであるので、出カ
バソファの信号の立上りと立下りの時間差が問題となる
ことはない。とくに、ＲＡＭ２のデータ出力が複数の場
合には試験用データ出力信号が１ビンに圧縮されるので
、ビン間スキューやテストビンが増大するという問題が
ないという利点がある。

次に、第３図および第４図の回路について説明する。第
３図および第４図は、エミッタ結合型論理回路で構成さ
れた場合のメモリ内蔵半導体集積回路装置を示す回路図
である。同図において、１ｂは論理構成ブロック、Ｒ１
およびＲ２は抵抗、Ｑ１〜Ｑ５はトランジスタ、ＩＳＩ
〜ＩＳ３は定電流源、ＶＣＣは接地端子、ＶＥＥは負電
圧端子である。以上により、ＲＡＭ２のデータ出力部の
出力ゲートを構成している。ＤＯａは第１のデータ出力
、ＤＯｂは第２のデータ出力であり、ＤＯａは第２の論
理回路ブロックｌｂに入力され、ＤＯｂはセレクタ３に
入力される。

マスタスライス型半導体集積回路装置の場合、第２の論
理回路ブロックは種々の構成をとり、第１のデータ出力
ＤＯａが入力される負荷は一定ではない。したがって、
第３図および第４図に示すように、アクセスタイム測定
専用の第２のデータ出力ＤＯｂを設けることにより、Ｒ
ＡＭ２に接続される第２の論理回路ブロック１ｂに係わ
らず正確にアクセスタイムを測定できる。ただし、第４
図の場合は第２のデータ出力ＤＯｂは第１のデータ出力
ＤＯｂに対して論理反転している。

第３図および第４図に示したように、ＲＡＭ２のデータ
出力が互いに干渉しない２つの以上の出力を有し、論理
回路ブロック１ｂとセレクタ３ｃに入力する信号を独立
させると、論理回路ブロックの構成によってアドレスア
クセスタイムが変化するという問題がない。付加回路に
よるＲＡＭ２のアクセスタイムの増加も抑えられる。

なお、上記実施例ではアドレスアクセスタイムについて
示したが、同様の手法を用いてブロックセレクトアクセ
スタイムやライトリカバリタイムを測定することができ
る。第５図にその実施例を示す。ＲＡＭ２のブロックセ
レクト入力およびライトイネーブル（書込み）人力にそ
れぞれセレクタ３ｄおよび３ｅを設け、このセレクタ３
ｄ、３ｅの第１の人力はそれぞれ第１の論理回路ブロッ
クｌａに接続され、第２の入力はそれぞれ試験用ブロッ
クセレクト信号入力端子ＴＢＳおよび試験用ライトイネ
ーブル信号端子ＴＷＥに接続される。

また、ＲＡＭ２のデータ出力ＤＯ，，Ｉおよび□２はセ
レクタ３ｆおよび３ｇの第１の入力に入力され、セレク
タ３ｒおよび３ｇの第２の人力はＲＡＭ２のブロックセ
レクト入力およびライトイネーブル入力に接続されたセ
レクタ３ｄおよび３ｅの第２の入力に接続される。出力
切換え端子ＴＳにより、試験用データ出力端子ＴＤＯ，
，＋には試験用ブロックセレクト入力信号又はＲＡＭ２
のデータ出力Ｄｏ、。、が、試験用データ出力端子ＴＤ
Ｏ□２には試験用ライトイネーブル信号又はＲＡＭ２の
データ出力ＤＯ□２が出力される。第１図と同様の方法
を用いてブロックセレクトアクセスタイムおよびライト
リカバリタイムが測定できる。

また、上記実施例では試験用入出力信号は直接、外部端
子に入出力したが、ラッチなどを設けて時分割入出力す
ることにより試験用ピンを減らしたり、セレクタを設け
て論理回路ブロックの人出力ビンと共用することも可能
で、上記実施例と同様の効果を奏する。

〔発明の効果〕

以上説明したように本発明の第１の発明は、メモリのア
ドレス入力およびデータ出力に第１および第３のセレク
タを設けたことにより、試験モード端子により第１のセ
レクタの入力を第１の論理回路ブロックからの信号と試
験用アドレス入力端子からの信号とに切り換え、出力切
換え端子により第３のセレクタの出力をメモリデータ出
力と試験用アドレス入力端子からの信号とに切り換える
ことができるので、論理回路ブロックの構成に係わらず
、正確にアドレスアクセスタイムが測定できるという利
点がある。また、メモリのテスト容易性も何ら損なうこ
ともない。

また、第２又は第３の発明は、メモリの書込み信号入力
およびデータ出力に第１および第２のセレクタを設けた
ことにより、又は、メモリのブロックセレクト信号およ
びデータ出力に第１および第２のセレクタを設けたこと
により、試験モード端子により第１のセレクタの入力を
第１の論理回路ブロックからの信号と試験用書込み信号
入力端子からの信号又は試験用ブロックセレクト信号入
力端子からの信号とに切り換え、出力切換え端子により
第２のセレクタの出力をメモリデータ出力と試験用書込
み信号又は試験用ブロックセレクト信号とに切り換える
ことができるので、ライトリカバリタイム又はブロック
セレクトアクセスタイムを測定できるという利点がある
。

【図面の簡単な説明】

第１図は本発明の第１の発明の実施例を示す系統図、第
２図はその変形例を示す系統図、第３図および第４図は
エミッタ結合型論理回路で構成された場合のメモリ内蔵
半導体集積回路装置を示す回路図、第５図は本発明の第
２および第３の発明の実施例を示す系統図、第６図およ
び第７図は従来のメモリ内蔵半導体集積回路装置を示す
系統図である。ｌａ・・・第１の論理回路ブロック、Ｉｂ・・・第２の
論理回路ブロック、２・・・ＲＡＭ、３ａ・・・第１の
セレクタ、３ｂ・・・第２のセレクタ、３Ｃ・・・第３
のセレクタ、ＴＡＤ・・・試験用アドレス入力端子、Ｔ
ＤＩ・・・試験用データ入力端子、ＴＭ・・・試験モー
ド端子、ＴＳ・・・出力切換え端子、ＴＤＯ・・・試験
用データ出力端子、Ａ−Ｄ・・・節点。

Claims

【特許請求の範囲】

（１）メモリを内蔵したマスタスライス型半導体集積回
路装置において、メモリのアドレス入力、データ入力お
よびデータ出力に第１、第２および第３のセレクタを備
え、前記第１および第２のセレクタの第１の入力を第１
の論理回路ブロックと接続し、前記第１および第２のセ
レクタの第２の入力を第１および第２の外部端子に接続
し、前記第３のセレクタの第１の入力を前記第１のセレ
クタの第２の入力に接続し、前記第３のセレクタの第２
の入力を第２の論理回路ブロックおよびメモリのデータ
出力に接続し、前記第３のセレクタの出力を第３の外部
端子に接続し、前記第１および第２のセレクタのセレク
ト信号と前記第３のセレクタのセレクト信号は各々独立
に制御可能であることを特徴とするメモリ内蔵半導体集
積回路装置。
（２）メモリを内蔵したマスタスライス型半導体集積回
路装置において、メモリの書込み信号入力およびデータ
出力に第１および第２のセレクタを備え、前記第１のセ
レクタの第１の入力を第１の論理回路ブロックと接続し
、前記第１のセレクタの第２の入力を第１の外部端子に
接続し、前記第２のセレクタの第１の入力を前記第１の
セレクタの第２の入力に接続し、前記第２のセレクタの
第２の入力を第２の論理回路ブロックおよびメモリのデ
ータ出力に接続し、前記第２のセレクタの出力を第２の
外部端子に接続し、前記第１のセレクタのセレクト信号
と前記第２のセレクタのセレクト信号は各々独立に制御
可能であることを特徴とするメモリ内蔵半導体集積回路
装置。
（３）メモリを内蔵したマスタスライス型半導体集積回
路装置において、メモリのブロックセレクト信号入力お
よびデータ出力に第１および第２のセレクタを備え、前
記第１のセレクタの第１の入力を第１の論理回路ブロッ
クと接続し、前記第１のセレクタの第２の入力を第１の
外部端子に接続し、前記第２のセレクタの第１の入力を
前記第１のセレクタの第２の入力に接続し、前記第２の
セレクタの第２の入力を第２の論理回路ブロックおよび
メモリのデータ出力に接続し、前記第２のセレクタの出
力を第２の外部端子に接続し、前記第１のセレクタのセ
レクト信号と前記第２のセレクタのセレクト信号は各々
独立に制御可能であることを特徴とするメモリ内蔵半導
体集積回路装置。