JPH0432348B2

JPH0432348B2 -

Info

Publication number: JPH0432348B2
Application number: JP8931582A
Authority: JP
Priority date: 1982-05-26
Filing date: 1982-05-26
Publication date: 1992-05-29
Also published as: JPS58205870A

Description

【発明の詳細な説明】本発明は種々の論理回路を、主としてハードウ
エアを用いてシミユレーシヨンすることを可能と
した汎用的な論理回路シミユレーシヨン装置に関
するものである。

論理装置やLSIなどを設計・製造する場合、ま
ず論理装置やLSIの仕様に基づいて、論理設計を
行う。この場合、プリント回路基板やLSIのレイ
アウト設計に入る前に、論理バグをできるだけ削
除しておく必要がある。とくに、LSIの場合に
は、あとの工程バグが発見されると手戻りが大き
いため、この論理設計段階でのバグ吸収が強く望
まれている。また、論理設計が完了すると、その
論理設計データを用いて、製造後の論理装置や
LSIが正常に動作しているかどうかを検査するた
めのテストパターンを作成する必要がある。

従来、これらの論理設計の正常性の検証やテス
トパターン生成の手段として、ハードウエアシミ
ユレータあるいはソフトウエアシミユレータによ
る方法が用いられているハードウエアシミユレータは、論理設計したデ
ータに基づいて実際に製造すべき装置あるいは
LSIを模擬した装置を製造して、同装置が与えら
れた仕様を満足するか否かを調べることによつ
て、論理設計の正常性を検証するものである。併
せて、そこで用いた入出力パターンのセツトをテ
ストパターンとして仕様することができる。この
ようなハードウエアシミユレータは、実際にハー
ドウエアを用いて構成するため、ほぼ本番の装置
に近い速度で動作させることができるため、多量
のデータを用いてランさせることが可能であり、
それがソフトウエアシミユレータに比べて大きな
長所となつている。しかし、ハードウエアシミユ
レータは、一般に本番の装置とは異なつた部品を
用いたり、より簡易的な作り方をするために、遅
延などの電気的性能は本番の装置と大幅に異なる
のが普通であり、本方法によるシミユレーシヨン
では、論理的な機能の正常性の検証しか期待でき
ない。また、ハードウエアシミユレータは簡易的
にしろ、本番と同様の規模のハードウエア装置を
設計・製造しなければならないために、設計・製
造のデータのターンアランド時間とコストがかか
るのが大きな欠点である。

一方、ソフトウエアシミユレータは、汎用計算
機を用いて、与えられた論理装置やLSI回路の論
理接続情報を受けて、シミユレーシヨン処理に適
した形に編集したのちに、メモリ上に格納する。
従つて、ユーザに対しては、計算機中にあたかも
論理装置あるいはLSI回路が存在しているように
みえる。計算機中に構成された回路の外部入力端
子に、０，１などの信号情報のシーケンスを入力
すると、これらの外部入力信号値と、すでに与え
られている回路のゲート論理機能とゲート間の接
続関係等を用いて、回路内の各ゲートや外部出力
端子の信号値の変化を求めることができる。この
ため、ある入力信号パターンを与えたとき、シミ
ユレーシヨンで得られた各ゲートや外部出力端子
の信号値と、あらかじめ予想された対応する信号
値を比較することによつて論理回路が正常か否か
を調べることができる。

このソフトウエアシミユレータの方法によれ
ば、ゲートや配線の遅延値も実際に製造する回路
に近い形で指定できるため、論理機能の検証のみ
ではなく、タイミング条件まで含めて検証できる
利点がある。また、ハードウエアシミユレータ設
計・製造のターンアラウンド時間とコストに比べ
て、かなり短かい期間とコストでシミユレーシヨ
ン環境が設定できるのが大きな利点である。しか
し、この方法においては、一般にシーケンシヤル
処理を行う汎用計算機を用いて処理するため、一
度に１ゲートあるいは、たかだか、１ワードで同
時に処理可能なゲート数しか並列処理できず、本
質的にシーケンシヤル処理となる。

このように、ソフトウエアによるシミユレーシ
ヨンでは、本来、並列的に動作する論理回路を直
列的な動作におきかえて、処理せざるを得ないこ
とや、シミユレーシヨン処理の大半の部分でメモ
リと演算装置との間のデータ授受が必要となるこ
とに起因して、実際のハードウエアが動作する場
合に比べ10⁵〜10⁶程度の時間がかかり、これがソ
フトウエアシミユレーシヨンの最大の欠点であ
る。

以上、ハードウエアシミユレーシヨンおよびソ
フトウエアシミユレーシヨンともに、それぞれ大
きな問題点を有しており、これらの問題点を解決
する手段が強く望まれている。

本発明の目的は、与えられた論理回路の接続情
報に応じて容易に回路を構成でき、しかもハード
ウエアによつて高速にシミユレーシヨン処理を行
うことを可能とした汎用的な論理回路シミユレー
シヨン装置を提供することにある。

しかして、本発明は任意の入力を任意の出力に
接続する構成のスイツチ回路と、該スイツチ回路
の入力および出力の少なくとも一部に接続された
複数の正常または故障機能をもつ機能回路とを具
備してなるユニツトセルをアレイ状態構成すると
共に、各ユニツトセル内のスイツチ回路の接続状
態の設定および機能回路の状態の選択を制御する
制御回路を設け、ユニツトセル間の接続及び各ユ
ニツトセル内の状態を電気的に変更することによ
つて、種々の論理回路の実現を可能にするもので
ある。

以下、図面にもとづいて本発明の内容を詳細に
説明する。

第１図は本発明の一実施例にあつて、１はユニ
ツトセル、２は制御回路、IL１１，IL１２，…
ILlkはユニツトセル左側入力、IU１１，IU１２，
…ILlkはユニツトセル上側入力、IR１１，IR１
２，…IRlkはユニツトセル右側入力、ID１１，
ID１２，…IDlkはユニツトセル下側入力、OL１
１、OL１２，…OLlkはユニツトセル左側出力、
OU１１，OU１２，…OUlkはユニツトセル上側
出力、OR１１，OR１２，…ORlkはユニツトセ
ル右側出力、OD１１，OD１２，…ODlkはユニ
ツトセル下側出力、CT１はレジスタ制御線、
RD１はユニツトセル状態読出し線である。

ユニツトセル１は２次元アレイ状に配置され、
隣接ユニツトセル同志が入出力線で結合されてい
る。後述するように、各ユニツトセル１はスイツ
チ回路と機能回路、該機能回路の機能を選択する
ためのレジスタ、および機能回路の出力状態を保
持するためのレジスタを含んでいる。制御回路２
はユニツトセル１内のレジスタの値を設定した
り、ユニツトセル１内の内容を読出したりする機
能を司どる。この場合、ユニツトセル１のスイツ
チ回路および機能回路を制御するレジスタへの内
容の設定はレジスタ制御線CT１を通して行い、
ユニツトセル１の状態の読出しはユニツトセル状
態読出し線RD１により行う。なお、実施例で
は、CT１およびRD１線は全ユニツトセルを縦
続に接続されているとする。

第２図はユニツトセル１の詳細図である。第２
図において、２１はスイツチ回路、２２は機能回
路、２３は機能選択用レジスタ、２４は機能回路
出力表示用レジスタ、OFはスイツチ回路出力、
IFはスイツチ回路入力である。

スイツチ回路２１は上下左右の隣接ユニツトセ
ルまたは同一ユニツトセル内の機能回路から入力
を受け、また上下左右の任意の隣接ユニツトセル
または同一ユニツトセル内の機能回路に出力する
ことができる。機能回路２２は複数の正常または
故障機能をもつ回路（例えば、正常に機能する
AND，OR等の回路群、正常に機能しないAND，
OR等の回路群）で、機能選択用レジスタ２３に
セツトされた値によつて、どの正常または故障機
能を選択するかが決まる。機能回路２２の出力値
は機能回路出力表示用レジスタ２４にセツトさ
れ、ユニツトセル１の外部（第１図の制御回路
２）からユニツトセル状態読出し線RDIを介して
読出される。

第３図はスイツチ回路２１の詳細を示したもの
で、３１はANDゲート、３２はデコーダ、３３
はレジスタである。ANDゲート３１がデコーダ
３２のデコード出力によつてイオンとなリ、該
ANDゲートを通して、入力IU_ij，IL_ij，…IFの任
意にいずれか一つのものが出力OD_ij，OL_ij，…
OFの任意のものに接続される。デコーダ３２の
入力はレジスタ３３から与えられ、レジスタ３３
の値はレジスタ制御線CT１を介して制御回路２
から設定される。

第４図は機能回路２２の詳細である。第４図Ａ
は機能回路２２の全体の構成図を示したもので、
４１は正常または故障などの機能をもつ機能部、
４２はトライステート・バツフア、４３はデコー
ダである。トライステート・バツフア４２はデコ
ーダ４３によつて選ばれたものだけが、対応する
機能部ｉの信号値を出力する。選ばれなかつたト
ライステート・バツフアの出力値はハイインピー
ダンス値をとる。したがつて、デコーダ４３によ
つて機能部１〜ｎの一つを選択することができ、
レジスタ２４に設定される。デコーダ４３の入力
は機能選択用レジスタ２３から与えられ、レジス
タ２３の値はレジスタ制御線CT１を介して制御
回路２から設定される。

第４図Ｂは機能部４１の具体例で、ａはAND
機能を実現する例、ｂはANDゲートの出力ピン
が縮退故障を起こしている故障機能を実現する例
である。

次に、本発明の具体例を示す。いま、第５図に
示すような簡単な論理回路を考えてみる。第５図
中、Ａ〜ＩはAND（〈Ａ〉），OR（〈Ｏ〉），NAND
（〈NA〉），NOT（〈NA〉），フリツプフロツプ
〈FF〉などの論理機能を表している。この第５図
の論理回路は、アレイ状に構成された９個のユニ
ツトセル１を用いて第６図のように実現される。
第６図において、一つのユニツトセルは第５図の
論理回路の一つの論理機能に対応する。例えば最
上行の左端ユニツトセル１は第５図の論理機能Ａ
に対応し、その機能回路２２はAND機能部（第
４図Ｂのａ参照）が選択される。該ユニツトセル
１では、入力Ｉ１，Ｉ２をスイツチ回路２１を介
して機能回路２２の入力としてAND論理をとり、
該機能回路２２の出力をスイツチ回路２１を介し
て右隣りのユニツトセルに与える。他のユニツト
セルについても同様である。第６図では、第５図
との対応が一目で分るように、関連のある信号線
を太線で示すと同時に、信号の伝播する方向を矢
印で示してある。

なお、第６図の例では１ユニツトセルに１ゲー
ト（論理機能）を対応させて割当てたが、機能回
路２２内の機能部を複数選択するようにすれば、
複数個のゲートを割当てることも当然可能であ
る。

以上、実施例では、隣接ユニツトセル間のデー
タ転送線は２本パラレルとして構成した場合を示
したが、一般にｎ本パラレルとして構成すること
は当然可能である。また、同じく実施例では、レ
ジスタ制御線およびユニツトセル状態読出し線は
全ユニツトセルを縦続に接続しているが、データ
転送を高速化するために、例えばユニツトセルの
行あるいは列毎にパラレルにレジスタ制御線やユ
ニツト状態読出し線を設けることも当然可能であ
る。

以上説明したように、本発明の回路構成によれ
ば、各種の論理回路を、回路の一部の状態を電気
的に書き替えることによつて実現できるので、従
来のハードウエアシミユレータを設計・製造する
のに比べ、極めて短時間でシミユレータを実現す
ることができる。また、同一のハードウエアを繰
返し使用することができるため、従来、各品種毎
に必要とされたハードウエアシミユレータ製造の
コストを大幅に削減することが期待できる。一
方、シミユレーシヨン処理速度は従来のハードウ
エアシミユレータとコンパラブルなオーダーが達
成される。

また、ユニツトセル内の機能を正常回路または
故障回路に任意に設定できるので、正常回路の論
理シミユレーシヨンはもちろん、故障回路を含む
論理シミユレーシヨンも容易に実行でき、テスト
パターン生成の目的にも利用できる。

このように、本発明によれば、従来のハードウ
エアシミユレータとソフトウエアシミユレータの
長所を併わせもつようなシミユレータが実現可能
となる。

【図面の簡単な説明】

第１図は本発明による論理回路シミユレーシヨ
ン装置の一実施例の全体構成図、第２図は第１図
におけるユニツトセルの一実施例を示す図、第３
図は第２図におけるスイツチ回路部分の詳細図、
第４図は第２図における機能回路部分の詳細図、
第５図は論理回路の一例を示す図、第６図は第５
図の論理回路を本発明装置で実現した回路構成を
示す図である。１……ユニツトセル、２……制御回路、２１…
…スイツチ回路、２２……機能回路、２３……機
能選択用レジスタ、２４……機能回路出力表示用
レジスタ。

Claims

【特許請求の範囲】

１任意の入力を任意の出力に接続する構成のス
イツチ回路と、該スイツチ回路の入力および出力
の少なくとも一部に接続された複数の正常または
故障機能をもつ機能回路とを具備してなるユニツ
トセルをアレイ状に構成すると共に、各ユニツト
セル内のスイツチ回路の接続状態の設定および機
能回路の状態の選択を制御する制御回路を有し、
種々の論理回路を構成できるようにしたことを特
徴とする論理回路シミユレーシヨン装置。