JPH0830653A - 論理シミュレーション装置とその制御方法 - Google Patents

Abstract

(57)【要約】 【目的】大規模ＬＳＩのハードウェアシミュレータのプ
ログラム可能な論理モジュールにおけるインタフェース
のピンネックを解消する。 【構成】論理モジュール１８−ｉの入出力をシリアルイ
ンタフェースにし、論理モジュール１８−ｉの入出力に
シリアル／パラレル変換回路２１−ｉとパラレル／シリ
アル変換回路２２−ｉを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大規模論理回路のシミ
ュレーションを高速に実行する論理シミュレーション装
置に関する。

【０００２】

【従来の技術】半導体技術の進歩により、論理ＬＳＩの
集積度は年々向上し、大規模システム（１０万ゲート以
上）を１チップに集積することが可能になりつつある。
しかし、システムを１チップ化することは、これまでの
機能ブロック(１万ゲート程度)やグルーロジックをＬＳ
Ｉ化するのと異なり、アプリケーションレベルでの処理
をシミュレーションし、機能を検証する必要がある。こ
のため、ステップ数の長いシミュレーションが必要にな
る。特に、画像や通信関係のアプリケーションを検証す
る場合には、シミュレーションステップ数が非常に多く
なり，シミュレーションに時間が掛かっている。例え
ば、動画像処理の機能を検証する場合には、フレーム間
の処理をシミュレーションしなければならないので、複
数画面分の画像をシミュレーションし、動作を確認しな
ければならない。例えば、３５２画素×２４０ラインの
画像を１０枚処理するには、約８４５ｋステップ必要と
なる。ワークステーション上でこれらのシミュレーショ
ンを行うのは、処理時間の面から事実上不可能であり、
ハードウェアによるシミュレーション装置が不可欠であ
る。

【０００３】ハードウェアシミュレーション装置を使用
すると、シミュレーション速度が一般のワークステーシ
ョンの１０００００倍以上になることが期待されている
ので、その効果は大きい。

【０００４】ハードウェアシミュレーション装置の構成
方法としては、専用の論理シミュレーション装置（特定
の論理ＬＳＩのための論理シミュレーション装置）と汎
用の論理シミュレーション装置（各種の論理ＬＳＩのシ
ミュレーションが可能な論理シミュレーション装置）が
ある。

【０００５】専用の論理シミュレーション装置として
は、論理ＬＳＩをＴＴＬ等の素子で置き替えてシミュレ
ーションするブレッドボードと、論理ＬＳＩを数万ゲー
トのゲートアレイ複数個に置き換える方法がある。ブレ
ッドボードは、論理ＬＳＩの論理規模が大きいとブレッ
ドボード自体の規模が大きくなり、ブレッドボードの動
作確認に非常に時間が掛かってしまう。ゲートアレイを
用いた方法は、ゲートアレイの開発費がかかり過ぎると
いう問題がある。また、一般的に専用のシミュレーショ
ン装置を開発するのは、非効率的である。

【０００６】これに対して、汎用のシミュレーション装
置の利点は、論理構成と配線は全てプログラム可能な素
子で構成しているので、一度論理シミュレーション装置
を開発してしまえば、各種の大規模ＬＳＩの論理シミュ
レーションが可能になることである。

【０００７】汎用の論理シミュレーション方式の一つと
して、特開平4−138568 号公報に示す構成方法がある。
この構成は、複数個のプログラム可能な論理モジュール
（例えば、ＦＰＧＡ（Field Programable Gate arra
y））と複数個のプログラム可能な配線モジュール（例
えば、クロスバースイッチ構成の配線モジュール）とこ
れらを制御する制御部（通常はワークステーション）か
ら構成されている。論理モジュールはアレー状に配置さ
れ、論理モジュール間は配線モジュールで接続される。
制御部は、論理ＬＳＩのネットリスト（または、論理
図）を論理モジュールのゲート単位に分割し、論理モジ
ュールに論理情報をプログラムする。さらに、論理モジ
ュール間の接続情報を配線モジュールにプログラムす
る。

【０００８】

【発明が解決しようとする課題】従来の汎用論理シミュ
レータの構成では、論理ＬＳＩのネットリストを分割
し、各論理モジュールをプログラムするときに、配線数
が多くなり、ピンネックになる論理モジュールが発生す
る。このため、ピンネックになった論理モジュールのネ
ットリストを再度分割し、ピンネックを解消するように
プログラムしている。このため、論理モジュール内のゲ
ート数を有効に使用できないという問題があった。

【０００９】本発明の目的は、論理モジュールのゲート
数を有効に使用し、論理モジュール間の配線数がネック
にならない論理シミュレーション装置を実現することに
ある。

【００１０】また、本発明の他の目的は、論理モジュー
ル間の配線遅延を低減することにある。

【００１１】

【課題を解決するための手段】上記課題を解決するため
の第１の発明は、プログラム可能なＦＰＧＡなどの論理
モジュールの入力と出力にそれぞれ、パラレル／シリア
ル変換回路，シリアル／パラレル変換回路を設け、シリ
アルの信号線を時分割で使用して、データを伝送するよ
うにし、配線数を少なくするようにしたものである。

【００１２】第２の発明は、メモリの入力部にシリアル
／パラレル変換手段を、出力部にパラレル／シリアル変
換手段を設けて、メモリを有するＬＳＩの論理シミュレ
ーションを行うようにしたものである。

【００１３】第３の発明は、ＣＰＵ，ＤＳＰ，ＤＣＴな
どの論理がすでに完成しているマクロブロックの入力部
にシリアル／パラレル変換手段を、出力部にパラレル／
シリアル変換手段を設けて、マクロブロックを有するＬ
ＳＩの論理シミュレーションを行うようにしたものであ
る。

【００１４】第４の発明は、論理検証のためのクロック
と，パラレル／シリアル変換回路，シリアル／パラレル
変換回路ためのシリパラ変換クロックとを別々にし、論
理検証クロックの入力と，複数のシリパラ変換クロック
の入力を交互に入力するようにして、論理検証するよう
にしたものである。

【００１５】第５の発明は、論理シミュレーション時に
使用するシリアル／パラレル変換回路，パラレル／シリ
アル変換回路を、診断時にはスキャンパスとして使用す
るようにしたものである。

【００１６】第６の発明は、論理シミュレーション時に
使用するシリアル／パラレル変換回路，パラレル／シリ
アル変換回路を、プログラム可能論理モジュールのプロ
グラムデータの伝送バスとして使用するようにしたもの
である。

【００１７】第７の発明はプログラム可能な論理モジュ
ールを複数個実装する論理シミュレーション基板の入力
部にシリアル／パラレル変換回路を、出力部にパラレル
／シリアル変換回路を設けて基板間の信号線を削減する
ようにしたものである。

【００１８】

【作用】このように本発明によれば、プログラム可能な
論理モジュール間をシリアルインタフェースにしたの
で、論理モジュール間の配線を少なくでき、ピンネック
を解消できるようになる。配線モジュールを使用しない
ので、配線モジュールで生じていた遅延によって、誤動
作することがなくなる。

【００１９】メモリやマクロブロックなどのインタフェ
ースもシリアルインタフェースとしたので、メモリやマ
クロブロック混在のシミュレーションも可能になる。

【００２０】論理モジュール間のシリアルインタフェー
スを、論理モジュールの診断に使用することによって、
診断回路の挿入が容易となる。

【００２１】論理モジュール間のシリアルインタフェー
スを、論理モジュールをプログラムするための信号線と
共通化するので、パラレル／シリアル変換回路，シリア
ル／パラレル変換回路のオーバーヘッドを最小限にでき
るようになる。

【００２２】論理モジュールを複数個実装する論理シミ
ュレーション基板の入力部にシリアル／パラレル変換回
路を、出力部にパラレル／シリアル変換回路を設けて基
板間の信号線を削減するようにしたので、大規模な論理
シミュレーション用に拡張した場合でもピンネックを解
消できるようになる。

【００２３】論理モジュール間のシリアルインタフェー
ス（出力信号）を論理検証用のモニタ信号線として使用
することによって、少ない信号線数で各種の信号をモニ
タできるようになる。

【００２４】

【実施例】まず、本発明を説明する前に、従来の論理シ
ミュレーション装置の構成例を図２に示し説明する。従
来の論理シミュレーション装置は、論理シミュレーショ
ンを行うシミュレータ７と、シミュレータ７を制御する
ワークステーション(ＷＳ)１から構成されている。シミ
ュレータ７は、論理をシミュレートする論理モジュール
８−ｉ（８−１〜８−５）と論理モジュール８−ｉ間の
信号線を接続する配線モジュール９−ｉ（９−１〜９−
４）から構成されている。ＷＳ１のネットリスト分割ソ
フトは、シミュレーションしたいＬＳＩの論理図（ネッ
トリスト）を、論理モジュール８−ｉのゲート規模に応
じた論理ブロックにブロック分割し、論理部分を論理モ
ジュール８−ｉにプログラムし、論理モジュール間の配
線を配線モジュール９−ｉにプログラムする。

【００２５】そして、ハードウェア制御ソフトによりシ
ミュレータ７の起動，停止などの制御を行う。ハードウ
ェアの動作状態モニタソフトは、シミュレータ７が動作
中の信号線をモニタし、その結果をＷＳ１のディスプレ
イに表示する。

【００２６】次に従来の論理モジュール８−ｉの構成を
図３に示す。従来の論理モジュール８−ｉはプログラム
可能な論理ブロック１０−ｉ（１０−１〜１０−４）と
その論理ブロック間の配線から構成されている。ＬＳＩ
の論理図（ネットリスト）が分割されて論理モジュール
８−ｉにマッピングされるように、論理モジュール８−
ｉに分割された論理は、さらに論理ブロック１０−ｉ毎
に分割され、配置される。論理ブロック１０−ｉ内の論
理と配線をプログラムすることにより所定の論理が構成
される。

【００２７】従来の配線モジュールの構成を図４に示
す。配線モジュール９−ｉは、論理モジュール間の配線
をプログラムするモジュールであり、一般にクロスバス
イッチ構成になっていて、水平の信号線と垂直の信号線
の接続をプログラムする。

【００２８】次に本発明の論理シミュレーション装置の
構成を図５に示し説明する。本発明のシミュレータ１７
は論理モジュール１８−ｉ（１８−１〜１８−４）だけ
で構成され、配線モジュールを使用しないことを特徴と
する。そして、論理モジュール１８−ｉ間の配線はシリ
アルインタフェースとし、全ての論理モジュール間をシ
リアルインタフェースで結合している。これにより、論
理モジュール間の配線を削減している。

【００２９】本発明の論理モジュール１８−１の構成を
図１に示す。本発明の論理モジュール１８−１は、従来
の論理モジュール８と同等の機能を有する論理構成部２
０と入力データをシリアルデータからパラレルデータに
変換するＳ／Ｐ変換回路２１−ｉ（２０−１〜２０−
３）と、パラレル信号をシリアルに変換して出力するＰ
／Ｓ変換回路２２−ｉ（２２−１〜２２−３）から構成
されている。この入力と出力のシリアル／パラレル変換
により、従来の論理モジュールに必要であった信号線数
を大幅に削減可能となっている。

【００３０】図６に本発明のシミュレータ１７の実施例
を示す。この例では論理モジュールの例として、Ｓ／Ｐ
変換回路，Ｐ／Ｓ変換回路をそれぞれ一つ待つ論理モジ
ュール２８−１，２８−２を例にして説明する。各論理
モジュールのＳ／Ｐ変換回路２１−ｉとＰ／Ｓ変換回路
２２−ｉはシリアルインタフェース動作用のシリパラク
ロックＳＰＣＬＫで動作し、論理モジュール２８−１，
２８−２はシステムクロックＣＬＫで動作する。

【００３１】本発明のシミュレータ１７の動作タイミン
グチャートを図７に示し説明する。システムクロックＣ
ＬＫとシリパラクロックＳＰＣＬＫは交互に入力され
る。ただし、ＳＰＣＬＫはシリパラ変換するパラレル信
号の信号線の数だけ入力される。本実施例ではパラレル
の信号線が４本なので、ＳＰＣＬＫは４クロック入力さ
れる。

【００３２】以下、論理モジュール２８−１の動作を説
明する。まず、システムクロックＣＬＫが入力される
と、論理構成部２０が１クロック分の動作を行う。そし
て、論理構成部２０の出力信号（Ｏｕｔ−１−ｉ）をシ
リパラクロックＳＰＣＬＫでシリアル信号（Ｐ／Ｓ−Ｏ
ｕｔ１）に変換して出力すると同時に、論理モジュール
２８−２からの出力信号（Ｐ／Ｓ−Ｏｕｔ２）がパラレ
ルに変換され（Ｉｎ１−ｉ）、次のシステムクロックＣ
ＬＫが入力されたときの論理構成部２０の入力信号とな
る。

【００３３】同様に論理モジュール２８−２も動作す
る。上記の処理を繰り返すことにより、シミュレーショ
ンが可能となる。

【００３４】これまでは、ＬＳＩの論理の中でも一般的
なロジックのシミュレーションについて説明してきた
が、次にメモリや論理のマクロブロックを含めたシミュ
レーションを説明する。

【００３５】図８に本発明のメモリモジュール３０の構
成を示す。本発明のメモリモジュール３０は、メモリの
コアであるメモリブロック３１とＳ／Ｐ変換回路２１と
Ｐ／Ｓ変換回路２２で構成されている。メモリへの書き
込みの場合には、シリアル入力からメモリアドレス（Ａ
ｄｒ），入力データ（Ｄｉｎ），書き込みストローブ
（Ｗｔ）へデータを入力し、メモリセルへデータを書き
込む。読み出し時には、シリアル入力からメモリアドレ
ス（Ａｄｒ）を入力し、出力データ（Ｄｏｕｔ）をシリ
アル信号に変換して読み出す。

【００３６】図９に本発明のマクロブロックの実施例を
示す。マクロブロックとしてＤＣＴモジュール４０を例
に説明する。これもメモリモジュール３０と同様に、Ｄ
ＣＴブロック４１とＳ／Ｐ変換回路２１とＰ／Ｓ変換回
路２２で構成されている。

【００３７】ＤＣＴ変換する場合には、シリアル入力か
らＤＣＴの入力データを入力し、DCT演算後シリアル出
力からＤＣＴ変換結果を読み出す。

【００３８】以上のモジュールを使用することによっ
て、通常の論理ブロックと同様に、メモリやマクロブロ
ックを使用したシミュレーションが可能となる。

【００３９】図１０に論理モジュールの信号線のモニタ
方法について述べる。ＷＳ１のハードウェア動作状態モ
ニタソフトでは、システムクロックＣＬＫを入力する毎
に、各論理モジュールの出力信号を読み出す必要があ
る。本発明では、論理モジュール１８−ｉ間のインタフ
ェースがシリアル出力なので、ＷＳ１が読み出す信号線
の数は非常に少なくなる。

【００４０】次に論理モジュールの数が多くなり、複数
の論理モジュール例えば３８−ｉ（３８−１，３８−
２）を一つの基板に実装する例を図１１に示す。ここで
は、基板１枚の単位を一つの論理モジュールに拡張し、
基板の入出力にシリアル／パラレル変換回路を設ける。
これにより、大規模な論理のシミュレーションを行う場
合、すなわち、基板単位で論理を拡張するときに信号線
数の増加を抑えることが可能になる。

【００４１】図１２にこの実施例のタイミングチャート
を示す。システムクロックＣＬＫが入力された後、基板
内のシリパラ制御クロックＳＰＣＬＫ２，論理モジュー
ル内のシリパラ制御クロックＳＰＣＬＫが繰り返し入力
される。ただし、繰り返し回数は、論理モジュール内の
パラレル信号線の数で決まる。この例では４回である。
そして、１回にまとめて入力されるＳＰＣＬＫ２のクロ
ック数は、論理モジュール３８−ｉの数すなわち、２回
となる。

【００４２】これによって、シリアルインタフェースに
よる基板間の信号の送信受信が可能になる。

【００４３】次に、本発明の論理モジュールの診断の容
易さについて簡単に説明する。本発明の論理モジュール
は入力と出力が全てシリアルインタフェースになってい
るので、これを診断のスキャンパスとして利用すること
が可能となり、これにより、新たに診断回路を設計する
必要もなく、診断が容易になる。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
大規模な論理ＬＳＩのシミュレーションを高速で行うハ
ードウェアシミュレータにおいて、ＬＳＩの論理をプロ
グラム可能な論理モジュール単位にブロック分割する場
合に、論理モジュールのインタフェースをシリアルイン
タフェースにしたので、論理モジュールのピンネックが
解消されるため、論理モジュール内の論理ゲートを効率
良く使用することができる。論理モジュールのピンネッ
クが解消されるので、ピンネックになった論理モジュー
ルを再度論理分割する必要がなくなり、論理分割に要す
る時間を低減できる。

【００４５】本発明の論理シミュレータ装置は、配線用
モジュールを使用しないため、論理モジュール間の配線
遅延を低減することができ、高速な論理シミュレーショ
ンが可能になる。

【００４６】メモリやマクロブロックモジュールのイン
タフェースをシリアルインタフェースにすることによ
り、通常の論理モジュールと同様にシミュレーション可
能となる。

【００４７】シリアルインタフェース信号をワークステ
ーションでモニタすることにより、複数の信号を時分割
でモニタ可能となり、ワークステーション間の信号線を
削減できる。

【００４８】シリアルインタフェースをシミュレーショ
ン装置の診断用のスキャンパスと兼ねることにより、診
断を容易にする。

【００４９】シリアルインタフェースをプログラム可能
な論理モジュールのプログラム信号線と兼ねることによ
り、シリアルインタフェースのオーバーヘッドを削減す
る。

【００５０】基板間のインタフェースもシリアルインタ
フェースとすることにより、複数基板にまたがる大規模
な論理でもピンネックを解消することが容易になる。

【００５１】以上により、大規模論理ＬＳＩを効率良く
シミュレーション可能な論理シミュレーション装置に極
めて大きな効果がある。

【図面の簡単な説明】

【図１】本発明の論理モジュールの構成図。

【図２】従来の論理シミュレータのシステム構成図。

【図３】従来の論理モジュールの構成図。

【図４】従来の配線モジュールの構成図。

【図５】本発明の論理シミュレータのシステム構成図。

【図６】本発明の論理シミュレータの第１の実施例を説
明する図。

【図７】図６の動作タイミングを説明する図。

【図８】本発明のメモリモジュールの構成図。

【図９】本発明のマクロブロックモジュールを説明する
図。

【図１０】本発明の論理シミュレータの信号線をモニタ
する方法を説明する図。

【図１１】本発明の論理シミュレータの実施例を説明す
る図。

【図１２】図１１の動作タイミングを説明する図。

【符号の説明】

１８−ｉ…論理モジュール、２０…論理構成部、２１−
ｉ…シリアル／パラレル変換回路、２２−ｉ…パラレル
／シリアル変換回路、３０…メモリモジュール、４０…
マクロブロックモジュール。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木内 淳 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】プログラム可能な論理デバイスを複数個使
   用して大規模なＬＳＩをシミュレーションする論理シミ
   ュレーション装置において、論理デバイスの入力部にシ
   リアル／パラレル変換手段を、出力部にパラレル／シリ
   アル変換手段を設けたことを特徴とする論理シミュレー
   ション装置。
2. 【請求項２】プログラム可能な論理デバイスを複数個使
   用して大規模なＬＳＩをシミュレーションする論理シミ
   ュレーション装置において、記憶手段の入力部にシリア
   ル／パラレル変換手段を、出力部にパラレル／シリアル
   変換手段を設けたことを特徴とする論理シミュレーショ
   ン装置。
3. 【請求項３】プログラム可能な論理デバイスを複数個使
   用して大規模なＬＳＩをシミュレーションする論理シミ
   ュレーション装置において、論理のまとまったマクロブ
   ロックの入力部にシリアル／パラレル変換手段を、出力
   部にパラレル／シリアル変換手段を設けたことを特徴と
   する論理シミュレーション装置。
4. 【請求項４】請求項１の論理シミュレーション装置にお
   いて、論理回路を動作させるクロックとシリアル／パラ
   レル変換手段およびパラレル／シリアル変換手段を動作
   させるクロックとを有することを特徴とする論理シミュ
   レーション装置。
5. 【請求項５】論理シミュレーション時にはシリアル／パ
   ラレル変換，パラレル／シリアル変換し、診断時にはス
   キャンパスとして動作せしめることを特徴とする請求項
   １記載の論理シミュレーション装置の制御方法。
6. 【請求項６】論理シミュレーション時にはシリアル／パ
   ラレル変換，パラレル／シリアル変換し、論理デバイス
   のプログラム時には、プログラムデータの伝送バスとし
   て動作せしめることを特徴とする請求項１記載の論理シ
   ミュレーション装置の制御方法。
7. 【請求項７】請求項１の論理シミュレーション装置にお
   いて、プログラム可能な論理デバイスを複数個実装する
   論理シミュレーション手段の入力部にシリアル／パラレ
   ル変換手段を、出力部にパラレル／シリアル変換手段を
   設けたことを特徴とする論理シミュレーション装置。