JP3049048B2

JP3049048B2 - エミュレ―ション・モジュ―ル

Info

Publication number: JP3049048B2
Application number: JP11077919A
Authority: JP
Inventors: ウィリアム・エフ・ベソウレイル; タク−ウォン・グ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1998-03-31
Filing date: 1999-03-23
Publication date: 2000-06-05
Anticipated expiration: 2019-03-23
Also published as: US6051030A; KR19990077413A; KR100343696B1; JP2000035899A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的には電子回路
をエミュレートする機械のアーキテクチャ及び構成に関
する。さらに具体的には、本発明は、個々のエミュレー
ション・プロセッサが個別のプレーン又はアレイへ構成
され、それらプロセッサがマルチプレクサ回路によって
相互に結合されたエミュレーション・エンジンに関す
る。個々のエミュレーション・プロセッサは、回路密度
及び入力／出力ピンの制限に関連した問題を解決する様
式で組織化されている。

【０００２】

【従来の技術】エミュレーション・デバイスの有用性
は、集積回路の複雑性の増大と共に大きくなった。基本
的には、エミュレーション・エンジンは一組の１つまた
は複数の集積回路チップの論理デザインを模倣するよう
に動作する。論理デザインに関して行われるこれらチッ
プのエミュレーションは、以下詳細に説明するようない
くつかの理由で非常に望ましい。しかし、注意すべき
は、エミュレーション・エンジンの利用は、集積回路チ
ップ・デバイスを作成及びデザインするデザイン・オー
トメーション・ツールの対応する利用と共に盛んになっ
たことである。具体的には、デザイン・オートメーショ
ン・プロセスの入力の一部として、所望の回路チップ機
能の論理記述が提供される。デザイン・プロセスでこれ
らの記述を処理するそのようなソフトウェア・ツールの
存在は、デザイン・オートメーション・ツールによって
与えられる同じ論理機能を複製するために電気的に構成
されるエミュレーション・エンジンの利用と好一対をな
すものである。

【０００３】エミュレーション・デバイスの利用は、論
理デザインが製造のためにいわゆる「シリコン工場」へ
引き渡される前に、電気回路を介してそれら論理デザイ
ンをテストし検証することを許す。そのような工場への
入力はチップに必要な機能論理記述であり、その出力は
第１に一組のフォトリソグラフィック・マスクであり、
次にこのマスクが所望の電気回路チップ・デバイスを製
造するために使用される。しかし、そのようなマスクの
作成及びデザイン目的の機能論理要件に従って動作する
回路チップの初期製作は、費用がかかることに注意しな
ければならない。規定された論理機能を有する所与のデ
バイスを、そのような工場を通してパスすることは費用
及び時間を消費するプロセスであり、明らかにただ一度
だけ着手すべきものである。エミュレーション・エンジ
ンの目的は、機能論理デザイン段階からそのような工場
を介するチップ製造段階へただ一回のパスが行われるよ
うに保証することである。

【０００４】従って、チップ製造の初期段階で論理デザ
インの正確性を検証すれば、費用と時間のかかる２回目
のパスをシリコン工場で行う必要はないことが分かる。
従って、エミュレーションは２つの非常に顕著な利点を
与える。第１に、機能論理デザインの適切な検証は、費
用がかかる２回目のパスを工場で行う必要性を除くこと
である。第２に、同じく大切なことであるが、デザイン
を「１回目で正しくする」ことはデザインを工場で訂正
する必要がないことを意味し、従って、製造遅延が著し
く減少し、集積回路チップに埋め込まれた特定の技術及
び技術的改善を市場へ出すまでの時間が大いに短縮され
る。このことは、非常に精妙な技術的ソルーションを可
能な限りの短い時間で消費者へ提供する能力へ積極的影
響を与える。

【０００５】エミュレーション・システムが有する追加
的利点は、エミュレータが模倣しているチップを動作さ
せるソフトウェアの早期検査を可能とする電気回路デバ
イスを提供することである。従って、実際の回路チップ
が利用可能になる前に、ソフトウェアをデザインし、評
価し、テストすることが可能となる。さらに、エミュレ
ーション・システムはシミュレータ加速デバイスとして
動作し、従って高速シミュレーション・プラットフォー
ムを提供することができる。

【０００６】

【発明が解決しようとする課題】エミュレーション・エ
ンジンは一般的にエミュレーション・プロセッサ（Ｅ
Ｐ）の相互接続アレイを含む。各エミュレーション・プ
ロセッサ（今後、時には単に「プロセッサ」とも呼ぶ）
は、特定の論理機能（例えば、ＡＮＤ、ＯＲ、ＸＯＲ、
ＮＯＴ、ＮＯＲ、ＮＡＮＤ、など）を評価するようにプ
ログラムされる。プログラムされたプロセッサは、１つ
の結合ユニットとなって、全体の所望の論理デザインを
エミュレートする。しかし、集積回路のデザイン・サイ
ズが大きくなるに従って、エミュレーション作業を達成
するには更に多くのエミュレーション・プロセッサが必
要になる。従って、本発明の目的はエミュレーション・
エンジンの能力を増大させて、ますます複雑になる回路
及び論理機能の、ますます困難度を増すエミュレーショ
ン作業に対処することである。特に、本発明は、各モジ
ュールにおけるエミュレーション・プロセッサの数を増
加することによって、エミュレーション・エンジンの能
力を増大させる。

【０００７】具体的には、本発明はＥＴ３．５モデルと
呼ばれる既存のエミュレーション・エンジンの改善を表
す。さらに具体的には、改善されたモデルがここで説明
され、ＥＴ３．７モデルと呼ばれる。

【０００８】複数の（Ｋ個の）エミュレーション・プロ
セッサが存在するエミュレーション・エンジンにおい
て、理想的な状態は、各プロセッサが他の（Ｋ−１）個
のプロセッサの任意の１つへ接続する能力を有すること
である。しかし、エミュレーション・プロセッサの数Ｋ
が増加するにつれて、プロセッサからプロセッサへの接
続総数は実質的にＫの２乗だけ増加する。具体的には、
Ｋ個のプロセッサの完全接続ネットワークは、Ｋ（Ｋ−
１）個のプロセッサ間接続を必要とする。そのような完
全接続ネットワークにおいて、各プロセッサは他のプロ
セッサへの（Ｋ−１）個の接続を有する。しかし、プロ
セッサの数Ｋが大きくなると、コネクタ・サイズやピン
・サイズのような物理的制約が、完全接続ネットワーク
の構成を全く非実際的なものにする。例えば、完全充足
状態のＥＴ３．５エミュレーション・エンジンは３３、
２８０個のプロセッサを含む。ＥＴ３．５のようなデバ
イスでプロセッサ間のワイヤリングを現実的なものに保
つために、プロセッサは階層的にクラスタ化される。具
体的には、デザインされたＥＴ３．５システムは１個か
ら８個の回路ボードを含み、各回路ボードは６５個のモ
ジュールを含み、各モジュールは６４個のエミュレーシ
ョン・プロセッサを含むことができる。各モジュール内
のプロセッサ・アレイは完全に接続されている。しか
し、各モジュールは同一ボード上の他のモジュールの各
１つに対して単一接続のみを有する。同様に、各ボード
はシステム内の他のボードに対して比較的少数の接続し
か有しない。

【０００９】エミュレーション・プロセッサはＥＴ３．
５のようなエミュレーション・エンジンへ階層中の任意
のレベル（エンジン、ボード、又はモジュール）で付け
加えることができる。しかし、各レベルにおけるプロセ
ッサの追加は、関連した不利益を有する。例えば、第２
のＥＴ３．５エンジンを付け加えると、能力とコストは
２倍になるが、プロセッサ間の接続は４のファクタで増
加し、さらにエンジン間のケーブルによって制約され
る。さらに、新しいボードをＥＴ３．５エミュレーショ
ン・エンジンへ付け加えると、テクノロジ、電源、及び
冷却システムの更新が必要となり、更に物理パッケージ
ングを異なったフレームやケージに作り直すことが必要
となる。従来よりも多くのモジュールを各ボードの上に
置くことは実際的ではない。なぜなら、既存のＥＴ３．
５テクノロジにおけるボードは、ボード・サイズ、層の
数、及びボード上に存在するネット数に関して、現在利
用可能なテクノロジをすでに限度いっぱい利用している
からである。これらの制約の結果として、本発明によっ
て提供される改善は、従来よりも多くのエミュレーショ
ン・プロセッサを、エミュレーション・チップ・モジュ
ールの同一の物理領域へ格納するシステムに関する。

【００１０】しかし、エミュレーション・プロセッサの
数を単純に増加することは、それ自体問題への十分な解
決方法ではない。なぜなら、エミュレーション・プロセ
ッサの数を倍増する度に、所与のチップ・ダイ上のプロ
セッサに必要な入力／出力ピンの数が対応的に著しく増
加するからである。しかし、既存のシステムは、モジュ
ールとの間で信号を移動するためのピン・サイズ及びピ
ン間隔に関して、すでに本質的なピン出力限度に達して
いる。従って、プロセッサの数が４倍に増加すると、各
モジュール用の入出力ピンの数は、それに対応して４倍
に増加する必要がある。これは、転じて、エミュレーシ
ョン・ボードへの大きな変更を必要とする。しかし、こ
れらのエミュレーション・ボードを変更するには非常に
費用がかかる。さらに、注意したように、回路ボード
は、すでに現在のテクノロジが提供することのできる最
先端プリント回路ボードである。さらに、プロセッサの
数が４倍に増加することは、通常、プロセッサ間の相互
接続の数が１６倍の増加になることを意味する。

【００１１】エミュレーション・デバイスの構造及び動
作は、たとえば特開平７−３３４３８４号公報に記載さ
れている。

【００１２】

【課題を解決するための手段】本発明の実施例に従っ
て、所与のモジュールに配置されるエミュレーション・
プロセッサの数は、望ましくは少なくとも４のファクタ
で増加することができる。次に、エミュレーション・プ
ロセッサは、同一モジュールの上に存在する効果的に識
別可能で別個になった論理アレイ・プロセッサ・プレー
ン（又はアレイ）へグループ分けされる。注意すべき
は、ここで説明される「プレーン」又は「アレイ」の用
語は、本質的に論理構造を意味することである。ここで
説明されるアレイは、図面のいくつかで３次元構成とし
て示されている。しかし、この構成は単に例示を目的に
示されたもので、必ずしも３次元構成エミュレーション
・プロセッサ又はエミュレーション・プロセッサ・アレ
イの積み重ねられた配列を意味するものではない。さら
に、前述したように、本発明では、モジュール当たりの
エミュレーション・プロセッサの数は少なくとも４のフ
ァクタで増加することができる（ＥＴ３．５の６４個か
らＥＴ３．７の２５６個へ）。モジュール当たり４つの
論理アレイとなるようにモジュールを論理区分すること
は、ここでの例示的説明には便宜であるが、注意すべき
は、モジュールを区分するとき任意数のプロセッサを配
置してよいことである。

【００１３】従って、プロセッサの数を増加させる場
合、通常、各モジュール用の入力／出力ピンの数を対応
的に増加させる必要があることが分かる。これは、転じ
て、エミュレーション・システムで回路ボードへの大き
な変更を必要とする。エミュレーション・ボードを変更
するには非常に費用がかかり、ボードはすでに利用可能
な最先端プリント回路ボード・テクノロジである。従っ
て、ピン出力の複雑性と間隔に対する物理的及び技術的
制約を守りながら同時にエミュレーション・デバイスの
能力及び複雑性を増大させる希望と必要性に関連して、
問題が存在する。

【００１４】本発明の実施例に従って、エミュレーショ
ン・エンジン用のモジュールに置かれたエミュレーショ
ン・プロセッサは、回路の密度、複雑性、及びピン出力
に関連した問題を解決するため、複数のプレーンで論理
的に配列され、信号ピンでの時間多重化を提供する手段
としてのマルチプレクサへ結合される。

【００１５】さらに具体的には、本発明に従ったエミュ
レーション・モジュールは、エミュレーション・プロセ
ッサの複数の（Ｎ個の）アレイを含む。これらアレイの
各々はＭ個のエミュレーション・プロセッサを有する。
Ｎ個のアレイの各々におけるＭ個のエミュレーション・
プロセッサの各々は、他の（Ｎ−１）個の個別的アレイ
の各々の上の（Ｎ−１）個の対応するエミュレーション
・プロセッサの集合と関連づけられる。ここで、「アレ
イ」の用語は前記の「プレーン」の用語と同じ意味で使
用されている。Ｎウエイ・マルチプレクサが設けられ、
このマルチプレクサはＮ個のアレイの各々の上のＭ個の
エミュレーション・プロセッサの各々と対応し、従って
全部でＮＭ個の入力マルチプレクサがモジュールごとに
存在する。これらＮウエイ入力マルチプレクサの各々
は、その対応するエミュレーション・プロセッサの入力
へ接続される出力を有し、各Ｎウエイ入力マルチプレク
サは、そのＮ個の入力の（Ｎ−１）個分として、異なっ
たプレーン又はアレイにおける（Ｎ−１）個の対応する
エミュレーション・プロセッサの集合からの出力を有す
る。Ｎ個のＮウエイ入力マルチプレクサの各集合のため
に、１つの入力ドライバが設けられる。これらマルチプ
レクサの出力は、Ｎ個の個別的アレイにおける対応する
エミュレーション・プロセッサへ接続され、従って全部
でＭ個の前記入力ドライバが存在する。これら入力ドラ
イバの少なくとも或るものの出力は、Ｍ個の入力マルチ
プレクサへの入力として接続さる。さらに、対応するエ
ミュレーション・プロセッサのＭ個の集合の各々のため
に、１つのＮウエイ出力マルチプレクサが設けられ、全
部でＭ個の出力マルチプレクサが存在する。これら出力
マルチプレクサの各々は、個別のアレイにおけるＮ個の
対応するエミュレーション・プロセッサの集合からの入
力を有する。最後に、Ｎウエイ出力マルチプレクサの各
々のために、１つの出力ドライバが設けられる。

【００１６】代替的に、本発明の実施例はエミュレーシ
ョン・プロセッサの複数の（Ｎ個の）アレイとして説明
することができる。エミュレーション・プロセッサから
の出力は複数のＮウエイ・マルチプレクサへ与えられ、
このＮウエイ・マルチプレクサは１つのプレーンにおけ
るエミュレーション・プロセッサの出力を異なったプレ
ーンにおける他の対応するエミュレーション・プロセッ
サの入力へ接続するように能動化される。このようにし
て、個別の論理プレーンにおけるエミュレーション・プ
ロセッサ間の接続性が提供される。同じようにして、個
別のプレーンにおける個別のエミュレーション・プロセ
ッサの複数個（Ｎ個）からの出力もＮウエイ・マルチプ
レクサへ与えられ、このＮウエイ・マルチプレクサはド
ライバを介してオフ・モジュール回路へ与えられるＮ個
の出力信号の１つを選択する。このようにして、エミュ
レーション装置内の異なったモジュール間の接続性が同
じように提供される。

【００１７】従って、本発明の目的は、増大した能力を
有する回路エミュレーション・デバイスを構成すること
である。

【００１８】さらに、本発明の目的は、より高速で柔軟
な回路及びシステム・エミュレーション能力を提供する
ことである。

【００１９】さらに、本発明の目的は、シリコン工場デ
ザイン・サイクルを通過する複数のパスを除去すること
である。

【００２０】さらに、本発明の目的は、ワイヤリング、
冷却、ボード・デザイン、ピン出力、及びパッケージン
グを含むエミュレーション装置デザインの他の局面に著
しいインパクトを与えることなく、エミュレーション装
置の所与のモジュール内でエミュレーション・プロセッ
サの数を増加することである。

【００２１】さらに、本発明の目的は、エミュレーショ
ン装置アーキテクチャの柔軟性を提供することである。

【００２２】最後に、これに限られないが、本発明の目
的は、特に所与のモジュール内で使用されるエミュレー
ション・プロセッサの数の点で拡大及び拡張することの
できるエミュレーション・システム用アーキテクチャを
提供することである。

【００２３】

【発明の実施の形態】図１は、エミュレーション・エン
ジン１０の最高階層レベルを、機能ブロック形式で示
す。エミュレーション・エンジン１０は図２で示される
ような複数のエミュレーション・ボード２０を含む。転
じて、エミュレーション・ボード２０は複数のエミュレ
ーション・モジュール３０を含む。エミュレーション・
モジュール３０は個々の回路チップ構成要素を含み、こ
れら回路チップ構成要素のピン出力の間隔及びピンの数
はそのようなエンジンのアーキテクチャで考慮されなけ
ればならない。更に注意すべきは、各々のエミュレーシ
ョン・モジュール３０は複数のエミュレーション・プロ
セッサ４０を含むことである。前述したように、各エミ
ュレーション・プロセッサ４０は特定の論理機能を評価
するためにプログラムされている。

【００２４】回路チップのデザイン技術が進むにつれ
て、所与のモジュール上に存在するエミュレーション・
プロセッサの数は増加する。例えば、図５は６４個のエ
ミュレーション・プロセッサ４０を含むエミュレーショ
ン・モジュール３０'を示す。回路デザイン及びパッケ
ージングの進歩と共に、エミュレーション・プロセッサ
の数は今やモジュール当たり２５６個のプロセッサまで
増加している。確かに、モジュール当たりのプロセッサ
数の増加は、エミュレーション・エンジンの能力及び柔
軟性を増大させる点で利点があるが、プロセッサ・パッ
ケージングの密度を増大させても、図５及び図６の比較
から暗示されるように、制限された入力／出力ピンの間
隔が変更されることはない。事実として、回路パッケー
ジング密度の増大と共に、プロセッサ間の接続問題は著
しく悪化する。この状況は、エミュレーション・プロセ
ッサ４０の各々が理想的に２つの入力信号レシーバ５０
及び２つの出力ドライバ６０を含む場合を示す図７を調
べることによって特に理解することができる。従って、
１つのモジュールが６４個のエミュレーション・プロセ
ッサを有し、各エミュレーション・プロセッサが入力／
出力の２つの対を有するとき、１２８個のドライバと１
２８個のレシーバが存在し、合計でモジュール当たり２
５６個の入力／出力ピンが存在する。しかし、もしモジ
ュール当たりのエミュレーション・プロセッサの数を４
のファクタで増加すると、入出力ピンの要件は同じファ
クタで増加し、モジュールに対して信号を出し入れする
十分の空間を有することが不可能になることが分かる。

【００２５】従って、本発明に従って、モジュール上の
エミュレーション・プロセッサは個別のアレイへ組織化
される。具体的には、図８は、エミュレーション・プロ
セッサのこれらアレイが、示されるような論理的（必ず
しも物理的ではない）プレーン４５ａ、４５ｂ、４５
ｃ、４５ｄとして構成される概念を示す。ここでの理解
と説明の目的からは、これらのアレイは「プレーン」と
も呼ばれる。全くの例示目的のためだけに、エミュレー
ション・モジュールの各々は２５６個のエミュレーショ
ン・プロセッサを含み、これらのエミュレーション・プ
ロセッサ４０は、図９から図１２までに示され以下で詳
細に説明するように、プレーン０、プレーン１、プレー
ン２、及びプレーン３としてラベルを付けられたエミュ
レーション・プロセッサの４つの論理プレーン又はアレ
イとして構成される。従って、例示目的のために、例示
のエミュレーション・モジュールは２５６個のエミュレ
ーション・プロセッサを含み、これらのエミュレーショ
ン・プロセッサは４つのアレイとして構成され、各アレ
イは６４個のエミュレーション・プロセッサを含む。

【００２６】図９は、所与のモジュール上に存在するエ
ミュレーション・プロセッサの数を増加することによっ
て作り出されるアーキテクチャ・ボトルネックを軽減す
るために使用される本発明のメカニズムを示す。具体的
には、エミュレーション・プロセッサの各論理プレーン
４５ａ〜４５ｄは、各プレーン内の各エミュレーション
・プロセッサがその入力としてＮ個のＮウエイ・マルチ
プレクサからの出力を有するように接続される。現在の
例では、Ｎ＝４である。単なる例として、Ｎウエイ・マ
ルチプレクサ７０ａに注目すると、このマルチプレクサ
はプレーン０に含まれるエミュレーション・プロセッサ
４０（具体的には示されていない）のための入力として
働くことが分かる。このマルチプレクサは４つの入力
（一般的には、Ｎ個の入力）を有する。これら入力の３
つ（一般的には、（Ｎ−１）個の入力）は、（Ｎ−１）
個の他のプレーン上のエミュレーション・プロセッサか
らの出力信号線から与えられる。さらに、Ｎウエイ・マ
ルチプレクサ７０ａへの他の１つの入力は入力信号レシ
ーバ５０から与えられる。従って、Ｎウエイ・マルチプ
レクサ７０ａは、一般的にＮ個の入力を有するＮウエイ
・マルチプレクサである。これら入力の（Ｎ−１）個は
他のプレーン上のエミュレーション・プロセッサ４０の
出力から来る。Ｎウエイ・マルチプレクサへの最後の入
力は、外部源すなわち同一モジュール上にないソースか
ら来る。同様に、Ｎウエイ・マルチプレクサ７０ｂはプ
レーン１のために働き、Ｎウエイ・マルチプレクサ７０
ｃはプレーン２のために働き、Ｎウエイ・マルチプレク
サ７０ｄはプレーン３のために働く。この相互接続構造
は１つのモジュール内のプロセッサ相互接続を提供す
る。

【００２７】さらに、異なったプレーン内の対応するエ
ミュレーション・プロセッサ出力信号線はＮウエイ出力
マルチプレクサ９０へ与えられ、その出力はドライバ６
０へ与えられることが注目される。一般的には、Ｎウエ
イ出力マルチプレクサ９０は異なったプレーンに配置さ
れたＮ個のエミュレーション・プロセッサの各々から出
力信号線を受け取る。さらに、一般的に、各プレーンに
は、Ｍ個の別個のエミュレーション・プロセッサ４０が
存在する。従って、各モジュールは全部でＮＭ個のエミ
ュレーション・プロセッサを含み、これらエミュレーシ
ョン・プロセッサはアレイ又はプレーンへ構成されてＮ
個の論理プレーンへ配列され、各プレーンはＭ個のエミ
ュレーション・プロセッサを含む。

【００２８】Ｎウエイ・マルチプレクサ７０ａのための
選択ビットはプレーン０（プレーン４５ａ）からのエミ
ュレーション・プロセッサ出力制御線から与えられる。
同様に、Ｎウエイ・マルチプレクサ７０ｂ、７０ｃ、及
び７０ｄのための選択入力信号線は、それぞれプレーン
１（プレーン４５ｂ）、プレーン２（プレーン４５
ｃ）、及びプレーン３（プレーン４５ｄ）から与えら
れ、それらの選択信号線は図９に示されるように、それ
らの対応するプレーンから与えられる。一般的に、Ｎ個
のプレーンのどれを使用してＮウエイ出力マルチプレク
サ９０に選択信号線を提供するかを選択する場合、柔軟
性が存在する。Ｎウエイ・マルチプレクサ７０ａから７
０ｄまでも同様である。一般的に、それらマルチプレク
サへ送られる選択ビットは、そのマルチプレクサへ信号
を与える４つのエミュレーション・プロセッサの２つか
ら来る。

【００２９】図１０は図９に類似した論理ブロック図で
あるが、図９に示されるモジュール・ビット・バス線と
比較して、本発明に従った外部ビット・バス線の処理を
更に具体的に示す点が異なる。その点を除けば、これら
の図は同一である。図９及び図１０に示される外部ビッ
ト・バス及びモジュール・ビット・バスの信号線は、双
方共に、示されるマルチプレクサを介して同じように接
続される。しかし、モジュール・ビット・バスはモジュ
ール上に含まれる回路のために働くのに対し、外部ビッ
ト・バス信号線はモジュール境界を越えて働く。

【００３０】図１１は、本発明がモジュールを異なった
態様で区分するために使用できる点を示すことを除い
て、図９と同じものである。具体的には、完全なＮウエ
イ区分より少ない区分が実効化される。特に、図１１及
び図１２は、共にモジュールプレーン０、１、２（プレ
ーン４５ａ、４５ｂ、４５ｃ）の相互接続のために３ウ
エイ・マルチプレクサ・セットの使用を例示している点
で、図９及び図１０と正確に対応する。特に、図９及び
図１１において、Ｎウエイ出力マルチプレクサ９５はＮ
ウエイ出力マルチプレクサ９０に対応し、出力ドライバ
６５は出力ドライバ６０に対応し、入力信号レシーバ５
５は入力信号レシーバ５０に対応する。

【００３１】図９から図１２に示される相互接続の回路
及び方法において、個々のエミュレーション・プロセッ
サ４０は依然として独立である。任意の所与のステップ
において、各エミュレーション・プロセッサはそれ自身
のプログラムを実行する。図９から図１２に示されるマ
ルチプレクサ構成の追加的利点は、１つのプロセッサの
出力が、ドライバを介して他のモジュール内のプロセッ
サへ送られ、同時に同一モジュール上の（Ｎ−１）個ま
でのプレーン内のプロセッサへも送られる一種の信号
「ブロードキャスト」メカニズムが提供されることであ
る。

【００３２】図９から図１２、特に図９及び図１０を子
細に検討すると、各入力信号レシーバ５０はＮ個のＮウ
エイ・マルチプレクサ（７０ａ、．．．、７０ｄ）のそ
れぞれへ信号を与えることが注意される。しかし、現在
さらに望ましい実施形態としては、複数のレシーバを使
用して、各レシーバが追加的入力信号をＮ個のマルチプ
レクサへ与えるようにすることができる。各々の追加の
レシーバについて、マルチプレクサへのデータ入力の数
及び必要であれば追加の入力制御信号線の数に対応する
増加が生じる。同様に、一対のＮウエイ出力マルチプレ
クサ９０は出力ドライバ６０の対応する対を提供するこ
とができる。これらのマルチプレクサは同じデータ入力
を有するが、異なった出力制御信号線を有する。注目す
べきは、前述した説明は特に図９に関するものである
が、示された変更は外部ビット・バス接続を示す図１０
の回路にもまた適用されることである。

【００３３】これまでの説明により、前記の目的がここ
で説明される本発明によって満足されることが分かる。
特に、メジャー・ボードの変更を必要としないで、能力
を増大する問題が説明された。ここで提供されたソリュ
ーションは、回路ボードへの変更を全く必要としない。
既存のモジュールとピンの互換性を有する新しい高性能
力モジュールが提供される。さらに、回路パッケージン
グ密度に関する今後のテクノロジ改善も、本発明によっ
て提供されるデザイン改善の中に完全に含まれることが
分かる。さらに、ここで説明されたソリューションは、
ボード間の内部ケーブルの数の増加を必要としない。こ
れは、これらのケーブルが高価になりやすいので利点が
ある。さらに、ここで説明されたソリューションによっ
て提供される本発明は、エミュレーション・システムに
関連したフレーム、電源、冷却システム、又は物理ラッ
クへの変更を必要としないことが注目される。改善され
たシステムによって消費される電力ですら、密度の小さ
いシステムよりも低い。なぜなら、新しいテクノロジは
低い電圧で動作し、それに対応して、回路パッケージン
グ密度が増加しても低い電力要件で動作するからであ
る。さらに、エミュレーション・エンジンを動作又は駆
動するために必要なソフトウェアのいかなるものにおい
ても、大きな変更は必要でない。追加されるプロセッサ
の数の問題だけに注意すればよい。さらに、ここで開示
されたエミュレーション・システムのインタフェース又
はフロント・エンドとして使用されるワークステーショ
ンにおいても、変更は必要とされない。

【００３４】本発明は或る実施例に従って、ここで詳細
に説明されたが、それに対して当業者は多くの変更を施
してよい。従って、添付の請求範囲は、本発明の真の趣
旨と範囲の中に入るようなすべてのそのような変更をカ
バーすることを意図している。

【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。（１）それぞれが少なくともＭ個のエミュレーション・
プロセッサを有するＮ個のアレイであって、各アレイに
おける前記Ｍ個のエミュレーション・プロセッサの各々
に対して、他の（Ｎ−１）個のアレイにおける（Ｎ−
１）個の対応するエミュレーション・プロセッサの集合
が存在するものと、前記Ｎ個のアレイの各々における前
記Ｍ個のエミュレーション・プロセッサの各々に対応し
て設けられ、各々が、その対応するエミュレーション・
プロセッサの入力へ接続された出力を有し、前記（Ｎ−
１）個の対応するエミュレーション・プロセッサの集合
からの出力が入力される、総数がＮＭ個のＮウエイ入力
マルチプレクサと、Ｎ個のアレイにおける対応するエミ
ュレーション・プロセッサへ接続された出力を有するＮ
個のＮウエイ入力マルチプレクサの各集合について設け
られ、その少なくともいくつかの出力が、Ｎ個の個別の
アレイにおける対応するエミュレーション・プロセッサ
へ接続された前記入力マルチプレクサのＮ個の個別の１
つへ入力として接続されている、総数がＭ個の入力ドラ
イバと、対応するエミュレーション・プロセッサのＭ個
の集合の各々について設けられ、各々が、個別のアレイ
におけるＮ個の対応するエミュレーション・プロセッサ
の集合からの入力を有する、総数がＭ個のＮウエイ出力
マルチプレクサと、前記Ｎウエイ出力マルチプレクサの
各々のために設けられ、その対応する出力マルチプレク
サからの出力を入力として有する出力ドライバとを備え
た、エミュレーション・モジュール。（２）前記ＮＭ個の入力マルチプレクサの少なくともい
くつかのために入力選択制御信号線を含む、上記（１）
に記載のエミュレーション・モジュール。（３）前記入力選択制御信号線が、前記入力マルチプレ
クサの出力が接続された同じアレイから与えられる、上
記（２）に記載のエミュレーション・モジュール。（４）前記Ｍ個の出力マルチプレクサの少なくともいく
つかのために入力選択制御信号線を含む、上記（１）に
記載のエミュレーション・モジュール。（５）前記選択制御信号線が前記Ｎ個のアレイのうちか
ら与えられる、上記（４）に記載のエミュレーション・
モジュール。

【図面の簡単な説明】

【図１】エミュレーション・エンジンの機能ブロック図
である。

【図２】図１に示したエミュレーション・エンジンを、
一段階詳細なアーキテクチャで示した機能ブロック図で
ある。

【図３】図２に示したエミュレーション・エンジンを、
更に詳細に示した機能ブロック図である。

【図４】図３に示したエミュレーション・エンジンを、
更に一段階詳細なアーキテクチャで示した機能ブロック
図である。

【図５】モジュール当たりのエミュレーション・プロセ
ッサの数が４倍に増加することに伴うピン出力問題を示
すための図である。

【図６】モジュール当たりのエミュレーション・プロセ
ッサの数が４倍に増加することに伴うピン出力問題を示
すための図である。

【図７】任意の所与のモジュールの上に配置されたエミ
ュレーション・プロセッサの個々の１つに関連したドラ
イバ及びレシーバの配列を示す図である。

【図８】図５及び図６で示された入力／出力ピン問題を
解決するメカニズムとしてのエミュレーション・プロセ
ッサ・アレイの配列を、必ずしも物理形式ではなく全く
の論理形式で示した図である。

【図９】本発明の実施例を機能ブロック図形式で示す図
であって、この図は、アレイの間及び平面アレイとモジ
ュール外コンポーネントとの間の通信経路を確立する手
段としてのＮウエイ・マルチプレクサを介して相互接続
することによりエミュレーション・プロセッサのアレイ
を相互接続することを示す。

【図１０】図９と同様な図であるが、モジュール・ビッ
ト・バス用の接続ではなく外部ビット・バス用の接続を
示す図である。

【図１１】図９と同様な図であるが、モジュールのエミ
ュレーション・プロセッサが４つではなく３つの論理ア
レイへ区分されるアーキテクチャ柔軟性を示す図であ
る。

【図１２】図１０と同様な図であるが、モジュールのエ
ミュレーション・プロセッサが４つではなく３つの論理
アレイへ区分されるアーキテクチャ柔軟性を示す図であ
る。

【符号の説明】

１０エミュレーション・エンジン２０エミュレーション・ボード３０エミュレーション・モジュール３０' エミュレーション・モジュール３０'' エミュレーション・モジュール４０エミュレーション・プロセッサ４５ａプレーン４５ｂプレーン４５ｃプレーン４５ｄプレーン５０入力信号レシーバ５５入力信号レシーバ６０出力ドライバ６５出力ドライバ７０ａＮウエイ・マルチプレクサ７０ｂＮウエイ・マルチプレクサ７０ｃＮウエイ・マルチプレクサ７０ｄＮウエイ・マルチプレクサ８０ａＮウエイ・マルチプレクサ８０ｂＮウエイ・マルチプレクサ８０ｃＮウエイ・マルチプレクサ９０Ｎウエイ出力マルチプレクサ９５Ｎウエイ出力マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者タク−ウォン・グアメリカ合衆国12538 ニューヨーク州、ハイド・パーク、ルーズヴェルト・ロード 118 (56)参考文献特開平７−334384（ＪＰ，Ａ) 特開平７−152722（ＪＰ，Ａ) 特開昭62−42261（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 - 11/26 G06F 15/16 - 15/177

Claims

(57)【特許請求の範囲】

【請求項１】それぞれが少なくともＭ個のエミュレーシ
ョン・プロセッサを有するＮ個のアレイであって、各ア
レイにおける前記Ｍ個のエミュレーション・プロセッサ
の各々に対して、他の（Ｎ−１）個のアレイにおける
（Ｎ−１）個の対応するエミュレーション・プロセッサ
の集合が存在するものと、前記Ｎ個のアレイの各々における前記Ｍ個のエミュレー
ション・プロセッサの各々に対応して設けられ、各々
が、その対応するエミュレーション・プロセッサの入力
へ接続された出力を有し、前記（Ｎ−１）個の対応する
エミュレーション・プロセッサの集合からの出力が入力
される、総数がＮＭ個のＮウエイ入力マルチプレクサ
と、Ｎ個のアレイにおける対応するエミュレーション・プロ
セッサへ接続された出力を有するＮ個のＮウエイ入力マ
ルチプレクサの各集合について設けられ、その少なくと
もいくつかの出力が、Ｎ個の個別のアレイにおける対応
するエミュレーション・プロセッサへ接続された前記入
力マルチプレクサのＮ個の個別の１つへ入力として接続
されている、総数がＭ個の入力ドライバと、対応するエミュレーション・プロセッサのＭ個の集合の
各々について設けられ、各々が、個別のアレイにおける
Ｎ個の対応するエミュレーション・プロセッサの集合か
らの入力を有する、総数がＭ個のＮウエイ出力マルチプ
レクサと、前記Ｎウエイ出力マルチプレクサの各々のために設けら
れ、その対応する出力マルチプレクサからの出力を入力
として有する出力ドライバとを備えた、エミュレーション・モジュール。
【請求項２】前記ＮＭ個の入力マルチプレクサの少なく
ともいくつかのために入力選択制御信号線を含む、請求
項１に記載のエミュレーション・モジュール。
【請求項３】前記入力選択制御信号線が、前記入力マル
チプレクサの出力が接続された同じアレイから与えられ
る、請求項２に記載のエミュレーション・モジュール。
【請求項４】前記Ｍ個の出力マルチプレクサの少なくと
もいくつかのために入力選択制御信号線を含む、請求項
１に記載のエミュレーション・モジュール。
【請求項５】前記選択制御信号線が前記Ｎ個のアレイの
うちから与えられる、請求項４に記載のエミュレーショ
ン・モジュール。