JP3934434B2 - 回路の試験装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は回路の試験装置に関し、更に詳しくは例えば集積回路メモリ等の試験に用いて好適な回路の試験装置に関する。
【０００２】
【従来の技術】
メモリテストの分野において、従来のテストシステムには、ストアードプログラム方式が採用されている。図６はストアードプログラム方式の説明図である。図において、１はテスタ、２はテスタ本体、３はインストラクションメモリ、４はテストパターンプロセッサ、５は被試験体とテスタとをつなぐ治具部（インタフェース部）、６は被試験体としてのメモリ素子・メモリモジュール、７はテストアセンブラ言語、８はアセンブラ、９はテストプログラムである。治具部５としては、被試験体コネクタインタフェース／被試験体インタフェース回路が用いられる。
【０００３】
このように構成されたシステムにおいて、テストアセンブラ言語７でテストパターンのアルゴリズムを記述し、アセンブラ８にかけ、テストプログラム９を生成する。このテストプログラム９をテスタ１内のインストラクションメモリ３に格納する。格納されたプログラムは、テスタのパターンプロセッサ４により読み出され、テストパターンプロセッサ４は読み出された数値がテスタのどのような命令であるのかを解析してテストパターンを生成する。
【０００４】
生成されたテストパターンは、インタフェース部５によって、被試験体６に合わせたアクセスプロトコルで被試験体６に対して印加される。この後、インストラクションメモリ３から次の命令を読み出し、解析、実行という一連の作業を繰り返して実行している。
【０００５】
以上のシーケンスを箇条書きにすると、以下のようになる。
▲１▼テストプログラムをインストラクションメモリにダウンロード
▲２▼テストスタート
▲３▼メモリから数値を読み出す
▲４▼それがマシン語のどのような命令であるか解釈する
▲５▼その命令を実行
▲６▼インタフェース回路へ実行パターンを送信
▲７▼インタフェース回路から被試験体（メモリ素子・メモリモジュール）６へ信号印加
▲８▼次の命令をメモリから読み出す
以下、▲４▼〜▲８▼を繰り返す
▲９▼テストエンド
【０００６】
【発明が解決しようとする課題】
従来のストアードプログラム方式の場合、テスタ１が被試験体に対してテストプログラムに記述された命令を１回実行する際には、インストラクションメモリ３からの読み出しと、それを解析して実行する過程（フェッチサイクルと呼ぶ）が必ず入り、それがテストシステムの動作速度に大きく影響している。
【０００７】
また、従来のテスト回路システムにはＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ：ザイリンクス社の登録商標）を用いて被試験体にテストパターンを入力して試験する方式もある。この方式は、ＦＰＧＡにプログラムデータを入力して、所定のテストパターンを発生させ、被試験回路を試験するようにしたものである。
【０００８】
何れの方式においても、従来のシステムでは、ハードウェアのアーキテクチャが固定になっており、テスト信号の入出力部の信号アサイン（割り当て）が固定となっている。アドレス・データ線の並びが被試験体によってさまざまな配列となっているのに対し、テスタ側はどのピンからどの信号が出力されるかが決まっている。そのため、被試験体とのインタフェース部（治具部）５の結線も複雑になり、信号伝送線路が高速信号に対応できない可能性が生じる。
【０００９】
図７は従来システムのピン配置例を示す図である。（ａ）と（ｂ）の場合を示す。図において、４はテストパターンプロセッサで、ピン配置は固定である。つまり、左から順に右方向に向けてアドレスデータ（ＡＤ０〜ＡＤ７）とデータ（ＤＯ０〜ＤＯ７）が順序よく並んでいる。５はテストパターンプロセッサ４と被試験体６を接続する治具部である。被試験体６は、その種類によってピン配置が異なっている。図に示す例の場合は、データＤＯ０〜ＤＯ３、ＡＤ０〜ＡＤ７、データＤＯ４〜ＤＯ７の順で並んでいる。
【００１０】
従って、治具部５と被試験体６はそのまま下から上に交差しないで接続することはできない。そこで、テストパターンプロセッサ４と、被試験体６のピン配置の違いは治具部５で調整することになる。即ち、治具部５上で交差配線となる。一方、（ｂ）に示す例は、被試験体６のピン配置が（ａ）の場合よりも複雑になり、ＤＯ０〜ＤＯ３、ＡＤ０〜ＡＤ３、ＤＯ４〜ＤＯ７、ＡＤ４〜ＡＤ７となっている。従って、治具部５上の配線の交差も（ａ）の場合よりも増えることになる。
【００１１】
近年のメモリ素子（モジュール）は、アクセスプロトコルが複雑で動作速度が非常に高速となっている。テスタとして動作速度の向上、多品種の複雑なアクセスプロトコルに対応するために、フェッチサイクルによって起こる動作遅延の改善として独自に専用ＬＳＩを開発したり、多品種の被試験体に対応するためにインタフェース部を内蔵させてセレクトしたり、インタフェース部自体を治具部上に実装している。
【００１２】
また、メモリテストに限らず、様々なテストシステムは、テストアーキテクチャが固定になっており、一度決まってしまったテスタアーキテクチャ以上のことはできない。そのため、様々な機能を入れ込んでしまうので、複雑で大型・高価格になっている。
【００１３】
本発明はこのような課題に鑑みてなされたものであって、複数の被試験回路の何れかを選択して試験することができる回路の試験装置を提供することを目的としている。
【００１４】
【課題を解決するための手段】
（１）請求項１記載の発明は、複数のピンを有する被試験回路のテスト回路データを作成するテスト回路データ作成部と、該テスト回路データ作成部の出力を受けて複数のプログラマブル・ゲート・アレイを制御する制御部と、該制御部と接続されると共にインタフェース部を介して複数の被試験回路と接続され、前記テスト回路データに応じたテストパターンを発生し、被試験回路のピン配置に対応した出力ピン配置をとる複数のプログラマブル・ゲート・アレイと、を備えると共に被試験回路からの被試験回路情報を前記テスト回路データ作成部に与えるようにしたことを特徴とする。プログラマブル・ゲート・アレイは、ＦＰＧＡと略される。
【００１５】
このように構成すれば、制御部からの指令により所定のＰＧＡにテスト回路データを与えることができ、複数の被試験回路をそれぞれ独立に試験させることができる。
【００１６】
（２）請求項２記載の発明は、複数のピンを有する被試験回路のテスト回路データを作成するテスト回路データ作成部と、インタフェース部を介して複数の被試験回路と接続され、前記テスト回路データ作成部の出力を受け、前記テスト回路データに応じたテストパターンを発生し、被試験回路のピン配置に対応した出力ピン配置をとるプログラマブル・ゲート・アレイと、を備えると共に被試験回路からの被試験回路情報を前記テスト回路データ作成部に与えるようにしたことを特徴とする。
【００１７】
このように構成すれば、１個のＰＧＡを用いて複数の被試験回路の試験を行なうことができる。
（３）請求項３記載の発明は、前記プログラマブル・ゲート・アレイは、テストパターンをハードワイヤードロジックで生成することを特徴とする。
【００１８】
このように構成すれば、複数の被試験回路を同時に試験することができる。即ち、フェッチサイクルが無くなり、高速動作が可能となる。
（４）請求項４記載の発明は、装置全体の制御動作を行なうホストと、該ホストと接続され、テスト回路データを一時記憶するテスト回路と、前記ホストと接続され、前記テスト回路からのテスト回路データをどのプログラマブル・ゲート・アレイに渡すかを決定する切替器と、該切替器と接続されると共にインタフェース部を介して複数の被試験回路と接続され、それぞれ対応する被試験回路と接続され、前記テスト回路データに応じたテストパターンを発生し、被試験回路のピン配置に対応した出力ピン配置をとる複数のプログラマブル・ゲート・アレイと、を備えると共に被試験回路からの被試験回路情報を前記テスト回路データ作成部に与えるようにしたことを特徴とする。
【００１９】
このように構成すれば、被試験回路の構成が異なるものであっても、切替器で切り替えてそれぞれ異なるテストパターンをＰＧＡから発生させることができるので、異なる試験回路の試験を行なうことができる。
【００２０】
（５）請求項５記載の発明は、試験パターンを生成するデータを通常の言語や回路図で記述することができることを特徴とする。
このように構成すれば、容易に被試験回路の試験を行なうことができる。
【００２１】
この発明において、前記インタフェース部をＰＧＡ内に実装することを特徴とする。
このように構成すれば、インタフェース部上には信号パターンのみとなるので、インタフェース自体をコンパクトにすることができる。
【００２２】
また、この発明において、前記ＰＧＡを前記インタフェース部内に実装することを特徴とする。
このように構成すれば、ＰＧＡの出力で被試験回路を直接駆動することができるので、高速動作が可能になる。
【００２３】
また、この発明において、前記テスト回路データ作成部を、ＰＧＡを動的再構成するための第２のＰＧＡとすることを特徴とする。
このように構成すれば、被試験回路を試験するテストパターンを効率よく発生させることができる。
【００２４】
また、この発明において、請求項９記載の発明は、前記ＰＧＡは、論理セルの段数による遅延を考慮して、必要な遅延をプログラミングすることを特徴とする。
【００２５】
このように構成すれば、所定の出力ピンに所定の遅延量のパターンを発生させることができる。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を詳細に説明する。
図１は本発明の第１の実施の形態例を示すブロック図である。図において、１０は被試験回路へのテスト回路データを作成するテスト回路データ作成部、２０は装置全体の動作制御を行なう制御部である。該制御部２０としては、例えばＣＰＵが用いられる。一般に、該制御部２０は、テスト回路データを作成するテスト回路データ作成部１０と、それを制御する制御ホストから構成される。１１は制御部２０とバス１４で接続され、被試験回路のテストパターンを発生するＰＧＡ（プログラマブル・ゲート・アレイ）である。ＰＧＡとしては、例えばザイリンクス社のＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）が用いられる。バス１４は、各構成要素間を接続する各種の信号、例えばデータ線、制御信号線、電源線、タイミング信号線等より構成されている。
【００２７】
前記ＰＧＡ１１は、図に示すように複数個（ここでは＃１〜＃３の３個）設けられている。１２はそれぞれ対応するＰＧＡ１１と接続されるインタフェース部である。１３は対応するインタフェース部１２と接続される被試験回路である。被試験回路１３としては、例えばメモリカード等が用いられる。各被試験回路１３からは、テスト回路データ作成部１０に被試験回路情報（例えばピン数）が与えられている。第１の実施の形態例では、ＰＧＡ１１とインタフェース部１２と被試験回路１３とがそれぞれ独立に（パラレル）に存在する。このように構成された装置の動作を説明すれば、以下の通りである。
【００２８】
被試験回路１３からテスト回路データ作成部１０に被試験回路情報が与えられる。テスト回路データ作成部１０は、被試験回路情報を受けて、被試験回路を試験するためのテスト回路データを作成する。このテスト回路データは、制御部２０に与えられる。制御部２０は、テスト回路データ作成部１０からのテスト回路データと制御情報とを受けて、どの被試験回路１３を試験するかを決定する。被試験回路１３が決まると、対応するＰＧＡが決まる。この結果、決定されたＰＧＡ１１には、イネーブル信号がアクティブに設定され、その他のＰＧＡ１１にはイネーブル信号がノンアクティブに設定される。
【００２９】
この結果、制御部２０からのテスト回路データは、イネーブル信号で選択されたＰＧＡ１１のみに与えられる。当該ＰＧＡ１１は、入力されたテスト回路データを受けて対応するテストパターンを発生し、インタフェース部１２を介して被試験回路１３に与える。被試験回路１３は、インタフェース部１２から与えられるテストパターンに基づいて動作し、その結果は図示しないルートを介して制御部２０に与えられる。
【００３０】
該制御部２０は、試験結果を基に、被試験回路１３の良／不良を判定する。若し、テスト結果が不良であった場合、制御部２０は不良データを解析して被試験回路１３の動作不良の原因を究明する。
【００３１】
次に、テスト回路データ作成部１０から別のテスト回路データが発生され、制御信号と共に制御部２０に入る。該制御部２０は、目的のＰＧＡ１１を選択して、テスト回路データを与える。テスト回路データが与えられたＰＧＡ１１は、テスト回路データに応じたテストパターンを発生し、被試験回路１３に与える。以下、同様の動作となる。
【００３２】
この実施の形態例のシーケンスは、以下の通りである。
▲１▼テスト回路データをＰＧＡ１１へダウンロード
▲２▼テストスタート
▲３▼ハードウェアで構成されたＰＧＡ１１とインタフェース部１２が自動実行し、被試験回路１３へ信号印加
▲４▼テストエンド
このように、第１の実施の形態例によれば、制御部２０からの指令により所定のＰＧＡ１１にテスト回路データを与えることができ、この実施の形態例では、ＰＧＡ１１とインタフェース部１２と被試験回路１３がパラレルに設けられているので、それぞれの試験回路が並列に動作することが可能である。この場合、制御部２０はＰＧＡ１１に対して、時分割でテスト回路データを与える。複数の被試験回路１３をそれぞれ独立に試験させることが可能となる。従って、被試験回路１３は、それぞれ異なる回路であってもよいし、メモリカード等のように、同じ回路であってもよい。同じ回路の試験の場合には、各ＰＧＡ１１から発生されるテストパターンは同一である。
【００３３】
この実施の形態例によれば、制御部２０からの指令により所定のＰＧＡ１１にテスト回路データを与えることができ、複数の被試験回路１３をそれぞれ独立に試験させることができる。
【００３４】
図２は本発明の第２の実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。図において、１０は被試験回路１３へのテスト回路データを作成するテスト回路データ作成部、１１は該テスト回路データ作成部１０の出力であるテスト回路データを受けて、被試験回路１３へテストパターンを発生するＰＧＡ（プログラマブル・ゲート・アレイ）である。
【００３５】
１５はＰＧＡ１１の出力を受けるインタフェース部、１３はインタフェース部１５と接続された被試験回路である。ＰＧＡ１１としては、例えば前述したようなＦＰＧＡが用いられる。この被試験回路１３は複数個（図の場合は３個）設けられている。インタフェース部１５からは被試験回路１３のそれぞれに対してテストパターンが出力される。また、各被試験回路１３からテスト回路データ作成部１０に対して被試験回路１３の回路情報（例えばピン配列、ピン数）が入力されている。このように構成された装置の動作を説明すれば、以下の通りである。
【００３６】
被試験回路１３からテスト回路データ作成部１０に被試験回路情報が与えられる。テスト回路データ作成部１０は、被試験回路情報を受けて、被試験回路を試験するためのテスト回路データを作成する。このテスト回路データは、ＰＧＡ１１に与えられる。該ＰＧＡ１１は、テスト回路データ作成部１０からのテスト回路データと制御情報とを受けて、どの被試験回路１３を試験するかを決定する。決定されたＰＧＡ１１には、当該ＰＧＡイネーブル信号がアクティブに設定され、その他のＰＧＡ１１にはイネーブル信号がノンアクティブに設定される。
【００３７】
この結果、テスト回路データ作成部１０からのテスト回路データは、イネーブル信号で選択されたＰＧＡ１１のみに与えられる。当該ＰＧＡ１１は、入力されたテスト回路データを受けて対応するテストパターンを発生し、インタフェース部１５を介して被試験回路１３に与える。被試験回路１３は、インタフェース部１５から与えられるテストパターンに基づいて動作し、その試験結果は図示しないルートを介してテスト回路データ作成部１０に与えられる。
【００３８】
該テスト回路データ作成部１０は、試験結果を基に、被試験回路１３の良／不良を判定する。若し、テスト結果が不良であった場合、テスト回路データ作成部１０は不良データを解析して被試験回路１３の動作不良の原因を究明する。
【００３９】
次に、テスト回路データ作成部１０から別のテスト回路データが作成され、制御信号と共にＰＧＡ１１に入る。該ＰＧＡ１１は、目的の被試験回路１３を選択して、テスト回路データを与える。テスト回路データが与えられたＰＧＡ１１は、テスト回路データに応じたテストパターンを発生し、被試験回路１３に与える。以下、同様の動作となる。なお、被試験回路１３が全て同一種の被試験回路であった場合には、インタフェース部１５の出力をワイヤード・オア接続にする。或いは、１対１になるようにＰＧＡ回路を作成し、該被試験回路１３がそれぞれ並列処理できるようにしてもよい。この結果、全ての被試験回路１３に同じテストパターンが入力されることになる。
【００４０】
この実施の形態例によれば、テストパターンを生成するデータを通常の言語や回路図で記述することができるので、容易に被試験回路の試験を行なうことができる。また、この実施の形態例によれば、テストパターンをハード・ワイヤード・ロジックで生成するので、フェッチサイクルの必要がなく、ハードウェア回路で複数の被試験回路１３を同時に試験することができる。また、この実施の形態例によれば、１個のＰＧＡを用いて複数の被試験回路の試験を行なうことができる。
【００４１】
図３は本発明の第３の実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。図において、４０はホスト、４１は該ホスト４０と接続されたローカルバス、４２は該ホスト４０と接続されたテストインタフェースバスである。これらバス４１、４２は、データ線、制御信号線、タイミング信号線、電源ライン等から構成されている。３０はローカルバス４１と接続されるテスト回路である。テスト回路３０において、３１はＦＰＧＡ制御回路、３２はメモリである。ＦＰＧＡ制御回路３１はホスト４０からのテスト回路データをメモリ３２に書き込む処理、メモリ３２に書き込まれたテスト回路データを読み出す処理、ＦＰＧＡ制御回路３１に対して回路データを再構成する制御信号の発生、及びメモリ３２から読み出した再構成回路データの送信等を行なう。
【００４２】
４３はテストインタフェースバス４２と接続され、使用するＦＰＧＡを切り替える切替器である。１１は該切替器４３と接続される複数のＰＧＡとしてのＦＰＧＡ、１２は各ＦＰＧＡ１１と対応して設けられたインタフェース部、１３は各インタフェース部１２毎に対応して設けられた被試験回路である。ここでは、ＦＰＧＡ１１が４個設けられている場合を示している。従って、インタフェース部１２、被試験回路１３もＦＰＧＡ１１に対応してそれぞれ４個設けられている。このように構成された装置の動作を説明すれば、以下の通りである。
【００４３】
ホスト４０からローカルバス４１を介してテスト回路３０にテスト回路データが転送される。転送されたテスト回路データは、一旦メモリ３２に記憶される。ＦＰＧＡ制御回路３１はデータ記憶制御を行なう。ここで、メモリ３２を被試験回路毎に例えば図に示すようにＡ、Ｂ、Ｃ、Ｄと区切っておけば、被試験回路１２に応じたメモリにそれぞれのテスト回路データを記憶させることができる。
【００４４】
次に、ホスト４０はメモリ３２に記憶されているテスト回路データの読み出し命令を与える。ＦＰＧＡ制御回路３１は、テスト回路データに応じてメモリ３２にアクセスし、所望のテスト回路データを読み出す。読み出されたテスト回路データは、ホスト４０に入力され、次にテストインタフェースバス４２を介して切替器４３に与えられる。
【００４５】
この時、ホスト４０から与えられるテスト回路データには、どのＦＰＧＡ１１を選択すべきかを示すデータが含まれている。切替器４３は、ホスト４０からの信号を受けて、どのＦＰＧＡ１１を選択するかを決定し、テスト回路データを指定されたＦＰＧＡ１１に接続する。例えば、＃３のＦＰＧＡ１１が指定されたものとすると、＃３のＦＰＧＡ１１のみがイネーブルになり、アクティブとなる。その他のＦＰＧＡはノンアクティブ（デスエーブル）となり、アクティブとはならない。
【００４６】
この結果、テスト回路データは、イネーブル信号で選択されたＦＰＧＡ１１のみに与えられる。当該ＦＰＧＡ１１は、入力されたテスト回路データを受けて対応するテストパターンを発生し、インタフェース部１２を介して被試験回路１３に与える。被試験回路１３は、インタフェース部１２から与えられるテストパターンに基づいて動作し、その試験結果は図示しないルートを介してホスト４０に与えられる。
【００４７】
該ホスト４０は、試験結果を基に、被試験回路１３の良／不良を判定する。若し、テスト結果が不良であった場合、ホスト４０は不良データを解析して被試験回路１３の動作不良の原因を究明する。
【００４８】
次に、テスト回路３０から別のテスト回路データが発生され、制御信号と共にホスト４０から切替器４３に与えられる。該切替器４３は指定されたＦＰＧＡ１１のみをイネーブルにする。テスト回路データが与えられたＦＰＧＡ１１は、テスト回路データに応じたテストパターンを発生し、被試験回路１３に与える。以下、同様の動作となる。なお、ホスト４０から切替器４３に与えるテスト回路データを時分割で制御すると、図に示す４個の被試験回路１３のテストを互いに独立に行なうことができる。また、４個の被試験回路１３が全て同一のものであった場合には、各インタフェース部１２からは被試験回路１３に対して同一のテストパターンが与えられることになる。
【００４９】
このように、本発明によれば、被試験回路の構成が異なるものであっても、切替器４３で切り替えてそれぞれ異なるテストパターンをＦＰＧＡ１１から発生させることができるので、被試験回路１３の内の一つを選択することができ、異なる被試験回路の試験を行なうことができる。
【００５０】
以上の発明においては、ＰＧＡとインタフェース部とをそれぞれ独立に設けた場合について説明した。本発明は、これに限るものではなく、ＰＧＡとインタフェース部とを一体化することができる。
【００５１】
例えば、インタフェース部をＰＧＡ内に実装することができる。これにより、インタフェース部上は信号パターンのみとなるので、インタフェース部自体をコンパクトにすることができる。
【００５２】
また、ＰＧＡをインタフェース部内に実装することができる。このように構成すれば、ＰＧＡの出力で被試験回路を直接駆動することができるので、高速動作が可能となる。
【００５３】
図４は従来システムと本発明のピン配置比較図である。図１、図６と同一のものは、同一の符号を付して示す。（ａ）は従来装置の場合、（ｂ）は本発明装置の場合である。従来装置の場合、テストパターンプロセッサ４の出力ピンは固定であるので、被試験体６のピン配置との整合性をとるためには、治具部（インタフェース部）５で交差配線をしなければならなかった。このため、配線工数がかかり、高速信号に対応できないという問題があった。本発明装置の場合、ＰＧＡ１１は出力ピンの配置をどのようにするかはフリーであり、従って図に示すように、被試験体６のピン配置に対応した出力ピン配置をとることができる。従って、インタフェース部１２内の配線は交差せず、配線工数はかからない。また、インタフェース部内の配線設計が容易になり、最短配線が可能で、伝送遅延も少なくてすみ、高速動作が可能となる。
【００５４】
図５は従来システムと本発明装置の外観比較図である。図の左側に従来のテストシステムの場合を、右側に本発明装置の場合を示す。従来のシステムにおいて、５１はプリント板で、テスタ本体２に複数枚挿入されている。５Ａは治具部に相当するインタフェース回路板である。このインタフェース回路板５Ａとプリント板５１間はケーブル５０で接続されている。そして、信号経路は図の矢印Ａで示すように長い。
【００５５】
これに対して、本発明装置の場合、プリント板６０は１枚ですみ、このプリント板６０が、図１のテスト回路データ作成部１０に相当している。このプリント板６０中にＰＧＡ１１が設けられており、このＰＧＡと被試験体６とは、図に示すようにインタフェース部１２を介して図の矢印Ｂで示すように最短距離で結ばれている。従って、ケーブルを用いる必要がなく、製造が容易であり、製造コストも低減する。
【００５６】
本発明によれば、テスト回路データ作成部を、ＰＧＡを動的に再構成するための第２のＰＧＡとすることができる。これにより、被試験回路を試験するテストパターンを効率よく発生させることができる。
【００５７】
また、本発明によれば、前記ＰＧＡは、論理セルの段数による遅延を考慮して、必要な遅延をプログラミングすることができる。例えば、ゲート１個を通過するのに要する遅延時間をΔｔとすれば、必要な遅延を得るために通過させるべきゲートの数をｎとして、必要な遅延時間をδＴとすれば、
δＴ＝ｎ×Δｔ
で表され、所定の遅延時間を容易に得ることができる。従って、所定の出力ピンに所定の遅延量のパターンを発生させることができる。
【００５８】
上述の実施の形態例では、被試験体として集積回路を用いたメモリを用いる場合を例にとったが、本発明はこれに限るものではなく、その他の論理回路の集積回路等にも適用することができる。
【００５９】
以上、説明したように、装置のメイン部分にＰＧＡを使用することにより、必要最低限のアクセスプロトコルとアルゴリズムだけを組み込むことができる。そのため、テストパターン生成をハードワイヤードロジックによって構成できるので、フェッチサイクルが全くなくなり、使用する動的再構成デバイスの最高速度でのテスト速度が実現できる。
【００６０】
本発明によれば、テスト回路にインタフェース回路も含めることができるので、従来、品種毎に必要であったインタフェース回路を開発する必要がなくなり、システムの開発費用、開発工数を削減することができる。また、汎用的なアクセスプロトコルの被試験体に限らず、特殊な用途で開発された被試験体であっても、テスト回路（インタフェース回路部）をそれぞれの品種に合わせて生成することにより、容易に試験が可能となる。
【００６１】
従来の試験工程では、各試験種毎に、専用のテストシステムを導入する必要があり、非常にコストがかかっていた。本発明によれば、ＰＧＡを用いた設備にすることにより、メモリテストだけではなく、ファンクションテスト、バウンダリスキャンテスト等のテスト回路データを開発して、ＰＧＡをそれぞれの回路データに再構成しなおすだけで、様々なテスタを実現することができる。これにより、従来の高性能、大型、高価格な専用テスタが、高性能、小規模、低価格な汎用テスタとなる。
【００６２】
（付記１） 被試験回路のテスト回路データを作成するテスト回路データ作成部と、
該テスト回路データ作成部の出力を受けて複数のＰＧＡ（プログラマブル・ゲート・アレイ）を制御する制御部と、
該制御部と接続され、該制御部の制御データに応じたテストパターンをプログラムに応じて発生する複数のＰＧＡと、
前記複数のＰＧＡそれぞれと対応して設けられ、被試験回路と接続されるインタフェース部と、
を備えることを特徴とする回路の試験装置。
【００６３】
（付記２） 被試験回路のテスト回路データを作成するテスト回路データ作成部と、
該テスト回路データ作成部の出力を受け、テストパターンをプログラムに応じて発生するＰＧＡと、
その一方が該ＰＧＡと接続され、他方が複数の被試験回路と接続されるインタフェース部と、
を備えることを特徴とする回路の試験装置。
【００６４】
（付記３） 前記ＰＧＡは、テストパターンをハードワイヤードロジックで生成することを特徴とする付記２記載の回路の試験装置。
（付記４） 装置全体の制御動作を行なうホストと、
該ホストと接続され、テスト回路データを一時記憶するテスト回路と、
前記ホストと接続され、前記テスト回路からのテスト回路データをどのＰＧＡに渡すかを決定する切替器と、
該切替器と接続され、それぞれ対応する被試験回路と接続される複数のＰＧＡと、
これらＰＧＡそれぞれと対応して設けられ、被試験回路と接続されるインタフェース部と、
を備えることを特徴とする回路の試験装置。
【００６５】
（付記５） 試験パターンを生成するデータを通常の言語や回路図で記述することができることを特徴とする付記１乃至４の何れかに記載の回路の試験装置。
（付記６） 前記インタフェース部をＰＧＡ内に実装することを特徴とする付記１乃至４の何れかに記載の回路の試験装置。
【００６６】
（付記７） 前記ＰＧＡを前記インタフェース部内に実装することを特徴とする付記１乃至４の何れかに記載の回路の試験装置。
（付記８） 前記テスト回路データ作成部を、ＰＧＡを動的再構成するための第２のＰＧＡとすることを特徴とする付記１又は２の何れかに記載の回路の試験装置。
【００６７】
（付記９） 前記ＰＧＡは、論理セルの段数による遅延を考慮して、必要な遅延をプログラミングすることを特徴とする付記１乃至７の何れかに記載の回路の試験装置。
【００６８】
【発明の効果】
以上説明したように、本発明によれば以下の効果が得られる。
（１）請求項１記載の発明によれば、制御部からの指令により所定のＰＧＡにテスト回路データを与えることができ、複数の被試験回路をそれぞれ独立に試験させることができる。
【００６９】
（２）請求項２記載の発明によれば、１個のＰＧＡを用いて複数の被試験回路の試験を行なうことができる。
（３）請求項３記載の発明によれば、複数の被試験回路を同時に試験することができる。即ち、フェッチサイクルが無くなり、高速動作が可能になる。
【００７０】
（４）請求項４記載の発明によれば、被試験回路の構成が異なるものであっても、切替器で切り替えてそれぞれ異なるテストパターンをＰＧＡから発生させることができるので、異なる試験回路の試験を行なうことができる。
【００７１】
（５）請求項５記載の発明によれば、容易に被試験回路の試験を行なうことができる。
このように、本発明によれば複数の被試験回路の何れかを選択して試験することができる回路の試験装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態例を示すブロック図である。
【図２】本発明の第２の実施の形態例を示すブロック図である。
【図３】本発明の第３の実施の形態例を示すブロック図である。
【図４】従来システムと本発明装置とのピン配置比較図である。
【図５】従来システムと本発明装置の外観比較図である。
【図６】ストアードプログラム方式の説明図である。
【図７】従来システムのピン配置例を示す図である。
【符号の説明】
１０ テスト回路データ作成部
１１ ＰＧＡ
１２ インタフェース部
１３ 被試験回路
１４ バス
２０ 制御部

Claims (2)

1. 装置全体の制御動作を行なうホストと、
   被試験回路のテスト回路データを作成するテスト回路データ作成部と、
   前記ホストと接続されると共に、被試験回路毎に区切ってそれぞれ異なるテスト回路データを一旦記憶するメモリを有するテスト回路と、
   前記ホストと接続され、前記テスト回路からのテスト回路データをどのプログラマブル・ゲート・アレイに渡すかを決定する切替器と、
   該切替器と接続されると共にインタフェース部を介して複数の被試験回路と接続され、それぞれ対応する被試験回路と接続され、前記テスト回路データに応じたテストパターンを発生し、被試験回路のピン配置に対応した出力ピン配置をとる複数のプログラマブル・ゲート・アレイと、
   を備えると共に被試験回路からの被試験回路情報を前記テスト回路データ作成部に与えるようにしたことを特徴とする回路の試験装置。
2. 試験パターンを生成するデータを通常の言語や回路図で記述することができることを特徴とする請求項１記載の回路の試験装置。

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