JPH06348786A - 実チップボードの自動配線システム - Google Patents
実チップボードの自動配線システムInfo
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- JPH06348786A JPH06348786A JP5141066A JP14106693A JPH06348786A JP H06348786 A JPH06348786 A JP H06348786A JP 5141066 A JP5141066 A JP 5141066A JP 14106693 A JP14106693 A JP 14106693A JP H06348786 A JPH06348786 A JP H06348786A
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Abstract
(57)【要約】
【目的】実チップボード上に搭載された実チップの機能
情報と物理的接続情報とをレイアウトパターン情報に折
り込んでルーティングすることにより論理回路の実現に
必要な自動配線を実配線を不要として可能とする。 【構成】ＣＰＵ２と、ＲＯＭ３およびＲＡＭ４とをバス
インタフェース６を介してＦＰＧＡを搭載したエミュレ
ーションボード７と、実チップおよびスイッチを搭載し
た実チップボード８およびエミュレーションを行なうと
きのテストベクタの供給，観測結果のサンプリングなら
びにクロック信号の選択・供給を行なうための内蔵クロ
ックおよびサンプルメモリを搭載した観測ボード９と接
続し、またイーサネットインタフェース５を介してワー
クステーション１と接続した構成で、実チップの論理機
能と物理的接続情報とをレイアウトパターン情報へ折り
込み、ルーティングを行なって実配線を要せずかつ汎用
性に富む論理回路を実現する。
情報と物理的接続情報とをレイアウトパターン情報に折
り込んでルーティングすることにより論理回路の実現に
必要な自動配線を実配線を不要として可能とする。 【構成】ＣＰＵ２と、ＲＯＭ３およびＲＡＭ４とをバス
インタフェース６を介してＦＰＧＡを搭載したエミュレ
ーションボード７と、実チップおよびスイッチを搭載し
た実チップボード８およびエミュレーションを行なうと
きのテストベクタの供給，観測結果のサンプリングなら
びにクロック信号の選択・供給を行なうための内蔵クロ
ックおよびサンプルメモリを搭載した観測ボード９と接
続し、またイーサネットインタフェース５を介してワー
クステーション１と接続した構成で、実チップの論理機
能と物理的接続情報とをレイアウトパターン情報へ折り
込み、ルーティングを行なって実配線を要せずかつ汎用
性に富む論理回路を実現する。
Description
【０００１】
【産業上の利用分野】本発明は実チップボードの自動配
線システムに関し、特に既存の実チップをそのまま実チ
ップ形成に必要なレイアウトパターン情報と接続し、レ
イアウトパターン情報を変更して新しい論理回路情報を
実配線を不要として汎用的に実現することを可能とした
実チップボードの自動配線システムに関する。
線システムに関し、特に既存の実チップをそのまま実チ
ップ形成に必要なレイアウトパターン情報と接続し、レ
イアウトパターン情報を変更して新しい論理回路情報を
実配線を不要として汎用的に実現することを可能とした
実チップボードの自動配線システムに関する。
【０００２】
【従来の技術】従来の実チップボードの配線は、ラッピ
ングもしくはハンダ付によってその都度ブレットボード
（ｂｒｅａｄ ｂｏａｒｄ）を作成し、これを実用状態
に変換するか、自動的に処理する場合は、ＣＡＤ（Ｃｏ
ｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｚｉｇｎ）によって行
っていた。
ングもしくはハンダ付によってその都度ブレットボード
（ｂｒｅａｄ ｂｏａｒｄ）を作成し、これを実用状態
に変換するか、自動的に処理する場合は、ＣＡＤ（Ｃｏ
ｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｚｉｇｎ）によって行
っていた。
【０００３】
【発明が解決しようとする課題】この従来の実チップボ
ードの配線は、ブレッドボードによる方法はその都度ブ
レッドボードを作成して実用のための変換を施す必要が
あって開発工数が増大し、またＣＡＤによる自動配線は
独自のエミュレータプロセッサを作成しユーザ開発シス
テムに接続するインサーキット的なエミュレーションを
行っており、かつＣＰＵの接続を伴なう変更には対応で
きず実チップボードごとにソフトウェアの開発が必要と
なって汎用性に欠けかつ開発工数も増大するという問題
点があった。
ードの配線は、ブレッドボードによる方法はその都度ブ
レッドボードを作成して実用のための変換を施す必要が
あって開発工数が増大し、またＣＡＤによる自動配線は
独自のエミュレータプロセッサを作成しユーザ開発シス
テムに接続するインサーキット的なエミュレーションを
行っており、かつＣＰＵの接続を伴なう変更には対応で
きず実チップボードごとにソフトウェアの開発が必要と
なって汎用性に欠けかつ開発工数も増大するという問題
点があった。
【０００４】本発明の目的は上述した問題点を解決し、
汎用性を著しく増大し、開発工数を大幅に削減しうる実
チップボードの自動配線システムを提供することにあ
る。
汎用性を著しく増大し、開発工数を大幅に削減しうる実
チップボードの自動配線システムを提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明の実チップボード
の自動配線システムは、ＲＯＭもしくはＲＡＭ構成の記
憶装置部と中央演算処理とフィールドプログラマブルゲ
ートアレイを配置したエミュレーションボードと実チッ
プボード観測に必要な機材を搭載した観測ボードとを接
続し、既存の実チップ単位の論理的機能情報と物理的接
続情報であるピン情報とを入出力装置の操作のもとにラ
イブラリ化する手段と、前記実チップボード上に既存の
実チップを搭載し前記実チップのピン名とインスタンス
名と前記実チップに関する情報を付加するレイアウトパ
ターン情報の信号名と前記実チップ間を接続する場合の
信号名とを前記レイアウトパターン情報に折込み可能な
データベースに書き込む手段と、前記データベースに書
き込んだ段階でレイアウトパターン接続情報の変更を行
なう手段と、前記実チップの論理機能情報と物理的接続
情報とを前記レイアウトパターン情報に取り込み前記実
チップを取り込んでない段階のレイアウトパターン情報
との差分を抽出する手段と、前記実チップを取り込んだ
レイアウトパターン情報をチェックして前記エミュレー
ションボードにおける前記フィールドプログラマブルゲ
ートアレイ内と前記フィールドプログラマブルゲートア
レイ間および前記実チップボード上に配置したスイッチ
までルーチングを行ない論理回路を実現する手段とを備
える。
の自動配線システムは、ＲＯＭもしくはＲＡＭ構成の記
憶装置部と中央演算処理とフィールドプログラマブルゲ
ートアレイを配置したエミュレーションボードと実チッ
プボード観測に必要な機材を搭載した観測ボードとを接
続し、既存の実チップ単位の論理的機能情報と物理的接
続情報であるピン情報とを入出力装置の操作のもとにラ
イブラリ化する手段と、前記実チップボード上に既存の
実チップを搭載し前記実チップのピン名とインスタンス
名と前記実チップに関する情報を付加するレイアウトパ
ターン情報の信号名と前記実チップ間を接続する場合の
信号名とを前記レイアウトパターン情報に折込み可能な
データベースに書き込む手段と、前記データベースに書
き込んだ段階でレイアウトパターン接続情報の変更を行
なう手段と、前記実チップの論理機能情報と物理的接続
情報とを前記レイアウトパターン情報に取り込み前記実
チップを取り込んでない段階のレイアウトパターン情報
との差分を抽出する手段と、前記実チップを取り込んだ
レイアウトパターン情報をチェックして前記エミュレー
ションボードにおける前記フィールドプログラマブルゲ
ートアレイ内と前記フィールドプログラマブルゲートア
レイ間および前記実チップボード上に配置したスイッチ
までルーチングを行ない論理回路を実現する手段とを備
える。
【０００６】また本発明の実チップボードの自動配線シ
ステムは、前記エミュレーションボードが、複数の前記
フィールドプログラマブルゲートアレイの内部もしくは
複数の前記フィールドプログラマブルゲートアレイ相互
間および各ボード間の接続を双方向信号の制御のもとに
実行可能とするスイッチを配置しかつ所要の配線を施し
た構成を有する。
ステムは、前記エミュレーションボードが、複数の前記
フィールドプログラマブルゲートアレイの内部もしくは
複数の前記フィールドプログラマブルゲートアレイ相互
間および各ボード間の接続を双方向信号の制御のもとに
実行可能とするスイッチを配置しかつ所要の配線を施し
た構成を有する。
【０００７】また本発明の実チップボードの自動配線シ
ステムは、前記実チップボードが、複数の既存の実チッ
プを配置可能とし複数の前記実チップ間相互間および各
ボード間の接続を双方向信号の制御のもとに実行可能と
するスイッチを配置しかつ所要の配線を施した構成を有
する。
ステムは、前記実チップボードが、複数の既存の実チッ
プを配置可能とし複数の前記実チップ間相互間および各
ボード間の接続を双方向信号の制御のもとに実行可能と
するスイッチを配置しかつ所要の配線を施した構成を有
する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例の構成図である。
図１に示す実チップボードの自動配線システムは、バス
Ａに接続しデータベースファイル１１とレイアウトパタ
ーン情報メモリ１２と差分ファイル１３と入出力機能と
を有するワークステーション１と、バスＢに接続した中
央演算処理装置としてのＣＰＵ２と、記憶装置としての
ＲＯＭ３およびＲＡＭ４と、イーサネットインタフェー
ス５およびバスインタフェース６と、バスＣに接続し複
数のフィールドプログラマブルゲートアレイ（Ｆｉｅｌ
ｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａ
ｙ，以下ＦＰＧＡと省略する）を搭載したエミュレーシ
ョンボード７と、既存の実チップとスイッチを搭載した
実チップボード８およびエミュレーションを行う際テス
トベクタの供給と観測結果のサンプリングならびにクロ
ック信号の選択・供給を行なうために内蔵クロックおよ
びサンプルメモリ等を搭載した観測ボード９と、ライブ
ラリ１４とを備え、なおエミュレーションボード７、実
チップボード８および観測ボード９はそれぞれ複数台の
接続も可能である。
図１に示す実チップボードの自動配線システムは、バス
Ａに接続しデータベースファイル１１とレイアウトパタ
ーン情報メモリ１２と差分ファイル１３と入出力機能と
を有するワークステーション１と、バスＢに接続した中
央演算処理装置としてのＣＰＵ２と、記憶装置としての
ＲＯＭ３およびＲＡＭ４と、イーサネットインタフェー
ス５およびバスインタフェース６と、バスＣに接続し複
数のフィールドプログラマブルゲートアレイ（Ｆｉｅｌ
ｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａ
ｙ，以下ＦＰＧＡと省略する）を搭載したエミュレーシ
ョンボード７と、既存の実チップとスイッチを搭載した
実チップボード８およびエミュレーションを行う際テス
トベクタの供給と観測結果のサンプリングならびにクロ
ック信号の選択・供給を行なうために内蔵クロックおよ
びサンプルメモリ等を搭載した観測ボード９と、ライブ
ラリ１４とを備え、なおエミュレーションボード７、実
チップボード８および観測ボード９はそれぞれ複数台の
接続も可能である。
【００１０】図２は図１の実チップボード８の構成図で
ある。実チップボード８は、実チップを搭載するための
実チップインタフェースボード８１と、スイッチ８２と
を備え、図２にはなお搭載すべき既存の実チップ１０を
併記する。
ある。実チップボード８は、実チップを搭載するための
実チップインタフェースボード８１と、スイッチ８２と
を備え、図２にはなお搭載すべき既存の実チップ１０を
併記する。
【００１１】図３は本実施例の動作のフローチャートで
ある。以下、図１乃至図３を参照して本実施例の動作に
ついて説明する。
ある。以下、図１乃至図３を参照して本実施例の動作に
ついて説明する。
【００１２】既存の実チップ１０に関する機能情報と物
理的接続情報であるピン情報とをバスＡを介してライブ
ラリ１４に記述しライブラリ化する（ステップ１１）。
ライブラリ１４に記述した実チップ１０を実チップボー
ド８に搭載し（ステップ１２）、搭載した実チップ１０
から実チップボード８上のスイッチ８２のピンアサイン
を行なう（ステップ１３）。この信号ピンアサインの
際、実チップ１０が搭載されるピン番号は図４に示す如
くあらかじめ割り振っておき、ワークステーション１内
蔵のデータベースファイル１１に既存実チップのインス
タンス名３０２、図３に示すレイアウトパターン情報２
０５と接続されるピン番号３０５、および信号名３０
４、実チップのファンクションブロック名３０３を記述
する。図４に示すデータベースの接続情報はデータベー
スファイル１１から出力され、かつデータベースファイ
ル１１中の接続情報と実チップ１０を接続していない段
階のレイアウトパターン情報２０５とにもとづき新レイ
アウトパターン情報２０６を得るための接続情報の変更
を行なう（ステップ２０４）。
理的接続情報であるピン情報とをバスＡを介してライブ
ラリ１４に記述しライブラリ化する（ステップ１１）。
ライブラリ１４に記述した実チップ１０を実チップボー
ド８に搭載し（ステップ１２）、搭載した実チップ１０
から実チップボード８上のスイッチ８２のピンアサイン
を行なう（ステップ１３）。この信号ピンアサインの
際、実チップ１０が搭載されるピン番号は図４に示す如
くあらかじめ割り振っておき、ワークステーション１内
蔵のデータベースファイル１１に既存実チップのインス
タンス名３０２、図３に示すレイアウトパターン情報２
０５と接続されるピン番号３０５、および信号名３０
４、実チップのファンクションブロック名３０３を記述
する。図４に示すデータベースの接続情報はデータベー
スファイル１１から出力され、かつデータベースファイ
ル１１中の接続情報と実チップ１０を接続していない段
階のレイアウトパターン情報２０５とにもとづき新レイ
アウトパターン情報２０６を得るための接続情報の変更
を行なう（ステップ２０４）。
【００１３】この新しいレイアウトパターン情報２０５
は、各ＦＰＧＡ内、各ＦＰＧＡ間およびＦＰＧＡと実チ
ップボード８上のスイッチ８２間の接続情報に分割され
て出力される。また実チップを利用していない段階での
レイアウトパターン情報２０５と、実チップ１０を利用
した新レイアウトパターン情報２０６との差分抽出を行
ない（ステップ１８）、図４に示すインスタンス名３０
２、接続されるピン番号３０５、信号名３０４を記述し
た差分ファイル１４として出力し世代管理する。さら
に、実チップ１０を利用した新レイアウトパターン情報
２０６を各ＦＰＧＡにルーティングすることにより論理
回路を実現する。
は、各ＦＰＧＡ内、各ＦＰＧＡ間およびＦＰＧＡと実チ
ップボード８上のスイッチ８２間の接続情報に分割され
て出力される。また実チップを利用していない段階での
レイアウトパターン情報２０５と、実チップ１０を利用
した新レイアウトパターン情報２０６との差分抽出を行
ない（ステップ１８）、図４に示すインスタンス名３０
２、接続されるピン番号３０５、信号名３０４を記述し
た差分ファイル１４として出力し世代管理する。さら
に、実チップ１０を利用した新レイアウトパターン情報
２０６を各ＦＰＧＡにルーティングすることにより論理
回路を実現する。
【００１４】ＣＰＵ２は、システム動作の制御と必要な
演算処理とを実行し、各ボード間の接続方向制御によっ
て新たな論理回路を実現する。これらシステムの制御操
作はイーサネットインタフェース５を介して接続するワ
ークステーション１で行なう。またバスインタフェース
６は、エミュレーションボード７、実チップボード８お
よび観測ボード９の各ボードのバスとＣＰＵ２、ＲＯＭ
３およびＲＡＭ４のバスとが異るときに設けるバスイン
タフェースである。
演算処理とを実行し、各ボード間の接続方向制御によっ
て新たな論理回路を実現する。これらシステムの制御操
作はイーサネットインタフェース５を介して接続するワ
ークステーション１で行なう。またバスインタフェース
６は、エミュレーションボード７、実チップボード８お
よび観測ボード９の各ボードのバスとＣＰＵ２、ＲＯＭ
３およびＲＡＭ４のバスとが異るときに設けるバスイン
タフェースである。
【００１５】こうして、エミュレーションボード７に搭
載したＦＰＧＡにマッピングされた接続情報にもとづい
て双方向制御を自動的に行ないながら新たな論理回路実
現に必要な自動的配線を行なう。
載したＦＰＧＡにマッピングされた接続情報にもとづい
て双方向制御を自動的に行ないながら新たな論理回路実
現に必要な自動的配線を行なう。
【００１６】
【発明の効果】以上説明したように本発明は、ＣＰＵや
ＲＯＭ，ＲＡＭ等のメモリの既存の実チップをレイアウ
トパターン情報に取り込んで単一レイアウトパターン情
報として扱い、さらに自動ルーティングによりエミュレ
ーションボードに搭載した各ＦＰＧＡとスイッチとを介
して実チップとの接続を行なうことにより、実チップボ
ードを実配線することなくレイアウト設計の使用を容易
に変更することが可能となり、設計期間を短縮させコス
トを低減させる論理回路の実現が可能となるという効果
を有する。
ＲＯＭ，ＲＡＭ等のメモリの既存の実チップをレイアウ
トパターン情報に取り込んで単一レイアウトパターン情
報として扱い、さらに自動ルーティングによりエミュレ
ーションボードに搭載した各ＦＰＧＡとスイッチとを介
して実チップとの接続を行なうことにより、実チップボ
ードを実配線することなくレイアウト設計の使用を容易
に変更することが可能となり、設計期間を短縮させコス
トを低減させる論理回路の実現が可能となるという効果
を有する。
【図１】本発明の一実施例の構成図である。
【図２】図１の実チップボード８の構成図である。
【図３】本発明の一実施例における動作のフローチャー
トである。
トである。
【図４】本発明の一実施例におけるデータベースの記述
例を示す図である。
例を示す図である。
１ ワークステーション ２ ＣＰＵ ３ ＲＯＭ ４ ＲＡＭ ５ イーサネットインタフェース ６ バスインタフェース ７ エミュレーションボード ８ 実チップボード ９ 観測ボード １０ 実チップ １１ データベースファイル １２ レイアウトパターン情報メモリ １３ 差分ファイル １４ ライブラリ ８１ 実チップ搭載インタフェースボード ８２ スイッチ
Claims (3)
- 【請求項１】 ＲＯＭもしくはＲＡＭ構成の記憶装置部
と中央演算処理とフィールドプログラマブルゲートアレ
イを配置したエミュレーションボードと実チップボード
観測に必要な機材を搭載した観測ボードとを接続し、既
存の実チップ単位の論理的機能情報と物理的接続情報で
あるピン情報とを入出力装置の操作のもとにライブラリ
化する手段と、前記実チップボード上に既存の実チップ
を搭載し前記実チップのピン名とインスタンス名と前記
実チップに関する情報を付加するレイアウトパターン情
報の信号名と前記実チップ間を接続する場合の信号名と
を前記レイアウトパターン情報に折込み可能なデータベ
ースに書き込む手段と、前記データベースに書き込んだ
段階でレイアウトパターン接続情報の変更を行なう手段
と、前記実チップの論理機能情報と物理的接続情報とを
前記レイアウトパターン情報に取り込み前記実チップを
取り込んでない段階のレイアウトパターン情報との差分
を抽出する手段と、前記実チップを取り込んだレイアウ
トパターン情報をチェックして前記エミュレーションボ
ードにおける前記フィールドプログラマブルゲートアレ
イ内と前記フィールドプログラマブルゲートアレイ間お
よび前記実チップボード上に配置したスイッチまでルー
チングを行ない論理回路を実現する手段とを備えること
を特徴とする実チップボードの自動配線システム。 - 【請求項２】 前記エミュレーションボードが、複数の
前記フィールドプログラマブルゲートアレイの内部もし
くは複数の前記フィールドプログラマブルゲートアレイ
相互間および各ボード間の接続を双方向信号の制御のも
とに実行可能とするスイッチを配置しかつ所要の配線を
施したものであることを特徴とする請求項１記載の実チ
ップボードの自動配線システム。 - 【請求項３】 前記実チップボードが、複数の既存の実
チップを配置可能とし複数の前記実チップ間相互間およ
び各ボード間の接続を双方向信号の制御のもとに実行可
能とするスイッチを配置しかつ所要の配線を施したもの
であることを特徴とする請求項１記載の実チップボード
の自動配線システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141066A JP2616659B2 (ja) | 1993-06-14 | 1993-06-14 | 実チップボードの自動配線システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141066A JP2616659B2 (ja) | 1993-06-14 | 1993-06-14 | 実チップボードの自動配線システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06348786A true JPH06348786A (ja) | 1994-12-22 |
| JP2616659B2 JP2616659B2 (ja) | 1997-06-04 |
Family
ID=15283455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5141066A Expired - Fee Related JP2616659B2 (ja) | 1993-06-14 | 1993-06-14 | 実チップボードの自動配線システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616659B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013080332A (ja) * | 2011-10-03 | 2013-05-02 | Fujitsu Ltd | 評価システム |
| CN109783984A (zh) * | 2019-02-19 | 2019-05-21 | 中国人民解放军国防科技大学 | 一种适用于cpu核频率提升的布局布线方法 |
| WO2019175972A1 (ja) * | 2018-03-13 | 2019-09-19 | 株式会社 東芝 | データ格納システム、データ格納システムの制御方法及びプログラム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60147880A (ja) * | 1984-01-12 | 1985-08-03 | Toyota Motor Corp | 機械語回路デ−タの修正方法 |
| JPS63153672A (ja) * | 1986-12-17 | 1988-06-27 | Nec Corp | ハ−ドウエアシミユレ−タ |
| JPH04302367A (ja) * | 1991-03-29 | 1992-10-26 | Nec Eng Ltd | シミュレータ |
-
1993
- 1993-06-14 JP JP5141066A patent/JP2616659B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60147880A (ja) * | 1984-01-12 | 1985-08-03 | Toyota Motor Corp | 機械語回路デ−タの修正方法 |
| JPS63153672A (ja) * | 1986-12-17 | 1988-06-27 | Nec Corp | ハ−ドウエアシミユレ−タ |
| JPH04302367A (ja) * | 1991-03-29 | 1992-10-26 | Nec Eng Ltd | シミュレータ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013080332A (ja) * | 2011-10-03 | 2013-05-02 | Fujitsu Ltd | 評価システム |
| WO2019175972A1 (ja) * | 2018-03-13 | 2019-09-19 | 株式会社 東芝 | データ格納システム、データ格納システムの制御方法及びプログラム |
| CN109783984A (zh) * | 2019-02-19 | 2019-05-21 | 中国人民解放军国防科技大学 | 一种适用于cpu核频率提升的布局布线方法 |
| CN109783984B (zh) * | 2019-02-19 | 2023-02-07 | 中国人民解放军国防科技大学 | 一种适用于cpu核频率提升的布局布线方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2616659B2 (ja) | 1997-06-04 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 14 |
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