JP2616659B2 - 実チップボードの自動配線システム - Google Patents
実チップボードの自動配線システムInfo
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Description
【０００１】
【産業上の利用分野】本発明は実チップボードの自動配
線システムに関し、特に論理回路の開発設計演算処理を
行いレイアウトパターン情報を生成し蓄積する中央演算
処理部と記憶装置部とを備え、フィールドプログラマブ
ルゲートアレイを配置したエミュレーションボードと既
存の実チップを配置した実チップボードとを組合せて前
記レイアウトパターン情報に対応する論理回路を実現す
るシステムに関する。
線システムに関し、特に論理回路の開発設計演算処理を
行いレイアウトパターン情報を生成し蓄積する中央演算
処理部と記憶装置部とを備え、フィールドプログラマブ
ルゲートアレイを配置したエミュレーションボードと既
存の実チップを配置した実チップボードとを組合せて前
記レイアウトパターン情報に対応する論理回路を実現す
るシステムに関する。
【０００２】
【従来の技術】論理回路情報から論理回路を実現するシ
ステムにおいて、実用状態変換前の試作としてプログラ
マブルゲートアレイを用いて論理回路を実現している
が、プログラマブルゲートアレイのみでは実現が不可能
あるいは極めて困難な場合がある 。かといって、新規に
実チップを作成しようとすれば莫大な経費と手間がかか
る。そこで、既存の実チップを搭載した実チップボード
を用意し、プログラマブルゲートアレイを搭載したエミ
ュレーションボードと組合せて論理回路を試作する手法
が用いられている。この試作用の実チップボード（ブレ
ッドボード（ｂｒｅａｄ ｂｏａｒｄ））を作成する場
合、従来は、論理回路の仕様に基づいて、搭載された実
チップ相互間及びエミュレーションボード間の配線をパ
タン配線やラッピングもしくはハンダ付によって行って
いた。
ステムにおいて、実用状態変換前の試作としてプログラ
マブルゲートアレイを用いて論理回路を実現している
が、プログラマブルゲートアレイのみでは実現が不可能
あるいは極めて困難な場合がある 。かといって、新規に
実チップを作成しようとすれば莫大な経費と手間がかか
る。そこで、既存の実チップを搭載した実チップボード
を用意し、プログラマブルゲートアレイを搭載したエミ
ュレーションボードと組合せて論理回路を試作する手法
が用いられている。この試作用の実チップボード（ブレ
ッドボード（ｂｒｅａｄ ｂｏａｒｄ））を作成する場
合、従来は、論理回路の仕様に基づいて、搭載された実
チップ相互間及びエミュレーションボード間の配線をパ
タン配線やラッピングもしくはハンダ付によって行って
いた。
【０００３】
【発明が解決しようとする課題】この従来のシステムで
は、実チップボードの配線を論理回路の仕様に合わせて
パタン配線，ラッピング，ハンダ付等により固定的に行
っているため、回路変更（仕様変更）や実チップの仕様
変更があると、その都度、実チップボードを新規に作成
する必要があり、その開発に要する工数が増大してい
た。
は、実チップボードの配線を論理回路の仕様に合わせて
パタン配線，ラッピング，ハンダ付等により固定的に行
っているため、回路変更（仕様変更）や実チップの仕様
変更があると、その都度、実チップボードを新規に作成
する必要があり、その開発に要する工数が増大してい
た。
【０００４】本発明の目的は、実チップ相互間と実チッ
プ及びプログラマブルゲートアレイ間とにプログラマブ
ルなスイッチを介すことにより、実チップボードの配線
の変更に汎用性を持たせ、開発工数を大幅に削減しうる
実チップボードの自動配線システムを提供することにあ
る。
プ及びプログラマブルゲートアレイ間とにプログラマブ
ルなスイッチを介すことにより、実チップボードの配線
の変更に汎用性を持たせ、開発工数を大幅に削減しうる
実チップボードの自動配線システムを提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明の実チップボード
の自動配線システムは、論理回路の開発設計演算処理を
行いレイアウトパターン情報を生成し蓄積する中央演算
処理部と記憶装置部とを備え、フィールドプログラマブ
ルゲートアレイを配置したエミュレーションボードと既
存の実チップを配置した実チップボードとを組合せて前
記レイアウトパターン情報に対応する論理回路を実現す
るシステムにおいて、前記実チップの端子をそれぞれ着
脱自在に接続するための複数の実チップ接続用端子と前
記エミュレーションボードのフィールドプログラマブル
ゲートアレイの端子からの配線をそれぞれ着脱自在に接
続するための複数のボード間接続用端子とに自己の各端
子がそれぞれ接続され、これら自己の各端子相互間の接
続状態を制御する制御信号に従って前記各実チップ接続
用端子及び前記各ボード間接続用端子の間を任意に接続
するスイッチと；前記複数の実チップ接続用端子のうち
任意に割当てられた端子群に自己の端子をそれぞれ接続
して搭載した少なくとも１つの前記実チップとを有する
前記実チップボードと、前記実チップ単位に論理的機能
情報と物理的接続情報である端子情報とをあらかじめ登
録したライブラリと、前記ライブラリを参照し、前記実
チップボードに搭載された実チップの論理的機能に対応
する前記レイアウトパターン情報上の機能ブロックを示
すインスタンス名と、当該機能ブロックで処理される信
号名と、当該信号を入出力する端子名とを前記実チップ
接続用端子対応に前記レイアウトパターン情報に折込み
可能なデータベースに書き込む手段と、前記データベー
スを参照し、実チップを取り込んでいない段階のレイア
ウトパターン情報を変更して実チップを取り込んだレイ
アウトパターン情報とする手段と、前記実チップを取り
込んだレイアウトパターン情報に基づいて前記スイッチ
の前記接続状態を制御する制御信号を生成し前記実チッ
プボード及び前記エミュレーションボードへ送出するこ
とにより、前記エミュレーションボードの前記フィール
ドプログラマブルゲートアレイ内と前記フィールドプロ
グラマブルゲートアレイ間及び前記実チップボードの前
記スイッチを通した前記実チップまでルーティングを行
い論理回路を実現する手段とを備える。
の自動配線システムは、論理回路の開発設計演算処理を
行いレイアウトパターン情報を生成し蓄積する中央演算
処理部と記憶装置部とを備え、フィールドプログラマブ
ルゲートアレイを配置したエミュレーションボードと既
存の実チップを配置した実チップボードとを組合せて前
記レイアウトパターン情報に対応する論理回路を実現す
るシステムにおいて、前記実チップの端子をそれぞれ着
脱自在に接続するための複数の実チップ接続用端子と前
記エミュレーションボードのフィールドプログラマブル
ゲートアレイの端子からの配線をそれぞれ着脱自在に接
続するための複数のボード間接続用端子とに自己の各端
子がそれぞれ接続され、これら自己の各端子相互間の接
続状態を制御する制御信号に従って前記各実チップ接続
用端子及び前記各ボード間接続用端子の間を任意に接続
するスイッチと；前記複数の実チップ接続用端子のうち
任意に割当てられた端子群に自己の端子をそれぞれ接続
して搭載した少なくとも１つの前記実チップとを有する
前記実チップボードと、前記実チップ単位に論理的機能
情報と物理的接続情報である端子情報とをあらかじめ登
録したライブラリと、前記ライブラリを参照し、前記実
チップボードに搭載された実チップの論理的機能に対応
する前記レイアウトパターン情報上の機能ブロックを示
すインスタンス名と、当該機能ブロックで処理される信
号名と、当該信号を入出力する端子名とを前記実チップ
接続用端子対応に前記レイアウトパターン情報に折込み
可能なデータベースに書き込む手段と、前記データベー
スを参照し、実チップを取り込んでいない段階のレイア
ウトパターン情報を変更して実チップを取り込んだレイ
アウトパターン情報とする手段と、前記実チップを取り
込んだレイアウトパターン情報に基づいて前記スイッチ
の前記接続状態を制御する制御信号を生成し前記実チッ
プボード及び前記エミュレーションボードへ送出するこ
とにより、前記エミュレーションボードの前記フィール
ドプログラマブルゲートアレイ内と前記フィールドプロ
グラマブルゲートアレイ間及び前記実チップボードの前
記スイッチを通した前記実チップまでルーティングを行
い論理回路を実現する手段とを備える。
【０００６】また本発明は、前記実チップを取り込んで
いない段階のレイアウトパターン情報から前記実チップ
を取り込んだレイアウトパターン情報に変更する際、こ
れら実チップを取り込んでいない段階のレイアウトパタ
ーン情報と実チップを取り込んだレイアウトパターン情
報との差分を抽出しファイル化することにより、前記実
チップを取り込んでいない段階のレイアウトパターン情
報の世代管理を行う構成とすることができる。
いない段階のレイアウトパターン情報から前記実チップ
を取り込んだレイアウトパターン情報に変更する際、こ
れら実チップを取り込んでいない段階のレイアウトパタ
ーン情報と実チップを取り込んだレイアウトパターン情
報との差分を抽出しファイル化することにより、前記実
チップを取り込んでいない段階のレイアウトパターン情
報の世代管理を行う構成とすることができる。
【０００７】また本発明は、前記スイッチの一部または
全部を前記実チップボードに配置する代りに前記エミュ
レーションボードに配置し、その各端子を前記実チップ
ボードの前記実チップ接続用端子からの配線をそれぞれ
着脱自在に接続するための複数のボード間接続用端子と
前記フィールドプログラマブルゲートアレイの複数の端
子とにそれぞれ接続し、前記接続状態を制御する制御信
号に従って前記各フィールドプログラマブルゲートアレ
イ端子及び前記各ボード間接続用端子の間を任意に接続
させる構成とすることができる。
全部を前記実チップボードに配置する代りに前記エミュ
レーションボードに配置し、その各端子を前記実チップ
ボードの前記実チップ接続用端子からの配線をそれぞれ
着脱自在に接続するための複数のボード間接続用端子と
前記フィールドプログラマブルゲートアレイの複数の端
子とにそれぞれ接続し、前記接続状態を制御する制御信
号に従って前記各フィールドプログラマブルゲートアレ
イ端子及び前記各ボード間接続用端子の間を任意に接続
させる構成とすることができる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例の構成図である。
図１に示す実チップボードの自動配線システムは、バス
Ａに接続しデータベースファイル１１とレイアウトパタ
ーン情報メモリ１２と差分ファイル１３と入出力機能と
を有するワークステーション１と、バスＢに接続した中
央演算処理装置としてのＣＰＵ２と、記憶装置としての
ＲＯＭ３およびＲＡＭ４と、イーサネットインタフェー
ス５およびバスインタフェース６と、バスＣに接続し複
数のフィールドプログラマブルゲートアレイ（Ｆｉｅｌ
ｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａ
ｙ，以下ＦＰＧＡと省略する）を搭載したエミュレーシ
ョンボード７と、既存の実チップとスイッチを搭載した
実チップボード８およびエミュレーションを行う際テス
トベクタの供給と観測結果のサンプリングならびにクロ
ック信号の選択・供給を行なうために内蔵クロックおよ
びサンプルメモリ等を搭載した観測ボード９と、ライブ
ラリ１４とを備え、なおエミュレーションボード７、実
チップボード８および観測ボード９はそれぞれ複数台の
接続も可能である。またバスインタフェース６は、エミ
ュレーションボード７、実チップボード８および観測ボ
ード９の各ボードのバスとＣＰＵ２、ＲＯＭ３およびＲ
ＡＭ４のバスとが異るときに設けるバスインタフェース
である。
図１に示す実チップボードの自動配線システムは、バス
Ａに接続しデータベースファイル１１とレイアウトパタ
ーン情報メモリ１２と差分ファイル１３と入出力機能と
を有するワークステーション１と、バスＢに接続した中
央演算処理装置としてのＣＰＵ２と、記憶装置としての
ＲＯＭ３およびＲＡＭ４と、イーサネットインタフェー
ス５およびバスインタフェース６と、バスＣに接続し複
数のフィールドプログラマブルゲートアレイ（Ｆｉｅｌ
ｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａ
ｙ，以下ＦＰＧＡと省略する）を搭載したエミュレーシ
ョンボード７と、既存の実チップとスイッチを搭載した
実チップボード８およびエミュレーションを行う際テス
トベクタの供給と観測結果のサンプリングならびにクロ
ック信号の選択・供給を行なうために内蔵クロックおよ
びサンプルメモリ等を搭載した観測ボード９と、ライブ
ラリ１４とを備え、なおエミュレーションボード７、実
チップボード８および観測ボード９はそれぞれ複数台の
接続も可能である。またバスインタフェース６は、エミ
ュレーションボード７、実チップボード８および観測ボ
ード９の各ボードのバスとＣＰＵ２、ＲＯＭ３およびＲ
ＡＭ４のバスとが異るときに設けるバスインタフェース
である。
【００１０】図２は図１の実チップボード８の構成図で
ある。実チップボード８は、ＣＰＵやＲＯＭ，ＲＡＭ等
の既存の実チップ１０を複数個搭載可能な実チップイン
タフェースボード８１と、スイッチ８２とを備える。実
チップインタフェースボード８１は実チップ１０の端子
（ピン）をそれぞれ着脱自在に接続するための複数の実
チップ接続用端子（ピン）８０を有する。スイッチ８２
はプログラマブルスイッチであり、その各信号端子（ピ
ン）を各実チップ接続用端子８０とエミュレーションボ
ードと着脱自在に接続するための各ボード間接続用端子
８３とにそれぞれ接続され、各信号端子相互間の接続状
態を制御する制御信号に従って伝送する信号の接続方向
制御及び双方向制御を行いながら各端子８０及び８３の
間を任意に接続する。エミュレーションボード７は、実
チップボード８と着脱自在に接続するための各ボード間
接続用端子７３と、端子７３に自己の端子を接続された
ＦＰＧＡ７１とを有し、実チップボード８のスイッチ８
２と同様な機能を持ちＦＰＧＡ７１相互間やＦＰＧＡ７
１及び端子７３間を接続するスイッチ７２を有すること
ができる。スイッチ８２（及びスイッチ７２）の実チッ
プ側の各信号ピンがいずれの実チップ接続用端子８０と
配線により固定的に接続されているか、ＦＰＧＡ側の各
信号ピンがいずれのＦＰＧＡ７１の端子と配線により固
定的に接続されているかを示す接続情報は、データベー
スファイル１１に配線固定接続情報として登録されてい
る。
ある。実チップボード８は、ＣＰＵやＲＯＭ，ＲＡＭ等
の既存の実チップ１０を複数個搭載可能な実チップイン
タフェースボード８１と、スイッチ８２とを備える。実
チップインタフェースボード８１は実チップ１０の端子
（ピン）をそれぞれ着脱自在に接続するための複数の実
チップ接続用端子（ピン）８０を有する。スイッチ８２
はプログラマブルスイッチであり、その各信号端子（ピ
ン）を各実チップ接続用端子８０とエミュレーションボ
ードと着脱自在に接続するための各ボード間接続用端子
８３とにそれぞれ接続され、各信号端子相互間の接続状
態を制御する制御信号に従って伝送する信号の接続方向
制御及び双方向制御を行いながら各端子８０及び８３の
間を任意に接続する。エミュレーションボード７は、実
チップボード８と着脱自在に接続するための各ボード間
接続用端子７３と、端子７３に自己の端子を接続された
ＦＰＧＡ７１とを有し、実チップボード８のスイッチ８
２と同様な機能を持ちＦＰＧＡ７１相互間やＦＰＧＡ７
１及び端子７３間を接続するスイッチ７２を有すること
ができる。スイッチ８２（及びスイッチ７２）の実チッ
プ側の各信号ピンがいずれの実チップ接続用端子８０と
配線により固定的に接続されているか、ＦＰＧＡ側の各
信号ピンがいずれのＦＰＧＡ７１の端子と配線により固
定的に接続されているかを示す接続情報は、データベー
スファイル１１に配線固定接続情報として登録されてい
る。
【００１１】図３は本実施例の動作のフローチャートで
ある。以下、図１乃至図３を参照して本実施例の動作に
ついて説明する。
ある。以下、図１乃至図３を参照して本実施例の動作に
ついて説明する。
【００１２】ＣＰＵ２はＲＯＭ３及びＲＡＭ４に格納さ
れたプログラム，データにより全体の動作制御を行いワ
ークステーション１と協調して論理回路の開発設計演算
処理を行いレイアウトパターン情報を生成し蓄積する。
実チップボード８の自動配線を行うために、まず、各品
種ごとの既存の実チップ１０に関する機能情報と物理的
接続情報であるピン情報とをワークステーション１及び
バスＡを介してライブラリ１４に記述しライブラリ化す
る（ステップ２０１）。作業者はライブラリ１４に登録
された実チップのなかから必要な実チップ１０を実チッ
プボード８の実チップインタフェースボード８１に搭載
する（ステップ２０２）。システムは搭載した実チップ
１０に対する実チップボード８上のスイッチ８２の信号
ピンアサインをライブラリ１４を参照して行なう（ステ
ップ２０３）。この信号ピンアサインの際、図４に示す
如く、実チップ１０のピンが接続されるボード上の端子
８０の番号（ピン番号３０１）をあらかじめ割り振って
おき、ワークステーション１内蔵のデータベースファイ
ル１１に、実チップ１０の論理的機能に対応する図３に
示す実チップを取り込んでいない段階のレイアウトパタ
ーン情報２０５上の 機能ブロックを示すインスタンス名
３０２と、当該機能ブロックで処理される信号名３０４
と、当該信号を入出力する実チップ１０の端子名（接続
されるピン番号３０５）と、実チップの品名（ファンク
ションブロック名３０３）とを記述する。図４に示すデ
ータベースの接続情報はデータベースファイル１１から
出力され、かつデータベースファイル１１中のスイッチ
８２，７２の配線固定接続情報とに基づいて実チップ１
０を接続していない（取り込んでいない）段階のレイア
ウトパターン情報２０５、すなわち、論理回路の新規設
計時や変更時に実チップ１０がないもの、あるいは現状
と異るものとして作成されたレイアウトパターン情報の
接続情報の変更を行ない実チップを取り込んだ新レイア
ウトパターン情報２０６を得る（ステップ２０４）。
れたプログラム，データにより全体の動作制御を行いワ
ークステーション１と協調して論理回路の開発設計演算
処理を行いレイアウトパターン情報を生成し蓄積する。
実チップボード８の自動配線を行うために、まず、各品
種ごとの既存の実チップ１０に関する機能情報と物理的
接続情報であるピン情報とをワークステーション１及び
バスＡを介してライブラリ１４に記述しライブラリ化す
る（ステップ２０１）。作業者はライブラリ１４に登録
された実チップのなかから必要な実チップ１０を実チッ
プボード８の実チップインタフェースボード８１に搭載
する（ステップ２０２）。システムは搭載した実チップ
１０に対する実チップボード８上のスイッチ８２の信号
ピンアサインをライブラリ１４を参照して行なう（ステ
ップ２０３）。この信号ピンアサインの際、図４に示す
如く、実チップ１０のピンが接続されるボード上の端子
８０の番号（ピン番号３０１）をあらかじめ割り振って
おき、ワークステーション１内蔵のデータベースファイ
ル１１に、実チップ１０の論理的機能に対応する図３に
示す実チップを取り込んでいない段階のレイアウトパタ
ーン情報２０５上の 機能ブロックを示すインスタンス名
３０２と、当該機能ブロックで処理される信号名３０４
と、当該信号を入出力する実チップ１０の端子名（接続
されるピン番号３０５）と、実チップの品名（ファンク
ションブロック名３０３）とを記述する。図４に示すデ
ータベースの接続情報はデータベースファイル１１から
出力され、かつデータベースファイル１１中のスイッチ
８２，７２の配線固定接続情報とに基づいて実チップ１
０を接続していない（取り込んでいない）段階のレイア
ウトパターン情報２０５、すなわち、論理回路の新規設
計時や変更時に実チップ１０がないもの、あるいは現状
と異るものとして作成されたレイアウトパターン情報の
接続情報の変更を行ない実チップを取り込んだ新レイア
ウトパターン情報２０６を得る（ステップ２０４）。
【００１３】この新しいレイアウトパターン情報２０６
は、各ＦＰＧＡ７１内，ＦＰＧＡ７１同士間，ＦＰＧＡ
７１及び実チップ１０相互間，及び実チップ１０同士間
の接続情報に分割され、それぞれ各ＦＰＧＡ７１，スイ
ッチ８２，及びスイッチ７２に対する接続状態を制御す
る制御信号に編成されて出力される。このように、実チ
ップ１０を利用した新レイアウトパターン情報２０６に
より各ＦＰＧＡ７１内、及び各ＦＰＧＡ７１から各実チ
ップ１０までルーティングすることにより論理回路を実
現する（ステップ２０８）。
は、各ＦＰＧＡ７１内，ＦＰＧＡ７１同士間，ＦＰＧＡ
７１及び実チップ１０相互間，及び実チップ１０同士間
の接続情報に分割され、それぞれ各ＦＰＧＡ７１，スイ
ッチ８２，及びスイッチ７２に対する接続状態を制御す
る制御信号に編成されて出力される。このように、実チ
ップ１０を利用した新レイアウトパターン情報２０６に
より各ＦＰＧＡ７１内、及び各ＦＰＧＡ７１から各実チ
ップ１０までルーティングすることにより論理回路を実
現する（ステップ２０８）。
【００１４】また実チップを利用していない段階でのレ
イアウトパターン情報２０５と、実チップ１０を利用し
た新レイアウトパターン情報２０６との差分抽出を行な
い（ステップ２０７）、図４に示すインスタンス名３０
２、接続されるピン番号３０５、信号名３０４を記述し
た差分ファイル１４として出力し世代管理する。
イアウトパターン情報２０５と、実チップ１０を利用し
た新レイアウトパターン情報２０６との差分抽出を行な
い（ステップ２０７）、図４に示すインスタンス名３０
２、接続されるピン番号３０５、信号名３０４を記述し
た差分ファイル１４として出力し世代管理する。
【００１５】ＣＰＵ２は、システム動作の制御と必要な
演算処理とを実行し、各ボード間の接続方向制御（プロ
グラマブルスイッチの信号ピンの入力及び出力の属性付
与）によって新たな論理回路を実現する。これらシステ
ムの制御操作はイーサネットインタフェース５を介して
接続するワークステーション１で行なう。こうして、エ
ミュレーションボード７に搭載したＦＰＧＡにマッピン
グされた接続情報にもとづいて双方向制御（双方向信号
に対しプログラマブルスイッチの信号ピンにおける入出
力を可能とする）を自動的に行ないながら新たな論理回
路実現に必要な自動的配線を行なう。
演算処理とを実行し、各ボード間の接続方向制御（プロ
グラマブルスイッチの信号ピンの入力及び出力の属性付
与）によって新たな論理回路を実現する。これらシステ
ムの制御操作はイーサネットインタフェース５を介して
接続するワークステーション１で行なう。こうして、エ
ミュレーションボード７に搭載したＦＰＧＡにマッピン
グされた接続情報にもとづいて双方向制御（双方向信号
に対しプログラマブルスイッチの信号ピンにおける入出
力を可能とする）を自動的に行ないながら新たな論理回
路実現に必要な自動的配線を行なう。
【００１６】
【発明の効果】以上説明したように本発明は、着脱自在
な接続を可能とするボード間接続用端子及び実チップ接
続用端子を介してエミュレーションボードのフィールド
プログラマブルゲートアレイ（ＦＰＧＡ）の各端子及び
実チップボードの実チップの各端子を自己の各端子にそ
れぞれ接続し自己の各端子相互間を制御信号に従って任
意に接続設定可能なスイッチを有し、実チップの端子と
スイッチの端子との接続情報をレイアウトパターン情報
に取り込んでＦＰＧＡと実チップとを組合わせた単一レ
イアウトパターン情報として扱い、さらに自動ルーティ
ングにより制御信号に従って接続設定したスイッチを介
してエミュレーションボードの各ＦＰＧＡと実チップボ
ードの実チップとの可変的な接続を行うことにより、実
チップボード上のスイッチを介した実チップ接続用端子
及びボード間接続用端子相互間のパタン配線，ラッピン
グ，ハンダ付等の固定的な実配線を変更することなく論
理回路のレイアウト設計の仕様を容易に変更し変更結果
をそのまま論理回路ボードとして実体化することが可能
となり、論理回路の実現時に設計及び製造の工数，期間
を短縮させコストを低減させることが可能となるという
効果を有する。
な接続を可能とするボード間接続用端子及び実チップ接
続用端子を介してエミュレーションボードのフィールド
プログラマブルゲートアレイ（ＦＰＧＡ）の各端子及び
実チップボードの実チップの各端子を自己の各端子にそ
れぞれ接続し自己の各端子相互間を制御信号に従って任
意に接続設定可能なスイッチを有し、実チップの端子と
スイッチの端子との接続情報をレイアウトパターン情報
に取り込んでＦＰＧＡと実チップとを組合わせた単一レ
イアウトパターン情報として扱い、さらに自動ルーティ
ングにより制御信号に従って接続設定したスイッチを介
してエミュレーションボードの各ＦＰＧＡと実チップボ
ードの実チップとの可変的な接続を行うことにより、実
チップボード上のスイッチを介した実チップ接続用端子
及びボード間接続用端子相互間のパタン配線，ラッピン
グ，ハンダ付等の固定的な実配線を変更することなく論
理回路のレイアウト設計の仕様を容易に変更し変更結果
をそのまま論理回路ボードとして実体化することが可能
となり、論理回路の実現時に設計及び製造の工数，期間
を短縮させコストを低減させることが可能となるという
効果を有する。
【図１】本発明の一実施例の構成図である。
【図２】図１の実チップボード８の構成図である。
【図３】本発明の一実施例における動作のフローチャー
トである。
トである。
【図４】本発明の一実施例におけるデータベースの記述
例を示す図である。
例を示す図である。
１ ワークステーション ２ ＣＰＵ ３ ＲＯＭ ４ ＲＡＭ ７ エミュレーションボード ８ 実チップボード １０ 実チップ １１ データベースファイル １２ レイアウトパターン情報メモリ １３ 差分ファイル １４ ライブラリ７１ ＦＰＧＡ ８１ 実チップ搭載インタフェースボード ８２ スイッチ
Claims (3)
- 【請求項１】 論理回路の開発設計演算処理を行いレイ
アウトパターン情報を生成し蓄積する中央演算処理部と
記憶装置部とを備え、フィールドプログラマブルゲート
アレイを配置したエミュレーションボードと既存の実チ
ップを配置した実チップボードとを組合せて前記レイア
ウトパターン情報に対応する論理回路を実現するシステ
ムにおいて、 前記実チップの端子をそれぞれ着脱自在に接続するため
の複数の実チップ接続用端子と前記エミュレーションボ
ードのフィールドプログラマブルゲートアレイの端子か
らの配線をそれぞれ着脱自在に接続するための複数のボ
ード間接続用端子とに自己の各端子がそれぞれ接続さ
れ、これら自己の各端子相互間の接続状態を制御する制
御信号に従って前記各実チップ接続用端子及び前記各ボ
ード間接続用端子の間を任意に接続するスイッチと、前
記複数の実チップ接続用端子のうち任意に割当てられた
端子群に自己の端子をそれぞれ接続して搭載した少なく
とも１つの前記実チップとを有する前記実チップボード
と、 前記実チップ単位に論理的機能情報と物理的接続情報で
ある端子情報とをあらかじめ登録したライブラリと、 前記ライブラリを参照し、前記実チップボードに搭載さ
れた実チップの論理的機能に対応する前記レイアウトパ
ターン情報上の機能ブロックを示すインスタンス名と、
当該機能ブロックで処理される信号名と、当該信号を入
出力する端子名とを前記実チップ接続用端子対応に前記
レイアウトパターン情報に折込み可能なデータベースに
書き込む手段と、 前記データベースを参照し、実チップを取り込んでいな
い段階のレイアウトパターン情報を変更して実チップを
取り込んだレイアウトパターン情報とする手段と、 前記実チップを取り込んだレイアウトパターン情報に基
づいて前記スイッチの前記接続状態を制御する制御信号
を生成し前記実チップボード及び前記エミュレーション
ボードへ送出することにより、前記エミュレーションボ
ードの前記フィールドプログラマブルゲートアレイ内と
前記フィールドプログラマブルゲートアレイ間及び前記
実チップボードの前記スイッチを通した前記実チップま
でルーティングを行い論理回路を実現する手段とを備え
ることを特徴とする実チップボードの自動配線システ
ム。 - 【請求項２】 前記実チップを取り込んでいない段階の
レイアウトパターン情報から前記実チップを取り込んだ
レイアウトパターン情報に変更する際、これら実チップ
を取り込んでいない段階のレイアウトパターン情報と実
チップを取り込んだレイアウトパターン情報との差分を
抽出しファイル化することにより、前記実チップを取り
込んでいない段階のレイアウトパターン情報の世代管理
を行うことを特徴とする請求項１記載の実チップボード
の自動配線システム。 - 【請求項３】 前記スイッチの一部または全部を前記実
チップボードに配置する代りに前記エミュレーションボ
ードに配置し、その各端子を前記実チップボードの前記
実チップ接続用端子からの配線をそれぞれ着脱自在に接
続するための複数のボード間接続用端子と前記フィール
ドプログラマブルゲートアレイの複数の端子とにそれぞ
れ接続し、前記接続状態を制御する制御信号に従って前
記各フィールドプログラマブルゲートアレイ端子及び前
記各ボード間接続用端子の間を任意に接続させることを
特徴とする請求項１記載の実チップボードの自動配線シ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141066A JP2616659B2 (ja) | 1993-06-14 | 1993-06-14 | 実チップボードの自動配線システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141066A JP2616659B2 (ja) | 1993-06-14 | 1993-06-14 | 実チップボードの自動配線システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06348786A JPH06348786A (ja) | 1994-12-22 |
| JP2616659B2 true JP2616659B2 (ja) | 1997-06-04 |
Family
ID=15283455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5141066A Expired - Fee Related JP2616659B2 (ja) | 1993-06-14 | 1993-06-14 | 実チップボードの自動配線システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616659B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5786619B2 (ja) * | 2011-10-03 | 2015-09-30 | 富士通株式会社 | 評価システム |
| WO2019175972A1 (ja) * | 2018-03-13 | 2019-09-19 | 株式会社 東芝 | データ格納システム、データ格納システムの制御方法及びプログラム |
| CN109783984B (zh) * | 2019-02-19 | 2023-02-07 | 中国人民解放军国防科技大学 | 一种适用于cpu核频率提升的布局布线方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60147880A (ja) * | 1984-01-12 | 1985-08-03 | Toyota Motor Corp | 機械語回路デ−タの修正方法 |
| JPS63153672A (ja) * | 1986-12-17 | 1988-06-27 | Nec Corp | ハ−ドウエアシミユレ−タ |
| JPH04302367A (ja) * | 1991-03-29 | 1992-10-26 | Nec Eng Ltd | シミュレータ |
-
1993
- 1993-06-14 JP JP5141066A patent/JP2616659B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06348786A (ja) | 1994-12-22 |
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